JP2003060164A - 半導体メモリ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 誘電体膜の劣化を阻止することができて、し
かも信頼性が高い半導体メモリ装置およびその製造方法
を提供する。 【解決手段】 導電型シリコン基板１上には、強誘電体
膜６ａを有する強誘電体キャパシタを設けている。誘電
体キャパシタを第１拡散バリア膜１１が覆い、この第１
拡散バリア膜１１上に第２層間絶縁膜１２を形成してい
る。第２層間絶縁膜上には第１金属配線１３を形成し、
この第１金属配線１３を第１バッファ膜１４が覆う。第
１バッファ膜１４上には第２拡散バリア膜１５を形成
し、この第２拡散バリア膜１５上には第３層間絶縁膜１
６を形成している。第３層間絶縁膜１６上には第２金属
配線１７を形成し、この第２金属配線１７を第２バッフ
ァ膜１８が覆う。第２バッファ膜１８上には第３拡散バ
リア膜１９を設けている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
関する。

【０００２】

【従来の技術】強誘電体膜は、自発分極、高誘電率、電
気光学効果、圧電効果および焦電効果などの多くの機能
を持つことから、広範囲なデバイスに応用されている。
上記強誘電体膜は、例えば、その焦電性を利用して赤外
線リニアアレイセンサーに、また、その圧電性を利用し
て超音波センサに、その電気光学効果を利用して導波路
型光変調器に、その高誘電性を利用してダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと言う）に様々
な方面で用いられている。

【０００３】中でも、近年の薄膜形成技術の進展に伴っ
て、強誘電体技術と半導体メモリ技術を組合わせた高密
度でかつ高速に動作する強誘電体不揮発性メモリ（ＦＲ
ＡＭ）の開発が盛んである。強誘電体膜を用いた不揮発
性メモリは、高速書き込み/読み出し、低電圧動作、お
よび書き込み／読み出し耐性の特性から、従来の不揮発
性メモリの置き換えだけでなく、スタティックラム（Ｓ
ＲＡＭ），ＤＲＡＭ分野の置き換えも可能なメモリとし
て、実用化に向けて研究開発が盛んに行われている。

【０００４】このようなデバイス開発には残留分極が大
きくかつ抗電場が小さく、低リーク電流で分極反転の繰
り返し耐性の大きな材料が必要である。さらには、動作
電圧の低減と半導体微細加工プロセスに適合するために
膜厚２００ｎｍ以下の薄膜で上記の特性を実現すること
が望ましい。そして、これらの用途に用いられる強誘電
体材料としては、チタン酸ジルコン酸鉛（（Ｐｂ_ｘＬａ
_１―ｘ）（Ｚｒ_ｙＴｉ _１―ｙ）Ｏ_３ （０≦ｘ，ｙ≦
１）（以下、ＰＺＴと言う））や、ＳｒＢｉ_２（Ｔａ_ｘ
Ｎｂ_１―ｘ）_２Ｏ_９ （０≦ｘ≦１）（以下、ＳＢＴと
言う）のようなビスマス層状構造化合物薄膜が強誘電体
および高誘電体集積回路の応用に適している。

【０００５】ところで、ＤＲＡＭの高集積化に対して、
キャパシタ容量を増大させるために、従来用いられてき
た、シリコン酸化膜よりも誘電率の高い材料であるタン
タル酸化（以下、Ｔａ_２Ｏ_５と言う）膜やチタン酸スト
ロンチュウム（以下、ＳｒＴｉＯ_３と言う）、チタン酸
バリウム・ストロンチュウムなどの高誘電体材料が将来
の２５６メガビット〜ギガビット以上の高集積ＤＲＡＭ
に適用されようとしており、盛んに研究開発が行われて
いる。

【０００６】従来より、強誘電体膜をキャパシタに備え
た半導体メモリ装置としては、図８に示すようなものが
ある。この半導体メモリ装置は、次のようにして製造さ
れる。

【０００７】まず、ソース・ドレイン領域１０４，１０
４および素子分離領域１０２を有する導電型シリコン基
板１０１上に、メモリー読み出し、書き込みのための選
択トランジスターのゲート酸化膜１０３を形成し、そし
て、そのゲート酸化膜１０３上にポリシリコンワード線
１０５を形成する。

【０００８】その後、上記ポリシリコンワード線１０．
５および導電型シリコン基板１０１上に層間絶縁膜１０
６の材料を堆積させ、Ｐｔ下部電極１０８の密着層１０
７の材料であるＴｉまたはＴｉの酸化物を堆積する。

【０００９】次に、Ｐｔ下部電極１０８、強誘電体膜１
０９およびＰｔ上部電極１１０をドライエッチングで形
成して、下部電極１０８、強誘電体膜１０９および上部
電極１１０からなる誘電体キャパシタを完成させる。

【００１０】次に、上記強誘電体キャパシタ全体を被覆
するように、Ｔｉ、Ａｌ、Ｚｒなどの酸化物からなる第
１拡散バリア膜１１１を形成する。この第１拡散バリア
膜１１１によって、強誘電体膜１０９と第２層間絶縁膜
１１２との反応や、第２層間絶縁膜１１２の形成時に発
生する水素の強誘電体キャパシタへの拡散を抑制する。

【００１１】そして、上記第１拡散バリア膜１１１上
に、シリコン酸化膜などの層間絶縁膜層１１２を形成す
る。

【００１２】次に、上記強誘電体キャパシタのＰｔ上部
電極１１０と、選択トランジスターのソース・ドレイン
領域１０４とを第１金属配線１１３で接続するために、
コンタクトホール１１５を形成する。そして、Ａｌなど
の第１金属配線１１３を設けることにより、Ｐｔ上部電
極１１０とソース・ドレイン領域１０４とを第１金属配
線１１３で接続する。

【００１３】最後に、シリコン窒化膜のような表面保護
膜層１１４を形成し、最終熱処理として２〜５％の水素
を含む雰囲気で４００℃前後のシンターを行う。

【００１４】

【発明が解決しようとする課題】強誘電体膜や高誘電体
膜は水素に接すると還元され易く、また、強誘電体膜や
高誘電体膜と接する電極の材料であるＰｔやＩｒなどの
金属は強い還元反応を促進する触媒効果を奏する。その
ため、水素がその電極に吸着されると活性な状態となり
強誘電体膜中に拡散して、強誘電体膜が容易に還元され
てしまう。

【００１５】誘電体膜をキャパシタに備えた半導体メモ
リ装置の製造工程では水素が発生する工程が多々ある。
高誘電体キャパシタや強誘電体キャパシタ上に形成する
層間絶縁膜は、通常、シラン（以下、ＳｉＨ_４と言う）
を主原料とした化学的気相成長法（以下、ＣＶＤ法と言
う）により形成する。この場合、上記層間絶縁膜の形成
時に原料が分解し水素が発生する。この水素が強誘電体
キャパシタまたは高誘電体キャパシタへ拡散すると、強
誘電体膜または高誘電体膜が還元され、リーク電流が増
大したり残留分極値が低下したりする。この水素拡散に
よる劣化を抑制する方法としては、図８の半導体メモリ
装置のように、Ｔｉ、Ａｌ、Ｚｒなどの酸化物からなる
第１拡散バリア膜１１１で強誘電体キャパシタ全体を覆
う方法がある。それ以外には、特開平８−３３５６７３
号公報や特開平１０−２９４４３３号公報にも開示され
ているように、Ｔｉ、Ａｌ、Ｔａの酸化物などの拡散バ
リア膜で強誘電体キャパシタまたは高誘電体キャパシタ
を被覆するのが効果である。

【００１６】ところで、メガビット以上の集積度を持つ
半導体メモリ装置では、メモリセルのレイアウトや周辺
回路が複雑化しているため、金属配線が２層以上必要と
なる。

【００１７】図９に、２層金属配線を適用した半導体メ
モリ装置の断面図を示す。図９において、図８に示した
構成部と同一構成部は、図８における構成部と同一の参
照番号を付して説明を省略する。

【００１８】図９に示す第１，第２金属配線１１３，２
１３は通常のアルミニュウム配線である。１層目の第１
金属配線１１３を形成した後にＣＶＤ法でシリコン酸化
膜である第３層間絶縁膜２１２を設けている。そして、
２層目の第２金属配線２１３の材料を第３層間絶縁膜２
１２上に堆積させた後、フォトレジストをマスクに用い
て反応性イオンエッチング法で２層目の第２金属配線２
１３を形成している。３層目のアルミニュウム配線を形
成する場合は、同様に２層目の第２金属配線２１３上に
層間絶縁膜を設け、その層間絶縁膜上に３層目のアルミ
ニュウム配線を形成する。

【００１９】上記第２，第３層間絶縁膜１１２，２１２
は、ＳｉＨ_４を主原料としたＣＶＤ法により形成するた
め、形成時に原料が分解し水素が発生する。また、上記
第２，第３層間絶縁膜１１２，２１２は４００℃前後で
形成されるため膜中に水素を残存していて、第２，第３
層間絶縁膜１１２，２１２の形成後の熱処理工程や、更
に、上層の第３層間絶縁膜２１２の形成時の熱工程で、
第２，第３層間絶縁膜１１２，２１２から水素が脱離し
たりする。このように、複数層のアルミニュウム配線形
成工程、つまり第１，第２金属配線１１３，２１３の形
成工程の水素の発生量は多量であるため、強誘電体キャ
パシタを被覆するように形成した第１拡散バリア膜１１
１だけでは、十分なバリア性を得ることが難しくキャパ
シタ特性が劣化してしまうとういう問題がある。

【００２０】上記キャパシタ特性の劣化を抑制する方法
としては、第１，第２金属配線１１３，２１３を覆うよ
うに拡散バリア膜を形成して水素の拡散を抑制する方法
が考えられる。しかし、その拡散バリア膜をスパッタリ
ング法で形成する限りは、拡散バリア膜の下地段差被覆
性が悪いため、第１，第２金属配線１１３，２１３の側
壁を覆う拡散バリア膜の膜厚は、第１，第２金属配線１
１３，２１３上の拡散バリア膜の膜厚に対して５０〜７
０％程度となる。

【００２１】また、上記第１，第２金属配線１１３，２
１３の側壁を覆う拡散バリア膜の膜厚を厚くして、キャ
パシタ特性の劣化を抑制する方法が考えられる。しか
し、上記拡散バリア膜は緻密な膜であるため、膜ストレ
スが大きく、第１，第２金属配線１１３，２１３の側壁
のバリア性を確保するために拡散バリア膜の膜厚を厚く
すると、第１，第２金属配線１１３，２１３の信頼性を
低下させる。

【００２２】また、上記第１，第２金属配線１１３，２
１３を被覆する拡散バリア膜には、Ａｌの酸化物、Ａｌ
の窒化物、Ａｌの酸化窒化物、Ｔａの酸化物、Ｔａの酸
化窒化物、Ｔｉの酸化物、Ｚｒの酸化物を用いると効果
的であり、Ａｒと酸素の混合ガスを用い反応性スパッタ
リング法で形成される。しかしながら、上記拡散バリア
膜の形成中に酸素が負イオンになるため形成基板上に電
荷が蓄積しやすい。このような蓄積電荷がキャパシタに
接続されている第１金属配線１１２に蓄積すると、キャ
パシタに高電圧が印加され、絶縁破壊を起こすこともあ
る。

【００２３】そこで、本発明の課題は、誘電体膜の劣化
を阻止することができて、しかも信頼性が高い半導体メ
モリ装置およびその製造方法を提供することにある。

【００２４】

【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体メモリ装置は、半導体基板と、上記
半導体基板上に形成され、誘電体膜を有する誘電体キャ
パシタと、上記誘電体キャパシタを被覆する第１拡散バ
リア膜と、上記第１拡散バリア膜上に形成された絶縁膜
と、上記絶縁膜上に形成された第１金属配線と、上記第
１金属配線を被覆する第１バッファ膜と、上記第１バッ
ファ膜上に形成された第２拡散バリア膜とを備えたこと
を特徴としている。

【００２５】上記構成の半導体メモリ装置によれば、上
記第１金属配線上に第１バッファ膜を介して第２拡散バ
リア膜を形成しているので、第２拡散バリア膜の膜厚の
均一性が良好になり、第２拡散バリア膜の膜厚を厚くし
なくても、第２拡散バリア膜上から誘電体膜へ向かう有
害物質の拡散を第２拡散バリア膜で確実に阻止できる。
したがって、上記有害物質によって誘電体膜が悪影響を
受けることがなく、誘電体膜の劣化を阻止することがで
きる。

【００２６】また、上記第２拡散バリア膜を厚くしない
から、第１金属配線の信頼性が低下しない。

【００２７】また、本発明の半導体メモリ装置は、半導
体基板と、上記半導体基板上に形成され、誘電体膜を有
する誘電体キャパシタと、上記誘電体キャパシタを被覆
する第１拡散バリア膜と、上記第１拡散バリア膜上に形
成された絶縁膜と、上記絶縁膜上に形成された第１金属
配線と、上記第１金属配線を被覆する第１バッファ膜
と、上記第１バッファ膜上に形成された第２拡散バリア
膜と上記第２拡散バリア膜上に形成された絶縁膜と、上
記第２拡散バリア膜上の絶縁膜上に形成された第２金属
配線と、上記第２金属配線を被覆する第２バッファ膜
と、上記第２バッファ膜上に形成された第３拡散バリア
膜とを備えたことを特徴としている。

【００２８】上記構成の半導体メモリ装置は、上記第
１，第２金属配線上に第１，第２バッファ膜を介して第
２，第３拡散バリア膜を形成しているので、第２，第３
拡散バリア膜の膜厚の均一性が良好になり、第２，第３
拡散バリア膜の膜厚を厚くしなくても、第２，第３拡散
バリア膜上から誘電体膜へ向かう有害物質の拡散を第
２，第３拡散バリア膜で確実に阻止できる。したがっ
て、上記有害物質によって誘電体膜が悪影響を受けるこ
とがなく、誘電体膜の劣化を阻止することができる。

【００２９】また、上記第２，第３拡散バリア膜を厚く
しないから、第１，第２金属配線の信頼性が低下しな
い。

【００３０】一実施形態の半導体メモリ装置は、上記誘
電体膜は、（Ｐｂ_ｘＬａ_１―ｘ）（Ｚｒ_ｙＴｉ_１―ｙ）
Ｏ_３（０≦ｘ，ｙ≦１）、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＢａＴ
ｉＯ _３、ＬｉＮｂＯ_３、ＬｉＴａＯ_３、ＹＭｎＯ_３、Ｓ
ｒ_２Ｎｂ_２Ｏ_７、ＳｒＢｉ_２（Ｔａ_ｘＮｂ_１―ｘ）_２Ｏ
_９（０≦ｘ≦１）のいずれか１つを用いて形成された強
誘電体膜である。

【００３１】一実施形態の半導体メモリ装置は、上記誘
電体膜は、ＳｒＴｉＯ_３、（Ｂａ_ｘＳｒ_１−ｘ）ＴｉＯ
_３（ｘ≦１）、Ｔａ_２Ｏ_５のいずれか１つを用いて形成
された高誘電体膜である。

【００３２】一実施形態の半導体メモリ装置は、上記バ
ッファ膜は、Ｓｉと酸素との化合物、Ｓｉと窒素との化
合物、Ｓｉと窒素と酸素との化合物のいずれか１つから
なる絶縁膜である。

【００３３】一実施形態の半導体メモリ装置は、上記拡
散バリア膜は、Ａｌの酸化物、Ａｌの窒化物、Ａｌの酸
化窒化物、Ｔａの酸化物、Ｔａの酸化窒化物、Ｔｉの酸
化物、Ｚｒの酸化物のいずれか１つである。

【００３４】一実施形態の半導体メモリ装置は、上記拡
散バリア膜の膜厚は１０ｎｍ以上１００ｎｍ以下であ
り、上記拡散バリア膜は、非晶質、または、グレインサ
イズが５ｎｍ以下である。

【００３５】一実施形態の半導体メモリ装置は、上記拡
散バリア膜は、屈折率が１．６０以上１．７５未満であ
り、Ａｌの酸化物、Ａｌの窒化物、Ａｌの酸化窒化物か
らなる。

【００３６】一実施形態の半導体メモリ装置は、上記Ｓ
ｉの原料としては、Ｓｉ（ＯＣ_２Ｈ _５）_４が用いられて
いる。

【００３７】一実施形態の半導体メモリ装置は、上記バ
ッファ膜の膜厚は１００ｎｍ〜３００ｎｍである。

【００３８】また、本発明の半導体メモリ装置の製造方
法は、半導体基板上に、誘電体膜を有する誘電体キャパ
シタを形成する工程と、上記誘電体キャパシタの上層に
金属配線を形成する工程と、上記金属配線上に順次、バ
ッファ膜、拡散バリア膜を形成する工程と、上記拡散バ
リア膜を形成した後、酸素または窒素またはこれらの混
合ガスで３００℃以上４５０℃以下の熱処理を行う工程
とを備えたことを特徴としている。

【００３９】上記構成の半導体メモリ装置によれば、上
記拡散バリア膜を形成した後、酸素または窒素またはこ
れらの混合ガスで３００℃以上４５０℃以下の熱処理を
行うことにより、拡散バリア膜において、膜組成が安定
な化学量論的組成比になると共に、膜の緻密性と、膜の
絶縁性とが向上し、水素に対する拡散バリア性が良好に
なる。

【００４０】

【発明の実施の形態】（実施の形態１）図１（ａ）〜
（ｄ）および図２（ａ）〜（ｃ）は本発明の実施の形態
１の半導体メモリ装置の工程断面図である。この半導体
メモリ装置は、２層Ａｌ配線を用いたプレーナ型強誘電
体メモリ装置である。

【００４１】以下、図１（ａ）〜（ｄ）および図２
（ａ）〜（ｃ）を用いて上記半導体メモリ装置の製造方
法について説明する。

【００４２】まず、図１（ａ）に示すように、公知の方
法によって導電型シリコン基板１上に素子分離領域２、
選択トランジスタのゲート酸化膜３、トランジスタのソ
ース・ドレイン領域４、ポリシリコンワード線となるゲ
ート電極５を順次形成した後、公知のＢＰＳＧ膜（boro
-phospho silicate glass film）からなる第１層間絶縁
膜６で全面を覆う。

【００４３】次に、図１（ｂ）に示すように、公知のス
パッタ法により、下部電極の密着層を形成するためのと
して３０ｎｍのＴｉ酸化物７を積層し、そのＴｉ酸化物
７上にＰｔ下部電極の材料であるＰｔを１００〜２００
ｎｍ堆積させる。そして、そのＰｔ下部電極を形成する
ためのＰｔ膜８上に、ＳＢＴからなる強誘電体膜９を形
成する。上記強誘電体膜９の形成には、ＳｒＢｉ_２Ｔａ
_２Ｏ_９の濃度が０．１ｍｏｌ／ｌになるように調整した
前駆体溶液を用いた。この前駆体溶液を公知のスピンコ
ート法によりＰｔ膜８の表面に塗布した。その後、完全
に溶媒を除去させるため、２５０℃に加熱したホットプ
レート上で乾燥処理を行い、次いで電気炉にて６００℃
以上７００℃以下で焼成した。このような成膜工程を３
回繰り返すことにより、膜厚２００ｎｍの強誘電体膜９
を得ている。そして、上記強誘電体膜９上にＰｔ上部電
極の材料であるＰｔを１００ｎｍ積層させて、Ｐｔ上部
電極を形成するためのＰｔ膜１０を形成する。

【００４４】次に、フォトレジストを用いた公知の紫外
線縮小露光技術（以下、フォトリソグラフィー法と言
う）とドライエッチング法によってＰｔ膜１０を１．５
μｍ角に加工して、図１（ｃ）に示すように、キャパシ
タ電極となるＰｔ上部電極１０ａを形成する。この場
合、エッチングガスには主としてＣｌ_２ガスを用い、エ
ッチング圧力を１．５ｍＴｏｒｒに保ちマイクロ波励起
によってプラズマを発生させ、導電型シリコン基板１を
セットした基板に高周波バイアスを印加しＰｔ膜１０を
加工する。その後、電気炉にて７００〜８００℃酸素雰
囲気中で熱処理を行っている。

【００４５】そして、上記密着層７、Ｐｔ膜８および強
誘電体膜９をフォトレジストを用いた公知のフォトリソ
グラフィー法と、ドライエッチング法とによって加工し
て、密着層７ａ、Ｐｔ下部電極８ａおよび強誘電体膜９
ａを得る。この場合、エッチングガスには主としてＣ_２
Ｆ_６ガスを用いて、密着層７、Ｐｔ膜８および強誘電体
膜９を加工する。

【００４６】引き続いて、Ｈ_２の拡散を防ぐために第１
拡散バリア膜１１を、Ａｌの酸化物またはＡｌの窒化物
で形成して、Ｐｔ下部電極８ａ、強誘電体膜９ａおよび
Ｐｔ上部電極１０ａを第１拡散バリア膜１１で被覆す
る。この場合、Ａｌターゲット、Ａｌの酸化物ターゲッ
ト、Ａｌの窒化物ターゲットのいずれか１つを用いて、
ＤＣ（直流）マグネトロンスパッタ法またはＲＦマグネ
トロンスパッタ法または電子サイクロトロン共鳴をプラ
ズマ源を用いたスパッタ法により形成した。基板温度
は、２５℃以上４００℃以下に保持し、Ｏ_２／Ｏ_２＋Ａ
ｒのガス比率は０．１から０．５の範囲で成膜室に導入
し、圧力を１ｍＴｏｒｒから２０ｍＴｏｒｒの範囲で第
１拡散バリア膜１１の成膜を行っている。また、上記第
１拡散バリア膜１１の膜厚は１０ｎｍ以上１００ｎｍ以
下とし、第１拡散バリア膜１１を形成する時の基板温度
は１００℃から４００℃である。

【００４７】次に、図１（ｄ）に示すような第２層間絶
縁膜１２を形成するために、有機シリコン化合物、例え
ばテトラエトキシシラン（Ｓｉ（ＯＣ_２Ｈ_５）_４（以
下、ＴＥＯＳと言う））とＯ_３とを反応させた常圧ＣＶ
Ｄ法、または、ＴＥＯＳとＯ_２とを反応させたプラズマ
ＣＶＤ法によって、５００ｎｍ以上６０0ｎｍ以下の酸
化膜を第１拡散バリア膜１１上に形成する。そして、上
記Ｐｔ上部電極１０ａおよびソース・ドレイン領域４上
に、公知のフォトリソグラフィー法およびドライエッチ
ング法によって直径０．８μｍのコンタクトホールを開
口させる。これにより、第１層間絶縁膜６ａ、第１拡散
バリア膜１１ａおよび第２層間絶縁膜１２が形成され
る。

【００４８】その後、ＤＣマグネトロンスパッタ法によ
り膜厚７００ｎｍのＡｌ膜を全面に積層させる。そし
て、公知のフォトリソグラフィー法およびドライエッチ
ング法によりＡｌ膜を加工して、第１金属配線１３を形
成する。

【００４９】次に、図２（ａ）に示すように、上記第２
層間絶縁膜１２および第１金属配線１３を被覆するよう
に第１バッファ膜１４を形成する。この第１バッファ膜
１４は、ＴＥＯＳとオゾンとを反応させる常圧ＣＶＤ
法、または、ＴＥＯＳとＯ_２またはＮ_２Ｏとを反応させ
るプラズマＣＶＤ法により、膜厚が１００ｎｍ〜３００
ｎｍになるように形成される。

【００５０】次に、図２（ｂ）に示すように、上記第１
バッファ膜１４上に第２拡散バリア膜１５を形成する。
この第２拡散バリア膜１５は、Ａｌの酸化物またはＡｌ
の窒化物で形成する。また、上記第２拡散バリア膜１５
の膜厚は１０ｎｍ以上１００ｎｍ以下とし、第２拡散バ
リア膜１５の形成時の基板温度は１００℃から４００℃
とする。

【００５１】次に、ＴＥＯＳとオゾンを反応させる常圧
ＣＶＤ法、または、ＴＥＯＳまたはＳｉＨ_４とＯ_２とを
反応させるプラズマＣＶＤ法により、Ｓｉ酸化膜からな
る膜厚６００〜１０００ｎｍの第３層間絶縁膜１６を第
２拡散バリア膜１５上に形成する。

【００５２】そして、公知のフォトリソグラフィー法お
よびドライエッチング法によって図示しないビアホール
を開口した後、ＤＣマグネトロンスパッタ法により膜厚
７００ｎｍのＡｌ膜を形成する。引き続いて、公知のフ
ォトリソグラフィー法およびドライエッチング法によ
り、そのＡｌ膜を加工して第２金属配線１７を形成す
る。

【００５３】次に、図２（ｃ）に示すように、上記第２
金属配線１７および第３層間絶縁膜１６を被覆するよう
に、膜厚１００ｎｍ〜３００ｎｍの第２バッファ膜１８
を形成する。この第２バッファ膜１８は、ＴＥＯＳとオ
ゾンを反応させる常圧ＣＶＤ法、または、ＴＥＯＳとO₂
またはN₂Oとを反応させるプラズマＣＶＤ法により形成
される。

【００５４】そして、上記第２バッファ膜１８上に、Ａ
ｌの酸化物またはＡｌの窒化物からなる拡散バリア１９
を形成する。

【００５５】最後に、上記第３拡散バリア膜１９上に、
公知のプラズマＣＶＤ法によって、ＳｉN膜からなる膜
厚５００ｎｍの表面保護膜２０を形成する。

【００５６】このように、上記第１，第２金属配線１
３，１７上に第１，第２バッファ膜１４，１８を介して
第２，第３拡散バリア膜１５，１９を形成しているの
で、第２，第３拡散バリア膜１５，１９の膜厚の均一性
が良好になり、第２，第３拡散バリア膜１５，１９の膜
厚を厚くしなくても、第２，第３拡散バリア膜１５，１
９上から強誘電体膜９ａへ向かう水素の拡散を第２，第
３拡散バリア膜１５，１９で確実に阻止できる。したが
って、水素によって強誘電体膜９ａが悪影響を受けるこ
とがなく、強誘電体膜９ａの劣化を阻止することができ
る。

【００５７】また、上記第２，第３拡散バリア膜１５，
１９を厚くしていないので、第１，第２金属配線１３，
１７の信頼性が低下してしない。

【００５８】このように作製された半導体メモリ装置に
おいて、メモリセルの強誘電体特性を公知のソーヤータ
ワー回路を用いて測定した結果、残留分極値Ｐｒ＝１２
μＣ／ｃｍ^２，抗電界Ｅｃ＝４０ＫＶ／ｃｍという値が
得られた。すなわち、半導体メモリ装置のキャパシタと
して十分な動作が確認された。

【００５９】上記実施の形態１では、2層のＡｌ配線を
有する強誘電体メモリ装置である半導体メモリ装置につ
いて説明したが、本発明はこれに限定されるものではな
く、３層以上のＡｌ配線を有する半導体メモリ装置であ
ってもよい。また、上記実施の形態１の半導体メモリ装
置は１層のＡｌ配線を有してもよい。要するに、上記実
施の形態１の半導体メモリ装置は、単層または複数層の
金属配線を有してもよい。

【００６０】また、上記実施の形態１では、ＳＢＴを用
いて強誘電体膜９ａを形成したが、本発明はこれに限定
されるものではなく、例えば、ＰＺＴ、Ｂｉ_４Ｔｉ_３Ｏ
_１２、ＢａＴｉＯ_３、ＬｉＮｂＯ_３、ＬｉＴａＯ_３、Ｙ
ＭｎＯ_３、Ｓｒ_２ＮｂＯ_７を用いて強誘電体膜を形成し
てもよい。

【００６１】また、上記実施の形態１では、電極の材料
としてＰｔを用いたが、本発明はこれに限定されるもの
ではなく、ＰｔＲｈ，ＰｔＲｈＯ_ｘ，Ｉｒ，ＩｒＯ_２，
ＲｕＯ_２，ＲｈＯ_ｘ，ＬａＳｒＣｏＯ_３を用いてもよ
い。

【００６２】また、上記強誘電体膜９ａの原料が本実施
の形態に限定されないのは言うまでもない。

【００６３】また、上記第１，第２，第３拡散バリア膜
１１，１５，１９は、Ａｌの酸化物、Ａｌの窒化物に限
定するものでなく、Ａｌの酸化窒化物、Ｔａの酸化物、
Ｔａの酸化窒化物、Ｔｉの酸化物、Ｚｒの酸化物でも同
様なバリア効果が得られる。すなわち、Ａｌの酸化窒化
物、Ｔａの酸化物、Ｔａの酸化窒化物、Ｔｉの酸化物、
Ｚｒの酸化物のいずれか１つを用いて拡散バリア膜を形
成してもよい。

【００６４】また、上記第１，第２バッファ膜１４，１
８は、Ｓｉと酸素との化合物、Ｓｉと窒素との化合物、
Ｓｉと窒素と酸素との化合物のいずれか１つからなれば
よい。

【００６５】また、上記選択トランジスタとしては、例
えばＭＯＳ（Metal Oxide semiconductor）トランジス
タなどを用いてもよい。

【００６６】また、上記半導体メモリ装置は、強誘電体
膜９ａ有するから、不揮発性である。

【００６７】（実施の形態２）図３（ａ）〜（ｄ）およ
び図４（ａ）〜（ｃ）は本発明の実施の形態２の半導体
メモリ装置の工程断面図である。この半導体メモリ装置
は、２層Ａｌ配線を用いたスタック型強誘電体メモリ装
置である。

【００６８】以下、図３（ａ）〜（ｄ）および図４
（ａ）〜（ｃ）を用いて上記半導体メモリ装置の製造方
法について説明する。

【００６９】まず、図３（ａ）に示すように、公知の方
法によって導電型シリコン基板２１上に素子分離領域２
２、選択トランジスタのゲート酸化膜２３、選択トラン
ジスタのドレイン領域２４Ａ、選択トランジスタのソー
ス領域２４Ｂ、ワード線となるゲート電極２５を順次形
成した後、公知のＢＰＳＧ膜からなる第１層間絶縁膜で
全面を覆い、公知の化学的機械的研摩法により、その第
１層間絶縁膜を平坦化する。

【００７０】次に、上記選択トランジスタのソース領域
２４Ｂ上の第１層間絶縁膜に直径０．３μｍのコンタク
トホールを開口した後、燐が添加された膜厚３００ｎｍ
以上のポリシリコンを形成し、公知の化学的機械的研摩
法によりコンタクトホール内のみにポリシリコンが残る
ように研摩して、コンタクトホール内を埋めるプラグ２
７を形成する。これにより、上記プラグ２７を有する第
１層間絶縁膜２６が形成される。

【００７１】次に、図３（ｂ）に示すように、膜厚２０
ｎｍのＴｉ膜および膜厚５０ｎｍから１００ｎｍのＴｉ
N膜をＤＣマグネトロンスパッタ法により積層して、Ｔ
ｉ膜とＴｉＮ膜とからなるＴｉＮ／Ｔｉ膜２８を形成す
る。そして、上記ＴｉＮ膜２８上に、強誘電体キャパシ
タの下部電極を形成するための膜厚２００ｎｍのＰｔ膜
２９を形成する。そして、上記実施の形態１と同様の処
理を行って、ＳＢＴからなる強誘電体膜３０をＰｔ膜２
９上に形成し、さらに強誘電体膜３０上にＰｔ膜３１を
形成する。

【００７２】次に、公知のフォトレジストとドライエッ
チング法を用いて、Ｐｔ膜３１を１．５μm角に加工し
て、図３（ｃ）に示すように、キャパシタ電極となるＰ
ｔ上部電極３１ａを形成する。その後、電気炉にて７０
０〜８００℃酸素雰囲気中で熱処理を行う。

【００７３】次に、上記ＴｉＮ／Ｔｉ膜２８、Ｐｔ膜２
９および強誘電体膜３０をフォトレジストを用いる公知
のフォトリソグラフィー法と、ドライエッチング法とに
よって加工して、ＴｉＮ／Ｔｉ膜２８ａ、Ｐｔ下部電極
２９ａおよび強誘電体膜３０ａを得る。

【００７４】次に、Ｈ_２の拡散を阻止するために、Ａｌ
の酸化物またはＡｌの窒化物からなる第１拡散バリア膜
３２を形成して、Ｐｔ下部電極２９ａ、強誘電体膜３０
ａおよびＰｔ上部電極３１ａからなる強誘電体キャパシ
タを第１拡散バリア膜３２で被覆する。

【００７５】次に、図３（ｄ）に示すように、上記強誘
電体キャパシタを被覆する第１拡散バリア膜３２上に第
２層間絶縁膜３３を形成する。そして、上記Ｐｔ上部電
極３１ａおよびドレイン領域２４Ａ上に公知のフォトリ
ソグラフィー法およびドライエッチング法によってコン
タクトホールを開口する。その後、ＤＣマグネトロンス
パッタ法により膜厚７００ｎｍのＡｌ膜を形成した。そ
のＡｌ膜を公知のフォトリソグラフィー法およびドライ
エッチング法により加工しで、第１金属配線３４を形成
する。

【００７６】次に、図４（ａ）に示すように、上記第１
金属配線３４および第２層間絶縁膜３３を被覆するよう
に第１バッファ膜３５を形成する。この第１バッファ膜
３５は、ＴＥＯＳとオゾンを反応させた常圧ＣＶＤ法、
または、ＴＥＯＳとO₂またはN₂Oと反応させたプラズマ
ＣＶＤ法により形成され、１００ｎｍ〜３００ｎｍの膜
厚に設定されている。

【００７７】次に、図４（ｂ）に示すように、上記第１
バッファ膜３５上に第２拡散バリア膜３６を形成する。
この第２拡散バリア膜３６は、Ａｌの酸化物またはＡｌ
の窒化物で形成する。また、上記第２拡散バリア膜３６
の膜厚は１０ｎｍ以上１００ｎｍ以下とし、第２拡散バ
リア膜３６を形成する時の基板温度は１００℃から４０
０℃とする。、また、上記第２拡散バリア膜３６の成膜
方法および成膜条件は前述の通りである。

【００７８】次に、ＴＥＯＳとオゾンとを反応させる常
圧ＣＶＤ法、または、ＴＥＯＳまたはＳｉＨ_４とO_２と
を反応させるプラズマＣＶＤ法により、Ｓｉ酸化膜から
なる膜厚６００〜１０００ｎｍの第３層間絶縁膜３７を
第２拡散バリア膜３６上に形成する。

【００７９】そして、公知のフォトリソグラフィー法お
よびドライエッチング法によって図示しないビアホール
を開口させた後、ＤＣマグネトロンスパッタ法により膜
厚７００ｎｍのＡｌ膜を形成する。引き続いて、公知の
フォトリソグラフィー法およびドライエッチング法によ
りＡｌ膜を加工して第２金属配線３８を形成する。

【００８０】次に、ＴＥＯＳとオゾンとを反応させる常
圧ＣＶＤ法、または、ＴＥＯＳとO₂またはＮ_２Ｏと反応
させるプラズマＣＶＤ法により、図４（ｃ）に示すよう
に、膜厚１００ｎｍ〜３００ｎｍの第２バッファ膜３９
を形成して、その第２バッファ膜３９で第２金属配線３
８および第３層間絶縁膜３７を被覆する。

【００８１】次に、上記第２バッファ膜３９上に、Ａｌ
の酸化物またはＡｌの窒化物からなる拡散バリア４０を
形成する。

【００８２】最後に、上記第３拡散バリア膜４０上に、
公知のプラズマＣＶＤ法によってＳｉN膜からなる膜厚
５００ｎｍの表面保護膜４１を形成する。

【００８３】このように、上記第１，第２金属配線３
４，３８上に第１，第２バッファ膜３５，３９を介して
第２，第３拡散バリア膜３６，４０を形成しているの
で、第２，第３拡散バリア膜３６，４０の膜厚の均一性
が良好になり、第２，第３拡散バリア膜３６，４０の膜
厚を厚くしなくても、第２，第３拡散バリア膜３６，４
０上から強誘電体膜３０ａへ向かう水素の拡散を第２，
第３拡散バリア膜３６，４０で確実に阻止できる。した
がって、水素によって強誘電体膜３０ａが悪影響を受け
ることがなく、強誘電体膜３０ａの劣化を阻止すること
ができる。

【００８４】また、上記第２，第３拡散バリア膜３６，
４０を厚くしていないので、第１，第２金属配線３４，
３８の信頼性が低下してしない。

【００８５】このように作製された半導体メモリ装置に
おいて、メモリセルの強誘電体特性を公知のソーヤータ
ワー回路を用いて測定した結果、残留分極値Ｐｒ＝１
１．５μＣ／ｃｍ^２，抗電界Ｅｃ＝３９ＫＶ／ｃｍとい
う値が得られた。すなわち、半導体メモリ装置のキャパ
シタとして十分な動作が確認された。

【００８６】上記実施の形態２では、２層のＡｌ配線を
有する強誘電体メモリ装置である半導体メモリ装置につ
いて説明したが、本発明はこれに限定されるものではな
く、３層以上のＡｌ配線を有する強誘電体メモリ装置で
ある半導体メモリ装置でもよい。また、上記実施の形態
２の半導体メモリ装置は１層のＡｌ配線を有してもよ
い。要するに、上記実施の形態２の半導体メモリ装置
は、単層または複数層の金属配線を有してもよい。

【００８７】また、上記実施の形態２では、強誘電体膜
３０ａをＳＢＴを用いて形成したが、本発明はこれに限
定されるものではなく、例えば、ＰＺＴ、Ｂｉ_４Ｔｉ_３
Ｏ_{１ ２}、ＢａＴｉＯ_３、ＬｉＮｂＯ_３、ＬｉＴａＯ_３、
ＹＭｎＯ_３、Ｓｒ_２ＮｂＯ_７を用いて形成してもよい。

【００８８】また、上記本実施の形態２では、電極の材
料としてＰｔを用いたが、本発明はこれに限定されるも
のではなく、電極の材料としてＰｔＲｈ、ＰｔＲｈ
Ｏ_ｘ、Ｉｒ、ＩｒＯ_２、ＲｕＯ_２、ＲｈＯ_ｘ、ＬａＳｒ
ＣｏＯ_３を用いてもよい。

【００８９】また、上記ＴｉN膜２８の代わりに、Ｔａ
ＳｉN膜、ＴｉＡｌN膜、ＴｉＳｉN膜を用いても良い。

【００９０】また、上記第１，第２，第３拡散バリア膜
３２，３６，４０は、Ａｌの酸化物、Ａｌの窒化物に限
定するものでなく、Ａｌの酸化窒化物、Ｔａの酸化物、
Ｔａの酸化窒化物、Ｔｉの酸化物、Ｚｒの酸化物でも同
様なバリア効果が得られる。すなわち、Ａｌの酸化窒化
物、Ｔａの酸化物、Ｔａの酸化窒化物、Ｔｉの酸化物、
Ｚｒの酸化物のいずれか１つを用いて拡散バリア膜を形
成してもよい。

【００９１】また、上記第１，第２バッファ膜３５，３
９は、Ｓｉと酸素との化合物、Ｓｉと窒素との化合物、
Ｓｉと窒素と酸素との化合物のいずれか１つからなれば
よい。

【００９２】また、上記選択トランジスタとしては、例
えばＭＯＳトランジスタなどを用いてもよい。

【００９３】（実施の形態３）図５（ａ）〜（ｃ）、図
６（ａ）〜（ｃ）および図７（ａ）〜（ｃ）は本発明の
実施の形態３の半導体メモリ装置の工程断面図である。
この半導体メモリ装置は、２層Ａｌ配線を用いたスタッ
ク型高誘電体メモリ装置である。

【００９４】以下、図５（ａ）〜（ｃ）、図６（ａ）〜
（ｃ）および図７（ａ）〜（ｃ）を用いて上記半導体メ
モリ装置の製造方法について説明する。

【００９５】まず、図５（ａ）に示すように、公知の方
法によって導電型シリコン基板５１上に素子分離領域５
２、選択トランジスタのゲート酸化膜５３、選択トラン
ジスタのドレイン領域５４Ａ、選択トランジスタのソー
ス領域５４Ｂ、ワード線となるゲート電極５５、ビット
線５６を形成した後、公知のＢＰＳＧ膜からなる第１層
間絶縁膜５７で全面を覆い、公知の化学的機械的研摩法
により、その第１層間絶縁膜５７を平坦化する。

【００９６】次に、上記選択トランジスタのソース領域
５４Ｂ上の第１層間絶縁膜５７に直径０．３μｍコンタ
クトホールを開口し後、燐が添加されたポリシリコンを
膜厚３００ｎｍ以上堆積させ、公知の化学的機械的研摩
法によりコンタクトホール内のみにポリシリコンが残る
ように研摩して、図５（ｂ）に示すように、コンタクト
ホール内を満たすプラグ５８を形成する。

【００９７】次に、図５（ｃ）に示すように、膜厚２０
ｎｍのＴｉ膜５９をＤＣマグネトロンスパッタ法により
積層した後、膜厚１００ｎｍのＴｉN膜６０をＤＣマグ
ネトロンスパッタ法により積層する。そして、上記Ｔｉ
Ｎ膜６０上に、高誘電体キャパシタの下部電極を形成す
るための膜厚２００ｎｍのＰｔ膜６１を形成する。

【００９８】次に、フォトレジストを用いた公知のフォ
トリソグラフィー法とドライエッチング法とを用いて、
Ｐｔ膜６１を０．３μm角に加工して、図６（ａ）に示
すように、高誘電体キャパシタのＰｔ下部電極６１ａを
形成する。そして、上記Ｔｉ膜５９およびＴｉN膜６０
を加工して、Ｔｉ膜５９ａおよびＴｉN膜６０ａを得
る。

【００９９】次に、図６（ｂ）に示すように、チタン酸
バリウム・ストロンチュウム（以下、（Ｂａ_ｘＳｒ
_１−ｘ）ＴｉＯ_３（ｘ≦１）と言う）からなる膜厚３０
ｎｍの高誘電体膜６２を全面に形成する。そして、上記
高誘電体膜６２上に、高誘電体キャパシタの上部電極を
形成するための膜厚１００ｎｍのＰｔ膜６３を形成す
る。

【０１００】次に、フォトレジストを用いた公知のフォ
トリソグラフィー法とドライエッチング法を用いて、メ
モリセル領域のみＰｔ膜６３と高誘電体膜６２とを同一
マスクを用いて加工して、図６（ｃ）に示すように、Ｐ
ｔ上部電極６３ａと高誘電体膜６２ａを形成する。この
場合、エッチングガスには主としてＣｌ_２ガスを用いて
Ｐｔ上部電極６３ａと高誘電体膜６２ａを形成する。ま
た、１．５ｍＴｏｒｒの圧力下で導電型シリコン基板５
１に高周波バイアスを印可して、Ｐｔ上部電極６３ａと
高誘電体膜６２ａを形成する。

【０１０１】次に、実施の形態１および２と同様に、Ａ
ｌの酸化物またはＡｌの窒化物からなる第１拡散バリア
膜６４を、Ｐｔ上部電極６３ａおよび高誘電体膜６２ａ
を被覆するように形成する。

【０１０２】次に、上記拡散バリア６４上に、有機シリ
コン化合物、例えばＴＥＯＳとＯ_３を反応させる常圧Ｃ
ＶＤ法、または、ＴＥＯＳとＯ_２を反応させるプラズマ
ＣＶＤ法により、酸化膜からなる膜厚５００ｎｍ〜６０
０ｎｍの第２層間絶縁膜６５を形成する。

【０１０３】次に、上記Ｐｔ上部電極６３ａ上およびビ
ット線５６上に公知のフォトリソグラフィー法およびド
ライエッチング法によって直径０．２５μｍのコンタク
トホールを開口させた後、ＤＣマグネトロンスパッタ法
により、膜厚７００ｎｍのＡｌ膜を堆積させる。その
後、公知のフォトリソグラフィー法およびドライエッチ
ング法によりそのＡｌ膜を加工して、図７（ａ）に示す
ような第１金属配線６６を形成する。

【０１０４】次に、上記第１金属配線６６および第２層
間絶縁膜６５を被覆するように第１バッファ膜６７を形
成する。この第１バッファ膜６７は、ＴＥＯＳとオゾン
を反応させる常圧ＣＶＤ法、または、ＴＥＯＳとＯ_２ま
たはＮ_２Ｏとを反応させるプラズマＣＶＤ法により膜厚
１００ｎｍ〜３００ｎｍに形成されている。

【０１０５】次に、上記第１バッファ膜６７上に、Ａｌ
の酸化物またはＡｌの窒化物からなる第２拡散バリア膜
６８を形成する。この第２拡散バリア膜６８の膜厚は１
０ｎｍ以上１００ｎｍ以下とし、第２拡散バリア膜６８
の形成時の基板温度は１００℃から４００℃で成膜方法
および成膜条件は前述の通りである。

【０１０６】次に、図７（ｂ）に示すように、上記第２
拡散バリア膜６８上に、ＴＥＯＳとオゾンとを反応させ
る常圧ＣＶＤ法、または、ＴＥＯＳまたはＳｉＨ_４とＯ
_２とを反応させるプラズマＣＶＤ法により、Ｓｉ酸化膜
からなる膜厚６００〜１０００ｎｍの第３層間絶縁膜６
９を形成する。

【０１０７】次に、上記第３層間絶縁膜６９に、公知の
フォトリソグラフィー法およびドライエッチング法によ
って図示しないビアホールを開口した後、ＤＣマグネト
ロンスパッタ法により膜厚７００ｎｍのＡｌ膜を形成す
る。そして、公知のフォトリソグラフィー法およびドラ
イエッチング法によりそのＡｌ膜を加工して、第３層間
絶縁膜６９上に第２金属配線７０を形成する。

【０１０８】次に、図７（ｃ）に示すように、ＴＥＯＳ
とオゾンとを反応させる常圧ＣＶＤ法、または、ＴＥＯ
ＳとO₂またはN₂Oとを反応させるプラズマＣＶＤ法によ
り、膜厚１００ｎｍ〜３００ｎｍの第２バッファ膜７１
を形成して、第２金属配線７０および第３層間絶縁膜６
９を第２バッファ膜７１で被覆する。そして、上記第２
バッファ膜７１上に、Ａｌの酸化物またはＡｌの窒化物
からなる第３拡散バリア膜７２を形成する。

【０１０９】最後に、上記第３拡散バリア膜７２上に、
ＳｉＮ膜からなる膜厚５００ｎｍの表面保護膜７３を公
知のプラズマＣＶＤ法で形成する。

【０１１０】このように、上記第１，第２金属配線６
６，７２上に第１，第２バッファ膜６７，７１を介して
第２，第３拡散バリア膜６８，７２を形成しているの
で、第２，第３拡散バリア膜６８，７２の膜厚の均一性
が良好になり、第２，第３拡散バリア膜６８，７２の膜
厚を厚くしなくても、第２，第３拡散バリア膜６８，７
２上から高誘電体膜６２ａへ向かう水素の拡散を第２，
第３拡散バリア膜６８，７２で確実に阻止できる。した
がって、水素によって高誘電体膜６２ａが悪影響を受け
ることがなく、高誘電体膜６０ａの劣化を阻止すること
ができる。

【０１１１】また、上記第２，第３拡散バリア膜６８，
７２を厚くしていないので、第１，第２金属配線６６，
７２の信頼性が低下してしない。

【０１１２】このように作製された半導体メモリ装置に
おいて、メモリセルの分極値は印加電圧１Vにおいて１
０μＣ／ｃｍ^２と良好な値が得られた。また、リーク電
流についても印加電圧±２Ｖまで１×１０^８Ａ／ｃｍ^２
と良好であった。

【０１１３】上記実施の形態３においては、２層のＡｌ
配線を有する高誘電体メモリ装置である半導体メモリ装
置について説明したが、本発明はこれに限定されるもの
ではなく、３層以上のＡｌ配線を有する半導体メモリ装
置でもよい。また、上記実施の形態３の半導体メモリ装
置は１層のＡｌ配線を有してもよい。要するに、上記実
施の形態３の半導体メモリ装置は、単層または複数層の
金属配線を有してもよい。

【０１１４】また、上記実施の形態３では、（Ｂａ_ｘＳ
ｒ_１−ｘ）ＴｉＯ_３を用いて高誘電体膜６２ａを形成し
たが、本発明はこれに限定されるものではなく、例え
ば、Ｔａ_２Ｏ_５やＳｒＴｉＯ_３などを用いて高誘電体膜
を形成してもよい。

【０１１５】また、上記実施の形態３では、電極の材料
としてＰｔを用いたが、本発明はこれに限定されるもの
ではなく、電極の材料として、例えば、ＰｔＲｈ、Ｐｔ
ＲｈＯ_ｘ、Ｉｒ、ＩｒＯ_２、ＲｕＯ_２、ＲｈＯ_ｘ、Ｌａ
ＳｒＣｏＯ_３を用いてもよい。

【０１１６】また、上記ＴｉN膜６０の代わりに、Ｔｉ
ＡｌN膜、ＴｉＳｉN膜を用いてもよい。

【０１１７】また、上記高誘電体キャパシタの下部電極
の材料としてＰｔを用いていたが、Ｐｔの代わりに酸化
ルテニュウムを用いてもよい。

【０１１８】また、上記第１，第２，第３拡散バリア膜
６４，６８，７２は、Ａｌの酸化物、Ａｌの窒化物に限
定するものでなく、Ａｌの酸化窒化物、Ｔａの酸化物、
Ｔａの酸化窒化物、Ｔｉの酸化物、Ｚｒの酸化物でも同
様なバリア効果が得られる。すなわち、Ａｌの酸化窒化
物、Ｔａの酸化物、Ｔａの酸化窒化物、Ｔｉの酸化物、
Ｚｒの酸化物のいずれか１つを用いて拡散バリア膜を形
成してもよい。

【０１１９】また、上記第１，第２バッファ膜６７，７
１は、Ｓｉと酸素との化合物、Ｓｉと窒素との化合物、
Ｓｉと窒素と酸素との化合物のいずれか１つからなるま
た、上記選択トランジスタとしては、例えばＭＯＳトラ
ンジスタなどを用いてもよい。

【０１２０】（実施の形態４）実施の形態１，２の半導
体メモリ装置、および、実施の形態３の半導体メモリ装
置において、第１拡散バリア膜１１，３２，６４、第２
拡散バリア膜１５，３６，６８および第３拡散バリア膜
１９，４０，７２の形成後に、電気炉で酸素または窒素
またはこれらの混合ガス雰囲気下で３００℃以上４５０
℃以下、３０min以上６０min以下の熱処理を行う。これ
により、上記第１拡散バリア膜１１，３２，６４、第２
拡散バリア膜１５，３６，６８および第３拡散バリア膜
１９，４０，７２は、成膜後では非晶質または５ｎｍ以
下のグレインで構成された微結晶になる。また、上記熱
処理によって、第１拡散バリア膜１１，３２，６４、第
２拡散バリア膜１５，３６，６８および第３拡散バリア
膜１９，４０，７２において、膜組成が安定な化学量論
的組成比になると共に、膜の緻密性、絶縁性が向上し、
良好な水素の拡散バリア性を得ることができる。

【０１２１】また、上記第１拡散バリア膜１１，３２，
６４、第２拡散バリア膜１５，３６，６８および第３拡
散バリア膜１９，４０，７２は、Ａｌの酸化物や、Ａｌ
の窒化物に限定するものでなく、Ａｌの酸化窒化物、Ｔ
ａの酸化物、Ｔａの酸化窒化物、Ｔｉの酸化物、Ｚｒの
酸化物でも同様なバリア効果を得ることができる。これ
らの膜においても形成後に前述の熱処理を行うことによ
り拡散バリア性は著しく向上がみられた。拡散バリア膜
の熱処理は全ての拡散バリア膜または少なくとも一箇所
以上の拡散バリア膜で熱処理を行うと水素による劣化が
抑制できた。

【０１２２】また、Ａｌの酸化物、Ａｌの窒化物、Ａｌ
の酸化窒化物のいずれか１つからなる拡散バリア膜は、
屈折率が１．６０以上１．７５未満となる。

【０１２３】

【発明の効果】以上より明らかなように、本発明の半導
体メモリ装置は、第１金属配線上に第１バッファ膜を介
して第２拡散バリア膜を形成しているので、第２拡散バ
リア膜の膜厚の均一性が良好になり、第２拡散バリア膜
の膜厚を厚くしなくても、第２拡散バリア膜上から誘電
体膜へ向かう有害物質の拡散を第２拡散バリア膜で確実
に阻止し、誘電体膜の劣化を阻止することができる。

【０１２４】また、上記第２拡散バリア膜を厚くしない
から、第１金属配線の信頼性の低下を防止することがで
きる。

【０１２５】また、本発明の半導体メモリ装置は、第
１，第２金属配線上に第１，第２バッファ膜を介して第
２，第３拡散バリア膜を形成しているので、第２，第３
拡散バリア膜の膜厚の均一性が良好になり、第２，第３
拡散バリア膜の膜厚を厚くしなくても、第２，第３拡散
バリア膜上から誘電体膜へ向かう有害物質の拡散が第
２，第３拡散バリア膜で確実に阻止され、誘電体膜の劣
化を阻止することができる。

【０１２６】また、上記第２，第３拡散バリア膜を厚く
しないから、第１，第２金属配線の信頼性の低下を防止
することができる。

【０１２７】また、本発明の半導体メモリ装置の製造方
法によれば、拡散バリア膜を形成した後、酸素または窒
素またはこれらの混合ガスで３００℃以上４５０℃以下
の熱処理を行うから、拡散バリア膜において水素に対す
る拡散バリア性が向上し、半導体メモリ装置の信頼性を
向上させることができる。

【図面の簡単な説明】

【図１】 図１（ａ）〜（ｄ）は本発明の実施の形態１
の半導体メモリ装置の工程断面図である

【図２】 図２（ａ）〜（ｃ）は本発明の実施の形態１
の半導体メモリ装置の工程断面図である。

【図３】 図３（ａ）〜（ｄ）は本発明の実施の形態２
の半導体メモリ装置の工程断面図である。

【図４】 図４（ａ）〜（ｃ）は本発明の実施の形態２
の半導体メモリ装置の工程断面図である。

【図５】 図５（ａ）〜（ｃ）は本発明の実施の形態３
の半導体メモリ装置の工程断面図である。

【図６】 図６（ａ）〜（ｃ）は本発明の実施の形態３
の半導体メモリ装置の工程断面図である。

【図７】 図７（ａ）〜（ｃ）は本発明の実施の形態３
の半導体メモリ装置の工程断面図である。

【図８】 図８は従来の半導体メモリ装置の断面図であ
る。

【図９】 図９は他の従来の半導体メモリ装置の断面図
を示す。

【符号の説明】

１，２１，５１ 導電型シリコン基板 ６ａ，２６，５７ 第１層間絶縁膜 ９ａ，３０ａ 強誘電体膜 １１，３２，６４ 第１拡散バリア膜 １２，３３，６５ 第２層間絶縁膜 １３，３４，６６ 第１金属配線 １４，３５，６７ 第１バッファ膜 １５，３６，６８ 第２拡散バリア膜 １６，３７，６９ 第３層間絶縁膜 １７，３８，７０ 第２金属配線 １８，３９，７１ 第２バッファ膜 １９，４０，７２ 第３拡散バリア膜 ６２ａ 高誘電体膜

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板上に形成され、誘電体膜を有する誘電体
   キャパシタと、 上記誘電体キャパシタを被覆する第１拡散バリア膜と、 上記第１拡散バリア膜上に形成された絶縁膜と、 上記絶縁膜上に形成された第１金属配線と、 上記第１金属配線を被覆する第１バッファ膜と、 上記第１バッファ膜上に形成された第２拡散バリア膜と
   を備えたことを特徴とする半導体メモリ装置。
2. 【請求項２】 半導体基板と、 上記半導体基板上に形成され、誘電体膜を有する誘電体
   キャパシタと、 上記誘電体キャパシタを被覆する第１拡散バリア膜と、 上記第１拡散バリア膜上に形成された絶縁膜と、 上記絶縁膜上に形成された第１金属配線と、 上記第１金属配線を被覆する第１バッファ膜と、 上記第１バッファ膜上に形成された第２拡散バリア膜と 上記第２拡散バリア膜上に形成された絶縁膜と、 上記第２拡散バリア膜上の絶縁膜上に形成された第２金
   属配線と、 上記第２金属配線を被覆する第２バッファ膜と、 上記第２バッファ膜上に形成された第３拡散バリア膜と
   を備えたことを特徴とする半導体メモリ装置。
3. 【請求項３】 請求項１または２記載に記載の半導体メ
   モリ装置において、 上記誘電体膜は、（Ｐｂ_ｘＬａ_１―ｘ）（Ｚｒ_ｙＴｉ
   _１―ｙ）Ｏ_３（０≦ｘ，ｙ≦１）、Ｂｉ_４Ｔｉ
   _３Ｏ_１２、ＢａＴｉＯ_３、ＬｉＮｂＯ_３、ＬｉＴａ
   Ｏ_３、ＹＭｎＯ_３、Ｓｒ_２Ｎｂ_２Ｏ_７、ＳｒＢｉ_２（Ｔ
   ａ_ｘＮｂ_１―ｘ）_２Ｏ_９（０≦ｘ≦１）のいずれか１つ
   を用いて形成された強誘電体膜であることを特徴とする
   半導体メモリ装置。
4. 【請求項４】 請求項１または２に記載の半導体メモリ
   装置において、 上記誘電体膜は、ＳｒＴｉＯ_３、（Ｂａ_ｘＳｒ_１−ｘ）
   ＴｉＯ_３（ｘ≦１）、Ｔａ_２Ｏ_５のいずれか１つを用い
   て形成された高誘電体膜であることを特徴とする半導体
   メモリ装置。
5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
   半導体メモリ装置において、 上記バッファ膜は、Ｓｉと酸素との化合物、Ｓｉと窒素
   との化合物、Ｓｉと窒素と酸素との化合物のいずれか１
   つからなる絶縁膜であることを特徴とする半導体メモリ
   装置。
6. 【請求項６】 請求項１乃至５のいずれか１つに記載の
   半導体メモリ装置において、 上記拡散バリア膜は、Ａｌの酸化物、Ａｌの窒化物、Ａ
   ｌの酸化窒化物、Ｔａの酸化物、Ｔａの酸化窒化物、Ｔ
   ｉの酸化物、Ｚｒの酸化物のいずれか１つであることを
   特徴とする半導体メモリ装置。
7. 【請求項７】 請求項６に記載の半導体メモリ装置にお
   いて、 上記拡散バリア膜の膜厚は１０ｎｍ以上１００ｎｍ以下
   であり、 上記拡散バリア膜は、非晶質、または、グレインサイズ
   が５ｎｍ以下であることを特徴とする半導体メモリ装
   置。
8. 【請求項８】 請求項１乃至４のいずれか１つに記載の
   半導体メモリ装置において、 上記拡散バリア膜は、屈折率が１．６０以上１．７５未
   満であり、Ａｌの酸化物、Ａｌの窒化物、Ａｌの酸化窒
   化物からなることを特徴とする半導体メモリ装置。
9. 【請求項９】 請求項５に記載の半導体メモリ装置にお
   いて、 上記Ｓｉの原料としては、Ｓｉ（ＯＣ_２Ｈ_５）_４が用い
   られていることを特徴とする半導体メモリ装置。
10. 【請求項１０】 請求項１乃至８のいずれか１つに記載
    の半導体メモリ装置において、 上記バッファ膜の膜厚は１００ｎｍ〜３００ｎｍである
    ことを特徴とする半導体メモリ装置。
11. 【請求項１１】 半導体基板上に、誘電体膜を有する誘
    電体キャパシタを形成する工程と、 上記誘電体キャパシタの上層に金属配線を形成する工程
    と、 上記金属配線上に順次、バッファ膜、拡散バリア膜を形
    成する工程と、 上記拡散バリア膜を形成した後、酸素または窒素または
    これらの混合ガスで３００℃以上４５０℃以下の熱処理
    を行う工程とを備えたことを特徴とする半導体メモリ装
    置の製造方法。