JP2002158339A

JP2002158339A - 半導体装置およびその製造方法

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Publication number: JP2002158339A
Application number: JP2000353645A
Authority: JP
Inventors: Morichika Yano; 盛規矢野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-11-20
Filing date: 2000-11-20
Publication date: 2002-05-31

Abstract

(57)【要約】【課題】強誘電体膜の絶縁性の劣化を抑制する。【解決手段】メモリ選択用トランジスタを形成した導
電型シリコン基板１上に、電荷を蓄積する強誘電体薄膜
９が形成されており、その強誘電体薄膜９が周期表の第
IIIＡ族または第IIIＢ族の元素を添加されて構成された
半導体装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ素子
等の半導体装置およびその製造方法に関し、特に、強誘
電体薄膜を用いた不揮発性メモリ素子である半導体装置
およびその製造方法に関する。

【０００２】

【従来の技術】強誘電体薄膜は、自発分極、高誘電率、
電気光学効果、圧電効果および焦電効果の多くの機能を
有することから、広範囲な分野のデバイスに応用されて
いる。例えば、強誘電体薄膜の焦電性および圧電性は、
それぞれ赤外線リニアアレイセンサーおよび超音波セン
サーに利用されており、また、強誘電体薄膜の電気光学
効果は、導波路型光変調器に利用されており、さらに、
強誘電体薄膜の高誘電性は、ＤＲＡＭやＭＭＩＣ用キャ
バシタに利用されている。

【０００３】その強誘電体薄膜において、近年の薄膜形
成技術の進歩に伴って、半導体メモリ技術を組合わせて
高密度であって、高速に動作する強誘電体不揮発性メモ
リ（ＦＲＡＭ）の開発が盛んに行われている。

【０００４】強誘電体薄膜を用いた不揮発性メモリは、
高速での書き込みおよび読み出し、低電圧動作、書き込
みおよび読み出しの繰り返し耐性の特性から、従来の不
揮発性メモリに代えて使用されるのみならず、ＳＲＡ
Ｍ，ＤＲＡＭにおいても使用されるメモリとして、実用
化に向けて研究開発が盛んに行われている。

【０００５】このような強誘電体薄膜を用いたデバイス
開発には、残留分極が大きく、抗電界が小さく、さらに
は低リーク電流であり分極反転の繰り返し耐性の大きな
材料が適している。さらに、動作電圧の低減と半導体微
細加工プロセスとに適合するために膜厚２００ｎｍ以下
の薄膜においても、残留分極が大きい等の前述の特性を
実現することが望ましい。

【０００６】これらの用途に用いられる強誘電体材料と
しては、チタン酸ジルコン酸鉛（（Ｐｂ_xＬａ_1-x）（Ｚ
ｒ_yＴｉ_1-y）Ｏ₃、０≦ｘ，ｙ≦１以下ＰＺＴと呼
ぶ）およびＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦
１以下ＳＢＴと呼ぶ）のようなビスマス層状構造化合
物薄膜が強誘電体集積回路として適している。

【０００７】一方、ダイナミックランダムアクセスメモ
リ（以下ＤＲＡＭ）の高集積化に対しては、キャパシタ
容量を増大させるために、従来用いられてきた、シリコ
ン酸化膜よりも誘電率の高い材料であるタンタル酸化膜
（Ｔａ₂Ｏ₅）、ＳＴＯ（チタン酸ストロンチウム：Ｓｒ
ＴｉＯ₃）、ＢＳＴ（チタン酸バリウム・ストロンチウ
ム：（Ｂａ，Ｓｒ）ＴｉＯ₃）などの高誘電体材料が将
来の２５６メガビット〜数ギガビット以上の高集積ＤＲ
ＡＭに適用されようとしており、盛んに研究開発が行わ
れている。

【０００８】図３は、従来の強誘電体メモリの構造を示
す断面図である。導電型シリコン基板１には、メモリ選
択用トランジスタのソース領域４ａおよびドレイン領域
４ｂが、チャネル部の間隔を開けて、埋め込まれて形成
されている。チャネル部上には、メモリ選択用トランジ
スタのゲート酸化膜３が形成されており、そのゲート酸
化膜３上には、メモリ選択用トランジスタのゲート電極
５が積層されており、ソース領域４ａおよびドレイン４
ｂならびにゲート電極５によって、メモリ選択用トラン
ジスタが構成されている。また、メモリ選択用トランジ
スタに隣接するように、素子分離領域２が形成されてお
り、メモリ選択用トランジスタおよび素子分離領域２上
に、第１層間絶縁膜６が積層されている。

【０００９】メモリ選択用トランジスタ上に形成された
第１層間絶縁膜６は、ゲート電極５の全体とソース領域
４ａおよびドレイン領域４ｂの一部を被覆している。同
様に、素子分離領域２上に形成された第１層間絶縁膜６
は、素子分離領域２全体を被覆している。第１層間絶縁
膜６上には、密着層７を介して強誘電体キャパシタが設
けられている。

【００１０】強誘電体キャパシタは、素子分離領域２の
中心付近に形成された密着層７上に設けられた下部電極
８と、下部電極８上に設けられた強誘電体薄膜９ａと、
強誘電体薄膜９ａの中心部上に設けられた上部電極１０
とを有している。下部電極８および上部電極１０は、Ｐ
ｔ、Ｉｒ等によって構成されている。上部電極１０の中
心部には、強誘電体キャパシタとメモリ選択用トランジ
スタとを接続させる第一金属配線１３が形成される。第
１層間絶縁膜６および上部電極１０は、上部電極１０の
中央部を除いて、拡散バリア膜１１によって被覆されて
いる。同様に、メモリ選択用トランジスタのゲート電極
５全体を被覆する第１層間絶縁膜６上も拡散バリア膜１
１によって被覆されている。そして、メモリ選択用トラ
ンジスタ部および素子分離領域２の拡散バリア膜１１上
には、それぞれ第２層間絶縁膜１２が積層されている。

【００１１】第２層間絶縁膜１２上には、第１金属配線
１３が積層されており、第１金属配線１３は、上部電極
１０の中央部に接続されている。また、第１金属配線１
３は、素子分離領域２上の強誘電体キャパシタとメモリ
選択用トランジスタとにそれぞれ接続されている。これ
により、メモリ選択用トランジスタのソース領域４ａお
よびドレイン領域４ｂは、第１層間絶縁膜６と、第一金
属配線１３とによって表面を被覆される。

【００１２】さらに、第１金属配線１３上の第３層間絶
縁膜１４は、強誘電体キャパシタおよびメモリ選択用ト
ランジスタ部の全体を覆うように積層されており、メモ
リ選択用トランジスタ上の第３層間絶縁膜１４の表面に
は、第２金属配線１６が設けられている。第３層間絶縁
膜１４および第２金属配線１６は、表面保護膜１８によ
って覆われている。

【００１３】図３に示す強誘電体薄膜９ａをキャパシタ
に用いた強誘電体メモリは、次のようにして製造され
る。まず、ソース領域４ａおよびドレイン領域４ｂなら
びにゲート電極５を有するメモリの読み出しおよび書き
込みのためのメモリ選択用トランジスタを形成した後
に、素子分離領域２およびメモリ選択用トランジスタ上
に、第１層間絶縁膜６を積層して、第１層間絶縁膜６と
下部電極８との間にＴｉまたはＴｉの酸化物である密着
層７を積層する。次に、下部電極８、強誘電体薄膜９
ａ、上部電極１０を順に積層して、各層をフォトリソグ
ラフィおよびドライエッチングを用いて加工することに
より強誘電体キャパシタを完成させる。次に、強誘電体
キャパシタ部分と第２層間絶縁膜１２との反応および水
素の拡散を抑制するために、Ｔｉ、Ａｌ、Ｚｒ等の酸化
物である拡散バリア膜１１が強誘電体キャパシタ全体を
被覆するように積層する。また、メモリ選択用トランジ
スタ上の第１層間絶縁膜６の表面にも拡散バリア膜１１
を積層さする。拡散バリア膜１１の積層後、その上にシ
リコン酸化膜等の第２層間絶縁膜１２を積層する。

【００１４】次に、強誘電体キャパシタの上部電極１０
とメモリ選択用トランジスタのソース領域４ａ間および
ドレイン領域４ｂ間とをＡｌ等の第１金属配線１３によ
って接続し、さらに、第１金属配線１３を被覆するよう
に第３層間絶縁膜１４を、素子分離領域２上の強誘電体
キャパシタとメモリ選択用トランジスタとの全体を被覆
するように積層する。その後、メモリ選択用トランジス
タ上の第２層間絶縁膜１２の上部には、第１金属配線１
３へのコンタクトホールとなる開口部を形成して、開口
部上部の第３層間絶縁膜１４上に、第２金属配線１６を
積層する。そして、シリコン窒化膜等の表面保護膜１８
を強誘電体キャパシタとメモリ選択用トランジスタとの
全体を被覆するように、形成して最終熱処理として水素
を含む雰囲気で４００℃前後でシンター処理する。これ
により、図４に示す構成の強誘電体メモリが製造され
る。

【００１５】強誘電体キャパシタ上に形成する第２層間
絶縁膜１２、第３層間絶縁膜１４等は、通常、ＳｉＨ₄
およびＴＥＯＳ（テトラエトキシシラン）等を主原料と
して、熱ＣＶＤ法またはプラズマＣＶＤ法によって形成
される。これらの原料を用いた場合には、例えば、第２
層間絶縁膜１２形成時に原料自体が分解して水素を発生
させる。この水素が強誘電体キャパシタの内部へ拡散す
ると強誘電体膜または高誘電体膜の絶縁性が著しく劣化
して、リーク電流の増大および残留分極値の低下が起こ
る。このことは、強誘電体膜に接している下部および上
部電極８および１０には、Ｐｔ、Ｉｒ等の金属が用いら
れており、これらの金属は、強い還元反応を促進する触
媒効果があるために、水素が吸着すると活性な状態とな
り強誘電体膜薄膜９ａ中に拡散して強誘電体薄膜９ａを
還元する。また、強誘電体キャパシタ上および第１金属
配線１３上に形成する第３層間絶縁膜１４は、４００℃
前後の温度で形成されるため膜中に水素や多量の水分を
含んでおり、第３層間絶縁膜１４形成した後のアニール
や表面保護膜１８形成時の熱工程において、第３層層間
絶縁膜１４から水素の脱離または水分の脱離が起こる。
特に、脱離した水分がＡｌ（アルミニウム）の第１金属
配線１３まで拡散すると、Ａｌの第１金属配線１３は、
容易に酸化され、Ａｌの第１金属配線１３の酸化過程に
おいて多量の水素が発生する。この水素が強誘電体キャ
パシタを構成する強誘電体薄膜９ａまで拡散すると強誘
電体薄膜９ａの絶縁性が劣化する。

【００１６】この現象の対策として、強誘電体キャパシ
タ全体を被覆するように、Ｔｉ、Ａｌ、Ｔａ等の酸化物
である拡散バリア膜１１が形成されていることによっ
て、強誘電体の絶縁性の劣化を抑制することができる
（例えば、特開平８−３３５６７３号公報および特開平
１０−２９４４３３号参照）。

【００１７】

【発明が解決しようとする課題】しかしながら、ＭＯＳ
構造を有するメモリ選択用トランジスタは、ゲート酸化
膜形成時に界面準位が発生して、メモリ選択用トランジ
スタの閾値電圧が変動するため、この界面準位を減少さ
せる必要がある。強誘電体キャパシタおよびメモリ選択
用トランジスタが形成されている導電型シリコン基板
は、水素雰囲気において４００〜４５０℃の熱処理を行
うと、水素が拡散してメモリ選択用トランジスタのゲー
ト酸化膜に達することにより、欠陥が終端し界面準位を
低減できるため、デバイス作製後に水素雰囲気熱処理が
施される。しかし、この水素雰囲気熱処理工程での水素
の拡散量は多量であるために、従来の拡散バリア膜のみ
では、水素は容易に拡散され、強誘電体の絶縁性は著し
く劣化するおそれがある。

【００１８】本発明は、このような課題を解決するもの
であり、その目的は、強誘電体膜の絶縁性の劣化の生じ
ない信頼性の高い半導体装置およびその製造方法を提供
することである。

【００１９】

【課題を解決するための手段】本発明の半導体装置は、
選択用スイッチング素子を形成した半導体基板上に電荷
を蓄積する誘電体膜層が形成された半導体装置であっ
て、該誘電体膜層に周期表の第IIIＡ族または第IIIＢ族
の元素が添加されていることを特徴とする。

【００２０】前記第IIIＡ族の元素がＬａ（ランタン）
である。

【００２１】前記Ｌａ（ランタン）の添加濃度が１×１
０¹⁶／ｃｍ³以上、１×１０²⁰／ｃｍ³以下である。

【００２２】前記誘電体膜層が、Ｂｉ₄Ｔｉ₃Ｏ₁₂、Ｓｒ
Ｂｉ₂（Ｔａ_x，Ｎｂ_1-x）２Ｏ８（０≦ｘ＜１）、Ｂａ
Ｂｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、ＰｂＢｉ₂Ｔａ₂Ｏ
₉、ＰｂＢｉ₂Ｎｂ₂Ｏ₉、ＰｂＢｉ₄Ｔｉ₄Ｏ₁₅、ＳｒＢｉ
₄Ｔｉ₄Ｏ₁₅、ＳｒＢｉ₄Ｔｉ ₄Ｏ₁₅、Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ
₁₈、Ｂａ₂Ｂｉ₄Ｔａ₅Ｏ₁₈、Ｐｂ₂Ｂｉ₄Ｔａ₅Ｏ₁₈、Ｎａ
_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、Ｋ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、（Ｓｒ
Ｂｉ₂（Ｔａ_x，Ｎｂ_1- _x）２Ｏ９）_y・（Ｂｉ₃ＴｉＴａ
Ｏ₉）_1-y（０≦ｘ＜１），（０．６≦ｙ＜１）のＢｉ系
層状ペロブスカイト型強誘電体材料、（Ｐｂ_1-x，Ｌ
ａ_x）（Ｚｒ_1-y，Ｔｉ_y）Ｏ₃（０≦Ｘ＜０．２），
（０．４８≦ｙ＜１）のＰｂ系ペロブスカイト型強誘電
体材料、ＳｒＴｉＯ₃、ＢａＴｉＯ₃のペロブスカイト型
高誘電体材料のいずれかである。

【００２３】本発明の半導体装置の製造方法は、請求項
１に記載の半導体装置の製造方法であって、選択用スイ
ッチング素子を形成した半導体基板上に層間絶縁膜とし
て第１の絶縁膜を形成する工程と、該半導体基板の素子
分離領域の該第１の絶縁膜上に密着層、下部電極層、強
誘電体膜、および上部電極層を順次形成する工程と、該
上部電極層を所定の形状にパターニングして、上部電極
を形成する工程と、該強誘電体膜に熱処理を施す工程
と、該強誘電体膜と該下部電極層とを所定の形状にパタ
ーニングして、下部電極を形成する工程と、該半導体基
板上の全面に、第２の絶縁膜を形成後、該上部電極表面
および選択用スイッチング素子の一対の不純物拡散領域
表面が露出するように、該第２の絶縁膜にコンタクトホ
ールを形成する工程と、該コンタクトホール上に電極配
線層を堆積させ、該電極配線層を所定の形状にパターニ
ングして、電極配線を形成する工程と、を包含すること
を特徴とする。

【００２４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００２５】図１は本発明の実施形態である強誘電体メ
モリの構造を示す断面図である。導電型シリコン基板１
には、メモリ選択用トランジスタのソース領域４ａおよ
びドレイン領域４ｂが、チャネル部の間隔を開けて、埋
め込まれて形成されている。チャネル部上には、メモリ
選択用トランジスタのゲート酸化膜３が形成されて、そ
のゲート酸化膜３上に、メモリ選択用トランジスタのゲ
ート電極５が積層されており、ソース領域４ａおよびド
レイン４ｂならびにゲート電極５によって、メモリ選択
用トランジスタが構成されている。また、メモリ選択用
トランジスタに隣接するように、素子分離領域２が形成
されており、メモリ選択用トランジスタおよび素子分離
領域２上に、ホウ素リンシリケートガラス（ＢＰＳＧ）
からなる第１層間絶縁膜６が積層されている。

【００２６】メモリ選択用トランジスタ上に形成され
た、ＢＰＳＧからなる第１層間絶縁膜６は、ゲート電極
５の全体とソース領域４ａおよびドレイン領域４ｂの一
部を被覆している。同様に、素子分離領域２上に形成さ
れたＢＰＳＧからなる第１層間絶縁膜６は、素子分離領
域２全体を被覆している。ＢＰＳＧからなる第１層間絶
縁膜６には、密着層７を介して強誘電体キャパシタが設
けられている。

【００２７】強誘電体キャパシタは、素子分離領域２の
中心付近に形成された密着層７上に設けられた下部電極
８と、下部電極８上に設けられたＬａ添加強誘電体薄膜
９と、Ｌａ添加強誘電体薄膜９の中心部上に設けられた
上部電極１０を有している。下部電極８および上部電極
１０は、Ｐｔ、Ｉｒ等によって構成されている。上部電
極１０の中心部には、強誘電体キャパシタとメモリ選択
用トランジスタとを接続させる第１金属配線１３が形成
される。ＢＰＳＧからなる第１層間絶縁膜６および上部
電極１０は、上部電極１０の中央部を除いて、拡散バリ
ア膜１１によって被覆されている。同様に、メモリ選択
用トランジスタのゲート電極５全体を被覆するＢＰＳＧ
からなる第１層間絶縁膜６上も拡散バリア膜１１によっ
て被覆されている。そして、メモリ選択用トランジスタ
部および素子分離領域２の拡散バリア膜１１上には、そ
れぞれ第２層間絶縁膜１２が形成されている。

【００２８】第２層間絶縁膜１２上には、第１金属配線
１３が積層されており、第１金属配線１３は、上部電極
１０の中央部に接続されている。また、第１金属配線１
３は、素子分離領域２上の強誘電体キャパシタとメモリ
選択用トランジスタとにそれぞれ接続させる。これによ
り、メモリ選択用トランジスタのソース領域４ａおよび
ドレイン領域４ｂは、ＢＰＳＧからなる第１層間絶縁膜
６と、第一金属配線１３とによって表面を被覆される。

【００２９】さらに、第１金属配線１３上の第３層間絶
縁膜１４は、強誘電体キャパシタおよびメモリ選択用ト
ランジスタ部の全体を覆うように積層されており、メモ
リ選択用トランジスタ上の第３層間絶縁膜１４の表面に
は、第２金属配線１６が設けられている。第三層間絶縁
膜１４および第二金属配線１６は、表面保護膜１８によ
って覆われている。

【００３０】図１に示すＬａ添加強誘電体薄膜９をキャ
パシタに用いた強誘電体メモリは、次のようにして製造
される。まず、メモリ選択用トランジスタのソース領域
４ａ、ドレイン領域４ｂ、ゲート酸化膜３、ゲート電極
５を形成後に、素子分離領域２およびメモリ選択用トラ
ンジスタ上に、ＢＰＳＧからなる第１層間絶縁膜６を積
層して、ＢＰＳＧからなる第１層間絶縁膜６と下部電極
８との間に、スパッタ法によりＴｉまたはＴｉの酸化物
である密着層７を３０ｎｍの厚さで積層した。次に、強
誘電体キャパシタの下部電極８を１００〜２００ｎｍの
厚さで積層し、この下部電極８の上にＳｒＢｉ₂Ｔａ₂Ｏ
₉薄膜からなるＬａ添加強誘電体薄膜９を積層した。Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉薄膜には、所定量のＬａ（ランタン）
を添加する。Ｌａの添加量は、１×１０¹⁷／ｃｍ³以
上、１×１０²⁰／ｃｍ³以下であればよい。本発明の実
施形態では、Ｌａの添加量は５×１０¹⁸／ｃｍ³であ
る。

【００３１】ここで、ＳｒＢｉ₂Ｔａ₂Ｏ₉薄膜に添加さ
れたＬａ等の周期表の第IIIＡ族または第IIIＢ族の元素
は、Ｓｒ（ストロンチウム：価数２）と置換して、電子
を放出して、プラスイオンとなる。このプラスイオンと
なる第IIIＡ族または第IIIＢ族の元素が、水素拡散によ
って生じる酸素イオン（マイナスイオン）と電気的に結
合して、酸素イオンの拡散およびＳｒＢｉ₂Ｔａ₂Ｏ₉薄
膜からの逸脱を著しく抑制する。この結果、酸素イオン
によるリーク電流の増加が防止され、ＳｒＢｉ ₂Ｔａ₂Ｏ
₉薄膜の絶縁性の劣化が抑制されることによって、Ｓｒ
Ｂｉ₂Ｔａ₂Ｏ₉薄膜からなるＬａ添加強誘電体薄膜９の
高信頼性が実現できる。

【００３２】また、Ｌａの添加量が１×１０¹⁷／ｃｍ³
未満ではＬａの添加効果において十分ではなく、反対
に、Ｌａの添加量が１×１０²⁰／ｃｍ³のオーダーを越
えると、Ｌａ自体がＬａ添加強誘電体薄膜９内で可動イ
オンとなりリーク電流増加の原因となる。

【００３３】ＳｒＢｉ₂Ｔａ₂Ｏ₉（以下ＳＢＴ）薄膜の
形成方法は以下の通りである。溶液合成の出発原料とし
ては、タンタルエトキシド（Ｔａ（ＯＣ₂Ｈ₅）₅）、ビ
スマス−２−エチルヘキサネート（Ｂｉ（Ｃ₇Ｈ₁₅ＣＯ
Ｏ）₂）およびストロンチウム−２−エチルヘキサネー
ト（Ｓｒ（Ｃ₇Ｈ₁₅ＣＯＯ）₂）を使用した。ＳＢＴ薄膜
へのＬａの添加には、ランタニウム−２−エチルヘキサ
ネートを使用した。

【００３４】まず、タンタルエトキシドを秤量して、２
−エチルヘキサネート中に溶解させ、反応を促進させる
ために、１００℃から最高温度１２０℃まで加熱しなが
ら撹拌し、３０分間反応させた。その後、１２０℃にお
ける反応によって生成したエタノールと水分を除去し
た。

【００３５】この溶液に２０〜３０ｍｌのキシレンに溶
解させたストロンチウム−２−ヘキサネートをＳｒ／Ｔ
ａ＝１／２になるように適量を加えて、１２５℃から最
高温度１４０℃で３０分間の加熱撹拌を行った。その
後、この溶液に１０ｍｌのキシレンに溶解させたビスマ
ス−２−エチルヘキサネートをＳｒ／Ｂｉ／Ｔａ＝１／
２．４／２になるように適量加えて、これにＬａの添加
量が５×１０¹⁸／ｃｍ³となるようランタニウム−２−
エチルヘキサネートを加えて、１３０℃から最高温度１
５０℃で１０時間の加熱撹拌を行った。

【００３６】次に、この溶液から低分子量のアルコール
と水とを溶媒として、使用したキシレンを除去するため
に、１３０〜１５０℃の温度で５時間蒸留を行った。そ
の後、この溶液のＳｒＢｉ₂Ｔａ₂Ｏ₉の濃度が０．１ｍ
ｏｌ／リットルになるように調整して、これを前駆体溶
液とした。

【００３７】尚、これらの原料は、前述のものに限定さ
れるのではなく、溶媒についても、前述の出発原料が十
分に溶解するものであればよい。

【００３８】次に、この前駆体溶液を使用して、以下の
工程で強誘電体ＳＢＴ薄膜を形成した。まず、Ｓｉ基板
上に前述の前駆体溶液を滴下し、スピンコート法により
塗布した。その後、完全に溶媒を除去させるために、Ｓ
ｉ基板を２５０℃に加熱したホットプレート上に乗せて
乾燥させ、続いて、電気炉において６００〜７００℃の
温度で焼成を行った。この成膜工程を３回繰り返して、
膜厚２００ｎｍのＬａを添加したＳＢＴ薄膜である強誘
電体薄膜９を成膜した。

【００３９】次に、Ｌａ添加強誘電体薄膜９上に、膜厚
が１００ｎｍのＰｔ上部電極１０を形成した後、フォト
レジストを用いたフォトリソグラフィとドライエッチン
グを用いて、１．５μｍ角にＰｔ上部電極１０を加工し
キャパシタ電極とした。エッチングガスには、主として
Ｃ１２ガスを用いて、１．５ｍＴｏｒｒの圧力下におい
てＳｉ基板に高周波バイアスを印加し加工を行い、その
後、電気炉において７００〜８００℃の酸素雰囲気中で
熱処理を行った。次に、Ｌａ添加強誘電体薄膜９である
ＳＢＴ薄膜およびＰｔ下部電極８をフォトレジストを用
いたフォトリソグラフィとドライエッチングを用いて加
工した。エッチングガスには主としてＣ ₂Ｆ₆ガスを用い
て、１．５ｍＴｏｒｒの圧力下においてＳｉ基板に高周
波バイアスを印加し加工を行った。

【００４０】次に、水素拡散によるＳＢＴ薄膜であるＬ
ａ添加強誘電体薄膜９の還元防止を図るために、水素拡
散を抑制する拡散バリア膜１１は、Ａｌの酸化物または
Ａｌの窒化物をキャパシタ電極である下部電極８および
上部電極１０ならびにＬａ添加強誘電体薄膜９を被覆す
るように形成した。拡散バリア膜１１の形成は、Ａｌタ
ーゲットまたはＡｌの酸化物ターゲットあるいはＡｌの
窒化物ターゲットを用いて、ＤＣマグネトロンスパッタ
法またはＲＦマグネトロンスパッタ法あるいはＥＣＲプ
ラズマ源を用いたスパッタ法により行った。拡散バリア
膜１１の成膜は、Ｓｉ基板温度が２５〜４００℃に保持
され、Ｏ₂／Ｏ₂＋Ａｒのガス比率を０．１〜０．５の範
囲に保持しながらＳｉ基板を成膜室に導入して、圧力を
１〜２０ｍＴｏｒｒの範囲に保持しながら行った。拡散
バリア膜１１の膜厚は、１０〜１００ｎｍであり、Ｓｉ
基板温度が１００℃〜４００℃ではＡｌの酸化物が形成
された。前述の条件で成膜した拡散バリア膜１１は、ほ
ぼ非晶質であった。また、この拡散バリア膜１１を、さ
らに、電気炉において酸素または窒素あるいはこれらの
混合ガス雰囲気中で温度３００〜６００℃、時間３０〜
６０分の熱処理を行うことにより拡散バリア膜１１の拡
散バリア性は著しく向上する。この熱処理によって、拡
散バリア膜１１のグレインサイズは１０ｎｍまで成長し
た。

【００４１】尚、拡散バリア膜１１は、Ａｌの酸化物お
よびＡｌの窒化物に限定するものではなく、Ｔａの酸化
物、Ｔａの窒化物、Ｔｉの酸化物，Ｚｒの酸化物等を用
いても同様な水素Ｈ₂に対する拡散バリア効果が得られ
る。これらを用いた拡散バリア膜１１においても、拡散
バリア膜１１の形成後に電気炉で酸素または窒素あるい
はこれらの混合ガス雰囲気中で温度３００〜６００℃、
時間３０〜６０分の熱処理を行うことにより拡散バリア
膜１１の拡散バリア性は著しく向上することが確認でき
た。拡散バリア膜１１における拡散バリア性の向上は、
グレインサイズが５０ｎｍまでは得られるが、グレイン
サイズがそれ以上大きくなると強誘電体特性が劣化す
る。また、下部電極８形成前に形成される密着層７に使
用されるＴｉ酸化物の代わりに、Ａｌ酸化物、Ｔａ酸化
物、Ｚｒ酸化物およびＡｌまたはＴａの窒化物を用いて
もよい。

【００４２】次に、拡散バリア膜１１により被覆された
強誘電体キャバシタ上に、第２層間絶縁膜１２を形成す
る。第２層間絶縁膜１２は、有機シリコン化合物（テト
ラエトキシシラン（Ｓｉ（ＯＣ₂Ｈ₅）₄以下ＴＥＯＳと
呼ぶ）とＯ₃を反応させた常圧ＣＶＤ法またはＴＥＯＳ
とＯ₂を反応させたプラズマＣＶＤ法により膜厚５００
〜６００ｎｍの酸化膜として形成する。水素Ｈ₂の拡散
バリア膜１１であるＡｌの酸化物またはＡｌの窒化物
を、強誘電体キャパシタのＰｔ下部電極８およびＰｔ上
部電極１０ならびにＬａ添加強誘電体薄膜９を被覆する
ように形成し、拡散バリア膜１１形成後に温度３００℃
〜７００℃の熱処理を施し、その後、第２層間絶縁膜１
２および第１金属配線１３を形成して、さらに、第３層
間絶縁膜１４および第２金属配線１６を形成する。

【００４３】また、強誘電体キャパシタのＰｔ上部電極
１０上およびメモリ選択用トランジスタのソース領域４
ａならびにドレイン領域４ｂ上には、フォトリソグラフ
ィおよびドライエッチングによって直径０．８ｍｍのコ
ンタクトホールの開口部が形成される。その後、ＤＣマ
グネトロンスパッタにより膜厚７００ｎｍのＡｌ配線層
を形成した。そして、フォトリソグラフィおよびドライ
エッチングによりＡｌ配線層を加工して、第１金属配線
１３を形成した。

【００４４】尚、第１金属配線１３は、第２層間絶縁膜
１２を積層後に、フォトリソグラフィおよびドライエッ
チングによって直径０．８ｍｍのコンタクトホールの開
口部を強誘電体キャパシタのＰｔ上部電極１０およびメ
モリ選択用トランジスタのソース領域４ａ、ドレイン領
域４ｂに形成し、ＤＣマグネトロンスパッタにより膜厚
７００ｎｍのＡｌ配線層を形成して加工することにより
形成しても良い。

【００４５】第１金属配線１３形成後、第３層間絶縁膜
１４を形成し、フォトリソグラフィーおよびドライエッ
チングによって直径０．８ｍｍのビアホールを開口し
た。その後、ＤＣマグネトロンスパッタにより膜厚７０
０ｎｍのＡｌ配線層を形成し、フォトリソグラフィおよ
びドライエッチングによりＡｌ配線層を加工して、第２
金属配線１６を形成した。

【００４６】そして、最後に、表面保護膜１８を第３層
間絶縁膜１４および第２金属配線１６を被覆するよう
に、プラズマＣＶＤ法によって膜厚５００ｎｍのＳｉ₃
Ｎ₄膜として形成する。そして、水素雰囲気でのシンタ
ー処理をすることにより、図１に示すような強誘電体キ
ャパシタおよびメモリ選択用トランジスタにより構成さ
れた強誘電体メモリが形成される。

【００４７】このように、水素雰囲気でのシンター処理
を施され、Ｌａ添加強誘電体薄膜９、拡散バリア膜１１
および表面保護膜１８を有する強誘電体キャパシタは、
残留分極値のヒステリシス特性において、残留分極値Ｐ
ｒ＝１２．１μＣ／ｃｍ²と良好な結果が得られた。ま
た、強誘電体キャパシタのリーク電流は、１０Ｖ印加時
に〜１０^-8Ａ／ｃｍ２であり安定な値を示した。一方、
Ｌａ（ランタン）を添加しない強誘電体キャパシタで
は、残留分極値は、Ｐｒ＝１１．９μＣ／ｃｍ²であ
り、Ｌａ（ランタン）を添加した強誘電体キャパシタの
残留分極値とほぼ同等であったが、リーク電流値は、１
０Ｖ印加時に〜１０^-6Ａ／ｃｍ２となり、Ｌａ（ランタ
ン）を添加した強誘電体キャパシタのリーク電流値と比
較して、１〜２桁以上の増加が見られた。この結果を表
１に示す。このようにして作製された強誘電体キャパシ
タの強誘電体特性を公知のソーヤータワー回路を用いて
測定した結果を、図２のヒステリシス特性を示す。この
グラフより残留分極値ＰＲ＝１２．１μＣ／ｃｍ²，抗
電界Ｅｃ＝４０ＫＶ／ｃｍという値が得られた。このデ
ータより強誘電体メモリのキャパシタとして十分な動作
が確認できた。

【００４８】

【表１】

【００４９】

【発明の効果】本発明の半導体装置は、メモリ選択用ト
ランジスタを形成した導電型シリコン基板上に、電荷を
蓄積する強誘電体薄膜が形成されており、その強誘電体
薄膜に周期表の第IIIＡ族または第IIIＢ族の元素が添加
されていることによって、強誘電体薄膜中の酸素イオン
の拡散が抑制され、酸素イオンによるリーク電流の増加
を防止することができる。この結果、強誘電体薄膜の絶
縁性の劣化が抑制されることによって、強誘電体薄膜の
高信頼性が図れる。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリの断面図である。

【図２】本発明の実施形態である強誘電体キャパシタの
残留分極値のヒステリシス特性を示すグラフである。

【図３】従来の強誘電体メモリの断面図である。

【符号の説明】

１導電型シリコン基板２素子分離領域３メモリ選択用トランジスタのゲート酸化膜４ａメモリ選択用トランジスタのソース領域４ｂメモリ選択用トランジスタのドレイン領域５メモリ選択用トランジスタのゲート電極６第１層間絶縁膜７密着層８下部電極９Ｌａ添加強誘電体薄膜９ａ強誘電体薄膜１０上部電極１１拡散バリア膜１２第２層間絶縁膜１３第１金属配線１４第３層間絶縁膜１６第２金属配線１８表面保護膜

Claims

【特許請求の範囲】

【請求項１】選択用スイッチング素子を形成した半導
体基板上に電荷を蓄積する誘電体膜層が形成された半導
体装置であって、該誘電体膜層に周期表の第IIIＡ族または第IIIＢ族の元
素が添加されていることを特徴とする半導体装置。
【請求項２】前記第IIIＡ族の元素がＬａ（ランタ
ン）である請求項１に記載の半導体装置。
【請求項３】前記Ｌａ（ランタン）の添加濃度が１×
１０¹⁶／ｃｍ³以上、１×１０²⁰／ｃｍ³以下である請求
項２に記載の半導体装置。
【請求項４】前記誘電体膜層が、Ｂｉ₄Ｔｉ₃Ｏ₁₂、Ｓ
ｒＢｉ₂（Ｔａ_x，Ｎｂ_1-x）₂Ｏ₈（０≦ｘ＜１）、Ｂａ
Ｂｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、ＰｂＢｉ₂Ｔａ₂Ｏ
₉、ＰｂＢｉ₂Ｎｂ₂Ｏ₉、ＰｂＢｉ₄Ｔｉ₄Ｏ₁₅、ＳｒＢｉ
₄Ｔｉ₄Ｏ₁₅、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ
₁₈、Ｂａ₂Ｂｉ₄Ｔａ₅Ｏ₁₈、Ｐｂ₂Ｂｉ₄Ｔａ₅Ｏ₁₈、Ｎａ
_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、Ｋ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、（Ｓｒ
Ｂｉ₂（Ｔａ_x，Ｎｂ_1-x）２Ｏ９）_y・（Ｂｉ₃ＴｉＴａ
Ｏ₉）_1-y（０≦ｘ＜１），（０．６≦ｙ＜１）のＢｉ系
層状ペロブスカイト型強誘電体材料、（Ｐｂ_1-x，Ｌ
ａ_x）（Ｚｒ_1-y，Ｔｉ_y）Ｏ₃（０≦Ｘ＜０．２），
（０．４８≦ｙ＜１）のＰｂ系ペロブスカイト型強誘電
体材料、ＳｒＴｉＯ₃、ＢａＴｉＯ₃のペロブスカイト型
高誘電体材料のいずれかである請求項１に記載のの半導
体装置。
【請求項５】請求項１に記載の半導体装置の製造方法
であって、選択用スイッチング素子を形成した半導体基板上に層間
絶縁膜として第１の絶縁膜を形成する工程と、該半導体基板の素子分離領域の該第１の絶縁膜上に密着
層、下部電極層、強誘電体膜、および上部電極層を順次
形成する工程と、該上部電極層を所定の形状にパターニングして、上部電
極を形成する工程と、該強誘電体膜に熱処理を施す工程と、該強誘電体膜と該下部電極層とを所定の形状にパターニ
ングして、下部電極を形成する工程と、該半導体基板上の全面に、第２の絶縁膜を形成後、該上
部電極表面および選択用スイッチング素子の一対の不純
物拡散領域表面が露出するように、該第２の絶縁膜にコ
ンタクトホールを形成する工程と、該コンタクトホール上に電極配線層を堆積させ、該電極
配線層を所定の形状にパターニングして、電極配線を形
成する工程と、を包含することを特徴とする半導体装置の製造方法。