KR20080042183A - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

본 발명은 금속 배선과 도전성 플러그를 전기적으로 양호하게 접속하는 것이 가능한 반도체 장치와 그 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위하여, 본원발명은 실리콘 기판(30) 위에 제 1 절연막(45)을 형성하는 공정과, 커패시터(Q)를 덮는 제 2 절연막(55)을 형성하는 공정과, 제 2 절연막(55) 위에 금속 배선(65)을 형성하는 공정과, 금속 배선(65)과 제 2 절연막(55)을 덮는 제 1 커패시터 보호 절연막(66)을 형성하는 공정과, 금속 배선(65) 옆에 절연성 사이드월(67a)을 형성하는 공정과, 절연성 사이드월(67a) 위에 제 3 절연막(68)을 형성하는 공정과, 절연성 사이드월(67a)의 에칭 속도가 제 3 절연막(68)의 에칭 속도보다 느려지는 조건에서 제 3 절연막(68)을 에칭하여 홀(74a)을 형성하는 공정과, 홀(74a) 내에 도전성 플러그(77)를 형성하는 공정을 갖는 반도체 장치의 제조 방법에 의한다.
실리콘 기판, 커패시터, 절연막, 금속 배선, 사이드월, 도전성 플러그

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS FABRICATION METHOD}
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다.
전원을 꺼도 정보를 기억할 수 있는 비휘발성 메모리로서, 플래시 메모리나 강유전체 메모리가 알려져 있다.
이중, 플래시 메모리는 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 중에 매립한 플로팅 게이트를 갖고, 기억 정보를 나타내는 전하를 이 플로팅 게이트에 축적함으로써 정보를 기억한다. 그러나, 이러한 플래시 메모리에서는 정보의 기입이나 소거시에, 게이트 절연막에 터널 전류를 흘릴 필요가 있어, 비교적 높은 전압이 필요하다는 결점이 있다.
이에 대하여, 강유전체 메모리는 FeRAM(Ferroelectric Random Access Memory)라고도 불리며, 강유전체 커패시터가 구비하는 강유전체막의 히스테리시스 특성을 이용하여 정보를 기억한다. 그 강유전체막은 커패시터의 상부 전극과 하부 전극 사이에 인가되는 전압에 따라 분극을 발생시키고, 그 전압을 제거해도 자발 분극이 잔류한다. 인가 전압의 극성을 반전하면 이 자발 분극도 반전하고, 그 자발 분극의 방향을 「1」과 「0」에 대응시킴으로써, 강유전체막에 정보가 기입된 다. 이 기입에 필요한 전압은 플래시 메모리에서보다 낮고, 또한, 플래시 메모리보다 고속으로 기입할 수 있는 등의 이점이 FeRAM에 있다.
상기 FeRAM에서는 커패시터의 상부 전극이나 하부 전극에 전압을 인가하기 위한 금속 배선이 층간 절연막 위에 형성되지만, 그 금속 배선의 구조의 예가 하기의 특허문헌 1~9에 개시되어 있다.
그중, 특허문헌 1~7에서는 배선 옆에 사이드월을 형성함으로써, 콘택트 홀과 배선의 위치 맞춤 여유를 크게 하고 있다.
또한, 특허문헌 8, 9에서는 배선 옆에 절연성의 사이드월을 형성함으로써, 배선 위의 도전성 플러그가 위치 어긋나도, 그 도전성 플러그의 콘택트 저항이 상승하는 것을 방지하고 있다.
[특허문헌 1] 일본 공개특허 평8-330417호 공보
[특허문헌 2] 일본 공개특허 평11-274297호 공보
[특허문헌 3] 일본 공개특허 2002-343857호 공보
[특허문헌 4] 일본 공개특허 평11-8299호 공보
[특허문헌 5] 일본 공개특허 평10-209277호 공보
[특허문헌 6] 일본 공개특허 평8-293549호 공보
[특허문헌 7] 일본 공개특허 평8-250589호 공보
[특허문헌 8] 일본 공개특허 평11-186382호 공보
[특허문헌 9] 일본 공개특허 평8-330422호 공보
본 발명의 목적은 금속 배선과 그 위의 도전성 플러그를 전기적으로 양호하게 접속하는 것이 가능한 반도체 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 일 관점에 의하면, 반도체 기판 위에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 위에 하부 전극, 강유전체 재료로 구성되는 커패시터 유전체막, 및 상부 전극을 갖는 커패시터를 형성하는 공정과, 상기 커패시터를 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막 위에 금속 배선을 형성하는 공정과, 상기 금속 배선과 상기 제 2 절연막을 덮는 제 1 커패시터 보호 절연막을 형성하는 공정과, 상기 금속 배선 옆의 상기 제 1 커패시터 보호 절연막 위에 절연성 사이드월을 형성하는 공정과, 상기 절연성 사이드월 위에 제 3 절연막을 형성하고, 그 제 3 절연막으로 상기 금속 배선을 덮는 공정과, 상기 절연성 사이드월의 에칭 속도가 상기 제 3 절연막의 에칭 속도보다 느려지는 에칭 조건에서 상기 제 1 커패시터 보호 절연막과 상기 제 3 절연막을 선택적으로 에칭하고, 상기 금속 배선 위에 홀을 형성하는 공정과, 상기 홀 내에 상기 금속 배선에 접속된 도전성 플러그를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 제 1 커패시터 보호 절연막으로 금속 배선을 덮은 후에, 절연성 사이드월이나 제 3 절연막을 형성하므로, 이들을 형성할 때의 성막 분위기에 포함되는 플라즈마에 금속 배선이 노출되지 않는다. 따라서, 플라즈마 데미지가 금속 배선을 통하여 커패시터 유전체막에 전해지지 않아, 플라즈마 데미지에 기인하는 커패시터 유전체막의 열화를 방지하는 것이 가능해진다.
또한, 절연성 사이드월의 에칭 속도가 제 3 절연막의 에칭 속도보다 느려지는 에칭 조건에서 제 3 절연막을 에칭하여 홀을 형성하므로, 홀이 위치 어긋나서 그 일부가 금속 배선으로부터 벗어나도, 벗어난 부분의 홀의 저부(底部)에 홈이 형성되지 않는다. 따라서, 홀의 에칭시에 제 1 커패시터 보호 절연막으로부터 나오는 에칭 생성물이 상기한 홈에 고이지 않아, 에칭 생성물이 홀 내에 잔류하기 어려워진다. 그 때문에, 홀 내에 도전성 플러그를 형성할 때에 반도체 기판이 가열되어도, 가열된 에칭 생성물에 기인하는 탈(脫)가스가 거의 없으므로, 탈가스에 의해 도전성 플러그가 미형성되는 것을 방지할 수 있어, 도전성 플러그와 금속 배선을 전기적으로 양호하게 접속하는 것이 가능해진다.
또한, 상기한 절연성 사이드월은 사이드월용 절연막을 에치백하여 형성될 수 있지만, 그 사이드월용 절연막을 스퍼터법으로 형성함으로써, 플라즈마 CVD법으로 절연막을 형성하는 경우보다 커패시터 유전체막이 받는 플라즈마 데미지를 저감시킬 수 있다.
또한, 상기한 바와 같이 홀의 저부에 홈이 형성되지 않으므로, 홀 내를 세정해도, 세정수가 홀에 잔류하기 어려워져, 잔류한 세정수에 의해 도전성 플러그가 형성되지 않는 등의 불량을 회피할 수 있다.
또한, 상기한 금속 배선으로서는 알루미늄막을 포함하는 금속 적층막을 형성하는 것이 바람직하다. 그 경우, 금속 배선이 제 1 커패시터 보호 절연막으로 덮여 있으므로, 절연성 사이드월이나 제 3 절연막의 성막 분위기 중에 포함되는 수분이 알루미늄막에 직접 닿는 경우는 없다. 따라서, 알루미늄의 환원 작용에 의해 상기한 수분이 수소로 환원되는 것이 방지되어, 그 수소에 의해 커패시터 유전체막이 열화하는 것을 방지할 수 있다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판 위에 형성된 제 1 절연막과, 상기 제 1 절연막 위에 형성되고, 하부 전극, 강유전체 재료로 구성되는 커패시터 유전체막, 및 상부 전극으로 구성되는 커패시터와, 상기 커패시터 위에 형성된 제 2 절연막과, 상기 제 2 절연막 위에 형성된 금속 배선과, 적어도 상기 금속 배선의 측면에 형성된 제 1 커패시터 보호 절연막과, 상기 금속 배선 옆의 상기 제 1 커패시터 보호 절연막 위에 형성된 절연성 사이드월과, 상기 금속 배선과 상기 절연성 사이드월 각각의 위에 형성되고, 상기 금속 배선 위에 홀을 갖는 제 3 절연막과, 상기 홀 내에 형성되고, 상기 금속 배선과 접속된 도전성 플러그를 갖는 반도체 장치가 제공된다.
도 1의 (a), (b)는 가상적인 반도체 장치의 제조 도중의 제 1 단면도.
도 2의 (a), (b)는 가상적인 반도체 장치의 제조 도중의 제 2 단면도.
도 3의 (a), (b)는 가상적인 반도체 장치의 제조 도중의 제 3 단면도.
도 4의 (a), (b)는 가상적인 반도체 장치에서, 제 5 홀이 1층째 금속 배선으로부터 탈락한 경우의 확대 단면도.
도 5의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 1 단면도.
도 6의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 2 단면도.
도 7의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 3 단면도.
도 8의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 4 단면도.
도 9의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 5 단면도.
도 10의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 6 단면도.
도 11의 (a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 7 단면도.
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 8 단면도.
도 13은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 9 단면도.
도 14는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 10 단면도.
도 15는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 11 단면도.
도 16은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 12 단면도.
도 17은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 13 단면도.
도 18은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 14 단면도.
도 19는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 15 단면도.
도 20은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 16 단면도.
도 21은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 17 단면도.
도 22는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 18 단면도.
도 23은 본 발명의 제 1 실시예에서, 제 3 홀(74a)의 일부가 1층째 금속 배선(65)으로부터 벗어난 경우의 확대 단면도.
도 24는 본 발명의 제 1 실시예에서, 1층째 금속 배선(65)의 상면으로부터 제 1 커패시터 보호 절연막(66)을 제거한 경우의 확대 단면도.
도 25의 (a)~(c)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 1 단면도.
도 26의 (a)~(c)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 2 단면도.
도 27의 (a)~(c)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 3 단면도.
도 28의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 4 단면도.
도 29의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 5 단면도.
도 30의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 6 단면도.
도 31의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 7 단면도.
도 28의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 8 단면도.
이하에, 본 발명의 실시예에 대하여, 첨부 도면을 참조하면서 상세하게 설명한다.
(1) 예비 사항의 설명
본 발명의 실시예에 대하여 설명하기 전에, 본 발명의 기초가 되는 예비 사항에 대하여 설명한다.
FeRAM이 구비하는 강유전체 커패시터에서는, 그 커패시터 유전체막으로서 PZT(Pb(Zrx,Ti1-x)O3)막 등의 산화 금속막이 사용된다. 산화 금속막은 수소나 수분 등의 환원성 물질에 노출되면, 막 중의 산소가 환원되어 산소 결핍 상태가 되어, 잔류 분극 전하량 등의 강유전체 특성이 열화한다. 그 때문에, FeRAM에서는, 상기한 환원성 물질로부터 강유전체막을 보호하기 위하여, 알루미나막 등의 커패시터 보호 절연막이 형성된다. 그 커패시터 보호 절연막은 환원성 물질이 강유전체막에 도달하는 것을 방지하는 기능을 갖고, 예를 들면 상하의 배선 사이에 형성된다.
이하에, 그러한 알루미나로 이루어지는 커패시터 보호 절연막을 구비한 가상적인 반도체 장치에 대하여, 그 제조 공정을 따르면서 설명한다.
도 1~도 3은 가상적인 반도체 장치의 제조 도중의 단면도이다.
먼저, 도 1의 (a)에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
가장 먼저, 게이트 전극(4) 등에 의해 구성되는 MOS 트랜지스터(TR)를 실리콘 기판(1)에 형성한다.
그리고, 질화 실리콘막 등의 커버 절연막(6)으로 그 MOS 트랜지스터(TR)를 덮은 후, 커버 절연막(6) 위에 산화 실리콘막을 형성하고, 그 산화 실리콘막을 제 1 절연막(7)으로 한다.
다음으로, CMP(Chemical Mechanical Polishing)법으로 제 1 절연막(7)의 상면을 연마하여 평탄화한다.
그 후, 평탄화된 제 1 절연막(7)의 상면에 하부 전극(8), 커패시터 유전체 막(9), 및 상부 전극(10)을 이 순서대로 적층하여 이루어지는 커패시터(Q)를 형성한다.
이어서, 도 1의 (b)에 나타낸 바와 같이, 실리콘 기판(1)의 상측 전면에, 제 2 절연막(11)으로서 산화 실리콘막을 형성한다. 커패시터(Q)의 형상을 반영하여 제 2 절연막(11)의 상면에 형성된 요철은, CMP법에 의한 연마로 평탄화된다.
또한, 포토리소그래피에 의해 제 2 절연막(11)으로부터 커버 절연막(6)까지를 패터닝하고, 상기한 MOS 트랜지스터(TR)의 소스/드레인 영역에 도달하는 깊이의 제 1, 제 2 홀(11a, 11b)을 상기한 각 절연막에 형성한다.
그 후에, 이들 홀(11a, 11b) 각각 중에, 제 1 도전성 플러그(11a, 11b)를 형성한다. 그 후, 제 1 도전성 플러그(11a, 11b)의 산화를 방지하기 위하여, 이들 도전성 플러그와 제 2 절연막(11) 각각의 상면에 산화 방지 절연막(도시 생략)으로서 SiON막을 형성한다.
그리고, 제 2 절연막(11)을 다시 패터닝하여, 상부 전극(10)과 하부 전극(8) 각각의 위에 제 3, 제 4 홀(11c, 11d)을 형성한 후, 상기한 산화 방지 절연막을 제거하고, 이들 홀(11c, 11d)의 내면과 제 2 절연막(11)의 상면에 1층째 금속 배선(13)을 형성한다.
이어서, 도 2의 (a)에 나타낸 바와 같이, 수소나 수분 등의 환원성 물질로부터 커패시터 유전체막(9)을 보호하기 위하여, 1층째 금속 배선(13) 위에 스퍼터법으로 알루미나막을 형성하고, 이 알루미나막을 제 1 커패시터 보호 절연막(14)으로 한다.
또한, 제 1 커패시터 보호 절연막(14) 위에 제 3 절연막(15)으로서 플라즈마 CVD법에 의해 산화 실리콘막을 형성한 후, CMP법에 의한 연마로 이 제 3 절연막(15)의 상면을 평탄화한다.
여기서, 커패시터 유전체막(9)의 열화를 더 효과적으로 방지하기 위해, 제 3 절연막(15) 위에 제 2 커패시터 보호 절연막(16)으로서 알루미나막을 스퍼터법으로 형성한다.
그 후에, 이 제 2 커패시터 보호 절연막(16) 위에 산화 실리콘막을 형성하고, 이 산화 실리콘막을 캡 절연막(17)으로 한다.
이어서, 도 2의 (b)에 나타낸 바와 같이, 상기한 각 절연막(14~17)을 패터닝함으로써, 1층째 금속 배선(13) 위에 제 5 홀(15a)을 형성한다.
다음으로, 도 3의 (a)에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 제 5 홀(15a)의 내면과 캡 절연막(17)의 상면에, 글루막(19)으로서 스퍼터법에 의해 질화 티탄막을 형성한다.
그리고, 이 글루막(19) 위에 제 5 홀(15a)을 매립하는 두께의 텅스텐막을 형성한 후, 캡 절연막(17) 위의 여분의 텅스텐막을 CMP법에 의해 연마하여 제거하고, 제 5 홀(15a) 내에만 텅스텐막을 제 3 도전성 플러그(20)로서 남긴다.
다음으로, 도 3의 (b)에 나타낸 바와 같이, 알루미늄막을 포함하는 금속 적층막을 글루막(19) 위에 스퍼터법으로 형성하고, 이 금속 적층막과 글루막(19)을 패터닝하여 2층째 금속 배선(21)을 형성한다.
이상에 의해, 이 FeRAM의 기본 구조가 완성되었다.
상기한 반도체 장치의 제조 방법에 의하면, 도 2의 (b)에서 설명한 바와 같이, 1층째 금속 배선(13) 위에 제 5 홀(15a)을 형성한다. 그 제 5 홀(15a)은 도시한 바와 같이 1층째 금속 배선(13)과 설계대로 위치 맞춤되어 있으면 특별히 문제는 없다. 그러나, 제 5 홀(15a)을 형성하기 위한 포토리소그래피에서, 예를 들면 에칭의 마스크가 되는 레지스트 패턴(도시 생략)과 실리콘 기판(1)이 위치 어긋나 있으면, 제 5 홀(15a)이 1층째 금속 배선(13)으로부터 탈락하는 경우가 있다.
도 4의 (a), (b)는 이처럼 제 5 홀(15a)이 1층째 금속 배선(13)으로부터 탈락한 경우에 발생하는 문제에 대하여 설명하기 위한 확대 단면도이다.
도 4의 (a)에 나타낸 바와 같이, 1층째 금속 배선(13)은 아래로부터 질화 티탄막(13a), 알루미늄막(13b), 티탄막(13c), 및 질화 티탄막(13d)을 이 순서대로 적층하여 이루어진다. 그리고, 이 1층째 금속 배선(13)으로부터 제 5 홀(15a)이 탈락하면, 1층째 금속 배선(13) 옆의 제 3 절연막(15)에 홈(15b)이 형성되고, 이 홈(15b)의 측면에 알루미늄막(13b)의 표면이 노출된다.
이처럼 홈(15b)이 형성되면, 홀(15a)의 형성시에 알루미나로 이루어지는 제 1, 제 2 커패시터 보호 절연막(14, 16)을 에칭함으로써 발생한 에칭 생성물이 홈(15b)에 고인다. 알루미나는 화학적으로 에칭되기 어려우므로, 알루미나에 기인하는 에칭 생성물은 제거하는 것이 곤란하다. 또한, 홀(15a)을 형성한 후에, 그 내면을 세정하기 위한 세정수도 홈(15b)에 고인다.
에칭 생성물이나 세정수 등의 이물이 홈(15b)에 존재하는 상태에서, 텅스텐 으로 이루어지는 제 3 도전성 플러그(20)(도 3의 (a) 참조)를 형성하려고 해도, 텅스텐막을 성막할 때의 열에 의해 상기한 이물로부터 탈가스가 발생하므로, 텅스텐막으로 홀(15a)을 매립할 수 없다.
그 결과, 도 4의 (b)에 나타낸 바와 같이, 제 5 홀(15a) 내에 제 3 도전성 플러그(20)를 형성할 수 없어, 1층째 금속 배선(13)과 2층째 금속 배선(21)을 전기적으로 양호하게 접속하는 것이 곤란해진다.
이러한 불량을 회피하기 위하여, 예를 들면, 제 1 커패시터 보호 절연막(14)을 생략하고, 1층째 금속 배선(13) 위에 플라즈마 CVD법으로 제 3 절연막(15)을 직접 형성하여, 제 2 커패시터 보호 절연막(16)만으로 환원성 물질을 방지하는 것도 생각할 수 있다.
그러나, 이렇게 하면, 1층째 금속 배선(13)의 측면에 노출되는 알루미늄막(13b)이 제 3 절연막(15)의 성막 분위기에 닿으므로, 그 성막 분위기 중에 포함되는 수분이 알루미늄의 환원 작용에 의해 수소로 되고, 그 수소에 의해 커패시터 유전체막(9)(도 3의 (b) 참조)의 강유전체 특성이 대폭으로 열화한다.
따라서, 1층째 금속 배선(13)이 알루미늄막을 포함하는 경우에는, 제 1 커패시터 보호 절연막(14)을 생략하는 것은 적절하지 않다.
또한, 상기한 바와 같이, 1층째 금속 배선(13)의 최상층에는 질화 티탄막(13d)이 형성되지만, 이 질화 티탄막(13d)과 산화 실리콘으로 이루어지는 제 3 절연막(15)의 에칭 속도비는 비교적 작다. 따라서, 에칭에 의해 제 5 홀(15a)을 형성할 때, 질화 티탄막(13d)도 어느 정도 에칭되어, 이 질화 티탄막(13d)에 유래 하는 에칭 생성물이 발생하여, 이에 의해서도 상기한 탈가스가 조장된다고 생각된다.
본원 발명자는 이러한 문제점을 감안하여, 이하에 설명하는 바와 같은 본 발명의 실시예에 도달하였다.
(2) 제 1 실시예
도 5~도 22는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도이다.
이 반도체 장치는 커패시터의 하부 전극에 콘택트 영역을 설치하고, 그 콘택트 영역의 상방의 금속 배선으로부터 하부 전극에 전압이 인가되는 플레이너(planar)형 FeRAM이며, 이하와 같이 작성된다.
가장 먼저, 도 5의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, n형 또는 p형의 실리콘(반도체) 기판(30)의 표면을 열산화함으로써 소자 분리 절연막(31)을 형성하고, 이 소자 분리 절연막(31)으로 트랜지스터의 활성 영역을 획정한다. 이러한 소자 분리 구조는 LOCOS(Local Oxidation of Silicon)라고 불리지만, 이를 대신하여 STI(Shallow Trench Isolation)를 채용해도 된다.
이어서, 실리콘 기판(30)의 활성 영역에 p형 불순물, 예를 들면 붕소를 도입하여 제 1, 제 2 p웰(32, 33)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(34)으로 되는 열산화막을 약 6~7㎚ 두께로 형성한다.
이어서, 실리콘 기판(30)의 상측 전면(全面)에 두께 약 50㎚의 비정질 실리 콘막과 두께 약 150㎚의 텅스텐 실리사이드막을 순서대로 형성한다. 또한, 비정질 실리콘막을 대신하여 다결정 실리콘막을 형성해도 된다. 그 후에, 포토리소그래피에 의해 이들 막을 패터닝하고, 실리콘 기판(30) 위에 게이트 전극(35)을 형성하는 동시에, 소자 분리 절연막(31) 위에 배선(36)을 형성한다.
또한, 게이트 전극(35)을 마스크로 하는 이온 주입에 의해, 게이트 전극(35) 옆의 실리콘 기판(30)에 n형 불순물로서 인을 도입하여, 제 1~제 3 소스/드레인 익스텐션(37a~37c)을 형성한다.
그 후에, 실리콘 기판(30)의 상면 전면에 절연막을 형성하고, 그 절연막을 에치백하여 게이트 전극(35)과 배선(36) 옆에 절연성 스페이서(38)로서 남긴다. 그 절연막으로서, 예를 들면 CVD법에 의해 산화 실리콘막을 형성한다.
이어서, 이 절연성 스페이서(38)와 게이트 전극(35)을 마스크로 하면서, 실리콘 기판(30)에 비소 등의 n형 불순물을 다시 이온 주입함으로써, 게이트 전극(35)의 측방의 실리콘 기판(30)에 제 1~제 3 소스/드레인 영역(39a~39c)을 형성한다.
또한, 실리콘 기판(30)의 상측 전면에 스퍼터법에 의해 코발트막 등의 고융점 금속막을 형성한다. 그리고, 그 고융점 금속막을 가열시켜서 실리콘과 반응시킴으로써, 제 1~제 3 소스/드레인 영역(39a~39c)에서의 실리콘 기판(30) 위에 코발트 실리사이드층 등의 고융점 실리사이드층(40)을 형성하여, 각 소스/드레인 영역(39a~39c)을 저(低)저항화한다. 또한, 이러한 고융점 금속 실리사이드층은 게이트 전극(35)이나 배선(36)의 표층에도 형성된다.
그 후에, 소자 분리 절연막(31) 위 등에서 미반응으로 되어 있는 고융점 금속층을 웨트 에칭하여 제거한다.
이제까지의 공정에 의해, 실리콘 기판(30)의 활성 영역에는 게이트 절연막(34), 게이트 전극(35), 및 제 1~제 3 소스/드레인 영역(39a~39c) 등에 의해 구성되는 제 1~제 3 MOS 트랜지스터(TR1~TR3)가 형성된 것이 된다.
이들 트랜지스터 중, 제 1, 제 2 MOS 트랜지스터(TR1, TR2)는 셀 영역에 형성되고, 그들 게이트 전극(35)은 서로 평행하게 형성되어 워드 라인(word line)의 일부를 구성한다. 한편, 제 3 MOS 트랜지스터(TR3)는 주변 회로 영역에 형성된다.
다음으로, 도 5의 (b)에 나타낸 바와 같이, 실리콘 기판(30)의 상측 전면에 플라즈마 CVD법으로 산질화 실리콘(SiON)막을 두께 약 200㎚로 형성하고, 그것을 커버 절연막(44)으로 한다.
또한, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 이 커버 절연막(44) 위에 제 1 절연막(45)으로서 산화 실리콘(SiO)막을 두께 약 600㎚로 형성한 후, CMP(Chemical Mechanical Polishing)법으로 제 1 절연막(45)을 약 200㎚ 정도 연마하여, 제 1 절연막(45)의 상면을 평탄화한다.
이어서, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 이 제 1 절연막(45) 위에 다시 실리콘 산화막을 두께 약 100㎚로 형성하고, 이 실리콘 산화막을 제 1 캡 절연막(46)으로 한다.
그 후에, 이들 절연막(45, 46)의 탈수 처리로서, 질소 분위기 중에서 기판 온도를 약 650℃로 하는 어닐을 약 30분간 행한다.
다음으로, 도 6의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 제 1 캡 절연막(46) 위에 스퍼터법에 의해 제 1 알루미나막(40)을 두께 약 20㎚로 형성한다.
그리고, 제 1 알루미나막(40) 위에, 스퍼터법에 의해 제 1 도전막(47)으로서 플라티나막을 형성한다. 이 제 1 도전막(47)은, 나중에 패터닝되어 커패시터 하부 전극으로 되고, 그 막 두께는 약 155㎚이다.
또한, 제 1 절연막(47) 위에, 스퍼터법에 의해 PZT막을 150~200㎚ 두께로 형성하고, 이 PZT막을 강유전체막(48)으로 한다.
또한, 강유전체막(48)의 성막 방법으로서는 스퍼터법 외에, MOCVD(Metal Organic CVD)법이나 졸·겔(sol-gel)법도 있다. 또한, 강유전체막(48)의 재료는 상기한 PZT에 한정되지 않고, SrBi2Ta2O9, SrBi2(TaxNb1 -x)2O9, Bi4Ti2O12 등의 Bi 층상 구조 화합물이나, PZT에 란탄(lanthanum)을 도프(dope)한 PLZT(Pb1 - xLaxZr1 - yTiyO3), 또는 그 외의 금속 산화물 강유전체로 강유전체막(48)을 구성해도 된다.
여기서, 스퍼터법으로 형성된 PZT는 성막 직후에는 거의 결정화해 있지 않아, 강유전체 특성이 빈약하다. 그래서, 강유전체막(48)을 구성하는 PZT를 결정화시키기 위한 결정화 어닐로서, 산소 함유 분위기 중에서 기판 온도를 약 585℃로 하는 RTA(Tapid Thermal Anneal)를 약 90초간 행한다. 또한, MOCVD법으로 강유전 체막(48)을 형성하는 경우는, 이 결정화 어닐은 불필요하다.
다음으로, 상기한 강유전체막(48) 위에, 스퍼터법으로 제 1 산화 이리듐(IrO2)막을 두께 약 50㎚로 형성하고, 이 제 1 산화 이리듐막에 대하여 RTA를 실시한다. 그 RTA의 조건은 특별히 한정되지 않지만, 본 실시에에서는, 산소 함유 분위기 중에서 기판 온도를 725℃, 처리 시간을 20초로 한다.
그 후에, 제 1 산화 이리듐막 위에 스퍼터법에 의해 제 2 산화 이리듐막을 두께 약 200㎚로 형성하고, 이들 제 1, 제 2 산화 이리듐막으로 이루어지는 적층막을 제 2 도전막(49)으로 한다.
다음으로, 도 6의 (b)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 포토리소그래피에 의해 제 2 도전막(49)을 패터닝하여 상부 전극(49a)을 형성한다. 그리고, 이 패터닝에 의해 강유전체막(48)이 받은 데미지를 회복시키기 위해, 강유전체막(48)에 대한 1회째의 회복 어닐을 종형로(縱型爐) 내에서 행한다. 이 회복 어닐은 산소 함유 분위기에서 행해지고, 그 조건은, 예를 들면 기판 온도 650℃, 처리 시간 60분이다.
이어서, 포토리소그래피로 강유전체막(48)을 패터닝함으로써, PZT 등의 강유전체 재료로 구성되는 커패시터 유전체막(48a)을 형성한다. 이 패터닝으로 커패시터 유전체막(48a)이 받은 데미지는 2회째의 회복 어닐에 의해 회복된다. 이 2회째의 회복 어닐은 1회째와 마찬가지로 종형로를 이용하여 산소 함유 분위기 중에서 행해지고, 그 조건으로서 기판 온도 350℃, 처리 시간 60분이 채용된다.
이어서, 도 7의 (a)에 나타낸 바와 같이, 실리콘 기판(30)의 상측 전면에 수소나 수분 등의 환원성 물질로부터 커패시터 유전체막(48a)을 보호하기 위한 제 2 알루미나막(51)을 스퍼터법으로 두께 약 50㎚로 형성한다. 그리고, 스퍼터법에 의해 커패시터 유전체막(48a)이 받은 데미지를 회복시키기 위하여, 산소 함유 분위기 중에서 기판 온도를 550℃로 하는 3회째의 회복 어닐을 약 60분간 행한다. 이 회복 어닐은 1회째 및 2회째와 마찬가지로, 종형로를 이용하여 행해진다.
다음으로, 도 7의 (b)에 나타낸 바와 같이, 포토리소그래피로 제 1 도전막(47)과 제 2 알루미나막(51)을 패터닝함으로써, 커패시터 유전체막(48a) 아래의 제 1 도전막(47)을 하부 전극(47a)으로 하는 동시에, 이 하부 전극(47a)을 덮도록 제 2 알루미나막(51)을 남긴다.
그 후에, 프로세스 중에 커패시터 유전체(48a)가 받은 데미지를 회복시키기 위하여, 기판 온도 550℃, 처리 시간 60분의 조건에서, 산소 함유 분위기 중에서 커패시터 유전체막(48a)에 4회째의 회복 어닐을 실시한다. 이 회복 어닐은, 예를 들면 종형로를 이용하여 행해진다.
이제까지의 공정에 의해, 실리콘 기판(30)의 셀 영역에는 하부 전극(47a), 커패시터 유전체막(48a), 및 상부 전극(49a)을 이 순서대로 적층하여 이루어지는 커패시터(Q)가 형성된 것이 된다.
이어서, 도 8의 (a)에 나타낸 바와 같이, 실리콘 기판(30)의 상측 전면에 커패시터 유전체막(48a)을 보호하기 위한 제 3 알루미나막(53)을 스퍼터법으로 약 20 ㎚ 두께로 형성한다. 이 제 3 알루미나막(53)은 그 아래의 제 2 알루미나막(51)과 협동하여, 수소나 수분 등의 환원성 물질이 커패시터 유전체막(48a)에 도달하는 것을 방지하여, 커패시터 유전체막(48a)이 환원되어 그 강유전체 특성이 열화하는 것을 억제하도록 기능한다.
그리고, 기판 온도 550℃, 처리 시간 60분의 조건에서, 산소 함유 분위기로 되어 있는 종형로 내에서 커패시터 유전체막(48a)에 대하여 5회째의 회복 어닐을 실시한다.
이어서, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 상기한 제 3 알루미나막(53) 위에 산화 실리콘막을 두께 약 1500㎚로 형성하고, 그 산화 실리콘막을 제 2 절연막(55)으로 한다. 그 후에, 제 2 절연막(55)의 상면을 CMP법으로 연마하여 평탄화한다.
다음으로, 도 8의 (b)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 제 2 절연막(55)에 포토레지스트를 도포하고, 그것을 노광, 현상하여 제 1 레지스트 패턴(57)을 형성한다. 도시한 바와 같이, 이 제 1 레지스트 패턴(57)은 제 1~제 3 소스/드레인 영역(39a~39c) 위에 홀 형상의 제 1~제 3 창(57a~57c)을 갖는 동시에, 배선(36) 위에 제 4 창(57d)을 갖는다.
이어서, 제 1 레지스트 패턴(57)을 마스크로 이용하면서, 제 2 절연막(55)으로부터 커버 절연막(44)까지를 드라이 에칭함으로써, 제 1~제 4 창(57a~57d) 아래의 이들 절연막에 제 1~제 4 콘택트 홀(58a~58d)을 형성한다.
이 드라이 에칭은 평행 평판형 플라즈마 에칭 장치(도시 생략)에서 3스텝의 에칭으로 행해진다. 이 제 1 스텝의 에칭에서는 C4F8, O2, 및 Ar의 혼합 가스가 에칭 가스로서 이용되고, 커버 절연막(44)을 에칭 스톱퍼막으로 하면서, 제 2 절연막(55)으로부터 제 1 절연막(45)까지가 에칭된다.
다음의 제 2 스텝에서는, 에칭 가스로서 O2와 Ar의 혼합 가스를 이용하여, 이들 가스의 스퍼터 작용에 의해, 제 1 스텝에서 홀 내에 발생한 에칭 생성물을 제거한다.
그리고, 제 3 스텝의 에칭에서는, C4F8, CF4, O2, 및 Ar의 혼합 가스를 에칭 가스로 하여 커버 절연막(44)이 에칭된다.
상기한 에칭이 종료한 후, 제 1 레지스트 패턴(57)은 제거된다.
다음으로, 도 9의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 제 1~제 4 콘택트 홀(58a~58d)의 내면과 제 2 절연막(55)의 상면에, 스퍼터법에 의해 티탄(Ti)막과 질화 티탄(TiN)막을 각각 두께 20㎚, 50㎚으로 형성하고, 이들 막을 글루막으로 한다. 그리고, 이 글루막 위에 6불화 텅스텐 가스를 사용하는 CVD법으로 텅스텐막을 형성하고, 이 텅스텐막으로 제 1~제 4 콘택트 홀(58a~58d)을 완전히 매립한다.
그 후에, 제 2 절연막(55) 위의 여분의 글루막과 텅스텐막을 CMP법으로 연마하여 제거하고, 이들 막을 제 1~제 4 콘택트 홀(58a~58d)에 각각 제 1~제 4 도전성 플러그(60a~60d)로서 남긴다.
이들 도전성 플러그 중, 제 1~제 3 도전성 플러그(58a~58c)는 각각 제 1~제 3 소스/드레인 영역(39a~39c)과 전기적으로 접속된다. 그리고, 제 4 도전성 플러그(39d)는 그 아래의 배선(36)과 전기적으로 접속된다.
또한, 제 1~제 3 도전성 플러그(58a~58c)는 특히 산화되기 쉬운 텅스텐을 주로 하여 구성되어 있기 때문에, 산소 함유 분위기 중에서 용이하게 산화하여 콘택트 불량을 일으킬 우려가 있다.
그래서, 이들 제 1~제 4 도전성 플러그(60a~60d)가 산화하는 것을 방지하기 위하여, 이들 플러그와 제 2 절연막(55) 각각의 상면에, 산화 방지 절연막(61)으로서 CVD법에 의해 산질화 실리콘막을 두께 약 100㎚로 형성한다.
다음으로, 도 9의 (b)에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 산화 방지 절연막(61) 위에 포토레지스트를 도포하고, 그것을 노광, 현상하여 제 2 레지스트 패턴(63)으로 한다. 도시한 바와 같이, 상부 전극(49a)과 하부 전극(47a) 각각의 위의 제 2 레지스트 패턴(63)에는 홀 형상의 제 5, 제 6 창(63a, 63b)이 형성된다.
이어서, 제 2 레지스트 패턴(63)을 마스크로 하면서, 산화 방지 절연막(61), 제 2 절연막(55), 및 제 2, 제 3 알루미나막(51, 53)을 에칭함으로써, 상부 전극(49a)과 하부 전극(47a) 각각의 위에 제 1, 제 2 홀(55a, 55b)을 형성한다.
그 후에, 이제까지의 공정에서 커패시터 유전체막(48a)이 받은 데미지를 회 복시키기 위하여, 산소 함유 분위기로 되어 있는 종형로에 실리콘 기판(30)을 넣고, 기판 온도 500℃, 처리 시간 60분의 조건에서 커패시터 유전체막(48a)에 대하여 6회째의 회복 어닐을 실시한다.
그리고, 제 2 레지스트 패턴(63)을 제거한 후, 산화 방지 절연막(61)을 에치백하여 제거한다.
다음으로, 도 10의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 제 2 절연막(55)과 제 1~제 4 도전성 플러그(60a~60d) 각각의 상면, 및 제 1, 제 2 홀(55a, 55b)의 내면에, 스퍼터법에 의해 금속 적층막을 형성한다. 본 실시예에서는 이 금속 적층막으로서, 약 150㎚ 두께의 질화 티탄막(65a), 약 550㎚ 두께의 동 함유 알루미늄막(65b), 약 5㎚ 두께의 티탄막(65c), 및 약 150㎚ 두께의 질화 티탄막(65d)을 이 순서대로 형성한다.
그리고, 포토리소그래피에 의해 이 금속 적층막을 패터닝함으로써, 제 2 절연막(55) 위에 1층째 금속 배선(65)을 형성한다. 그 1층째 금속 배선(65) 중 커패시터(Q) 위에 형성된 것은, 상기한 제 1, 제 2 홀(55a, 55b)을 통하여 각각 상부 전극(49a), 하부 전극(47a)과 전기적으로 접속된다.
그 후, 질소 분위기에서 기판 온도 350℃, 처리 시간 30분의 조건에서 제 2 절연막(55)을 어닐하여 탈수한다.
이어서, 도 10의 (b)에 나타낸 바와 같이, 1층째 금속 배선(65)과 제 2 절연막(55)을 덮는 제 1 커패시터 보호 절연막(66)으로서, 스퍼터법에 의해 알루미나막 을 형성한다.
이 제 1 커패시터 보호 절연막(66)은 수소나 수분 등의 환원성 물질을 블록하여 커패시터 유전체막(48a)을 보호하는 기능 외에, 제 1 커패시터 보호 절연막(66) 위에, 나중에 플라즈마 CVD법 등에 의해 절연막을 형성할 때에, 커패시터 유전체막(48a)이 받는 플라즈마 데미지를 저감시키는 기능도 있다. 이들 기능 중, 환원성 물질의 블록 기능은 제 1 커패시터 보호 절연막(66)의 두께가 100㎚ 이상이어도 충분히 얻어진다. 또한, 플라즈마 데미지의 저감에는 제 1 커패시터 보호 절연막(66)의 두께는 최저 20㎚ 필요하다. 이들 이유로부터, 제 1 커패시터 보호 절연막(66)의 두께는 20㎚ 이상 100㎚인 것이 바람직하고, 본 실시예에서는 약 20㎚이다.
또한, 본원 발명자가 행한 조사에 의하면, 1층째 금속 배선(65) 위에 HDPCVD(High Density Plasma CVD)법으로 산화 실리콘막을 직접 형성할 때에, 기판 바이어스를 제로로 하면, 커패시터(Q)가 거의 열화하지 않았다. 따라서, 상기한 플라즈마 데미지는 플라즈마 CVD법에서 기판 바이어스를 가하는 경우에 현저해진다고 추측된다.
또한, 제 1 커패시터 보호 절연막(66)에는, 이 후의 성막 프로세스에서, 알루미늄막(65b)의 표면에서 수분이 수소로 해리되는 것을 억제하는 기능, 즉 표면 반응 방지막으로서의 기능도 있다.
본 실시예에서의 제 1 커패시터 보호 절연막(66)은 상기한 각 기능을 갖는 것이면, 알루미나막에 한정되는 것은 아니다.
또한, 알루미나막과 동등한 기능을 갖는 막으로서, RF 스퍼터법에 의해 형성된 산화 실리콘막이 있고, 이 산화 실리콘막을 제 1 커패시터 보호 절연막(66)으로서 형성해도 된다. 이 경우, 주파수가 13.56㎒인 고주파수 전력(RF 전력)의 파워를 2㎾로 하는 동시에, 스퍼터 가스인 Ar 가스와 O2 가스의 유량을 각각 18sccm, 2sccm, 스퍼터 챔버 내의 압력을 1㎩로 하여, 상기한 산화 실리콘막을 형성한다.
이렇게 스퍼터법으로 형성된 산화 실리콘막은 막 밀도가 낮기 때문에 흡습성이 높고, CVD법 등으로 형성된 산화 실리콘막에 비하여 수분이나 수소 등의 환원성 물질의 블록성이 우수하다. 또한, 산화 실리콘막에는 알루미나막에 비하여 가공성이 좋다는 이점도 있다.
다음으로, 도 11의 (a)에 나타낸 바와 같이, 반응 가스로서 실란(SiH4) 가스와 N2O 가스를 이용하는 플라즈마 CVD법에 의해, 제 1 커패시터 보호 절연막(66) 위에 산질화 실리콘막을 두께 약 150㎚로 형성하고, 이 산질화 실리콘막을 제 1 사이드월용 절연막(67)으로 한다. 또한, 산질화 실리콘막을 대신하여, 질화 실리콘(SiN)막을 제 1 사이드월용 절연막(67)으로서 형성해도 된다.
이처럼, 플라즈마 CVD법으로 제 1 사이드월용 절연막(67)을 형성해도, 기술한 바와 같이, 그 아래의 제 1 커패시터 보호 절연막(66)이 플라즈마 데미지를 흡수하도록 기능하므로, 1층째 금속 배선(65)을 통하여 커패시터 유전체막(48a)이 플라즈마 데미지를 받는 것을 억제할 수 있다.
또한, 1층째 금속 배선(65)의 측면이 제 1 커패시터 보호 절연막(66)으로 덮 여 있으므로, 제 1 사이드월용 절연막(67)의 성막 분위기 중에 포함되는 수분이 알루미늄막(65b)에 닿지 않는다. 이에 의해, 알루미늄의 환원 작용에 의해 수분으로부터 수소가 발생하는 것을 방지할 수 있어, 이 수소에 의해 커패시터 유전체막(48)이 환원되는 것을 억제할 수 있다.
또한, 플라즈마 CVD법을 대신하여, 스퍼터법으로 제 1 사이드월용 절연막(67)을 형성해도 된다.
플라즈마 CVD법에서는, 실리콘 기판(30)을 가열하면서 반응 가스에 SiH4 등의 수소를 포함하는 가스를 사용하고, 또한 실리콘 기판(30)에 바이어스 전압이 걸리기 쉽기 때문에, 실리콘 기판(30)에 플라즈마 데미지가 들어가기 쉽다. 그러나, 스퍼터법에서는, 기판을 가열할 필요가 없는 동시에, 타겟이나 스퍼터 분위기 중에 수소가 포함되지 않고, 실리콘 기판(30)에 바이어스 전압이 걸리기 어려운 구조를 스퍼터 장치가 갖고 있기 때문에, 플라즈마 CVD법에 비하여 실리콘 기판(30)이 플라즈마 데미지를 받기 어렵다.
따라서, 스퍼터법으로 제 1 사이드월용 절연막(67)을 형성함으로써, 커패시터(Q)와 전기적으로 접속된 1층째 금속 배선(65)을 통하여 커패시터 유전체막(48a)에 플라즈마 데미지가 들어가는 것을 방지할 수 있어, 프로세스 중에 커패시터 유전체(48a)가 열화하는 것을 억제하는 것이 가능해진다.
다음으로, 도 11의 (b)에 나타낸 바와 같이, 제 1 사이드월용 절연막(67)을 에치백하고, 1층째 금속 배선(65) 옆의 제 1 커패시터 보호 절연막 위에 제 1 절연 성 사이드월(67a)을 형성한다.
이 에치백의 조건은 특히 한정되지 않지만, 본 실시예에서는, 평행 평판형 플라즈마 에칭 챔버(도시 생략)를 이용하여, 실리콘 기판(30)에 대향하는 샤워 헤드에 주파수가 13.56㎒이고 파워가 400W인 고주파 전력을 인가한다. 그리고, 에칭 가스로서 CHF3, CF4, 및 Ar을 각각 40sccm, 80sccm, 1000sccm의 유량으로 챔버에 공급하는 동시에, 도시를 생략한 펌프로 챔버 내를 약 1700mTorr 정도로 감압하고, 상기 에치백을 행한다.
또한, 이 에치백에서는, 광학적인 종점 검출기(EPD: End Point Detector)로 에칭의 종점을 감시하고, 막 두께 환산으로 약 10~20％ 정도의 오버 에칭이 행해진다. 예를 들면, 사이드월용 절연막(67)의 두께가 100㎚인 경우에는, 이 두께를 정확히 에칭하는 데 필요한 에칭 시간은 약 30초로 되고, 오버 에칭 시간은 약 5초로 된다.
다음으로, 도 12에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 제 1 커패시터 보호 절연막(66)과 제 1 절연성 사이드월(67a) 각각의 위에, TEOS 가스를 이용하는 플라즈마 CVD법에 의해 산화 실리콘막을 형성하고, 이 산화 실리콘막을 제 3 절연막(68)으로 한다. 또한, 이 제 3 절연막(68)의 막 두께는 특히 한정되지 않지만, 본 실시예에서는 1층째 금속 배선(65) 위에서의 제 3 절연막(68)의 막 두께를 약 2600㎚로 한다.
그 후에, CMP법에 의해 제 3 절연막(68)의 상면을 연마하여 평탄화한다. 이 CMP에 의해, 제 3 절연막(68)의 두께는 1층째 금속 배선(65) 위에서 약 1000㎚로 된다.
이어서, 기판 온도 약 350℃, 처리 시간 약 4분의 조건에서, 제 3 절연막(68)을 N2O 플라즈마에 노출시킴으로써, 제 3 절연막(68)의 표면을 질화한다.
그리고, TEOS 가스를 사용하는 플라즈마 CVD법을 다시 이용하여, 제 3 절연막(68) 위에 제 2 캡 절연막(69)으로서 산화 실리콘막을 두께 약 100㎚로 형성한다.
그 후, N2O 플라즈마 처리를 다시 행하여, 제 2 캡 절연막(69)의 표면을 질화한다. 이 N2O 플라즈마 처리로서, 예를 들면 기판 온도 350℃, 처리 시간 2분을 채용한다.
다음으로, 외부 분위기에 포함되는 수소나 수분 등의 환원성 물질이 커패시터 유전체막(48a)에 도달하는 것을 방지하기 위하여, 이들 물질에 대한 블록성이 우수한 알루미나막을 스퍼터법으로 제 2 캡 절연막(69) 위에 약 50㎚ 두께로 형성하고, 이 알루미나막을 제 2 커패시터 보호 절연막(70)으로 한다.
이어서, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 2 커패시터 보호 절연막(70) 위에 산화 실리콘막을 형성하고, 이 산화 실리콘막을 제 3 캡 절연막(71)으로 한다. 이 제 3 캡 절연막(71)의 두께는, 예를 들면 약 100㎚이다.
그 후에, 기판 온도 350℃, 처리 시간 2분의 조건에서 제 3 캡 절연막(71)에 대하여 N2O 플라즈마 처리를 행하여, 이 제 3 캡 절연막(71)의 표면을 질화한다.
다음으로, 도 13에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 제 3 캡 절연막(71) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 1층재 금속 배선(65) 위에 홀 형상의 제 7 창(73a)을 구비한 제 3 레지스트 패턴(73)을 형성한다.
이어서, 하부 전극과 상부 전극이 대향하여 설치된 평행 평판형 플라즈마 에칭 챔버(도시 생략) 내에 실리콘 기판(30)을 넣고, 상기한 하부 전극 위에 그 실리콘 기판(30)을 적치(積置)한다. 그리고, 에칭 가스로서 C4F8, Ar, O2를 각각 20sccm, 500sccm, 12sccm의 유량으로 챔버에 공급하면서, 도시를 생략한 펌프로 챔버 내를 배기하여, 상기한 에칭 가스의 압력을 약 50mTorr로 한다. 이 상태에서, 주파수가 27.12㎒이고 파워가 2000W인 고주파 전력(소스 파워)을 챔버의 상부 전극에 인가하는 동시에, 주파수가 800㎑이고 파워가 900W인 고주파 전력(바이어스 파워)을 챔버의 하부 전극에 인가하여, 에칭 가스를 플라즈마화하고, 챔버 내를 에칭 분위기로 한다.
그러한 에칭 분위기에서는, 산질화 실리콘으로 이루어지는 제 1 절연성 사이드월(67a)의 에칭 속도가, 산화 실리콘으로 이루어지는 제 3 절연막(68)의 에칭 속도보다 느려진다.
그리고, 이러한 상태를 약 185초간 유지함으로써, 제 7 창(73a) 아래의 각 절연막(66, 68~71)이 상기한 에칭 분위기에 의해 에칭되어, 1층째 금속 배선(65) 위의 제 3 홀(74a)이 형성되게 된다.
이 에칭이 종료한 후, 제 3 레지스트 패턴(73a)을 제거하고, 세정수로 제 3 홀(74a)의 내면을 세정한다.
그런데, 도 13에서는 제 3 홀(74a)과 1층째 금속 배선(65)이 원하는대로 위치 맞춤된 상태가 나타나 있지만, 예를 들면 제 1 레지스트 패턴(73)의 위치 어긋남에 의해, 제 3 홀(74a)의 일부가 1층째 금속 배선(65)으로부터 벗어나는 경우가 있다.
도 23은 이러한 제 3 홀(74a)의 일부가 1층째 금속 배선(65)으로부터 벗어난 경우의 확대 단면도이다.
상기한 바와 같이, 본 실시에에서는 1층째 금속 배선(65) 옆에 제 1 절연성 사이드월(67a)을 형성하고, 또한, 제 1 절연성 사이드월(76a)의 에칭 속도가 제 2 절연막(68)의 에칭 속도보다 느려지는 에칭 조건에서 상기한 제 3 홀(74a)을 형성한다. 따라서, 도시한 바와 같이 제 3 홀(74a)의 일부가 1층째 금속 배선(65)으로부터 벗어나서 제 1 절연성 사이드월(67a)에 중첩되어도, 제 1 절연성 사이드월(67a)에서 에칭이 흡수되므로, 예비 사항에서 설명한 바와 같은 홈이 제 3 홀(74a)에 형성되지 않는다.
따라서, 상기한 에칭을 종료한 후에도, 알루미나로 이루어지는 제 1, 제 2 커패시터 보호 절연막(66, 70)으로부터 발생한 반응성이 약하여 제거가 곤란한 에칭 생성물이 제 3 홀(74a) 내에 고이기 어렵다.
또한, 에칭 후에 제 3 홀(74a)의 내면을 세정액으로 세정해도, 물이 제 3 홀(74a) 내에 고이기 어려워진다.
또한, 이 에칭에서, 1층째 금속 배선(65)의 최상층의 질화 티탄막(65d)과 제 1 커패시터 보호 절연막(66)의 에칭 선택비는, 알루미나로 이루어지는 제 1 커패시터 보호 절연막(66) 또는 제 2 캡 절연막(69)의 막 두께가 두꺼워질수록 저하하여, 에칭 생성물 중에 질화 티탄막(65d)에 유래하는 것이 많이 포함되게 된다. 질화 티탄을 포함하는 에칭 생성물은 제 3 홀(74a) 중에 잔존하여, 콘택트 불량을 초래할 우려가 있으므로, 가능한 한 저감시키는 것이 바람직하다. 그 때문에, 제 1 커패시터 보호 절연막(66) 또는 제 2 캡 절연막(69)의 두께를 본 실시예(제 1 커패시터 보호 절연막(66)은 20㎚, 제 2 캡 절연막(69)은 50㎚)보다 두껍게 하는 경우는, 이 에칭 시간을 상기한 185초보다 짧게 하여, 에칭 생성물이 가능한 한 발생하지 않도록 하는 것이 바람직하다.
또한, 알루미나막보다 가공성이 우수한 산화 실리콘막을 스퍼터법으로 제 1 커패시터 보호 절연막(66)으로서 형성하는 경우에는, 제 3 홀(74a)을 형성할 때에 제 1 커패시터 보호 절연막(66)을 에칭으로 개구하는 것이 용이해져, 제 3 홀(74a)의 가공 정밀도가 높아진다는 이점도 얻을 수 있다.
다음으로, 도 14에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 제 3 절연막(68)으로부터 제 3 홀(74a) 중에 탈가스가 나오는 것을 방지하기 위하여, 제 3 홀(74a)의 내면을 질화한다. 그 질화 처리는, 예를 들면 기판 온도 350℃, 질소 가스 유량 20ℓ/분, 및 처리 시간 120분의 조건에서 질소 분위기 중에서 행해진다.
이어서, 제 3 홀(74a) 아래의 1층째 금속 배선(65)을 플라즈마화한 아르곤 분위기에 노출하여 가볍게 에칭하여, 1층째 금속 배선(65)의 표면을 청정화한다. 이때의 에칭량은, 예를 들면 50㎚이다.
그리고, 제 3 홀(74a)의 내면과 제 3 캡 절연막(71)의 상면에 스퍼터법에 의해 질화 티탄막을 두께 약 150㎚로 형성하고, 그것을 제 1 글루막(76)으로 한다.
이어서, 6불화 텅스텐 가스를 사용하는 플라즈마 CVD법에 의해, 이 제 1 글루막(76) 위에 제 3 홀(74a)을 완전히 매립하는 두께, 예를 들면 650㎚ 두께의 텅스텐막을 형성한다. 그 후에, 이 텅스텐막을 에치백하여 제 3 캡 절연막(71)의 상면으로부터 제거하고, 제 3 홀(74a) 내에만 남긴다. 이에 의해, 제 3 홀(74a) 내에는 1층째 금속 배선(65)과 전기적으로 접속되고, 또한 텅스텐으로 구성되는 제 5 도전성 플러그(77)가 형성된 것이 된다.
또한, 이 예에서는 텅스텐막을 에치백했지만, 에치백을 대신하여 CMP를 채용해도 된다.
여기서, 도 23에서 설명한 바와 같이, 제 3 홀(74a) 내에는 에칭 생성물이나 세정수 등의 이물이 고여 있지 않다. 따라서, 상기한 텅스텐막을 제 3 홀(74a) 내에 형성할 때, 실리콘 기판(30)이 가열되어도 이물에 기인하는 탈가스가 발생하지 않아, 텅스텐막으로 제 3 홀(74a)을 양호하게 매립할 수 있다. 그 결과, 예비 사항에서 설명한 바와 같은 제 5 도전성 플러그(77)가 형성되지 않는다는 불량이 발생하지 않는 동시에, 제 5 도전성 플러그(77)의 콘택트 저항이 저하하지 않아, 제 5 도전성 플러그(77)와 1층째 금속 배선(65)을 전기적으로 확실하게 접속할 수 있다.
다음으로, 도 15에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 상기한 제 5 도전성 플러그(77)와 제 1 글루막(76) 각각의 상면에, 스퍼터법에 의해 금속 적층막을 형성한다. 그 금속 적층막은, 예를 들면 아래에서부터 두께 약 550㎚의 동 함유 알루미늄막, 두께 약 5㎚의 티탄막, 그리고 두께 약 150㎚의 질화 티탄막이다.
그 후에, 포토리소그래피에 의해 이 금속 적층막과 제 1 글루막(76)을 패터닝하고, 이들 막으로 구성되는 2층째 금속 배선(78)을 제 3 캡 절연막(71) 위에 형성한다.
또한, 1층째 금속 배선(65) 위에는, 기술한 바와 같이 제 1 커패시터 보호 절연막(66)을 형성하고, 플라즈마 데미지가 1층째 금속 배선(65)을 통하여 커패시터(Q)에 전해지는 것을 방지하였다. 이에 대하여, 2층째 금속 배선(78)은 커패시터(Q)로부터 멀기 때문에, 그 위에 알루미나로 이루어지는 커패시터 보호 절연막을 형성하지 않아도, 상기한 플라즈마 데미지로 커패시터(Q)가 열화하는 경우는 거의 없다. 또한, 2층째 금속 배선(65) 위에 플라즈마 CVD에 의해 성막을 행하고, 성막시에 생성되는 수분이 상기한 알루미늄막의 측면에서 해리되어 수소를 생성했다고 해도, 2층째 금속 배선(45)이 커패시터(Q)로부터 멀고, 수소가 제 1, 제 2 커패시터 보호 절연막(66, 70)으로 블록되기 때문에, 그 수소는 커패시터(Q)에 거의 닿지 않는다.
이어서, 도 16에 나타낸 바와 같이, 2층째 금속 배선(78)과 제 3 캡 절연막(71) 각각의 위에 제 2 사이드월용 절연막(79)으로서 플라즈마 CVD법으로 산질화 실리콘막을 두께 약 150㎚로 형성한다. 또한, 제 2 사이드월용 절연막(79)은 산질화 실리콘막에 한정되지 않고, 질화 실리콘막이어도 된다.
또한, 제 1 사이드월용 절연막(67)(도 11의 (a))과 마찬가지로, 스퍼터법으로 제 2 사이드월용 절연막(79)을 형성함으로써, 커패시터(Q)와 전기적으로 접속된 2층째 금속 배선(78)을 통하여 커패시터 유전체막(48a)이 받는 플라즈마 데미지를 저감시킬 수 있다.
이어서, 도 7에 나타낸 바와 같이, 제 2 사이드월용 절연막(79)을 에치백하여, 2층째 금속 배선(78) 옆에 제 2 절연성 사이드월(79a)로서 남긴다. 또한, 이 에치백의 조건으로서는, 도 11의 (b)에서 설명한 제 1 사이드월용 절연막(67)의 에치백과 동일한 조건이 채용된다.
다음으로, 도 18에 나타낸 바와 같이, 실리콘 기판(30)의 상측 전면에 TEOS 가스를 사용하는 플라즈마 CVD법으로 산화 실리콘막을 두께 약 2200㎚로 형성하고, 이 산화 실리콘막을 제 4 절연막(82)으로 한다. 그리고, CMP법으로 제 4 절연막(82)의 상면을 평탄화한 후, 그 위에 제 3 캡 절연막(83)으로서 산화 실리콘막을 약 100㎚ 두께로 더 형성한다.
그리고, 환원성 물질로부터 커패시터 유전체막(48a)을 보호하기 위한 제 3 커패시터 보호 절연막(84)으로서, 제 3 캡 절연막(83) 위에 스퍼터법으로 알루미나막을 약 50㎚ 두께로 형성한다.
그 후에, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 3 커패시터 보호 절연막(84) 위에 산화 실리콘막을 두께 약 100㎚로 형성하고, 이 산화 실리콘막을 제 4 캡 절연막(85)으로 한다.
또한, 도 19에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 제 4 캡 절연막(85) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 2층째 금속 배선(78) 위에 홀 형상의 제 8 창(88a)을 구비한 제 4 레지스트 패턴(88)을 형성한다.
그리고, 평행 평판형 플라즈마 에칭 챔버 내에서, 제 4 레지스트 패턴(88)을 마스크로 하면서 각 절연막(82~85)을 에칭함으로써, 2층째 금속 배선(78) 위에 이들 절연막에 제 4 홀(87a)을 형성한다.
이때의 에칭 조건은 특히 한정되지 않지만, 본 실시예에서는 주파수가 27.12㎒이고 파워가 2000W인 고주파 전력(소스 파워)을 챔버의 상부 전극에 인가하는 동시에, 주파수가 800㎑이고 파워가 900W인 고주파 전력(바이어스 파워)을 챔버의 하부 전극에 인가한다. 그리고, 에칭 가스로서, 유량이 각각 20sccm, 500sccm, 12sccm인 C4F8, Ar, O2를 에칭 챔버 내에 공급하여, 챔버 내의 압력을 약 50mTorr로 안정시킨다. 그리고, 에칭 시간은 약 190초로 설정된다.
이러한 에칭 조건에 의하면, 산질화 실리콘막의 에칭 속도가 산화 실리콘막의 에칭 속도보다 느려진다.
따라서, 제 4 홀(87a)이 위치 어긋남을 일으키고, 그 일부가 제 2 절연성 사이드월(79a)에 중첩되어도, 산질화 실리콘으로 이루어지는 제 2 절연성 사이드월(79a)에서 에칭이 흡수되므로, 예비 사항에서 설명한 바와 같은 홈이 제 4 홀(87a)의 저부에 형성되지 않는다. 그 때문에, 알루미나로 이루어지는 제 3 커패시터 보호 절연막(84)을 에칭한 때에 발생한 제거가 곤란한 에칭 생성물이나, 제 4 홀(87a)의 내면을 세정할 때의 세정수가 제 4 홀(87a)에 고이기 어렵게 할 수 있다.
이 에칭이 종료한 후, 제 4 레지스트 패턴(88)은 제거된다.
이어서, 도 20에 나타낸 바와 같이, 제 4 홀(87a)의 내면과 제 4 캡 절연막(85)의 상면에, 제 2 글루막(90)으로서 스퍼터법에 의해 질화 티탄막을 두께 약 150㎚로 형성한다. 그리고, 제 2 글루막(90) 위에 CVD법으로 텅스텐막을 형성하고, 이 텅스텐막으로 제 4 홀(87a)을 완전히 매립한다. 그 후에, 제 4 캡 절연막(85) 위의 여분의 텅스텐막을 CMP법으로 연마하여 제거하고, 제 4 홀(87a) 내에만 텅스텐막을 제 6 도전성 플러그(91)로서 남긴다.
상기한 바와 같이, 제 4 홀(87a) 중에는 알루미나를 포함하는 에칭 생성물이나 세정수 등의 이물이 존재하지 않으므로, 상기한 텅스텐막을 형성할 때에 실리콘 기판(30)을 가열해도, 이물에 기인하는 탈가스가 제 4 홀(87a) 내에 발생하지 않는다. 그 때문에, 제 4 홀(87a) 내에 텅스텐막을 양호하게 형성할 수 있어, 제 6 도전성 플러그(91)의 미형성 등의 불량을 방지할 수 있다.
다음으로, 도 21에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 제 2 글루막(90)과 제 6 도전성 플러그(91) 각각의 상면에, 아래로부터 두께 약 550㎚인 동 함유 알루미늄막, 두께 약 5㎚인 티탄막, 및 두께 약 150㎚인 질화 티탄막을 이 순서대로 스퍼터법으로 형성한다. 그리고, 포토리소그래피에 의해 이 금속 적층막과 그 아래의 제 2 글루막(90)을 패터닝하여, 제 4 캡 절연막(85) 위에 3층째 금속 배선(92)과 본딩 패드(93)를 형성한다.
이어서, 도 22에 나타낸 바와 같이, 3층째 금속 배선(92)과 본딩 패드(93) 각각의 위에, 제 1 커버막(95)으로서 CVD법으로 산화 실리콘막을 약 100㎚ 두께로 형성한다. 또한, 이 제 1 커버막(95) 위에, 제 2 커버막(96)으로서 두께가 약 350㎚인 질화 실리콘막을 CVD법으로 형성한다.
다음으로, 포토리소그래피에 의해 상기한 제 1, 제 2 커버막(95, 96)을 패터닝한다. 이에 의해, 각 절연막(95, 96)에는 본딩 패드(93)가 노출하는 개구(95a)가 형성된다.
이 후에는, 실리콘 기판(30)의 상측 전면에 스핀코트법에 의해 폴리이미드를 도포하여, 폴리이미드로 이루어지는 보호층을 형성하는 공정으로 이행하지만, 그 상세에 대해서는 생략한다.
이상에 의해, 본 실시예에 따른 반도체 장치의 기본 구조가 완성되었다.
본 실시예에 의하면, 도 23에 나타낸 바와 같이, 제 1 커패시터 보호 절연막(66)으로 1층째 금속 배선(65)을 덮고, 그 후에 제 1 절연성 사이드월(67a)과 제 3 절연막(68)을 형성한다. 이에 의해, 제 1 절연성 사이드월(67a)이나 제 3 절연막(68)의 성막 분위기에 포함되는 플라즈마에 1층째 금속 배선(65)이 직접 노출되지 않으므로, 1층째 금속 배선(65)을 통하여 커패시터 유전체막(48a)(도 12 참조)이 받는 플라즈마 데미지를 저감할 수 있어, 강유전체 특성이 우수한 커패시터 유전체막(48a)을 구비한 커패시터(Q)를 형성할 수 있다.
이에 대하여, 기술한 특허문헌 1~6, 8, 9에서는, 상기한 제 1 커패시터 보호 절연막(66)에 상당하는 막을 형성하고 있지 않고, 배선의 측면에 절연성 사이드월을 직접 형성하고 있으므로, 상기한 바와 같이 플라즈마 데미지를 저감할 수 없어, 커패시터 유전체막(48a)이 열화한다. 또한, 특허문헌 7에서는 사이드월이 도전막으로 구성되어 있기 때문에, 인접하는 배선끼리의 간격이 사이드월의 분만큼 짧아져, 배선간의 기생용량이 증가하여 디바이스의 고속화에 불리해진다.
또한, 본 실시예에서는, 에치백이 용이한 산질화 실리콘막이나 질화 실리콘막으로 제 1 사이드월용 절연막(67)을 구성하였으므로, 에치백이 곤란한 알루미나로 사이드월을 구성하는 특허문헌 2와 비교하여, 제 1 절연성 사이드월(67a)을 용이하게 형성하는 것이 가능해진다.
또한, 본 실시예에서는, 도 23에서 설명한 바와 같이, 제 1 절연성 사이드월(67a)의 에칭 속도가 제 3 절연막(68)의 에칭 속도보다 느려지는 에칭 조건에서, 1층째 금속 배선(65) 위의 제 3 절연막(68)을 에칭하여 제 3 홀(74a)을 형성한다.
이에 의해, 설령 제 3 홀(74a)이 위치 어긋나서 그 일부가 제 1 절연성 사이드월(67a)에 중첩되어도, 제 3 홀(74a)을 형성할 때의 에칭이 제 1 절연성 사이드월(67a)에서 흡수되기 때문에, 제 3 홀(74a)의 저부에 홈이 형성되지 않는다. 그 때문에, 화학적으로 제거하는 것이 곤란한 알루미나를 포함하는 에칭 생성물이나, 세정수 등의 이물이 그 홈에 들어가지 않으므로, 이들 이물에 기인하여 제 5 도전성 플러그(77)가 미형성되거나, 제 5 도전성 플러그(77)의 콘택트 저항이 상승하는 등의 불량을 회피하는 것이 가능해진다.
다음의 표 1은 제 1 절연성 사이드월(67a)의 효과를 확인하기 위해 본원 발명자가 행한 조사 결과를 나타내는 표이다.
제 3 홀(74a)의 위치 어긋남량 커패시터 보호 절연막의 두께[㎚] 제 5 도전성 플러그(77)의 미형성 개수
제 1 커패시터 보호 절연막(66) 제 2 커패시터 보호 절연막(70)
1 평균 130㎚ 20 20 67
2 30 66
3 40 8
4 50 1
5 60 2
이 조사에 사용된 샘플에서는, 제 1 절연성 사이드월(67a)을 형성하고 있지 않다. 그 대신, 제 1 커패시터 보호 절연막(66)의 두께를 두껍게 함으로써, 1층째 금속 배선(65)의 측면의 제 1 커패시터 보호 절연막(66)에 에칭 스톱퍼로서의 기능을 갖게 했다.
또한, 이 조사에서는, 6인치의 실리콘 기판(30)에서, 평균의 위치 어긋남량이 130㎚로 되도록 제 3 홀(74a)의 위치 어긋남을 의도적으로 발생시켜, 광학적인 결함 검사 장치를 이용함으로써, 미형성되어 있는 제 5 도전성 플러그(77)가 기판(30)의 면 내에 몇 개 있는지가 조사되었다.
표 1에 나타난 바와 같이, 제 1 커패시터 보호 절연막(60)의 두께가 20㎚인 경우는(조건 1), 실리콘 기판(30)의 면 내에서 67개나 결함이 발생하였다.
그러나, 제 1 커패시터 보호 절연막(60)의 두께를 증가시켜서 50㎚로 하면(조건 4), 결함의 수는 1개까지 감소하였다. 또한, 상기한 두께를 60㎚로 하면(조건 5), 결함은 2개로 되었다.
이들 결과로부터, 제 1 커패시터 보호 절연막(66)을 두껍게 할수록 결함 수가 감소하는 것이 명백해졌다.
이는, 제 1 커패시터 보호 절연막(66)을 두껍게 하면, 1층째 금속 배선(65)의 측면에서의 제 1 커패시터 보호 절연막(66)이 제 1 절연성 사이드월(76a)과 마찬가지의 에칭 스톱퍼로서의 기능을 갖도록 되어, 1층째 금속 배선(65)으로부터 탈락한 부분의 제 3 홀(74a)에 홈이 형성되지 않기 때문이라고 생각된다. 따라서, 본 실시예와 같이 제 1 절연성 사이드월(67a)을 형성하는 경우에도, 미형성되는 제 5 도전성 플러그(77)가 감소한다고 추정된다.
또한, 상기한 도 23에서는, 1층째 금속 배선(65)의 상면에 제 1 커패시터 보호 절연막(66)이 형성되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들면, 도 24에 나타낸 바와 같이, 제 1 절연성 사이드월(67a)을 형성할 때의 에치백의 시간을 길게 하거나, 그 에치백에서의 제 1 커패시터 보호 절연막(66)과 제 2 절연막(55)의 에칭 선택비를 작게 하거나 하여, 1층째 금속 배선(65)의 상면의 제 1 커패시터 보호 절연막(66)을 에칭하여 제거해도 된다.
도 24와 같은 구조를 채용해도, 기술한 것과 마찬가지로, 제 3 홀(74a)과 1층째 금속 배선(65)이 위치 어긋난 경우에 제 3 홀(74a)에 홈이 형성되는 것을 방지할 수 있다.
또한, 도 24와 같이, 제 2 절연막(55)과 1층째 금속 배선(65) 각각의 상면으로부터 제 1 커패시터 보호 절연막(66)이 제거되어도, 1층째 금속 배선(65)의 측면에 제 1 커패시터 보호 절연막(66)이 잔존해 있으므로, 제 3 절연막(68)의 성막시에 1층째 금속 배선(65)의 측면이 플라즈마에 노출되지 않아, 1층째 금속 배선(65)을 통하여 커패시터 유전체막(48a)에 플라즈마 데미지가 전해지는 것을 어느 정도 저감시킬 수 있다.
(3) 제 2 실시예
상기한 제 1 실시예에서는, 플레이너형의 FeRAM에 본 발명을 적용하는 경우에 대하여 설명했다. 이에 대하여, 본 실시예에서는, 커패시터의 하부 전극이 그 아래의 도전성 플러그와 직접 접속되는 스택(stack)형의 FeRAM에 본 발명을 적용한다.
도 25~도 32는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 단면도이다.
가장 먼저, 도 25의 (a)에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 실리콘 기판(100)에 STI용의 홈을 형성하고, 이 홈에 소자 분리 절연막(101)으로서 산화 실리콘막을 매립하고, 소자 분리 절연막(101)으로 실리콘 기판(100)의 활성 영역을 획정한다.
이어서, 실리콘 기판(100)의 활성 영역에 p형 불순물로서 붕소를 이온 주입하여, p웰(102)을 형성한다.
다음으로, 실리콘 기판(100)의 표면을 열산화함으로써, 게이트 절연막(103)으로 되는 열산화막을 형성하고, 그 위에 비정질 실리콘막과 텅스텐 실리사이드막을 이 순서대로 더 형성한다. 그 후에, 포토리소그래피에 의해 이들 비정질 실리콘막과 텅스텐 실리사이드막을 패터닝하여, 워드선의 일부를 구성하는 2개의 게이트 전극(104)을 형성한다.
그리고, 이들 게이트 전극(104)을 마스크로 하면서 실리콘 기판(100)에 n형 불순물을 이온 주입하여, 각 게이트 전극(104) 옆의 실리콘 기판에 제 1, 제 2 소스/드레인 익스텐션(105a, 105b)을 형성한다. 이 n형 불순물로서, 본 실시예에서는 인을 채용한다.
또한, 실리콘 기판의 상측 전면에 산화 실리콘막 등의 절연막을 형성하고, 그 절연막을 에치백하여 게이트 전극(104) 옆에 절연성 스페이서(106)로서 남긴다.
이어서, 이 절연성 스페이서(106)와 게이트 전극(104)을 마스크로 하는 이온 주입에 의해, 실리콘 기판(100)에 비소 등의 n형 불순물을 도입하여, 게이트 전극(104)의 측방의 실리콘 기판(100)에 제 1, 제 2 소스/드레인 영역(107a, 107b)을 형성한다.
또한, 실리콘 기판(100)의 상측 전면에 고융점 금속막으로서 스퍼터법으로 코발트막을 형성한다. 그리고, 그 고융점 금속막을 가열시켜서 실리콘과 반응시킴으로써, 제 1, 제 2 소스/드레인 영역(107a, 107b)에서의 실리콘 기판(100)에 코발트 실리사이드층 등의 고융점 실리사이드층(108)을 형성하여, 각 소스/드레인 영역(107a, 107b)을 저저항화한다.
그 후에, 소자 분리 절연막(101) 위 등에서 미반응되어 있는 고융점 금속층을 웨트 에칭하여 제거한다.
이제까지의 공정에 의해, 실리콘 기판(100)의 활성 영역에 게이트 절연막(103), 게이트 전극(104), 및 제 1, 제 2 소스/드레인 영역(107a, 107b) 등에 의해 구성되는 제 1, 제 2 MOS 트랜지스터(TR1, TR2)가 형성된 것이 된다.
다음으로, 도 25의 (b)에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 실리콘 기판(100)의 상측 전면에 플라즈마 CVD법에 의해 산질화 실리콘막으로 이루어지는 커버 절연막(111)과 산화 실리콘막으로 이루어지는 제 1 절연막(112)을 이 순서대로 형성한다. 그 후, 게이트 전극(104)의 형상을 반영하여 제 1 절연막(112)의 상면에 형성된 요철을 없애기 위하여, CMP법에 의해 제 1 절연막(112)의 상면을 연마하여 평탄화한다.
이어서, 포토리소그래피에 의해 이들 커버 절연막(111)과 제 1 절연막(112)을 패터닝하여, 제 1 소스/드레인 영역(107a) 위에 제 1 콘택트 홀(112a)을 형성한다.
그 후에, 텅스텐을 주로 하여 구성되는 제 1 도전성 플러그(114a)를 그 제 1 콘택트 홀(112a)에 형성한다.
이어서, 이 제 1 도전성 플러그(114a)가 프로세스 중에 산화하는 것을 방지하기 위하여, 제 1 도전성 플러그(114a)와 제 1 절연막(112) 각각의 상면에 플라즈마 CVD법에 의해 제 1 산화 방지 절연막(113)으로서 산질화 실리콘막 또는 질화 실리콘막을 두께 100~500㎚로 형성한다.
또한, 이 제 1 산화 방지 절연막(113)으로부터 커버 절연막(111)까지를 패터닝하여, 제 2 소스/드레인 영역(107b) 위의 이들 절연막에 제 2 콘택트 홀(112b)을 형성한다.
다음으로, 도 25의 (c)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 제 2 콘택트 홀(112b)의 내면과 제 1 산화 방지 절연막(113)의 상면에, 스퍼터법에 의해 두께 약 30㎚인 티탄막과 두께 약 50㎚인 질화 티탄막을 이 순서대로 형성하고, 이들을 글루막으로 한다. 그리고, 이 글루막 위에, CVD법에 의해 텅스텐막을 형성하고, 그 텅스텐막으로 제 2 콘택트 홀(112b)을 완전히 매립한다. 그 후에, 제 1 산화 방지 절연막(113) 위의 여분의 글루막과 텅스텐막을 CMP법으로 연마하여 제거하여, 이들 절연막을 제 2 콘택트 홀(112b) 내에만 제 2 도전성 플러그(114b)로서 남긴다.
다음으로, 도 26의 (a)에 나타낸 단면 구성을 얻기까지의 공정에 대하여 설명한다.
먼저, 제 2 도전성 플러그(114b)와 제 1 산화 방지 절연막(113) 각각의 상면에, DC 스퍼터법에 의해 이리듐막을 형성하고, 그 이리듐막을 제 1 도전막(117)으로 한다. 이 이리듐막의 성막 조건은 특히 한정되지 않지만, 본 실시예에서는 스퍼터 타겟에 인가되는 DC 전력의 파워를 0.5㎾, 스퍼터 가스인 아르곤 가스의 압력을 0.11㎩, 기판 온도를 500℃, 그리고 성막 시간을 335초로 한다.
또한, 이 제 1 도전막(117) 위에, 강유전체막(118)으로서 MOCVD법에 의해 PZT막을 형성한다. 이 MOCVD법에서 사용되는 유기 재료와 그 유량은 특히 한정되지 않는다. 본 실시예에서는, THF(Tetra-Hydro-Furan)의 유량을 0.474㎖/분, Pb 원료인 Pb(DPM)2를0.3㏖/ℓ의 농도로 THF 중에 용해한 용액의 유량을 0.326㎖/분, Zr 원료인 Zr(dmhd)4를 0.3㏖/ℓ의 농도로 THF 중에 용해한 용액의 유량을 0.2㎖/분, Ti 원료인 Ti(O-iPr)2(DPM)2를 0.3㏖/ℓ의 농도로 THF 중에 용해한 용액의 유량을 0.2㎖/분으로 한다. 그리고, 기화기(氣化器)에서 기화된 이들 용액을 리액터 내로 공급하여, 성막 압력 약 5Torr, 기판 온도 620℃의 조건에서 상기한 강유전체막(118)을 형성한다.
이어서, 스퍼터법에 의해 강유전체막(118) 위에 산화 이리듐막을 두께 약 200㎚로 형성하고, 그것을 제 2 도전막(119)으로 한다.
이어서, 이 제 2 도전막(119)을 형성한 때에 강유전체막(118)이 받은 데미지를 회복시키기 위하여, 내부가 산소 함유 분위기로 되어 있는 종형로를 이용하여, 기판 온도 500℃, 처리 시간 60분의 조건에서, 강유전체막(118)에 대하여 회복 어닐을 실시한다.
그 후에, 제 2 도전막(119) 위에 질화 티탄막과 산화 실리콘막을 이 순서대로 형성한 후, 이들 막을 패터닝하여 커패시터 평면 형상의 하드 마스크(120)를 형성한다.
다음으로, 도 26의 (b)에 나타낸 바와 같이, 하드 마스크(120)를 에칭 마스크로 하면서 제 1 도전막(117), 강유전체막(118), 및 제 2 도전막(119)을 일괄적으로 드라이 에칭하여, 하부 전극(117a), 커패시터 유전체막(118a), 및 상부 전극(119a)을 순서대로 적층하여 이루어지는 커패시터(Q)를 형성한다.
이 후에, 하드 마스크(120)는 제거된다.
이어서, 도 26의 (c)에 나타낸 바와 같이, 예를 들면 TMA(trimethylalminium)와 O3를 원료로 이용하는 ALD(Atomic Layer Deposition)법에 의해, 제 1 산화 방지 절연막(113)의 상면과 커패시터(Q)의 표면에 제 1 알루미나막(121)을 약 20㎚로 형성한다. 그 제 1 알루미나막(121)은 수소나 수분 등의 환원성 물질로부터 커패시터 유전체막(118a)을 보호하도록 기능한다. 또한, 커패시터 유전체막(118a)의 성막 방법으로서 스텝 커버리지 특성이 우수한 막을 형성 가능한 ALD법을 채용했으므로, 미세화가 진행되어 인접하는 커패시터(Q)끼리의 간격이 좁아져도, 커패시터(Q)의 측면에 충분한 두께로 제 1 알루미나막(121)을 형성할 수 있다.
그 후, 커패시터 유전체막(118a)이 받은 데미지를 회복시키기 위하여, 산소 함유 분위기 중에서 기판 온도를 650℃로 하는 회복 어닐을 행한다. 그 회복 어닐은, 예를 들면 종형로를 이용하여 행해진다.
다음으로, 도 27의 (a)에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 1 알루미나막(121) 위에 제 2 절연막(122)으로서 산화 실리콘막을 형성하고, 그 제 2 절연막(122)으로 인접하는 커패시터(Q) 사이의 스페이스를 매립한다. 그 후에, CMP법에 의해 제 2 절연막(122)의 상면을 연마하여 평탄화하는 동시에, 상부 전극(119a) 위에서의 제 2 절연막(122)의 두께를 약 300㎚로 한다.
그 후에, 제 2 절연막(122)에 대하여 어닐을 행하여, 제 2 절연막(122)을 탈수한다.
이어서, 도 27의 (b)에 나타낸 바와 같이, 환원성 분위기로부터 커패시터 유전체막(118a)을 보호하기 위하여, 평탄화된 제 2 절연막(122) 위에 스퍼터법으로 제 2 알루미나막(123)을 두께 약 50㎚로 형성한다.
또한, 도 27의 (c)에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 이 제 2 알루미나막(123) 위에 산화 실리콘막을 두께 약 100㎚로 형성하고, 그것을 제 1 캡 절연막(124)으로 한다.
다음으로, 도 28의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 포토리소그래피에 의해 각 절연막(113, 121~124)을 패터닝하여, 제 1 도전성 플러그(114a) 위의 이들 절연막에 제 1 홀(122a)을 형성한다.
그리고, 이 제 1 홀(122a)의 내면과 제 1 캡 절연막(124)의 상면에, 글루막으로서 스퍼터법으로 티탄막과 질화 티탄막을 이 순서대로 약 50㎚ 두께로 형성한다. 또한, 이 글루막 위에 CVD법으로 텅스텐막을 형성하고, 이 텅스텐막으로 제 1 홀(122a)을 완전히 매립한다. 그 후, 제 1 캡 절연막(124) 위의 여분의 글루막과 텅스텐막을 CMP법으로 연마하여 제거하고, 이들 막을 제 1 홀(122a) 내에만 제 3 도전성 플러그(125)로서 남긴다.
이어서, 도 28의 (b)에 나타낸 바와 같이, 제 1 캡 절연막(124)과 제 3 도전성 플러그(125) 각각의 상면에, CVD법으로 산질화 실리콘막을 두께 약 100㎚로 형성하고, 이것을 산화 방지 절연막(130)으로 한다.
그리고, 포토리소그래피에 의해 산화 방지 절연막(130)으로부터 제 1 알루미나막(121)까지를 패터닝하고, 상부 전극(119a) 위의 제 2 절연막(122)에 제 2 홀(131)을 형성한다. 제 2 홀(131)을 형성한 것에 의해 데미지를 받은 커패시터(Q)는 어닐에 의해 회복된다. 그 어닐은, 예를 들면 산소 함유 분위기 중에서 기판 온도를 550℃로 하여 약 60분간 행해진다.
또한, 이 어닐 전에 상기한 바와 같이 산화 방지 절연막(130)을 미리 형성함으로써, 어닐 중에 제 3 도전성 플러그(125)가 산화하여 콘택트 불량을 일으키는 것을 방지할 수 있다.
그리고, 이 어닐을 종료한 후에, 산화 방지막(130)은 에치백에 의해 제거된다.
다음으로, 도 29의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 제 2 홀(131)의 내면과 제 1 캡 절연막(124)의 상면에, 스퍼터법에 의해 다층 금속막을 형성한다. 그 다층 금속막으로서, 예를 들면 두께 약 60㎚인 티탄막, 두께 약 30㎚인 질화 티탄막, 두께 약 400㎚인 동 함유 알루미늄막, 두께 약 5㎚인 티탄막, 및 두께 약 70㎚인 질화 티탄막을 이 순서대로 형성한다.
그 후에, 포토리소그래피에 의해 다층 금속막을 패터닝함으로써, 제 2 홀(131)을 통하여 상부 전극(119a)과 전기적으로 접속된 1층째 금속 배선(133)을 형성한다.
이어서, 도 29의 (b)에 나타낸 바와 같이, 제 1 캡 절연막(124)과 1층째 금속 배선(133) 각각의 위에, 스퍼터법에 의해 알루미나막을 두께 약 20㎚로 형성하고, 이 알루미나막을 제 1 커패시터 보호 절연막(134)으로 한다. 이 제 1 커패시터 보호 절연막(134)은 환원성 물질, 예를 들면 수소나 수분에 대한 블록성이 우수하여, 이들 물질이 외부로부터 침입하여 커패시터 유전체막(118a)을 열화시키는 것을 방지하도록 기능한다.
이어서, 도 30의 (a)에 나타낸 바와 같이, 제 1 커패시터 보호 절연막(134) 위에 사이드월용 절연막(136)으로서 플라즈마 CVD법에 의해 산질화 실리콘막을 두께 약 150㎚로 형성한다. 또한, 사이드월용 절연막(136)은 산질화 실리콘막에 한정되지 않고, 플라즈마 CVD법으로 형성된 질화 실리콘막을 사이드월용 절연막(136)으로서 채용해도 된다.
또한, 플라즈마 CVD법을 대신하여 스퍼터법으로 사이드월용 절연막(136)을 형성함으로써, 제 1 실시예에서 설명한 바와 같이, 1층째 금속 배선(133)을 통하여 커패시터 유전체막(118a)이 받는 플라즈마 데미지를 저감시키는 것이 가능하다.
다음으로, 도 30의 (b)에 나타낸 바와 같이, 플라즈마 에칭에 의해 상기한 사이드월용 절연막(136)을 에치백하고, 그 사이드월용 절연막(136)을 1층째 금속 배선(133) 옆에 절연성 사이드월(136a)로서 남긴다.
이 에치백은, 예를 들면 평행 평판형 플라즈마 에칭 챔버 내에서 행해진다. 그리고, 본 실시예에서는, 실리콘 기판(100)에 대향하도록 하여 그 챔버 내에 설치된 샤워 헤드에 주파수가 13.56㎒이고 파워가 400W인 고주파 전력을 인가한다. 또한, 에칭 가스로서 CHF3, CF4, 및 Ar을 각각 40sccm, 80sccm, 1000sccm의 유량으로 챔버에 공급하는 동시에, 도시를 생략한 펌프로 챔버 내를 약 1700mTorr 정도로 감압하여, 상기한 에치백을 행한다.
또한, 이 예에서는 에치백 후에도 1층째 금속 배선(133)의 상면에 제 1 커패시터 보호 절연막(134)을 남기도록 하고 있지만, 상기한 에치백을 오버 에칭 식으로 함으로써, 절연성 사이드월(136a)의 형성시에 제 1 커패시터 보호 절연막(134)을 1층째 금속 배선(133)의 상면으로부터 제거하도록 해도 된다.
다음으로, 도 31의 (a)에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 1 커패시터 보호 절연막(134)과 절연성 사이드월(136a) 각각의 위에 산화 실리콘막을 형성하고, 그 산화 실리콘막을 제 3 절연막(141)으로 한다.
그 후, 제 3 절연막(141)의 상면을 CMP법으로 연마함으로써, 1층째 금속 배선(133)의 형상을 반영하여 제 3 절연막(141)의 상면에 형성된 요철을 평탄화한다.
이어서, 환원성 물질로부터 커패시터 유전체막(118a)을 보호하는 제 2 커패시터 보호 절연막(142)으로서, 제 3 절연막(141) 위에 스퍼터법으로 알루미나막을 약 50㎚ 두께로 형성한다.
또한, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 2 커패시터 보호 절연막(142) 위에 산화 실리콘막을 형성하고, 이 산화 실리콘막을 제 2 캡 절연막(143)으로 한다. 이 제 2 캡 절연막(143)의 두께는, 예를 들면 약 100㎚이다.
다음으로, 도 31의 (b)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 제 2 캡 절연막(143) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 1층째 금속 배선(133) 위에 홀 형상의 창(145a)을 구비한 레지스트 패턴(145)을 형성한다.
그리고, 상기한 창(145a)을 통하여 각 절연막(134, 141~143)을 드라이 에칭함으로써, 1층째 금속 배선(133) 위의 이들 절연막에 제 2 홀(141a)을 형성한다.
그 에칭의 조건은 특히 한정되지 않지만, 본 실시예에서는 평행 평판형 플라즈마 에칭 챔버(도시 생략)를 이용하고, 그 챔버에 에칭가스로서 C4F8, Ar, O2를 각각 20sccm, 500sccm, 12sccm의 유량으로 공급한다. 그리고, 도시를 생략한 펌프로 챔버 내를 배기하여 에칭 가스의 압력을 약 50mTorr 정도로 감압한 후, 주파수가 27.12㎒이고 파워가 2000W인 고주파 전력(소스 파워)을 챔버의 상부 전극에 인가하는 동시에, 주파수가 800㎑이고 파워가 900W인 고주파 전력(바이어스 파워)을 챔버의 하부 전극에 인가하여, 에칭 가스를 플라즈마화한다.
이러한 에칭 조건에 의하면, 산질화 실리콘으로 이루어지는 절연성 사이드월(136a)의 에칭 속도가 산화 실리콘으로 이루어지는 제 3 절연막(141)의 에칭 속도보다 느려진다. 따라서, 설령 제 2 홀(141a)이 위치 어긋나서 그 일부가 1층째 금속 배선(133)으로부터 벗어나도, 절연성 사이드월(136a)이 에칭 스톱퍼로 되기 때문에, 제 2 홀(141a)의 저부에 홈은 형성되지 않는다.
따라서, 제 2 홀(141a)을 형성할 때, 알루미나로 이루어지는 제 1, 제 2 커패시터 보호 절연막(134, 142)으로부터 발생한 반응성이 약한 에칭 생성물이 제 2 홀(141a)에 고이기 어려워진다. 마찬가지로, 이 에칭 후에 제 2 홀(141a) 내를 세정수로 세정해도, 물이 제 2 홀(141a)에 잔류하기 어려워진다.
이 후에, 레지스트 패턴(145)은 제거된다.
다음으로, 도 32의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 대하여 설명한다.
먼저, 제 2 홀(141a)의 내면과 제 2 캡 절연막(143)의 상면에, 글루막으로서 스퍼터법으로 질화 티탄막을 형성한다. 그리고, 이 글루막 위에 CVD법으로 텅스텐막을 형성하고, 이 텅스텐막으로 제 2 홀(141a)을 완전히 매립한다. 또한, 제 2 캡 절연막(143) 위의 여분의 글루막과 텅스텐막을 CMP법에 의해 연마하여 제거하고, 이들 막을 제 2 홀(141a) 내에만 제 2 도전성 플러그(150)로서 남긴다.
이 제 2 도전성 플러그(150)는 제 2 소스/드레인 영역(107b) 위의 1층째 금속 배선(133)과 전기적으로 접속되어, 비트선의 일부를 구성한다.
여기서, 기술한 바와 같이, 제 2 홀(41a)과 1층째 금속 배선(133)이 위치 어긋나 있어도, 1층째 금속 배선(133)으로부터 벗어난 부분의 제 2 홀(141a)에는 알루미나를 포함하는 에칭 생성물 등의 이물이 고이기 쉬운 홈이 형성되어 있지 않다. 따라서, 상기한 텅스텐막을 형성할 때, 가열된 이물로부터 발생하는 탈가스가 저감되므로, 그 탈가스에 기인하여 제 2 도전성 플러그(150)가 미형성되는 불량을 회피할 수 있다.
이어서, 도 32의 (b)에 나타낸 바와 같이, 제 2 캡 절연막(143)과 제 2 도전성 플러그(150) 각각의 위에 다층 금속막을 형성한 후, 이 다층 금속막을 패터닝하여 2층째 금속 배선(151)으로 한다.
이상으로부터, 본 실시예에 따른 반도체 장치의 기본 구조가 완성된 것이 된다.
상기한 본 실시예에 의하면, 도 31의 (b)를 참조하여 설명한 바와 같이, 1층재 금속 배선(133) 옆에 절연성 사이드월(136a)을 형성하고, 이 절연성 사이드월(136a)의 에칭 속도가 제 3 절연막(141)의 에칭 속도보다 느려지는 에칭 조건에서 제 2 홀(141a)을 형성하였다.
이에 의하면, 제 1 실시예와 마찬가지로, 제 2 홀(141a)이 위치 어긋나서 그 일부가 절연성 사이드월(136a)에 중첩되어도, 위치 어긋난 부분의 제 2 홀(141a) 아래에 가느다란 홈이 형성되지 않는다. 이에 의해, 제거가 곤란한 알루미나를 포함하는 에칭 생성물이나 세정수 등의 이물이 그 홈에 들어가지 않는다. 그 결과, 제 2 홀(141a) 내에 제 2 도전성 플러그(150)(도 32의 (a) 참조)를 형성할 때, 가열된 이물에 기인하는 탈가스가 거의 발생하지 않으므로, 탈가스에 의해 제 2 도전성 플러그(150)가 미형성되거나, 제 2 도전성 플러그(150)와 1층째 금속 배선(133)의 콘택트 저항이 저하되는 등의 불량을 초래하는 경우가 없어, 신뢰성이 높은 FeRAM을 제공하는 것이 가능해진다.

Claims (20)

  1. 반도체 기판 위에 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막 위에 하부 전극, 강유전체 재료로 구성되는 커패시터 유전체막, 및 상부 전극을 갖는 커패시터를 형성하는 공정과,
    상기 커패시터를 덮는 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막 위에 금속 배선을 형성하는 공정과,
    상기 금속 배선과 상기 제 2 절연막을 덮는 제 1 커패시터 보호 절연막을 형성하는 공정과,
    상기 금속 배선 옆의 상기 제 1 커패시터 보호 절연막 위에 절연성 사이드월을 형성하는 공정과,
    상기 절연성 사이드월 위에 제 3 절연막을 형성하고, 상기 제 3 절연막으로 상기 금속 배선을 덮는 공정과,
    상기 절연성 사이드월의 에칭 속도가 상기 제 3 절연막의 에칭 속도보다 느려지는 에칭 조건에서 상기 제 3 절연막을 선택적으로 에칭하고, 상기 금속 배선 위의 상기 제 3 절연막에 홀을 형성하는 공정과,
    상기 홀 내에 상기 금속 배선에 접속된 도전성 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 절연성 사이드월로서 질화 실리콘 또는 산질화 실리콘으로 이루어지는 사이드월을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 절연성 사이드월을 형성하는 공정은 상기 제 1 커패시터 보호 절연막 위에 사이드월용 절연막을 형성하는 공정과, 상기 사이드월용 절연막을 에치백하여 상기 금속 배선 옆에 상기 절연성 사이드월로서 남기는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 사이드월용 절연막을 형성하는 공정에서, 스퍼터법에 의해 상기 사이드월용 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 사이드월용 절연막을 에치백하는 공정에서, 상기 금속 배선 상면의 상기 제 1 커패시터 보호 절연막을 에칭하여 제거하여, 상기 금속 배선의 상기 상면을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 커패시터 보호 절연막을 형성하는 공정에서, 상기 제 1 커패시터 보호 절연막으로서 알루미나막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 알루미나막의 두께를 20㎚ 이상 100㎚ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 커패시터 보호 절연막을 형성하는 공정에서, 상기 제 1 커패시터 보호 절연막으로서 스퍼터법에 의해 산화 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 홀을 형성하는 공정 후에, 상기 홀의 내면을 세정하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 도전성 플러그를 형성하는 공정에서, 텅스텐을 포함하는 플러그를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 도전성 플러그를 형성하는 공정은 상기 홀의 내면에 글루막을 형성하는 공정과, 상기 홀을 매립하는 두께의 텅스텐막을 상기 글루막에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 금속 배선으로서 알루미늄막을 포함하는 금속 적층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 금속 적층막의 최상층 막으로서, 질화 티탄막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제 3 절연막 위에 제 2 커패시터 보호 절연막을 형성하는 공정을 갖고, 상기 홀을 형성하는 공정에서 상기 제 2 커패시터 보호 절연막을 관통하여 상기 홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 2 커패시터 보호 절연막을 형성하는 공정에서, 상기 제 2 커패시터 보호 절연막으로서 알루미나막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체 기판과,
    상기 반도체 기판 위에 형성된 제 1 절연막과,
    상기 제 1 절연막 위에 형성되고, 하부 전극, 강유전체 재료로 구성되는 커패시터 유전체막, 및 상부 전극으로 구성되는 커패시터와,
    상기 커패시터 위에 형성된 제 2 절연막과,
    상기 제 2 절연막 위에 형성된 금속 배선과,
    적어도 상기 금속 배선의 측면에 형성된 제 1 커패시터 보호 절연막과,
    상기 금속 배선 옆의 상기 제 1 커패시터 보호 절연막 위에 형성된 절연성 사이드월과,
    상기 금속 배선과 상기 절연성 사이드월 각각의 위에 형성되고, 상기 금속 배선 위에 홀을 갖는 제 3 절연막과,
    상기 홀 내에 형성되고, 상기 금속 배선과 접속된 도전성 플러그를 갖는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 절연성 사이드월은 질화 실리콘 또는 산질화 실리콘으로 구성되고,
    상기 제 3 절연막은 산화 실리콘으로 구성되는 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 1 커패시터 보호 절연막이 상기 제 2 절연막과 상기 금속 배선 각각의 상면에도 형성된 것을 특징으로 하는 반도체 장치.
  19. 제 16 항에 있어서,
    상기 제 1 커패시터 보호 절연막은 알루미나막으로 구성되는 것을 특징으로 하는 반도체 장치.
  20. 제 16 항에 있어서,
    상기 제 3 절연막 위에 제 2 커패시터 보호 절연막이 형성된 것을 특징으로 하는 반도체 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123563B2 (en) * 2014-01-17 2015-09-01 Taiwan Semiconductor Manufacturing Company Limited Method of forming contact structure of gate structure
KR20150092581A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 배선 구조물 및 그 형성 방법
CN104835728B (zh) * 2014-02-12 2017-12-12 北大方正集团有限公司 在多晶硅上形成金属硅化物的方法和半导体器件
US9793106B2 (en) * 2014-11-06 2017-10-17 Texas Instruments Incorporated Reliability improvement of polymer-based capacitors by moisture barrier
JP6492681B2 (ja) * 2015-01-20 2019-04-03 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR102341726B1 (ko) 2015-02-06 2021-12-23 삼성전자주식회사 반도체 소자
US10403572B2 (en) * 2016-11-02 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the same
US11476261B2 (en) * 2019-02-27 2022-10-18 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
US11552103B2 (en) * 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250589A (ja) 1995-03-14 1996-09-27 Sony Corp 半導体装置の製造方法
JPH08293549A (ja) 1995-04-25 1996-11-05 Sony Corp 多層配線コンタクト構造およびその形成方法
JP3381117B2 (ja) 1995-05-29 2003-02-24 ソニー株式会社 半導体装置の製造方法
JPH08330422A (ja) 1995-05-31 1996-12-13 Nec Corp 半導体装置およびその製造方法
JP3402022B2 (ja) * 1995-11-07 2003-04-28 三菱電機株式会社 半導体装置の製造方法
JPH10209277A (ja) 1997-01-21 1998-08-07 Sony Corp 半導体装置及びその製造方法
JPH118299A (ja) 1997-04-22 1999-01-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4114215B2 (ja) * 1997-04-25 2008-07-09 沖電気工業株式会社 コンタクトホールの形成方法
JPH11186382A (ja) 1997-12-19 1999-07-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6727170B2 (en) * 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
JPH11274297A (ja) 1998-03-24 1999-10-08 Sharp Corp 多層配線層の形成方法及び多層配線層
JP4006929B2 (ja) 2000-07-10 2007-11-14 富士通株式会社 半導体装置の製造方法
JP2002343857A (ja) 2001-05-11 2002-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2003060164A (ja) 2001-08-09 2003-02-28 Sharp Corp 半導体メモリ装置およびその製造方法
JP2003197878A (ja) * 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
JP2003273325A (ja) * 2002-03-15 2003-09-26 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003273217A (ja) * 2002-03-19 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2004235287A (ja) * 2003-01-29 2004-08-19 Fujitsu Ltd 半導体装置及びその製造方法

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