以下に本発明の実施形態を図面に基づいて説明する。
(第1の実施の形態)
図1〜図13は本発明の第1実施形態の半導体装置の製造方法を工程順に示す断面図である。図14は、図13の平面図である。まず、図1に示す断面構造を形成するまでの工程を説明する。
図1に示すように、p型シリコン(半導体)基板1表面の一部に、LOCOS(Local Oxidation of Silicon)を素子分離絶縁膜2として形成する。素子分離絶縁膜2としてはLOCOSの他の素子分離構造、例えばSTI(Shallow Trench Isolation)を採用してもよい。
素子分離絶縁膜2を形成した後に、シリコン基板1のメモリセル領域A、周辺回路領域Bにおける所定の活性領域にp型不純物及びn型不純物を選択的に導入して、pウェル3及びnウェル4を形成する。なお、図1には示していないが、周辺回路領域BではCMOSを形成するためにpウェルも形成される。
その後、シリコン基板1の活性領域表面を熱酸化して、ゲート絶縁膜5としてシリコン酸化膜を形成する。
次に、シリコン基板1の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極6a,6b,6c及び配線7を形成する。なお、アモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
メモリセル領域Aでは、1つのpウェル3上には2つのゲート電極6a,6bがほぼ平行に配置され、それらのゲート電極6a、6bはワード線WLの一部を構成する。
次に、メモリセル領域Aのpウェル3において、ゲート電極6a,6bの両側にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース・ドレインとなるn型不純物拡散領域8a,8bを形成する。これと同時に、周辺回路領域Bのpウェル(不図示)にもn型不純物拡散領域を形成してもよい。続いて、周辺回路領域Bのnウェル4において、ゲート電極6cの両側にp型不純物をイオン注入して、pチャネルMOSトランジスタのソース・ドレインとなるp型不純物拡散領域9を形成する。n型不純物とp型不純物の打ち分けは、レジストパターンを使用して行われる。
その後に、シリコン基板1の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極6a,6b,6c及び配線7の両側部分にのみサイドウォール10として残す。その絶縁膜として、例えばCVD法により酸化シリコン(SiO2)を形成する。
次に、プラズマCVD法によりシリコン基板1の全面に、カバー膜として酸窒化シリコン(SiON)膜を約200nmの厚さに形成する。その後、TEOSガスを用いるプラズマCVD法により、カバー膜の上に酸化シリコン(SiO2)を約1.0μmの厚さに成長させる。これらSiON膜及びSiO2膜により第1の層間絶縁膜(第1絶縁膜)11が構成される。なお、TEOSを用いてプラズマCVD法により形成されるSiO2膜を、以下にTEOS膜ともいう。
続いて、第1の層間絶縁膜11の緻密化処理として、常圧の窒素雰囲気中で第1の層間絶縁膜11を700℃の温度で30分間熱処理する。その後に、第1の層間絶縁膜11を化学的機械研磨(Chemical Mechanical Polishing:以下、CMPという)法により研磨して第1の層間絶縁膜11上面を平坦化する。
次に、フォトリソグラフィー法により、メモリセル領域Aのゲート電極6a,6b両側のn型不純物拡散領域8a,8bと周辺回路領域Bのp型不純物拡散層9にそれぞれ到達する深さのコンタクトホール11a〜11dと、周辺回路領域Bの配線7に到達する深さのビアホール11eをそれぞれ第1の層間絶縁膜11に形成する。その後、第1の層間絶縁膜11上面とホール11a〜11f内面に膜厚20nmのTi(チタン)薄膜と膜厚50nmのTiN (窒化チタン)薄膜をスパッタ法により順に形成する。さらに、CVD法によりタングステン(W)をTiN 薄膜上に成長する。この結果、コンタクトホール11a〜11d、ビアホール11e内にタングステン膜が埋め込まれる。
その後、第1の層間絶縁膜11上面が露出するまでタングステン膜、TiN薄膜及びTi薄膜をCMP法により研磨する。この研磨後にホール11a〜17e内に残存するタングステン膜等は、後述の配線を不純物拡散領域8a,8b,9と配線14に電気的接続するための導電性プラグ13a〜13eとして使用される。
メモリセル領域Aの1つのpウェル3において、2つのゲート電極6a,6bに挟まれるn型不純物拡散領域8a上の第1の導電性プラグ13aは後述するビット線に接続され、さらに、第1の導電性プラグの両側の第2の導電性プラグ13bは後述するキャパシタに接続される。
次に、導電性プラグ13a〜13eの酸化を防止するために、プラズマCVD法により、第1の層間絶縁膜17上と導電性プラグ13a〜13e上にSiON膜14を100nmの厚さに形成し、さらに、成膜ガスにTEOSを用いてSiO2膜15を150nmの厚さに形成する。その後、SiON膜14、SiO2膜15は脱ガスのために650〜700℃の温度で加熱される。
次に、図2に示す構造を形成するまでの工程を説明する。
まず、DCスパッタ法によりSiO2膜15上に、Ti層とPt層をそれぞれ20nmと175nmの厚さに順に堆積させて二層構造の第1の導電膜16を形成する。
続いて、RFスパッタ法により、第1の導電膜16の上に強誘電体材料であるチタン酸ジルコン酸鉛(PZT;Pb(Zr1-XTiX)O3)を100〜300nm、例えば200nmの厚さに形成してPZT膜17を形成する。
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、MOD(Metal Organi Deposition)法、MOCVD法がある。また、強誘電体材料としてはPZTの他に、ジルコン酸チタン酸ランタン鉛(PLZT)、SrBi2(TaXNb1-X)2O9(但し、0<x<1)、Bi4Ti2O12などがある。更に、DRAMを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3(BST)、チタン酸ストロンチウム(STO)等の高誘電体材料を使用すればよい。
そして、PZT膜17の結晶化処理として、酸素雰囲気中で温度750℃、60秒間の条件でRTA(Rapid Thermal Annealing)を行う。
さらに、PZT膜17の上に第2の導電膜18としてIrOX膜をDCスパッタ法により約200nmの厚さに形成する。
次に、図3の構造を形成するまでの工程について説明する。
まず、第2の導電膜18をパターニングして上部電極18aを形成した後に、強誘電体であるPZT膜17のダメージ除去のために、例えば酸素雰囲気中で650℃、60分の条件でPZT膜17を回復アニールする。
さらに、PZT膜17をパターニングして少なくとも上部電極18aの下にキャパシタの誘電体膜17aとして残した後に、酸素雰囲気中で例えば350℃、60分の条件で誘電体膜17aをアニールする。
続いて、図4に示すように、上部電極18a、誘電体膜17a及び第1の導電膜16の上にスパッタにより酸化アルミニウム(Al2O3)よりなる第1のキャパシタ保護絶縁膜19を50nmの厚さに形成する。その後に、スパッタにより受けた誘電体膜17aのダメージを緩和するために、例えば酸素雰囲気中で550℃、60分の条件で誘電体膜17aをアニールする。
その後に、図5に示すように、第1の導電膜16をパターニングして下部電極16aを形成する。第1のキャパシタ保護絶縁膜19は第1の導電膜16とともにパターニングされる。
これにより、上部電極18a、誘電体膜17a及び下部電極16aにより強誘電体キャパシタ20が構成される。続いて、酸素雰囲気中で650℃、30分の条件で強誘電体キャパシタ20をアニールする。
次に、図6に示す構造を形成するまでの工程を説明する。
まず、強誘電体キャパシタ20及びSiO2膜15の全面に第2の層間絶縁膜21を形成する。第2の層間絶縁膜21は、最初に、TEOSを用いて形成された厚さ約480nmの絶縁膜と、その上に形成された厚さ約90nmのSOG膜の二層構造に形成される。その後に、第2の層間絶縁膜21を約300nmの厚さ分程度にエッチングバックして約270nmの厚さにされる。
その後に、350℃の温度でN2Oガスを用いて第2の層間絶縁膜21及びその下の各種の膜に対してプラズマアニールを行う。このプラズマアニールは、プラズマ発生装置のチャンバー内にシリコン基板1を載置し、そのチャンバー内にN2Oガスを700sccm、N2ガスを200sccmの流量でそれぞれ導入し、450℃以下の基板温度で1分以上の時間で第2の層間絶縁膜21及びその下の各種の膜をプラズマに曝す。これにより、第2の層間絶縁膜21の表面から深くまで窒素が入り込んで、水分の侵入が防止される。以降、この処理をN2Oプラズマ処理と呼ぶ。この実施形態では、加熱温度と加熱時間として、例えば350℃、2分が選択される。
次に、図7に示す構造を形成するまでの工程を説明する。
まず、フォトリソグラフィ法により第2の層間絶縁膜21のうち強誘電体キャパシタ20の上部電極16aの上に第1のコンタクトホール21aを形成する。同時に、図に対して垂直方向に配置される下部電極16aのコンタクト領域の上にもコンタクトホール(不図示)を形成する。その後、誘電体膜17aに対して回復アニールを実施する。具体的には、酸素雰囲気中で550℃の温度で60分間加熱する。
次に、第2の層間絶縁膜21、SiO2膜15、SiON膜14をフォトリソグラフィー法によりパターニングして、メモリセル領域Aのpウェル3の両端寄りの第2の導電性プラグ13bの上にそれぞれ第2のコンタクトホール21bを形成して第2の導電性プラグ13bを露出させる。そして、第2の層間絶縁膜21上とコンタクトホール21a,21b内に、膜厚125nmのTiN膜をスパッタ法により形成する。続いて、そのTiN膜をフォトリソグラフィー法でパターニングすることにより、メモリセル領域Aにおいてコンタクトホール21a,21bを通して第2の導電性プラグ18bと強誘電体キャパシタ20の上部電極18aとを電気的接続するための局所配線22aを形成する。その後に、第2の層間絶縁膜21に対して窒素(N2)雰囲気中で350℃、30分の条件で加熱する。
さらに、局所配線22a及び第2の層間絶縁膜21の上にスパッタ法により酸化アルミニウムよりなる第2のキャパシタ保護絶縁膜23を20nmの厚さに形成する。
続いて、局所配線22aと第2の層間絶縁膜21の上に、TEOSガスを使用してプラズマCVD法により酸化シリコン膜を約300nmの厚さに形成し、この酸化シリコン膜を第3の層間絶縁膜24とする。その後に、N2Oプラズマ処理によって第3の層間絶縁膜24の改質を行う。このN2Oプラズマ処理の条件は、第2の層間絶縁膜21に対するN2Oプラズマ処理の条件と同じにする。
次に、図8に示す構造を形成するまでの工程を説明する。
まず、メモリセル領域Aにおける第3の層間絶縁膜24からその下方のSiON膜14までをフォトリソグラフィー法によりパターニングすることにより、pウェル3の中央位置の第1の導電性プラグ13aの上にコンタクトホール24aを形成する。それと同時に、周辺回路領域Bの各導電性プラグ13c〜13e上にもコンタクトホール24c〜24eを形成する。
さらに、第3の層間絶縁膜24の上とコンタクトホール24c〜24eの中に厚さ20nmのTi膜、厚さ50nmのTiN膜、厚さ600nmのAl-Cu膜、厚さ5nmのTi膜及び厚さ150nmのTiN膜の5層を順次積層し、これらの金属膜をパターニングすることにより、メモリセル領域Aでビット線25aを形成するとともに、周辺回路領域Bでは配線25b,25c,25dを形成する。なお、Al-Cu膜は、例えばCuを0.5%含有している。ビット線25a、配線25b,25c,25dは一層目のアルミニウム配線である。
次に、TEOSガスを用いたプラズマCVD法により、約2.3μmの厚さのSiO2からなる第4の層間絶縁膜(第2絶縁膜)26を第3の層間絶縁膜24、ビット線25a及び配線25b〜25d上に形成する。
その後、第4の層間絶縁膜26を平坦化するために、その上面をCMP法により研磨する工程を採用する。その研磨量は約1.2μmである。その後に、N2Oプラズマ処理によって第4の層間絶縁膜26の改質を行う。このN2Oプラズマ処理の条件は、第2の層間絶縁膜21に対するN2Oプラズマ処理の条件と同じにする。
次に、図9に示すように、TEOSを用いてプラズマCVD法により再堆積層間絶縁膜27を層間絶縁膜33の上に約300nmの厚さに形成する。続いて、N2Oプラズマ処理によって再堆積層間絶縁膜27の改質を行う。このN2Oプラズマ処理の条件は、第2の層間絶縁膜21に対するN2Oプラズマ処理の条件と同じにする。
次に、図10に示す構造を形成するまでの工程を説明する。
まず、再堆積層間絶縁膜27及び第4の層間絶縁膜26をフォトリソグラフィ法によりパターニングして、一層目のアルミニウム配線、例えば周辺回路領域Bの配線25cに到達するビアホール26aを形成する。
続いて、ビアホール26aの内面と再堆積層間絶縁膜27の上面に、厚さ20nmのTi膜と厚さ50nmのTiN膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ29aとする。その後、WF6(六フッ化タングステン)ガスとSiH4(シラン)ガス及びH2(水素)を用いて370℃の成長温度でグルーレイヤー29aの上にタングステン膜29bを形成する。
続いて、エッチバックによりタングステン膜29bを除去して、ビアホール26a内にのみ残存させる。このとき、グルーレイヤー29aは除去しない。ここで、ビアホール26a内に残ったタングステン膜29bを導電性プラグ28cとして使用する。
その後に、厚さ600nmのAl-Cu膜29cと厚さ150nmのTiN 膜29dをグルーレイヤー29a及び導電性プラグ28c上に形成する。ここで、Al-Cu膜29cは、Cuを3%含んでいる。
次に、グルーレイヤー29a、Al-Cu膜29c及びTiN膜29dからなる多層金属膜をパターニングすることにより、メモリセル領域Aにおける複数の強誘電体キャパシタ20を上方で覆う金属パターン31と、周辺回路領域Bに金属配線30を形成する。その後に、350℃に保ったサセプター上にシリコン基板1を固定し、2Torrの酸素雰囲気中で30分間アニールを行った後に、酸素をカットした減圧下、例えば1mTorr以下の雰囲気中で350℃のアニールを90分間行った。
金属パターン31は、強誘電体キャパシタ20を十分に覆うように配置されておおり、その占有面積はメモリセル領域Aの広さによって変化する。ここで、セル効率を、メモリセル領域の面積S1をチップ面積S2で割った値の百分率(S1/S2×100%)と定義すると、例えば、セル効率が30%ならば、金属パターン31の面積はチップ面積の30%以上とする。
これによれば、常にメモリセル領域Aの全体を覆うように金属パターン31が配置されるため、金属パターン31の面積のチップ面積に対する割合は、セル効率よりも高い数値となる。このことは、後述の第2実施形態でも同様である。金属パターン31と金属配線30を構成するTi膜、TiN膜、Al-Cu膜及びTiN膜の多層金属膜ストレスは、多層金属膜の形成直後では1×108dyne/cm2の弱い引張応力(tensile stress)を及ぼすが、真空中でアニールを加えると、6×109dyne/cm2〜1×109dyne/cm2に変化し、成膜直後よりも引張方向に強いストレスとなる。そのストレスの変化が下方の強誘電体キャパシタ20に好ましい応力を与えるので、強誘電体キャパシタ20の強誘電体特性が向上する。
グルーレイヤー29aを構成するTiN膜とTiN膜29dは成膜当初では圧縮応力を有し、Al-Cu膜29cは引張応力を有し、全体の多層金属膜としては僅かに引張応力となっている。
なお、多層金属膜の比抵抗は、アニールにより5〜10%上昇する。
上記した例では、多層金属膜をパターニングして金属パターン31と金属配線30を形成した後に、多層金属膜をアニールした。しかし、多層金属膜の成膜直後に多層金属膜を上記した条件でアニールし、その後に、多層金属膜のパターニングして金属パターン31及び金属配線30を形成しても、金属パターン31と金属配線30には最終的に同じストレス効果が生じる。つまり、金属パターン31と金属配線30を構成する金属膜のストレスを阻害しなような処理がなされなければ、どの段階で多層金属膜をアニールしても同じ効果が期待できる。例えば、次の工程で形成される第1のカバー膜(第3絶縁膜)32の形成後であってもよい。
金属パターン31の電位は、固定電位であるか、あるいは電気的に孤立した浮遊電位となる。
次に、図11に示すように、TEOSガスを用いるプラズマCVD法により、厚さ100nmの酸化シリコンよりなる第1のカバー膜32を金属パターン31と金属配線30と再堆積層間絶縁膜27の上に形成する。その後に、第1のカバー膜32をN2Oプラズマ処理する。そのN2Oプラズマ処理の条件は、第2の層間絶縁膜21に対するN2Oプラズマ処理の条件と同じにする。
次に、図12に示すように、CVD法により厚さ350nmの窒化シリコンからなる第2のカバー膜33を第1のカバー膜32上に形成する。続いて、シリコン基板1のチップ領域(半導体装置チップ領域)の最外周に近い領域で、第1及び第2のカバー膜32,33をフォトリソグラフィー法によりパターニングして図しない二層目のアルミニウム配線に接続されるホール(不図示)を形成する。
この後に、図13に示すように、パッケージ時のクラック対策のためにポリイミド樹脂34を第2のカバー膜33の上に塗り、さらにポリイミド樹脂34にボンディング用の開口(不図示)を形成する、その後に、250℃の温度でポリイミド樹脂34をキュアーする。これにより、FeRAMが完成する。
なお、図13に示した半導体装置の平面構造は図14のようになる。ただし、図14において、素子分離絶縁膜2以外の絶縁膜は省略されている。
上記した実施形態において、強誘電体キャパシタ20の上方に形成された再堆積層間絶縁膜27の上であってメモリセル領域Aの全体を覆う領域に引張応力の金属パターン31を形成している。これにより、圧縮応力をもつ層間絶縁膜27,26,24及びカバー膜32,33により強誘電体キャパシタ20に加わる力は、金属パターン31により緩和される。しかも、金属パターン31は、絶縁膜とは異なって水分が出ることはないので、強誘電体キャパシタ20を劣化させることはない。
ところで、金属パターン31を構成する多層金属膜29a,29c,29dを酸素雰囲気中でアニールする工程を経て形成されたFeRAMの歩留まりと、そのようなアニール工程を経ないで形成されたFeRAMの歩留まりについて調査したところ、図15に示すような結果が得られた。
図15において、PT1は、FeRAMの形成初期の強誘電体キャパシタの特性を測定することによって調査した初期生産量に対する歩留まりを示し、PT2は、FeRAMを200℃で4時間加熱して強誘電体キャパシタのリテンション及びインプリントの特性を測定することによる初期生産量に対する歩留まりを示している。
また、図15において、「O2anneal」は、金属パターン31を構成する多層金属膜を酸素雰囲気中で加熱する工程を経て形成されたFeRAMを示し、また、「SiO2有り+O2anneal」は、多層金属パターン31の上に第1のカバー膜32として厚さ80nmのSiO2膜を形成した後に金属パターン31をアニールする工程を経て形成されたFeRAMを示し、さらに、「アニールなし」は、金属パターン31を構成する多層金属膜をアニールする工程を経ないで形成されたFeRAMを示している。
図15によれば、金属パターン31を構成する多層金属膜をアニールする工程を経て形成されたFeRAMについて、PT1とPT2については違いはなく、FeRAMの製造直後で良好な製品は200℃で4時間加熱の後にもそのままメモリセル特性が維持できていた。
これに対して、多層金属膜をアニールする工程を経ないで形成されたFeRAMについては、PT1の歩留まりよりもPT2の歩留まりが低下し、200℃、4時間の加熱によってFeRAMが劣化することがわかった。
次に、図15に用いた3種類のFeRAMの完成直後の強誘電体キャパシタについて、スイッチングチャージQswと、蓄積電荷飽和電圧V90を調べたところ、図16に示すような結果が得られた。なお、蓄積電荷飽和電圧V90は、蓄積電荷が飽和値の90%となる電圧値である。
図16によれば、金属パターン31を構成する金属膜をアニールすることにより強誘電体キャパシタ特性が改善されることがわかる。
次に、金属膜のアニールによるストレスの変動について調査した。調査試料として、シリコン基板を覆っている厚さ100nmのSiO2膜の上に、金属膜として厚さ500nmのAl-Cu膜と厚さ100nmのTiN膜を形成し、その後に金属膜をアニールしてストレスの変動を調べたところ、図17に示すような結果が得られた。なお、アニール条件は、2.2Torrの雰囲気内で350℃の温度とし、アニール時間を30分、60分、120分とし、アニール雰囲気に導入するガスを酸素ガス、窒素ガスのいずれかとした。
図17において、横軸はアニールされる場合の条件を示している。また、図17において◆はアニールされない状態を示していて横軸で示した条件でアニールされていない。
図17によれば、酸素又は窒素が導入される減圧雰囲気において金属膜をアニールすると、アルミニウム膜を含む金属膜はアニール時間が長いほど引張応力が大きくなることがわかった。即ち、引張応力は、時間により制御できることになり、層間絶縁膜の圧縮応力の大きさに対する最適値を選択できる。
ところで、上記した実施形態では、再堆積層間絶縁膜27の上でメモリセル領域Aの全体を覆う金属パターンを、Al-Cu膜を含む多層金属膜から構成しているが、多層金属膜でなくてもよい。即ち、金属パターン31を構成する金属膜として、アルミニウム、銅、タングステン、チタン、タンタルのいずれかの膜、またはそれらのいずれかの元素との合金又は混合物の膜であってもよい。アルミニウム膜を形成する場合にはその厚さを250nm以上にすることが好ましい。タングステンから金属パターン31を形成する例として、例えば膜29bを導電性プラグ28cを形成するタングステン膜29bをメモリセル領域Aの再堆積層間絶縁膜27の上に選択的に残してこれを金属パターン31としてもよい。銅膜は、成膜初期の状態では−5×1010dyne/cm2の圧縮応力を有するが、不活性ガス雰囲気中で例えば370℃の温度でアニールすると、5×1010dyne/cm2の引張応力に変化する。
なお、金属パターン31を構成する金属膜のアニールは、酸素雰囲気、酸素含有雰囲気、不活性ガス雰囲気、不活性ガス含有雰囲気のいずれの中で行ってもよい。
また、そのアニールにおいて金属膜をその融点以上に加熱してしまうと金属膜が溶融し、金属膜が所望のストレスを生じなくなるので、アニール温度は金属膜の融点以下にする必要がある。
(第2の実施の形態)
本発明は、ダマシンプロセスにも適用し得る。以下、それについて説明する。図18〜図32は、本発明の第2実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この例では、スタック型のFeRAMについて説明するが、本実施形態はこれに限定されず、プレーナー型のFeRAMにも適用し得る。
まず、図18(a)に示す断面構造を形成するまでの工程を説明する。
図18(a)に示すように、n型のシリコン(半導体)基板51のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んでSTI用の素子分離絶縁膜52を形成する。なお、LOCOS法により形成した絶縁膜を素子分離絶縁膜52として採用してもよい。
続いて、シリコン基板51の所定のトランジスタ形成領域にp型不純物を選択的に導入してpウエル53を形成し、さらに、シリコン基板51のpウエル53の表面を熱酸化して、ゲート絶縁膜54となるシリコン酸化膜を形成する。
次に、シリコン基板51の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート絶縁膜54の上にゲート電極56a、56bとして残す。なお、それらのゲート電極56a、56bはワード線(WL)の一部を構成する。
次に、ゲート電極56a、56bの両側のpウエル53にn型不純物、例えばリンをイオン注入してソース/ドレインとなる第1〜第3のn型不純物拡散領域55a〜55cを形成する。さらに、CVD法により絶縁膜、例えば酸化シリコン(SiO2)膜をシリコン基板51の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極56a、56bの両側部分に絶縁性のサイドウォール57として残す。
続いて、ゲート電極56a、56bとサイドウォール57とをマスクに使用して、第1〜第3のn型不純物拡散領域55a〜55cに再びn型不純物をイオン注入する。これにより、第1〜第3のn型不純物拡散領域55a〜55cのそれぞれに高濃度不純物領域が形成され、該第1〜第3のn型不純物拡散領域55a〜55cはLDD(Lightly Doped Drain)構造となる。
上記の拡散領域のうち、第1、第3のn型不純物拡散領域55a、55cは後述するキャパシタの下部電極に電気的に接続され、第2のn型不純物拡散領域55bは後述するビット線に電気的に接続される。
以上の工程により、pウエル53上にはゲート電極56a、56bとn型不純物拡散領域55a〜55cを有する2つのn型のMOSトランジスタT1、T2が1つのn型不純物拡散領域55bを共通にして形成されたことになる。
次いで、MOSトランジスタT1、T2を覆うカバー絶縁膜58として約200nmの厚さの酸窒化シリコン(SiON)膜をプラズマCVD法によりシリコン基板51の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、下地絶縁膜59として厚さが1.0μm程度の酸化シリコン(SiO2)をカバー絶縁膜58の上に形成する。
続いて、下地絶縁膜59の上面を化学機械研磨(CMP)法により平坦化する。その後、N2雰囲気中、約650℃で下地絶縁膜59を約30分間アニールすることにより、下地絶縁膜59の緻密化と脱水処理とを行う。
次に、図18(b)に示す構造を得るまでの工程について説明する。
まず、フォトリソグラフィー法によりカバー絶縁膜58と下地絶縁膜59とをパターニングして、第1〜第3のn型不純物拡散領域55a〜55cに至る深さのコンタクトホール59a〜59cを形成する。
次いで、下地絶縁膜59の上面とコンタクトホール59a〜59cの内面にグルー膜60として厚さ約20nmのチタン(Ti)と厚さ約50nmの窒化チタン(TiN)とをスパッタ法によりこの順に形成する。更に、六フッ化タングステン(WF6)を用いるCVD法によりタングステン(W)膜61をグルー膜60上に成長させて各コンタクトホール59a〜59c内を完全に埋め込む。
次いで、図18(c)に示すように、下地絶縁膜59を研磨ストッパー膜として使用しながら、タングステン膜61とグルー膜60とをCMP法により選択的に研磨して下地絶縁膜59の上面上から除去する。これにより、タングステン膜61とグルー膜60とがコンタクトホール59a〜59c内に第1導電性プラグ62a、62c、及び第2導電性プラグ62bとして残されることになる。
次に、図19(a)に示す断面構造を得るまでの工程について説明する。
まず、全面にIr膜をスパッタ法により厚さ200〜400nm程度、例えば250nmに形成する。その後、そのIr膜上にスパッタ法によりTiN膜63aを厚さ200〜400nm程度、例えば200nmに全面に形成し、更にその上にTEOSを使用するプラズマCVD法によりSiO2膜63bを厚さ800〜900nm程度、例えば800nmに全面に形成する。そして、このSiO2膜63b上に不図示のレジストパターンを形成し、そのレジストパターンをエッチングマスクにしてSiO2膜63bとTiN膜63aとをパターニングし、それらをハードマスク63とする。
その後、シリコン基板51をエッチングチャンバ(不図示)内の下部電極上に載置し、その下部電極に周波数600kHzのバイアス用の高周波電力を700W印加することにより、シリコン基板51にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数13.56MHzの高周波電力をアンテナパワーとして800W印加し、チャンバ内にHBr、O2、及びC4F8をそれぞれ10sccm、40sccm、5sccmの流量で導入して、チャンバ内の圧力を0.4Paに保持すると共に、基板温度を400℃にする。これにより、チャンバ内はIrに対するエッチング雰囲気となる。なお、エッチング雰囲気中に上記のようにC4F8を添加するのは、エッチングプロセスを安定させるためである。
上記のエッチング雰囲気に対し、ハードマスク63はエッチング耐性を有するので、ハードマスク63がエッチングマスクとして機能し、その下のIr膜が選択的にエッチングされてパターニングされる。その結果、Ir膜よりなる導電性酸素バリア膜64a、64cが第1導電性プラグ62a、62c上に選択的に残されることになる。
その導電性酸素バリア膜64a、64cは、酸素透過防止能力に優れているIr膜よりなるので、その下の第1導電性プラグ62a、62cが後で行われる種々の熱工程において酸化されてコンタクト不良を起こすのを防止することができる。
次に、図19(b)に示す断面構造を得るまでの工程について説明する。
まず、酸化防止絶縁膜65aとしてSiON膜をプラズマCVD法により厚さ約100nm程度に全面に形成する。その後、TEOSを使用するプラズマCVD法により、酸化防止絶縁膜65a上に絶縁性密着膜65bとしてSiO2膜を厚さ約400nm程度に形成する。
続いて、この絶縁性密着膜65bの上面上からCMP法により研磨を行い、TiN膜63aの表面上において研磨をストップさせる。これにより、図19(c)に示すように、SiO2膜63bが除去されてTiN膜63aの表面が露出することになる。
その後、露出したTiN膜63aを過酸化アンモニア水溶液に曝すことにより、図20(a)に示すように、TiN膜63aを除去する。
続いて、図20(b)に示すように、犠牲膜66としてレジストを約1000nmの厚さに全面に塗布する。そのようなレジストとしては、エッチレートが酸化防止絶縁膜65a及び絶縁性密着膜65bのエッチレートと略同じものを使用する。そのような犠牲膜66をプラズマエッチングによりエッチバックすることにより、被エッチング面が平坦なまま下に下がり、エッチバック終了後には、図20(c)に示すように、エッチバック前の犠牲膜66の平坦な上面が酸化防止絶縁膜65a及び絶縁性密着膜65bに転写されることになる。その後、残存する酸化防止絶縁膜65aと絶縁性密着膜65bとを絶縁性酸素バリア膜65として使用する。
絶縁性酸素バリア膜65中の酸化防止絶縁膜65aは、既述のようにSiON膜よりなり、その下の第2導電性プラグ62bが種々の熱工程により酸化されるのを防ぐ役割を担う。
次に、 図21(a)に示す断面構造を得るまでの工程について説明する。
まず、全面にIr膜とIrO2膜とをこの順にスパッタ法によりそれぞれ厚さ約200nm、約30nmに形成し、それらをIrO2/Ir膜67とする。このIrO2/Ir膜67のうち、最下層のIr膜は、その下の第1導電性プラグ62aの酸化を防止し、コンタクト特性が劣化するのを防止するように機能する。
その後、IrO2/Ir膜67上にPtO膜とPt膜とをこの順にスパッタ法によりそれぞれ厚さ約30nm、約50nmに形成し、それらをPt/PtO膜68とする。Pt/PtO膜68のうち、Pt膜は、その上に後で形成される強誘電体膜の配向を揃える役割を果たす。
そして、これらIrO2/Ir膜67とPt/PtO膜68とを下部電極用導電膜69として使用する。
なお、下部電極用導電膜69の形成前又は後に、例えば膜剥がれ防止のために絶縁性密着膜65bをアニールしてもよい。そのアニール方法としては、例えば、アルゴン雰囲気中、750℃、60秒間のRTAが採用され得る。
次いで、下部電極用導電膜69上に、強誘電体膜70としてPZT膜をスパッタ法により約180nmの厚さに形成する。強誘電体膜70の成膜方法としては、スパッタ法の他に、MOD法、MOCVD法、ゾル・ゲル法等がある。また、強誘電体膜70の材料としては、PZT以外に、PLCSZT、PLZTのような他のPZT系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。更に、DRAMを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3(BST)、チタン酸ストロンチウム(STO)等の高誘電体材料を使用すればよい。
次いで、酸素含有雰囲気中で強誘電体膜70をアニールにより結晶化する。そのアニールとして、例えはArとO2の混合ガス雰囲気中で基板温度600℃、時間90秒の条件を第1ステップ、酸素雰囲気中で基板温度750℃、時間60秒の条件を第2ステップとする2ステップのRTA処理を採用する。
続いて、強誘電体膜70の上に、上部電極用導電膜71として例えば厚さが200nmのIrO2膜をスパッタ法により形成する。その後、この上部電極用導電膜71の成膜時に強誘電体膜70が受けたダメージを回復させるため、650℃の酸素雰囲気のファーネス(不図示)中でアニールを約60分間行う。
次に、 図21(b)に示す断面構造を得るまでの工程について説明する。
まず、上部電極用導電膜71の上にTiN膜95をスパッタ法により形成し、更にその上にTEOSを使用するプラズマCVD法によりSiO2膜96を形成する。その後、このTiN膜95とSiO2膜96とをフォトリソグラフィーによりキャパシタ形状にパターニングし、それらをハードマスク97とする。
次いで、シリコン基板51をエッチングチャンバ(不図示)内の下部電極上に載置し、その下部電極に周波数600kHzのバイアス用の高周波電力を700W印加することによりシリコン基板51にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数13.56MHzの高周波電力をアンテナパワーとして800W印加し、チャンバ内にHBrとO2をそれぞれ10sccm、40sccmの流量で導入して、チャンバ内の圧力を0.4Paに保持すると共に、基板温度を400℃にする。これにより、エッチングチャンバ内はIrO2に対するエッチング雰囲気となり、IrO2よりなる上部電極用導電膜71がエッチングされる。そして、上部電極用導電膜71が10%オーバーエッチされたところでエッチングを終了することにより、上部電極用導電膜71がハードマスク97の形状にエッチングされて上部電極71aとなる。なお、10%のオーバーエッチングとは、上部電極用導電膜71の膜厚200nmの10%分、すなわち20nmだけ上部電極用導電膜71を過剰にエッチングすることを言う。
続いて、バイアスパワーとアンテナパワーとをそのままにし、エッチングガスを40sccmのCl2と10sccmのArに変えることにより、チャンバ内をPZTに対するエッチング雰囲気にし、PZTよりなる強誘電体膜70をハードマスク97の形状にエッチングしていく。そして、終点検出器でエッチングの終点をモニターすることにより、エッチングを下部電極用導電膜69上で停止させる。これにより、強誘電体膜70はエッチングされて、キャパシタ用の誘電体膜70aとなる。
次いで、エッチングガスを再び10sccmのHBrと40sccmのO2にして下部電極用導電膜69のエッチングを開始し、10%のオーバーエッチングとなったところでエッチングを終了する。これにより、下部電極用導電膜69は、ハードマスク97の形状にエッチングされ、下部電極69aとなる。
この工程により、下部電極69a、強誘電体膜70a、及び上部電極71aをこの順に積層してなる強誘電体キャパシタQ1、Q2が、導電性酸素バリア膜64a、64cと絶縁性酸素バリア膜65とを介して下地絶縁膜9の上に形成されたことになる。その強誘電体キャパシタQ1、Q2は、導電性酸素バリア膜64a、64cと第1導電性プラグ62a、62cとを介して、それぞれ第1の拡散領域55a及び第3の拡散領域55cと電気的に接続される。
この強誘電体キャパシタQ1、Q2の一部は絶縁性酸素バリア膜65上に形成されるが、絶縁性酸素バリア膜65の最上層をSiO2よりなる絶縁性密着膜65bとしたことで、強誘電体キャパシタQ1、Q2の下部電極69aが絶縁性酸素バリア膜65から剥がれるのを防止することができる。
続いて、エッチングによる誘電体膜70aのダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素を含むファーネス内で行われる。
そのような回復アニールを行っても、絶縁性酸素バリア膜65によって第2導電性プラグ62bの酸化を防ぐことができ、また、導電性酸素バリア膜64a、64cによって第1導電性プラグ62a、62cの酸化を防止することができる。なお、ハードマスク97は、強誘電体キャパシタQ1、Q2を形成後に除去される。
次に、図22(a)に示すように、強誘電体キャパシタQ1、Q2上、及び絶縁性酸素バリア膜65上に、第1キャパシタ保護絶縁膜73として厚さ約50nmのアルミナをスパッタ法により形成する。この第1キャパシタ保護絶縁膜73は、プロセスダメージから強誘電体キャパシタQ1、Q2を保護するものであって、アルミナの他、PZTで構成してもよい。
その後、TEOSを使用するプラズマCVD法により、この第1キャパシタ保護絶縁膜73上に第2キャパシタ保護絶縁膜72としてSiO2膜を厚さ約100nmに形成する。
次に、 図22(b)に示すように、SiH4を使用するHDPCVD(High Density Plasma)法により、SiO2よりなる第1絶縁膜74を第2キャパシタ絶縁膜72上に約1.5μmの厚さに形成する。そのようなHDPCVD法では、シリコン基板51にバイアス電圧を印加することで、ボイドの発生無しに、高アスペクトレシオの強誘電体キャパシタQ1、Q2間に埋め込み性の良い第1絶縁膜74を形成することができる。
但し、上記のHDPCVD法では、還元性のある水素を有するSiH4を反応ガスとして使用しているので、その水素によって誘電体膜70aが劣化する恐れがある。そこで、O2をSiH4の流量の5倍以上供給することにより、雰囲気中の水素をできるだけ酸化し、水素による誘電体膜70aの劣化を極力防ぐのが好ましい。
また、理由は不明であるが、TEOSを使用するプラズマCVD法で第2キャパシタ保護絶縁膜72を形成すると、第1キャパシタ保護絶縁膜73を単層で使用する場合よりも強誘電体キャパシタQ1、Q2の劣化がより良好に防止することができる。
その後、 図23(a)に示すように、TEOSを使用するプラズマCVD法により、第1絶縁膜74上にCMP用の犠牲膜75としてSiO2膜を厚さ約500nmに形成する。
そして、犠牲膜75をCMPで研磨することにより、図23(b)に示すように、第1絶縁膜74の表面を平坦化して、上部電極71a上での第1絶縁膜74の厚さを約500nmとする。
次に、図24(a)に示すように、平坦化された第1絶縁膜74上に、第1低誘電率絶縁膜76としてBN膜(誘電率:約2)を厚さ約200nm程度に形成する。
第1低誘電率絶縁膜76は、配線段差の無い平坦化された第1絶縁膜74上に形成されるものであるから、その成膜方法として埋め込み性が良いもの、例えば基板バイアスを印加するHDPCVD法を採用する必要がない。よって、上記のBN膜は、シリコン基板51にバイアス電圧を印加しない(ノンバイアス)で成膜することができ、例えは、B2H6とN2とを反応ガスとして使用するノンバイアスのプラズマCVD法により形成することができる。
ノンバイアスなので、成膜ガス中の水素がバイアス電圧によりシリコン基板51に引き込まれることがなく、水素によって強誘電体キャパシタQ1、Q2が劣化してしまうのを防止することができる。
なお、低誘電率絶縁膜76としては、BN膜の他に、SOL-GEL法で形成されたものを使用してもよい。この場合は、低誘電率膜76からの脱ガスをブロックするブロック膜(不図示)を第1絶縁膜74上に形成し、このブロック膜上に第1低誘電率絶縁膜76を形成するのが好ましい。そのようなブロック膜としては、例えは、Cat−CVD(Catalytic Chemical Vapor Deposition)法で形成されたSiN膜、SiO2膜、SiC膜、及びTiOX膜等が挙げられる。
続いて、TEOSを使用するプラズマCVD法により、厚さ100nmのSiO2膜を第1キャップ膜77として第1低誘電率膜76上に形成する。この第1キャップ膜77は、第1低誘電率膜76からの脱ガスが上方に拡散するのを防止する役割を担う。なお、第1キャップ膜77としては、上述のCat−CVD法で形成した種々の膜を使用しても良い。そして、この第1キャップ膜77も平坦な表面上に形成されるものであるからHDPCVD法で成膜する必要が無い。
この工程により、各絶縁膜72〜74、76〜77で構成される第1の層間絶縁膜118が、強誘電体キャパシタQ1、Q2を覆って形成されたことになる。
次に、図24(b)に示す断面構造を得るまでの工程について説明する。
まず、第1キャップ膜77上にフォトレジストを塗布し、それを露光・現像することにより、ホール形状のレジスト開口78aを有する第1レジストパターン78とする。次いで、この第1レジストパターン78をエッチングマスクとして使用しながら、第1キャップ膜77、第1低誘電率絶縁膜76、第1絶縁膜74、第2キャパシタ保護絶縁膜72をエッチングし、各膜に第1ホール72a、74a、76a、77aを形成する。
この場合のエッチングガスとしては、例えばCF4、C4F8、O2、及びArの混合ガスが使用される。
このエッチングにおけるアルミナとSiO2とのエッチング選択比は、(アルミナ):(SiO2)=1:2〜3程度なので、アルミナよりなる第1キャパシタ保護絶縁膜73がこのエッチングにおけるエッチングストッパ膜の役割を果たす。
このエッチングが終了後、第1レジストパターン78を酸素プラズマによりアッシングして除去する。
次に、図25(a)に示す断面構造を得るまでの工程について説明する。
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、ホール形状の第1レジスト開口79aと配線形状の第2レジスト開口79bとを有する第2レジストパターン79とする。次いで、この第2レジストパターン79をエッチングマスクとして使用しながら、第1レジスト開口79a下の第1キャップ膜77、第1低誘電率絶縁膜76、第1絶縁膜74、第2キャパシタ保護絶縁膜72をエッチングし、それぞれの膜に第3ホール77c、76c、及び第2ホール74b、72bを形成する。このエッチングにおけるエッチングガスとしては、例えばCF4、C4F8、O2、及びArの混合ガスが使用される。
なお、これらのホールを先のエッチング工程(図24(b))において形成することも可能であるが、これらのホールを合わせた深さが強誘電体キャパシタQ1、Q2上の各ホール72a、74a、76a、77aの合計深さよりも深いため、強誘電体キャパシタQ1、Q2上の第1キャパシタ保護絶縁膜73がエッチングされ、強誘電体キャパシタQ1、Q2がエッチング雰囲気に長時間曝されてダメージを受ける恐れがある。
再び 図25(a)を参照する。上記のエッチングでは、第2レジスト開口79b下の第1キャップ膜77と第1低誘電率絶縁膜76もエッチングされ、それぞれの膜に第2ホール77b、76bが形成される。第1配線溝80は、その第2ホール77a、76bにより構成される。
なお、このエッチングでは、第1ホール72a下の第1キャパシタ保護絶縁膜73がエッチングされ、そこに第1ホール73aが形成される。これにより、各ホール72a〜74aで構成される第1コンタクトホール81が第1配線溝80の底部から下に延びて形成され、その第1コンタクトホール81内に強誘電体キャパシタQ1、Q2の上部電極71aが露出することになる。
この工程が終了後、第2レジストパターン79は酸素プラズマによりアッシングされて除去される。
その後、強誘電体キャパシタQ1、Q2の形成後からここまでの工程において強誘電体キャパシタQ1、Q2が受けたダメージを回復させるため、550℃の酸素雰囲気中で60分間の酸素アニールを行う。この酸素アニールの際、第2導電性プラグ62bの上に絶縁性酸素バリア膜65を形成しているので、第2導電性プラグ62bの酸化を防ぐことができる。
次に、図25(b)に示す断面構造を得るまでの工程について説明する。
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、配線形状のレジスト開口82aを有する第3レジストパターン82とする。
次いで、この第3レジストパターン82をエッチングマスクに使用しながら、レジスト開口82a下の第1キャップ膜77と第1低誘電率絶縁膜76とをエッチングし、それぞれの膜に第4ホール77d、76dを形成してそれらを第2配線溝83として使用する。このエッチングにおけるエッチングガスとしては、例えば、CF4、C4F8、O2、及びArの混合ガスが使用される。
また、このエッチングにおいては、第2ホール72b下の第1キャパシタ保護絶縁膜73、絶縁性密着膜65b、及び酸化防止絶縁膜65aもエッチングされて、それぞれの膜に第2ホール73b、第1ホール65d、65cが形成される。そして、各ホール74b、72b、73b、65d、65cを第2コンタクトホール84として使用する。
なお、この工程が終了後、第3レジストパターン82は酸素プラズマによりアッシングされて除去される。
次に、 図26(a)に示す断面構造を得るまでの工程について説明する。
まず、上部電極71aと第2導電性プラグ62bの各上面をArプラズマにより約20nmエッチングして清浄面を出す。その後、第1、第2コンタクトホール81、84、及び第1、第2配線溝80、83の各内面に、銅の拡散を防止するための第1拡散防止膜85としてTaNをスパッタ法により厚さ約50nmに形成する。
次に、図26(b)に示すように、全面に不図示のCuシード層を形成してそれに対して給電を行い、第1、第2コンタクトホール81、84、及び第1、第2配線溝80、83の各内面を完全に埋め込む厚さの第1銅膜86をめっき法により形成する。そのめっき法においては、硫酸銅の他、銅の埋め込み性を良くするための有機物が添加されためっき液が使用される。めっき法では、基板51を加熱しないためサーマルバジェットが低下し、強誘電体キャパシタQ1、Q2が熱によりダメージを受けるのを防ぐことができる。
なお、めっき法に代えて、CVD法により第1銅膜86を形成してもよい。そのCVD法においては、図33に示すチャンバ124内の基板載置台125上にシリコン基板51を載置し、チャンバ124の上方からCl2ガスを導入する。そして、高周波電源128で発生した周波数13.56MHz、パワー3000Wの高周波電力をコイル126に供給することにより、チャンバ124内にClプラズマを生成させ、そのClプラズマを温度約300℃に保持された銅板127の開口127aに通す。このようにすると、銅板127の銅がClプラズマに曝されてCuXClyなる銅の塩化物が生成し、それがシリコン基板51上に付着する。シリコン基板51は、Clプラズマよりも低い約200℃に保持されているため、シリコン基板51とプラズマの温度差によってCuXCly中のClが脱離し、シリコン基板51上にはCuのみが堆積し、第1銅膜86が形成されることになる。
このようにCVD法で第1銅膜86を形成する場合は、第1銅膜86の表面に自然酸化膜が形成されるのを防ぐため、第1銅膜86の形成後にそれを大気に曝すのは避けた方がよい。
次に、図27に示す断面構造を得るまでの工程について説明する。
まず、第1キャップ膜77よりも上にある第1銅膜86及び第1拡散防止膜85をCMP法により研磨して除去し、それらを第1、第2配線溝80、83、及び第1、第2コンタクトホール81、84内に残して、第1、第2銅配線86a、86c及び第1、第2銅プラグ86b、86dとする。なお、第1銅配線86aは、第1銅プラグ86bを介して強誘電体キャパシタQ1、Q2の上部電極71aと電気的に接続されて、プレート線として機能する。そして、第2銅配線86cは、ビット線として機能し、第2銅プラグ86dと第2導電性プラグ62bとを介して第2のn型不純物拡散領域55bと電気的に接続される。
そのような銅配線の形成方法は、デュアルダマシンプロセスと称される。
次いで、銅の上方への拡散を防止するために、第2拡散防止膜87を全面に形成する。この第2拡散防止膜87としては、例えば厚さが70nmのSiN膜が採用され得るが、強誘電体キャパシタQ1、Q2のダメージを避けるため、ノンバイアスのプラズマCVD法によりSiN膜を形成するのが好ましい。或いは、SiN膜に代えて、BN膜、SiC膜、及びアルミナ膜を採用しても良い。更に、このような絶縁膜に代えて、スパッタ法で形成されたTa、TaN、Ti、TiN等の導電膜を第2拡散防止絶縁膜87として採用しても良い。そのような導電膜を使用する場合は、各銅配線86a、86cが電気的に接続されるのを防止するため、導電膜を形成後にそれを各銅配線86a、86cの形状にパターニングする工程が行われる。
続いて、図28に示す断面構造を得るまでの工程について説明する。
まず、TEOSを使用するプラズマCVD法により、第2絶縁膜88として厚さ約500nmのSiO2膜を第2拡散防止膜87上に形成する。その後、B2H6とN2とを反応ガスとして使用するノンバイアスのプラズマCVD法により、この第2絶縁膜88上に第2低誘電率絶縁膜89としてBN膜を厚さ約200nm程度に形成する。続いて、TEOSを使用するプラズマCVD法により、厚さ100nmのSiO2膜を第2キャップ膜90として第2低誘電率膜89上に形成する。この第2キャップ膜90は、第2低誘電率膜89からの脱ガスが上方に拡散するのを防止するように機能する。
ここまでの工程により、各絶縁膜87〜90で構成される第2の層間絶縁膜119が形成されたことになる。
次に、図29に示す断面構造を得るまでの工程について説明する。
まず、第2キャップ膜90上に不図示のフォトレジストを塗布し、それを露光・現像することにより、金属パターン形状の開口を有するレジストパターン(不図示)を形成する。次いで、そのレジストパターンをエッチングマスクとして使用し、第2キャップ膜90と第2低誘電率絶縁膜89とをエッチングして、金属パターン用溝92を構成する第1ホール89a、90aをこれらの膜に形成する。その金属パターン用溝92は、キャパシタQ1、Q2を含むセル領域を覆うように、キャパシタQ1、Q2とその周囲の上方に形成される。
次に、図30に示すように、この金属パターン用溝92内に第3拡散防止膜130としてTaN膜を厚さ30nm程度に形成し、更にスパッタ法、或いは記述のめっき法やCVD法により、この第3拡散防止膜130上に第2銅膜131を形成する。その第2銅膜131の厚さは、金属パターン用溝92を完全に埋める深さとする。
続いて、図31に示すように、第3拡散防止膜130と第2銅膜131とをCMP法により研磨する。これにより、第3拡散防止膜130と第2銅膜131は、第2キャップ膜90の上面上から除去されると共に、金属パターン用溝92内に残されて金属パターン132を構成することになる。
この金属パターン132は、強誘電体キャパシタQ1、Q2を十分に覆うようにセル領域よりも広く形成され、また、その電位は限定されず、固定電位、及び電気的に孤立した浮遊電位のいずれでもよい。
その後、370℃に保ったサセプター上にシリコン基板51を固定し、不活性ガスの減圧雰囲気中、例えば圧力2TorrのN2雰囲気中で金属パターン132を30分間アニールする。
このアニール前、金属パターン132中の第2銅膜131は−5×1010dyne/cm2の圧縮応力を有するが、このアニール後には、5×1010dyne/cm2の引っ張り応力に変化する。このストレスの変化が下方の強誘電体キャパシタQ1、Q2に好ましい応力を与えるので、強誘電体キャパシタQ1、Q2の強誘電体特性が向上する。
なお、上記では、第3拡散防止膜130と第2銅膜131とで構成される金属膜をCMPで研磨した後に金属パターン132をアニールしたが、金属パターン132の形成とアニールの順序は限定されない。例えば、CMP前の金属膜に対して上記の条件でアニールを行っても、金属パターン132には上記と同様のストレス効果が生じると期待できる。更に、金属パターン132の上に後述の第4拡散防止膜100を形成した後にアニールを行ってもよい。
そのアニールにおいて金属膜をその融点以上に加熱してしまうと金属膜が溶融し、金属膜が所望のストレスを生じなくなるので、アニール温度は金属膜の融点以下にする必要がある。
更に、このアニールは、不活性ガスの減圧雰囲気中に限らず、酸素雰囲気、酸素含有雰囲気、不活性ガス含有雰囲気中で行ってもよい。
次に、図32に示す断面構造を得るまでの工程について説明する。
まず、金属パターン132上と第2キャップ膜90上とに、第4拡散防止膜100として厚さ約70nmのアルミナ膜又はTa膜をスパッタ法により形成する。第4拡散防止膜100をスパッタ法で形成することで、成膜雰囲気が還元雰囲気にならないので、還元雰囲気によってキャパシタQ1、Q2が劣化するのを防止することができる。
なお、Ta膜を第4拡散防止膜100として使用する場合は、金属パターン132がそれと同一層内にある配線(不図示)と電気的に接続されるのを防止するため、Ta膜を形成後にそれを金属パターン132の形状にパターニングする。
次いで、その第4拡散防止膜100上に、TEOSを使用するプラズマCVD法により厚さ約100nmのSiO2膜を形成し、それを第3絶縁膜101とする。その後、この第3絶縁膜101上に第3低誘電率絶縁膜102としてBN膜を厚さ約200nmに形成し、更にその上にTEOSを使用するプラズマCVD法により厚さ約100nmのSiO2膜を形成し、それを第3キャップ膜103とする。
続いて、デュアルダマシンプロセスを使用して、これら第3拡散防止膜100、第3絶縁膜101、第3低誘電率絶縁膜102、及び第3キャップ膜103に第3銅プラグ104と第3銅配線105とを埋め込む。第3銅プラグ104と第3銅配線105は、いずれもTiN膜と銅膜との二層構造を有し、下方の金属パターン132と電気的に接続される。
ここで、金属パターン132を浮遊電位とする場合は、第3銅プラグ104を金属パターン132に接続する必要は無い。この場合は、金属パターン132にホールを形成し、そのホールに触れずにその中を通って第1銅配線86aに至るように第3銅プラグ104を形成すればよい。こうする場合は、第3銅プラグ104が埋め込まれるホールを各絶縁膜87〜90に形成することになる。
次に、この第3銅配線105上と第3キャップ膜103上とに、第5拡散防止膜106として厚さ約70nmのアルミナ膜又はTa膜をスパッタ法により形成する。Ta膜を第5拡散防止膜106として使用する場合は、Ta膜を形成後にそれを第3銅配線105の形状にパターニングする。
その後、TEOSを使用するプラズマCVD法により、第5拡散防止膜106上に第4絶縁膜107としてSiO2膜を厚さ約500nmに形成する。更に、この第4絶縁膜107上にBN膜等の第4低誘電率絶縁膜108を厚さ約200nmに形成し、その上に、TEOSを使用するプラズマCVD法によりSiO2膜を形成し、それを第4キャップ膜109とする。
そして、デュアルダマシンプロセスにより、これら第5拡散防止膜106、第4絶縁膜107、第4低誘電率絶縁膜108、及び第4キャップ膜109に第4銅配線110を埋め込む。この第4銅配線110は、TiN膜と銅膜との二層構造を有し、不図示の銅プラグにより第3銅配線105と電気的に接続される。
続いて、第4銅配線110上と第4キャップ膜109上とに、第6拡散防止膜111としてアルミナ膜又はTa膜をスパッタ法により厚さ約70nm程度に形成する。Ta膜を第4拡散防止膜111として使用する場合は、Ta膜を形成後にそれを第6銅配線110の形状にパターニングする。その後、TEOSを使用するプラズマCVD法により第6拡散防止膜111上に厚さ約500nmのSiO2膜を形成し、それを第5絶縁膜112とする。そして、フォトリソグラフィー法により第5絶縁膜112と第4拡散防止膜111とにホールを形成し、そのホール内に第3導電性プラグ113を形成する。その第3導電性プラグ113は、例えば、下から順にTaN膜、TiN膜、及びタングステン膜を積層した構造を有する。
その後、第3導電性プラグ113上と第5絶縁膜112上とに多層金属膜を形成する。その多層金属膜として、例えば、厚さ60nmのTi膜、厚さ30nmのTiN膜、厚さ400nmのAl-Cu膜、厚さ5nmのTi膜、及び厚さ70nmのTiN膜をスパッタ法により順に形成する。そして、フォトリソグラフィーによりその多層金属膜をパターニングして、最終金属配線115とする。
そして、TEOSを使用するプラズマCVD法により、最終金属配線115を覆う第6絶縁膜114として厚さ約1.5μmのSiO2膜を形成する。
そして最後に、デバイス表面を保護するための表面保護膜116として、SiN膜を厚さ約500nmに形成する。そのSiN膜は、キャパシタQ1、Q2にダメージを与えないために、ノンバイアスのプラズマCVD法で形成されるのが好ましい。
上記した本実施形態によれば、第2の層間絶縁膜119に金属パターン用溝92を設け、そこに引っ張り応力を有する金属パターン132を形成する。そのため、第2の層間絶縁膜119内の第2絶縁膜88等で発生する圧縮応力が金属パターンによって緩和され、強誘電体キャパシタQ1、Q2に作用する正味の応力が低減し、強誘電体キャパシタQ1、Q2の強誘電体特性が向上する。
なお、上記では第2の層間絶縁膜119を複数の絶縁膜88〜90で構成したが、単層の絶縁膜で第2層間絶縁膜119を形成してもよい。
更に、上記では金属パターン132を第3拡散防止膜130と第2銅膜131との多層金属膜で構成したが、多層金属膜でなくてもよい。即ち、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの膜、又はそれらのいずれかの元素との合金又は混合物の膜であってもよい。
以下、本発明の特徴について付記する。
(付記1)半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され且つ下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第1絶縁膜の上方に形成された第2絶縁膜と、
前記キャパシタ及びその周辺の上方であって前記第2絶縁膜の上に形成され且つ前記第2絶縁膜とは逆の方向の応力を有する金属パターンと
を有することを特徴とする半導体装置。
(付記2)前記第2絶縁膜内には複数の金属配線パターンが形成されていることを特徴とする付記1に記載の半導体装置。
(付記3)半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され且つ下部電極、誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタ及び前記第1絶縁膜の上方に形成された第2絶縁膜と、
前記キャパシタ及びその周辺の上方における前記第2絶縁膜に形成された溝と、
前記溝に形成され、前記第2絶縁膜とは逆の方向の応力を有する金属パターンと、
を有することを特徴とする半導体装置。
(付記4)前記金属パターンの電位は、固定電位又は浮遊電位であることを特徴とする付記1乃至付記3のいずれかに記載の半導体装置。
(付記5)前記キャパシタはセル領域に複数形成され、前記金属パターンは前記セル領域の全体を覆うことを特徴とする付記1乃至付記4に記載の半導体装置。
(付記6)前記金属パターンは前記セル領域よりも広く形成されていることを特徴とする付記1乃至付記5のいずれかに記載の半導体装置。
(付記7)前記金属パターンの前記応力は引張応力であることを特徴とする付記1乃至付記6のいずれかに記載の半導体装置。
(付記8)前記金属パターンは単層構造又は多層構造であることを特徴とする付記1乃至付記7のいずれかに記載の半導体装置。
(付記9)前記金属パターンは、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの材料、又は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかを含む材料から構成されることを特徴とする付記1乃至付記8のいずれかに記載の半導体装置。
(付記10)半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜の上に、下部電極、誘電体膜及び上部電極を有するキャパシタをセル領域に複数形成する工程と、
前記キャパシタ及び前記第1絶縁膜の上方に第2絶縁膜を形成する工程と、
前記第2絶縁膜の上に金属膜を形成する工程と、
前記金属膜をパターニングして前記セル領域を覆う金属パターンを形成する工程と、
前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させる工程とを有することを特徴とする半導体装置の製造方法。
(付記11)前記金属膜のパターニングによって前記金属パターンから離れた領域に金属配線を形成する工程をさらに有することを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)前記第2絶縁膜は、TEOSを含む反応ガスを用いて形成された膜であることを特徴とする付記10又は付記11に記載の半導体装置の製造方法。
(付記13)半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜の上に、下部電極、誘電体膜及び上部電極を有するキャパシタをセル領域に複数形成する工程と、
前記キャパシタ及び前記第1絶縁膜の上方に第2絶縁膜を形成する工程と、
前記セル領域を覆う溝を前記第2絶縁膜に形成する工程と、
前記溝を埋める厚さの金属膜を該溝内と前記第2絶縁膜上とに形成する工程と、
前記第2絶縁膜上の前記金属膜を除去すると共に、該金属膜を前記溝内に残して金属パターンとする工程と、
前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を変化させる工程とを有することを特徴とする半導体装置の製造方法。
(付記14)前記第2絶縁膜は複数の絶縁膜の積層膜からなり、そのうちの少なくとも一層がTEOSを含む反応ガスを用いて形成された膜であることを特徴とする付記13に記載の半導体装置の製造方法。
(付記15)前記金属膜の加熱は、減圧雰囲気中でなされることを特徴とする付記10乃至付記14のいずれかに記載の半導体装置の製造方法。
(付記16)前記金属膜の加熱は、酸素雰囲気、酸素含有雰囲気、不活性ガス雰囲気、不活性ガス含有雰囲気のいずれかの中でなされることを特徴とする付記10乃至付記14のいずれかに記載の半導体装置の製造方法。
(付記17)前記金属膜を加熱する前に、前記金属膜の上に第3絶縁膜を形成する工程をさらに有することを特徴とする付記10乃至付記16のいずれかに記載の半導体装置の製造方法。
(付記18)前記金属膜の形成は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの材料、又は、アルミニウム、チタン、銅、タンタル、タングステンのいずれかを含む材料からなる膜の形成であることを特徴とする付記10乃至付記17のいずれかに記載の半導体装置の製造方法。
(付記19)前記金属膜の加熱により、前記金属膜の応力は前記第2絶縁膜の応力とは逆の応力に変化されることを特徴とする付記10乃至付記18のいずれかに記載の半導体装置の製造方法。
(付記20)前記金属膜の加熱により、前記金属膜の応力は引張応力に変化されることを特徴とする付記19に記載の半導体装置の製造方法。
(付記21)前記第2絶縁膜は、圧縮応力を有することを特徴とする付記10乃至付記20のいずれかに記載の半導体装置の製造方法。
(付記22)前記金属膜は、単層構造又は多層構造で形成されることを特徴とする付記10乃至付記21のいずれかに記載の半導体装置の製造方法。