JPWO2007043116A1 - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 金属配線と導電性プラグとを電気的に良好に接続することが可能な半導体装置とその製造方法を提供すること。【解決手段】 シリコン基板３０上に第１絶縁膜４５を形成する工程と、第１絶縁膜４５上にキャパシタQを形成する工程と、キャパシタQを覆う第２絶縁膜５５を形成する工程と、第２絶縁膜５５上に金属配線６５を形成する工程と、金属配線６５と第２絶縁膜５５とを覆う第１キャパシタ保護絶縁膜６６を形成する工程と、金属配線６５の横に絶縁性サイドウォール６７ａを形成する工程と、絶縁性サイドウォール６７ａ上に第３絶縁膜６８を形成する工程と、絶縁性サイドウォール６７ａのエッチング速度が第３絶縁膜６８のそれよりも遅くなる条件で第３絶縁膜６８をエッチングし、ホール７４ａを形成する工程と、ホール７４ａ内に導電性プラグ７７を形成する工程とを有する半導体装置の製造方法による。【選択図】 図２３

Description

本発明は、半導体装置とその製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。
上記のFeRAMでは、キャパシタの上部電極や下部電極に電圧を印加するための金属配線が層間絶縁膜上に形成されるが、その金属配線の構造の例が下記の特許文献１〜９に開示されている。
そのうち、特許文献１〜７では、配線の横にサイドウォールを形成することで、コンタクトホールと配線との位置合わせ余裕を大きくしている。
また、特許文献８、９では、配線の横に絶縁性のサイドウォールを形成することにより、配線上の導電性プラグが位置ずれしても、その導電性プラグのコンタクト抵抗が上昇するのを防止している。
特開平８−３３０４１７号公報 特開平１１−２７４２９７号公報 特開２００２−３４３８５７号公報 特開平１１−８２９９号公報 特開平１０−２０９２７７号公報 特開平８−２９３５４９号公報 特開平８−２５０５８９号公報 特開平１１−１８６３８２号公報 特開平８−３３０４２２号公報
本発明の目的は、金属配線とその上の導電性プラグとを電気的に良好に接続することが可能な半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を有するキャパシタを形成する工程と、前記キャパシタを覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上に金属配線を形成する工程と、前記金属配線と前記第２絶縁膜とを覆う第１キャパシタ保護絶縁膜を形成する工程と、前記金属配線の横の前記第１キャパシタ保護絶縁膜上に絶縁性サイドウォールを形成する工程と、前記絶縁性サイドウォール上に第３絶縁膜を形成し、該第３絶縁膜で前記金属配線を覆う工程と、前記絶縁性サイドウォールのエッチング速度が前記第３絶縁膜のエッチング速度よりも遅くなるエッチング条件で前記第１キャパシタ保護絶縁膜と前記第３絶縁膜とを選択的にエッチングし、前記金属配線の上にホールを形成する工程と、前記ホール内に、前記金属配線に接続された導電性プラグを形成する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、第１キャパシタ保護絶縁膜で金属配線を覆った後に、絶縁性サイドウォールや第３絶縁膜を形成するので、これらを形成する際の成膜雰囲気に含まれるプラズマに金属配線が曝されない。よって、プラズマダメージが金属配線を通じてキャパシタ誘電体膜に伝わらず、プラズマダメージに起因するキャパシタ誘電体膜の劣化を防止することが可能となる。
しかも、絶縁性サイドウォールのエッチング速度が第３絶縁膜のそれよりも遅くなるエッチング条件で第３絶縁膜をエッチングしてホールを形成するので、ホールが位置ずれしてその一部が金属配線から外れても、外れた部分のホールの底部に溝が形成されない。従って、ホールのエッチング時に、第１キャパシタ保護絶縁膜から出るエッチング生成物が上記の溝に溜まらず、エッチング生成物がホール内に残留し難くなる。そのため、ホール内に導電性プラグを形成するときに半導体基板が加熱されても、加熱されたエッチング生成物に起因する脱ガスが殆ど無いため、脱ガスによって導電性プラグが未形成になるのを防止でき、導電性プラグと金属配線とを電気的に良好に接続することが可能となる。
なお、上記の絶縁性サイドウォールは、サイドウォール用絶縁膜をエッチバックして形成され得るが、そのサイドウォール用絶縁膜をスパッタ法で形成することにより、プラズマCVD等で絶縁膜を形成する場合よりもキャパシタ誘電体膜が受けるプラズマダメージを低減することができる。
また、上記のようにホールの底部に溝が形成されないので、ホール内を洗浄しても、洗浄水がホールに残留し難くなり、残留した洗浄水によって導電性プラグが形成されないといった不都合を回避することができる。
なお、上記の金属配線としては、アルミニウム膜を含む金属積層膜を形成するのが好ましい。その場合、金属配線が第１キャパシタ保護絶縁膜で覆われているので、絶縁性サイドウォールや第３絶縁膜の成膜雰囲気中に含まれる水分がアルミニウム膜に直接触れることは無い。よって、アルミニウムの還元作用によって上記の水分が水素に還元されるのが防止され、その水素によってキャパシタ誘電体膜が劣化してしまうのを防ぐことができる。
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極で構成されるキャパシタと、前記キャパシタ上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された金属配線と、少なくとも前記金属配線の側面に形成された第１キャパシタ保護絶縁膜と、前記金属配線の横の前記第１キャパシタ保護絶縁膜上に形成された絶縁性サイドウォールと、前記金属配線と前記絶縁性サイドウォールのそれぞれの上に形成され、前記金属配線の上にホールを有する第３絶縁膜と、前記ホール内に形成され、前記金属配線と接続された導電性プラグと、を有する半導体装置が提供される。
図１（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、仮想的な半導体装置において、第５ホールが一層目金属配線から脱落した場合の拡大断面図である。 図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図２０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図２２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図２３は、本発明の第１実施形態において、第３ホール７４ａの一部が一層目金属配線６５から外れた場合の拡大断面図である。 図２４は、本発明の第１実施形態において、一層目金属配線６５の上面から第１キャパシタ保護絶縁膜６６を除去した場合の拡大断面図である。 図２５（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２６（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２７（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３０（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３１（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。 図２８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）予備的事項の説明
本発明の実施の形態について説明する前に、本発明の基礎となる予備的事項について説明する。
FeRAMが備える強誘電体キャパシタでは、そのキャパシタ誘電体膜としてPZT(Pb(Zrx,Ti1-x)O3)膜等の酸化金属膜が使用される。酸化金属膜は、水素や水分等の還元性物質に曝されると、膜中の酸素が還元されて酸素欠乏の状態となり、残留分極電荷量等の強誘電体特性が劣化してしまう。そのため、FeRAMでは、上記した還元性物質から強誘電体膜を保護するため、アルミナ膜等のキャパシタ保護絶縁膜が形成される。そのキャパシタ保護絶縁膜は、還元性物質が強誘電体膜に至るのを阻止する機能を有し、例えば上下の配線間に形成される。
以下に、そのようなアルミナよりなるキャパシタ保護絶縁膜を備えた仮想的な半導体装置について、その製造工程を追いながら説明する。
図１〜図３は仮想的な半導体装置の製造途中の断面図である。
まず、図１（ａ）に示す断面構造を得るまでの工程について説明する。
最初に、ゲート電極４等によって構成されるMOSトランジスタTRをシリコン基板１に形成する。
そして、窒化シリコン膜等のカバー絶縁膜６でそのMOSトランジスタTRを覆った後、カバー絶縁膜６上に酸化シリコン膜を形成し、その酸化シリコン膜を第１絶縁膜７とする。
次に、CMP(Chemical Mechanical Polishing)法で第１絶縁膜７の上面を研磨して平坦化する。
その後、平坦化された第１絶縁膜７の上面に、下部電極８、キャパシタ誘電体膜９、及び上部電極１０をこの順に積層してなるキャパシタQを形成する。
次いで、図１（ｂ）に示すように、シリコン基板１の上側全面に、第２絶縁膜１１として酸化シリコン膜を形成する。キャパシタQの形状を反映して第２絶縁膜１１の上面に形成された凹凸は、CMP法による研磨で平坦化される。
更に、フォトリソグラフィにより第２絶縁膜１１からカバー絶縁膜６までをパターニングして、上記したMOSトランジスタTRのソース／ドレイン領域に至る深さの第１、第２ホール１１ａ、１１ｂを上記の各絶縁膜に形成する。
その後に、これらのホール１１ａ、１１ｂのそれぞれの中に、第１導電性プラグ１１ａ、１１ｂを形成する。その後、第１導電性プラグ１１ａ、１１ｂの酸化を防ぐために、これらの導電性プラグと第２絶縁膜１１のそれぞれの上面に酸化防止絶縁膜（不図示）としてSiON膜を形成する。
そして、第２絶縁膜１１を再度パターニングして、上部電極１０と下部電極８のそれぞれの上に第３、第４ホール１１ｃ、１１ｄを形成した後、上記の酸化防止絶縁膜を除去し、これらのホール１１ｃ、１１ｄの内面と第２絶縁膜１１の上面に一層目金属配線１３を形成する。
続いて、図２（ａ）に示すように、水素や水分等の還元性物質からキャパシタ誘電体膜９を保護するために、一層目金属配線１３の上にスパッタ法でアルミナ膜を形成し、このアルミナ膜を第１キャパシタ保護絶縁膜１４とする。
更に、第１キャパシタ保護絶縁膜１４の上に、第３絶縁膜１５としてプラズマCVD法により酸化シリコン膜を形成した後、CMP法による研磨でこの第３絶縁膜１５の上面を平坦化する。
ここで、キャパシタ誘電体膜９の劣化を更に効果的に防止すべく、第３絶縁膜１５の上に第２キャパシタ保護絶縁膜１６としてアルミナ膜をスパッタ法で形成する。
その後に、この第２キャパシタ保護絶縁膜１６の上に酸化シリコン膜を形成し、この酸化シリコン膜をキャップ絶縁膜１７とする。
次いで、図２（ｂ）に示すように、上記した各絶縁膜１４〜１７をパターニングすることにより、一層目金属配線１３の上に第５ホール１５ａを形成する。
次に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第５ホール１５ａの内面とキャップ絶縁膜１７の上面に、グルー膜１９としてスパッタ法により窒化チタン膜を形成する。
そして、このグルー膜１９の上に、第５ホール１５ａを埋める厚さのタングステン膜を形成した後、キャップ絶縁膜１７の上の余分なタングステン膜をCMP法により研磨して除去し、第５ホール１５ａ内にのみタングステン膜を第３導電性プラグ２０として残す。
次に、図３（ｂ）に示すように、アルミニウム膜を含む金属積層膜をグルー膜１９の上にスパッタ法で形成し、この金属積層膜とグルー膜１９とをパターニングして二層目金属配線２１を形成する。
以上により、このFeRAMの基本構造が完成した。
上記した半導体装置の製造方法によれば、図２（ｂ）で説明したように、一層目金属配線１３上に第５ホール１５ａを形成する。その第５ホール１５ａは、図示のように一層目金属配線１３と設計通り位置合わせされていれば特に問題は無い。しかし、第５ホール１５ａを形成するためのフォトリソグラフィにおいて、例えばエッチングのマスクとなるレジストパターン（不図示）とシリコン基板１とが位置ずれしていると、第５ホール１５ａが一層目金属配線１３から脱落することがある。
図４（ａ）、（ｂ）は、このように第５ホール１５ａが一層目金属配線１３から脱落した場合に発生する問題について説明するための拡大断面図である。
図４（ａ）に示されるように、一層目金属配線１３は、下から窒化チタン膜１３ａ、アルミニウム膜１３ｂ、チタン膜１３ｃ、及び窒化チタン膜１３ｄをこの順に積層してなる。そして、この一層目金属配線１３から第５ホール１５ａが脱落すると、一層目金属配線１３の横の第３絶縁膜１５に溝１５ｂが形成され、この溝１５ｂの側面にアルミニウム膜１３ｂの表面が露出する。
このように溝１５ｂが形成されると、ホール１５ａの形成時にアルミナよりなる第１、第２キャパシタ保護絶縁膜１４、１６をエッチングしたことで発生したエッチング生成物が溝１５ｂに溜まる。アルミナは化学的にエッチングされ難くいので、アルミナに起因するエッチング生成物は除去するのが困難である。また、ホール１５ａを形成した後に、その内面を洗浄するための洗浄水も溝１５ｂに溜まる。
エッチング生成物や洗浄水等の異物が溝１５ｂに存在する状態で、タングステンよりなる第３導電性プラグ２０（図３（ａ）参照）を形成しようとしても、タングステン膜を成膜する際の熱によって上記の異物から脱ガスが発生するので、タングステン膜でホール１５ａを埋め込むことができない。
その結果、図４（ｂ）に示されるように、第５ホール１５ａ内に第３導電性プラグ２０を形成することができず、一層目金属配線１３と二層目金属配線２１とを電気的に良好に接続するのが困難となる。
このような不都合を回避すべく、例えば、第１キャパシタ保護絶縁膜１４を省いて、一層目金属配線１３の上にプラズマCVD法で第３絶縁膜１５を直接形成し、第２キャパシタ保護絶縁膜１６だけで還元性物質を阻止することも考えられる。
しかし、このようにすると、一層目金属配線１３の側面に露出するアルミニウム膜１３ｂが第３絶縁膜１５の成膜雰囲気に触れるので、その成膜雰囲気中に含まれる水分がアルミニウムの還元作用によって水素となり、その水素によってキャパシタ誘電体膜９（図３（ｂ）参照）の強誘電体特性が大幅に劣化する。
従って、一層目金属配線１３がアルミニウム膜を含む場合には、第１キャパシタ保護絶縁膜１４を省略するのは適切ではない。
更に、上記のように、一層目金属配線１３の最上層には窒化チタン膜１３ｄが形成されるが、この窒化チタン膜１３ｄと酸化シリコンよりなる第３絶縁膜１５とのエッチング速度比は比較的小さい。よって、エッチングにより第５ホール１５ａを形成する際、窒化チタン膜１３ｄもある程度エッチングされ、この窒化チタン膜１３ｄに由来するエッチング生成物が発生し、これによっても上記した脱ガスが助長されると考えられる。
本願発明者はこのような問題点に鑑み、以下に説明するような本発明の実施の形態に想到した。
（２）第１実施形態
図５〜図２２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置は、キャパシタの下部電極にコンタクト領域を設け、そのコンタクト領域の上方の金属配線から下部電極に電圧が印加されるプレーナ型のFeRAMであり、以下のようにして作成される。
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板３０の表面を熱酸化することにより素子分離絶縁膜３１を形成し、この素子分離絶縁膜３１でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
次いで、シリコン基板３０の活性領域にp型不純物、例えばボロンを導入して第１、第２pウェル３２、３３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜３４となる熱酸化膜を約６〜７nmの厚さに形成する。
続いて、シリコン基板３０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板３０上にゲート電極３５を形成すると共に、素子分離絶縁膜３１上に配線３６を形成する。
更に、ゲート電極３５をマスクにするイオン注入により、ゲート電極３５の横のシリコン基板３０にn型不純物としてリンを導入し、第１〜第３ソース／ドレインエクステンション３７ａ〜３７ｃを形成する。
その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３５と配線３６の横に絶縁性スペーサ３８として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、この絶縁性スペーサ３８とゲート電極３５をマスクにしながら、シリコン基板３０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極３５の側方のシリコン基板３０に第１〜第３ソース／ドレイン領域３９ａ〜３９ｃを形成する。
更に、シリコン基板３０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１〜第３ソース／ドレイン領域３９ａ〜３９ｃにおけるシリコン基板３０上にコバルトシリサイド層等の高融点シリサイド層４０を形成し、各ソース／ドレイン領域３９ａ〜３９ｃを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極３５や配線３６の表層にも形成される。
その後に、素子分離絶縁膜３１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、シリコン基板３０の活性領域には、ゲート絶縁膜３４、ゲート電極３５、及び第１〜第３ソース／ドレイン領域３９ａ〜３９ｃ等によって構成される第１〜第３MOSトランジスタTR1〜TR3が形成されたことになる。
これらのトランジスタのうち、第１、第２MOSトランジスタTR1、TR2はセル領域に形成され、それらのゲート電極３５は互いに平行に形成されてワード線の一部を構成する。一方、第３MOSトランジスタTR3は周辺回路領域に形成される。
次に、図５（ｂ）に示すように、シリコン基板３０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜４４とする。
更に、TEOSガスを使用するプラズマCVD法により、このカバー絶縁膜４４の上に第１絶縁膜４５として酸化シリコン(SiO)膜を厚さ約６００nmに形成した後、CMP(Chemical Mechanical Polishing)法で第１絶縁膜４５を約２００nm程度研磨し、第１絶縁膜４５の上面を平坦化する。
次いで、TEOSガスを使用するプラズマCVD法により、この第１絶縁膜４５の上に再びシリコン酸化膜を厚さ約１００nmに形成し、このシリコン酸化膜を第１キャップ絶縁膜４６とする。
その後に、これらの絶縁膜４５、４６の脱水処理として、窒素雰囲気中において基板温度を約６５０℃とするアニールを約３０分間行う。
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１キャップ絶縁膜４６上にスパッタ法により第１アルミナ膜４０を厚さ約２０nmに形成する。
そして、第１アルミナ膜４０の上に、スパッタ法により第１導電膜４７としてプラチナ膜を形成する。この第１導電膜４７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。
更に、第１絶縁膜４７の上に、スパッタ法によりPZT膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜４８とする。
なお、強誘電体膜４８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜４８の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜４８を構成してもよい。
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜４８を構成するPZTを結晶化させるための結晶化アニールとして、酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜４８を形成する場合は、この結晶化アニールは不要である。
次に、上記の強誘電体膜４８の上に、スパッタ法で第１酸化イリジウム(IrO2)膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜４９とする。
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより第２導電膜４９をパターニングして上部電極４９ａを形成する。そして、このパターニングにより強誘電体膜４８が受けたダメージを回復させるために、強誘電体膜４８に対する一回目の回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
次いで、フォトリソグラフィで強誘電体膜４８をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜４８ａを形成する。このパターニングでキャパシタ誘電体膜４８ａが受けたダメージは二回目の回復アニールによって回復される。この二回目の回復アニールは、一回目と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。
続いて、図７（ａ）に示すように、シリコン基板３０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜４８ａを保護するための第２アルミナ膜５１をスパッタ法で厚さ約５０nmに形成する。そして、スパッタによりキャパシタ誘電体膜４８ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする三回目の回復アニールを約６０分間行う。この回復アニールは、一回目及び二回目と同様に、縦型炉を用いて行われる。
次に、図７（ｂ）に示すように、フォトリソグラフィで第１導電膜４７と第２アルミナ膜５１とをパターニングすることにより、キャパシタ誘電体膜４８ａの下の第１導電膜４７を下部電極４７ａにすると共に、この下部電極４７ａを覆うように第２アルミナ膜５１を残す。
その後に、プロセス中にキャパシタ誘電体４８ａが受けたダメージを回復させるために、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜４８ａに四回目の回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。
ここまでの工程により、シリコン基板３０のセル領域には、下部電極４７ａ、キャパシタ誘電体膜４８ａ、及び上部電極４９ａをこの順に積層してなるキャパシタQが形成されたことになる。
続いて、図８（ａ）に示すように、シリコン基板３０の上側全面に、キャパシタ誘電体膜４８ａを保護するための第３アルミナ膜５３をスパッタ法で約２０nmの厚さに形成する。この第３アルミナ膜５３は、その下の第２アルミナ膜５１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜４８ａに至るのを防止し、キャパシタ誘電体膜４８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
そして、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜４８ａに対して五回目の回復アニールを施す。
次いで、TEOSガスを使用するプラズマCVD法により、上記の第３アルミナ膜５３上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２絶縁膜５５とする。この後に、第２絶縁膜５５の上面をCMP法で研磨して平坦化する。
次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２絶縁膜５５上にフォトレジストを塗布し、それを露光、現像して第１レジストパターン５７を形成する。図示のように、この第１レジストパターン５７は、第１〜第３ソース／ドレイン領域３９ａ〜３９ｃの上にホール形状の第１〜第３窓５７ａ〜５７ｃを有すると共に、配線３６の上に第４窓５７ｄを有する。
次いで、第１レジストパターン５７をマスクに用いながら、第２絶縁膜５５からカバー絶縁膜４４までをドライエッチングすることにより、第１〜第４窓５７ａ〜５７ｄの下のこれらの絶縁膜に第１〜第４コンタクトホール５８ａ〜５８ｄを形成する。
このドライエッチングは、平行平板型プラズマエッチング装置（不図示）において３ステップのエッチングで行われる。その第１ステップのエッチングでは、C4F8、O2、及びArの混合ガスがエッチングガスとして用いられ、カバー絶縁膜４４をエッチングストッパ膜にしながら、第２絶縁膜５５から第１絶縁膜４５までがエッチングされる。
次の第２ステップでは、エッチングガスとしてO2とArとの混合ガスを用い、これらのガスのスパッタ作用により、第１ステップでホール内に生じたエッチング生成物を除去する。
そして、第３ステップのエッチングでは、C4F8、CF4、O2、及びArの混合ガスをエッチングガスにしてカバー絶縁膜４４がエッチングされる。
上記のエッチングが終了後、第１レジストパターン５７は除去される。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１〜第４コンタクトホール５８ａ〜５８ｄの内面と第２絶縁膜５５の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１〜第４コンタクトホール５８ａ〜５８ｄを完全に埋め込む。
その後に、第２絶縁膜５５上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１〜第４コンタクトホール５８ａ〜５８ｄ内にそれぞれ第１〜第４導電性プラグ６０ａ〜６０ｄとして残す。
これらの導電性プラグのうち、第１〜第３導電性プラグ５８ａ〜５８ｃは、それぞれ第１〜第３ソース／ドレイン領域３９ａ〜３９ｃと電気的に接続される。そして、第４導電性プラグ３９ｄは、その下の配線３６と電気的に接続される。
また、第１〜第３導電性プラグ５８ａ〜５８ｃは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
そこで、これら第１〜第４導電性プラグ６０ａ〜６０ｄが酸化するのを防止するために、これらのプラグと第２絶縁膜５５のそれぞれの上面に、酸化防止絶縁膜６１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、酸化防止絶縁膜６１上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン６３とする。図示のように、上部電極４９ａと下部電極４７ａのそれぞれの上の第２レジストパターン６３には、ホール形状の第５、第６窓６３ａ、６３ｂが形成される。
次いで、第２レジストパターン６３をマスクにしながら、酸化防止絶縁膜６１、第２絶縁膜５５、及び第２、第３アルミナ膜５１、５３をエッチングすることにより、上部電極４９ａと下部電極４７ａのそれぞれの上に第１、第２ホール５５ａ、５５ｂを形成する。
その後に、ここまでの工程でキャパシタ誘電体膜４８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板３０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜４８ａに対して六回目の回復アニールを施す。
そして、第２レジストパターン６３を除去した後、酸化防止絶縁膜６１をエッチバックして除去する。
次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２絶縁膜５５と第１〜第４導電性プラグ６０ａ〜６０ｄのそれぞれの上面、及び第１、第２ホール５５ａ、５５ｂの内面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜６５ａ、約５５０nmの厚さの銅含有アルミニウム膜６５ｂ、約５nmの厚さのチタン膜６５ｃ、及び約１５０nmの厚さの窒化チタン膜６５ｄをこの順に形成する。
そして、フォトリソグラフィによりこの金属積層膜をパターニングすることにより、第２絶縁膜５５の上に一層目金属配線６５を形成する。その一層目金属配線６５のうち、キャパシタQの上に形成されたものは、上記の第１、第２ホール５５ａ、５５ｂを通じてそれぞれ上部電極４９ａ、下部電極４７ａと電気的に接続される。
その後、窒素雰囲気において基板温度３５０℃、処理時間３０分の条件で第２絶縁膜５５をアニールして脱水する。
続いて、図１０（ｂ）に示すように、一層目金属配線６５と第２絶縁膜５５とを覆う第１キャパシタ保護絶縁膜６６として、スパッタ法によりアルミナ膜を形成する。
この第１キャパシタ保護絶縁膜６６は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜４８ａを保護する機能の他に、第１キャパシタ保護絶縁膜６６上に後でプラズマCVD法等により絶縁膜を形成する際に、キャパシタ誘電体膜４８ａが受けるプラズマダメージを低減させる機能もある。これらの機能のうち、還元性物質のブロック機能は、第１キャパシタ保護絶縁膜６６の厚さが１００nm以下であっても十分に得られる。また、プラズマダメージの低減には、第１キャパシタ保護絶縁膜６６の厚さは最低でも２０nm必要である。これらの理由により、第１キャパシタ保護絶縁膜６６の厚さは、２０nm以上１００nmであるのが好ましく、本実施形態では約２０nmとする。
なお、本願発明者が行った調査によると、一層目金属配線６５上にHDPCVD(High Density Plasma CVD)法で酸化シリコン膜を直接形成するときに、基板バイアスをゼロにすると、キャパシタQが殆ど劣化しなかった。よって、上記のプラズマダメージは、プラズマCVD法において基板バイアスを加える場合に顕著になると推測される。
また、第１キャパシタ保護絶縁膜６６には、この後の成膜プロセスにおいて、アルミニウム膜６５ｂの表面において水分が水素に解離するのを抑制する機能、すなわち表面反応防止膜としての機能もある。
本実施形態における第１キャパシタ保護絶縁膜６６は、上記した各機能を有するものであれば、アルミナ膜に限定されるものではない。
なお、アルミナ膜と同等の機能を有する膜として、RFスパッタ法により形成された酸化シリコン膜があり、この酸化シリコン膜を第１キャパシタ保護絶縁膜６６として形成してもよい。その場合、周波数が１３．５６MHzの高周波電力（RF電力）のパワーを２kWにすると共に、スパッタガスであるArガスとO2ガスの流量をそれぞれ１８sccm、２sccm、スパッタチャンバ内の圧力を１Paとして、上記の酸化シリコン膜を形成する。
このようにスパッタ法で形成された酸化シリコン膜は、膜密度が低いため吸湿性が高く、CVD法等で形成された酸化シリコン膜と比べて水分や水素等の還元性物質のブロック性に優れている。更に、アルミナ膜と比べて加工性が良いという利点も酸化シリコン膜にはある。
次に、図１１（ａ）に示すように、反応ガスとしてシラン(SiH4)ガスとN2Oガスを用いるプラズマCVD法により、第１キャパシタ保護絶縁膜６６の上に酸窒化シリコン膜を厚さ約１５０nmに形成し、この酸窒化シリコン膜を第１のサイドウォール用絶縁膜６７とする。なお、酸窒化シリコン膜に代えて、窒化シリコン(SiN)膜を第１のサイドウォール用絶縁膜６７として形成してもよい。
このように、プラズマCVD法で第１のサイドウォール用絶縁膜６７を形成しても、既述のように、その下の第１キャパシタ保護絶縁膜６６がプラズマダメージを吸収するように機能するので、一層目金属配線６６を通じてキャパシタ誘電体膜４８ａがプラズマダメージを受けるのを抑止することができる。
しかも、一層目金属配線６５の側面が第１キャパシタ保護絶縁膜６６で覆われているので、第１のサイドウォール用絶縁膜６７の成膜雰囲気中に含まれる水分がアルミニウム膜６５ｂに触れない。これにより、アルミニウムの還元作用によって水分から水素が発生するのを防止でき、この水素によってキャパシタ誘電体膜４８が還元されるのを抑止できる。
また、プラズマCVD法に代えて、スパッタ法で第１のサイドウォール用絶縁膜６７を形成してもよい。
プラズマCVD法では、シリコン基板３０を加熱しながら、反応ガスにSiH4等の水素を含むガスを使用し、更にシリコン基板３０にバイアス電圧がかかり易いため、シリコン基板３０にプラズマダメージが入り易い。しかし、スパッタ法では、基板を加熱する必要が無いと共に、ターゲットやスパッタ雰囲気中に水素が含まれず、シリコン基板３０にバイアス電圧がかかりにくい構造をスパッタ装置が有しているため、プラズマCVD法に比べてシリコン基板３０がプラズマダメージを受け難い。
よって、スパッタ法で第１のサイドウォール用絶縁膜６７を形成することで、キャパシタQと電気的に接続された一層目金属配線６６を通じてキャパシタ誘電体膜４８ａにプラズマダメージが入るのを防ぐことができ、プロセス中にキャパシタ誘電体４８ａが劣化するのを抑止することが可能となる。
次に、図１１（ｂ）に示すように、第１のサイドウォール用絶縁膜６７をエッチバックし、一層目金属配線６５の横の第１キャパシタ保護絶縁膜上に第１絶縁性サイドウォール６７ａを形成する。
このエッチバックの条件は特に限定されないが、本実施形態では、平行平板型プラズマエッチングチャンバ（不図示）を用い、シリコン基板３０に対向するシャワーヘッドに周波数が１３．５６MHzでパワーが４００Wの高周波電力を印加する。そして、エッチングガスとしてCHF3、CF4、及びArをそれぞれ４０sccm、８０sccm、１０００sccmの流量でチャンバに供給すると共に、不図示のポンプでチャンバ内を約１７００mTorr程度に減圧し、上記のエッチバックを行う。
なお、このエッチバックでは、光学的な終点検出器(EPD: End Point Detector)でエッチングの終点を監視し、膜厚換算で約１０〜２０％程度のオーバーエッチングが行われる。例えば、サイドウォール用絶縁膜６７の厚さが１００nmの場合には、この厚さを丁度エッチングし切るのに必要なエッチング時間は約３０秒となり、オーバーエッチング時間は約５秒となる。
次に、図１２に示す断面構造を得るまでの工程について説明する。
まず、第１キャパシタ保護絶縁膜６６と第１絶縁性サイドウォール６７ａのそれぞれの上に、TEOSガスを用いるプラズマCVD法により酸化シリコン膜を形成し、この酸化シリコン膜を第３絶縁膜６８とする。なお、この第３絶縁膜６８の膜厚は特に限定されないが、本実施形態では、一層目金属配線６５上での第３絶縁膜６８の膜厚を約２６００nmとする。
その後に、CMP法により第３絶縁膜６８の上面を研磨して平坦化する。このCMPにより、第３絶縁膜６８の厚さは、一層目金属配線６５上で約１０００nmとなる。
次いで、基板温度約３５０℃、処理時間約４分の条件で、第３絶縁膜６８をN2Oプラズマに曝すことにより、第３絶縁膜６８の表面を窒化する。
そして、TEOSガスを使用するプラズマCVD法を再び用いて、第３絶縁膜６８の上に第２キャップ絶縁膜６９として酸化シリコン膜を厚さ約１００nmに形成する。
その後、N2Oプラズマ処理を再び行い、第２キャップ絶縁膜６９の表面を窒化する。このN2Oプラズマ処理として、例えば基板温度３５０℃、処理時間２分を採用する。
次に、外部雰囲気に含まれる水素や水分等の還元性物質がキャパシタ誘電体膜４８ａに至るのを防ぐために、これらの物質に対するブロック性に優れたアルミナ膜をスパッタ法で第２キャップ絶縁膜６９上に約５０nmの厚さに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜７０とする。
続いて、TEOSガスを使用するプラズマCVD法により、第２キャパシタ保護絶縁膜７０の上に酸化シリコン膜を形成して、この酸化シリコン膜を第３キャップ絶縁膜７１とする。この第３キャップ絶縁膜７１の厚さは、例えば約１００nmである。
その後に、基板温度３５０℃、処理時間２分の条件で第３キャップ絶縁膜７１に対してN2Oプラズマ処理を行い、この第３キャップ絶縁膜７１の表面を窒化する。
次に、図１３に示す断面構造を得るまでの工程について説明する。
まず、第３キャップ絶縁膜７１の上にフォトレジストを塗布し、それを露光、現像することにより、一層目金属配線６５の上にホール形状の第７窓７３ａを備えた第３レジストパターン７３を形成する。
次いで、下部電極と上部電極とが対向して設けられた平行平板型プラズマエッチングチャンバ（不図示）内にシリコン基板３０を入れ、上記の下部電極上にそのシリコン基板３０を載置する。そして、エッチングガスとしてC4F8、Ar、O2をそれぞれ２０sccm、５００sccm、１２sccmの流量でチャンバに供給しながら、不図示のポンプでチャンバ内を排気し、上記のエッチングガスの圧力を約５０mTorrとする。この状態で、周波数が２７．１２MHzでパワーが２０００Wの高周波電力（ソースパワー）をチャンバの上部電極に印加すると共に、周波数が８００kHzでパワーが９００Wの高周波電力（バイアスパワー）をチャンバの下部電極に印加して、エッチングガスをプラズマ化し、チャンバ内をエッチング雰囲気にする。
そのようなエッチング雰囲気では、酸窒化シリコンよりなる第１絶縁性サイドウォール６７ａのエッチング速度が、酸化シリコンよりなる第３絶縁膜６８のそれよりも遅くなる。
そして、このような状態を約１８５秒間保持することにより、第７窓７３ａの下の各絶縁膜６６、６８〜７１が上記のエッチング雰囲気によりエッチングされ、一層目金属配線６５の上に第３ホール７４ａが形成されることになる。
このエッチングが終了後、第３のレジストパターン７３ａを除去し、洗浄水で第３ホール７４ａの内面を洗浄する。
ところで、図１３では、第３ホール７４ａと一層目金属配線６５とが所望に位置合わせされた状態が示されているが、例えば第１レジストパターン７３の位置ずれによって、第３ホール７４ａの一部が一層目金属配線６５から外れる場合がある。
図２３は、このように第３ホール７４ａの一部が一層目金属配線６５から外れた場合の拡大断面図である。
上記のように、本実施形態では、一層目金属配線６５の横に第１絶縁性サイドウォール６７ａを形成し、且つ、第１絶縁性サイドウォール６７ａのエッチング速度が第２絶縁膜６８のそれよりも遅くなるエッチング条件で上記の第３ホール７４ａを形成する。従って、図示のように第３ホール７４ａの一部が一層目金属配線６５から外れて第１絶縁性サイドウォール６７ａに重なっても、第１絶縁性サイドウォール６７ａにおいてエッチングが吸収されるので、予備的事項で説明したような溝が第３ホール７４ａに形成されない。
よって、上記のエッチングを終了した後でも、アルミナよりなる第１、第２キャパシタ保護絶縁膜６６、７０から発生した反応性に乏しく除去が困難なエッチング生成物が第３ホール７４ａ内に溜まり難い。
更に、エッチングの後に第３ホール７４ａの内面を洗浄水で洗浄しても、水が第３ホール７４ａ内に溜まり難くなる。
なお、このエッチングにおいて、一層目金属配線６５の最上層の窒化チタン膜６５ｄと第１キャパシタ保護絶縁膜６６とのエッチング選択比は、アルミナよりなる第１キャパシタ保護絶縁膜６６又は第２キャップ絶縁膜６９の膜厚が厚くなるほど低下し、エッチング生成物の中に窒化チタン膜６５ｄに由来するものが多く含まれるようになる。窒化チタンを含むエッチング生成物は、第３ホール７４ａの中に残存し、コンタクト不良を招く恐れがあるので、なるべく低減するのが好ましい。そのため、第１キャパシタ保護絶縁膜６６又は第２キャップ絶縁膜６９の厚さを、本実施形態（第１キャパシタ保護絶縁膜６６は約２０nm、第２キャップ絶縁膜６９は約５０nm）よりも厚くする場合は、このエッチング時間を上記の１８５秒よりも短くし、エッチング生成物がなるべく発生しないようにするのが好ましい。
また、アルミナ膜よりも加工性に優れた酸化シリコン膜をスパッタ法で第１キャパシタ保護絶縁膜６６として形成する場合には、第３ホール７４ａを形成する際に第１キャパシタ保護絶縁膜６６をエッチングで開口するのが容易となり、第３ホール７４ａの加工精度が高められるという利点も得られる。
次に、図１４に示す断面構造を得るまでの工程について説明する。
まず、第３絶縁膜６８から第３ホール７４ａの中に脱ガスが出てくるのを防止するために、第３ホール７４ａの内面を窒化する。その窒化処理は、例えば、基板温度３５０℃、窒素ガス流量２０l/分、及び処理時間１２０分の条件で窒素雰囲気中において行われる。
次いで、第３ホール７４ａの下の一層目金属配線６５をプラズマ化したアルゴン雰囲気に曝して軽くエッチングし、一層目金属配線６５の表面を清浄化する。この時のエッチング量は例えば５０nmである。
そして、第３ホール７４ａの内面と第３キャップ絶縁膜７１の上面にスパッタ法により窒化チタン膜を厚さ約１５０nmに形成し、それを第１グルー膜７６とする。
続いて、六フッ化タングステンガスを使用するプラズマCVD法により、この第１グルー膜７６の上に、第３ホール７４ａを完全に埋め込む厚さ、例えば６５０nmの厚さのタングステン膜を形成する。その後に、このタングステン膜をエッチバックして第３キャップ絶縁膜７１の上面から除去し、第３ホール７４ａ内のみに残す。これにより、第３ホール７４ａ内には、一層目金属配線６５と電気的に接続され且つタングステンで構成される第５導電性プラグ７７が形成されたことになる。
なお、この例ではタングステン膜をエッチバックしたが、エッチバックに変えてCMPを採用してもよい。
ここで、図２３で説明したように、第３ホール７４ａ内にはエッチング生成物や洗浄水等の異物が溜まっていない。従って、上記のタングステン膜を第３ホール７４ａ内に形成するとき、シリコン基板３０が加熱されても、異物に起因する脱ガスが発生せず、タングステン膜で第３ホール７４ａを良好に埋め込むことができる。その結果、予備的事項で説明したような第５導電性プラグ７７が形成されないといった不都合が発生しないと共に、第５導電性プラグ７７のコンタクト抵抗が低下せず、第５導電性プラグ７７と一層目金属配線６５とを電気的に確実に接続することができる。
次に、図１５に示す断面構造を得るまでの工程について説明する。
まず、上記の第５導電性プラグ７７と第１グルー膜７６のそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、そして厚さ約１５０nmの窒化チタン膜である。
その後に、フォトリソグラフィによりこの金属積層膜と第１グルー膜７６とをパターニングして、これらの膜で構成される二層目金属配線７８を第３キャップ絶縁膜７１上に形成する。
なお、一層目金属配線６５上には、既述のように第１キャパシタ保護絶縁膜６６を形成し、プラズマダメージが一層目金属配線６５を通じてキャパシタQに伝わるのを防止した。これに対し、二層目金属配線７８はキャパシタQから遠いため、その上にアルミナよりなるキャパシタ保護絶縁膜を形成しなくても、上記のプラズマダメージでキャパシタQが劣化することは殆ど無い。また、二層目金属配線６５上にプラズマCVDにより成膜を行い、成膜時に生成される水分が上記のアルミニウム膜の側面で解離し水素を生成したとしても、二層目金属配線４５がキャパシタQから遠いうえに、水素が第１、第２キャパシタ保護絶縁膜６６、７０でブロックされるため、その水素はキャパシタQに殆ど届かない。
続いて、図１６に示すように、二層目金属配線７８と第３キャップ絶縁膜７１のそれぞれの上に、第２のサイドウォール用絶縁膜７９としてプラズマCVD法で酸窒化シリコン膜を厚さ約１５０nmに形成する。なお、第２のサイドウォール用絶縁膜７９は酸窒化シリコン膜に限定されず、窒化シリコン膜であってもよい。
また、第１のサイドウォール用絶縁膜６７（図１１（ａ））と同様に、スパッタ法で第２のサイドウォール用絶縁膜７９を形成することにより、キャパシタQと電気的に接続された二層目金属配線７８を通じてキャパシタ誘電体膜４８ａが受けるプラズマダメージを低減することができる。
次いで、図１７に示すように、第２のサイドウォール用絶縁膜７９をエッチバックして、二層目金属配線７８の横に第２絶縁性サイドウォール７９ａとして残す。なお、このエッチバックの条件としては、図１１（ｂ）で説明した第１のサイドウォール用絶縁膜６７のエッチバックと同じ条件が採用される。
次に、図１８に示すように、シリコン基板３０の上側全面にTEOSガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第４絶縁膜８２とする。そして、CMP法で第４絶縁膜８２の上面を平坦化した後、更にその上に第３キャップ絶縁膜８３として酸化シリコン膜を約１００nmの厚さに形成する。
そして、還元性物質からキャパシタ誘電体膜４８ａを保護するための第３キャパシタ保護絶縁膜８４として、第３キャップ絶縁膜８３の上にスパッタ法でアルミナ膜を約５０nmの厚さに形成する。
その後に、TEOSガスを使用するプラズマCVD法により、第３キャパシタ保護絶縁膜８４の上に酸化シリコン膜を厚さ約１００nmに形成し、この酸化シリコン膜を第４キャップ絶縁膜８５とする。
次に、図１９に示す断面構造を得るまでの工程について説明する。
まず、第４キャップ絶縁膜８５の上にフォトレジストを塗布し、それを露光、現像することにより、二層目金属配線７８の上にホール形状の第８窓８８ａを備えた第４レジストパターン８８を形成する。
そして、平行平板型プラズマエッチングチャンバ内において、第４レジストパターン８８をマスクにしながら各絶縁膜８２〜８５をエッチングすることにより、二層目金属配線７８上のこれらの絶縁膜に第４ホール８７ａを形成する。
このときのエッチング条件は特に限定されないが、本実施形態では、周波数が２７．１２MHzでパワーが２０００Wの高周波電力（ソースパワー）をチャンバの上部電極に印加すると共に、周波数が８００kHzでパワーが９００Wの高周波電力（バイアスパワー）をチャンバの下部電極に印加する。そして、エッチングガスとして、流量がそれぞれ２０sccm、５００sccm、１２sccmのC4F8、Ar、O2をエッチングチャンバ内に供給し、チャンバ内の圧力を約５０mTorrに安定させる。そして、エッチング時間は約１９０秒に設定される。
このようなエッチング条件によれば、酸窒化シリコン膜のエッチング速度が酸化シリコン膜のそれよりも遅くなる。
従って、第４ホール８７ａが位置ずれを起こし、その一部が第２絶縁性サイドウォール７９ａに重なっても、酸窒化シリコンよりなる第２絶縁性サイドウォール７９ａにおいてエッチングが吸収されるので、予備的事項で説明したような溝が第４ホール８７ａの底部に形成されない。そのため、アルミナよりなる第３キャパシタ保護絶縁膜８４をエッチングした際に発生した除去が困難なエッチング生成物や、第４ホール８７ａの内面を洗浄するときの洗浄水が第４ホール８７ａに溜まり難くすることができる。
このエッチングが終了後、第４レジストパターン８８は除去される。
続いて、図２０に示すように、第４ホール８７ａの内面と第４キャップ絶縁膜８５の上面に、第２グルー膜９０としてスパッタ法により窒化チタン膜を厚さ約１５０nmに形成する。そして、第２グルー膜９０の上にCVD法でタングステン膜を形成し、このタングステン膜で第４ホール８７ａを完全に埋め込む。その後に、第４キャップ絶縁膜８５の上の余分なタングステン膜をCMP法で研磨して除去し、第４ホール８７ａ内にのみタングステン膜を第６導電性プラグ９１として残す。
上記したように、第４ホール８７ａの中には、アルミナを含むエッチング生成物や洗浄水等の異物が存在しないので、上記のタングステン膜を形成するときにシリコン基板３０を加熱しても、異物に起因する脱ガスが第４ホール８７ａ内に発生しない。そのため、第４ホール８７ａ内にタングステン膜を良好に形成することができ、第６導電性プラグ９１の未形成等の不具合を防止できる。
次に、図２１に示す断面構造を得るまでの工程について説明する。
まず、第２グルー膜９０と第６導電性プラグ９１のそれぞれの上面に、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約１５０nmの窒化チタン膜をこの順にスパッタ法に形成する。そして、フォトリソグラフィによりこの金属積層膜とその下の第２グルー膜９０とをパターニングして、第４キャップ絶縁膜８５の上に三層目金属配線９２とボンディングパッド９３とを形成する。
続いて、図２２に示すように、三層目金属配線９２とボンディングパッド９３のそれぞれの上に、第１カバー膜９５としてCVD法で酸化シリコン膜を約１００nmの厚さに形成する。更に、この第１カバー膜９５上に、第２カバー膜９６として厚さが約３５０nmの窒化シリコン膜をCVD法で形成する。
次に、フォトリソグラフィにより上記の第１、第２カバー膜９５、９６をパターニングする。これにより、各絶縁膜９５、９６には、ボンディングパッド９３が露出する開口９５ａが形成される。
この後は、シリコン基板３０の上側全面にスピンコート法によりポリイミドを塗布し、ポリイミドよりなる保護層を形成する工程に移るが、その詳細については省略する。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
本実施形態によれば、図２３に示したように、第１キャパシタ保護絶縁膜６６で一層目金属配線６５を覆い、その後に第１絶縁性サイドウォール６７ａと第３絶縁膜６８を形成する。これにより、第１絶縁性サイドウォール６７ａや第３絶縁膜６８の成膜雰囲気に含まれるプラズマに一層目金属配線６５が直接曝されないので、一層目金属配線６５を通じてキャパシタ誘電体膜４８ａ（図１２参照）が受けるプラズマダメージを低減でき、強誘電体特性に優れたキャパシタ誘電体膜４８ａを備えたキャパシタQを形成することができる。
これに対し、既述の特許文献１〜６、８、９では、上記の第１キャパシタ保護絶縁膜６６に相当する膜を形成しておらず、配線の側面に絶縁性サイドウォールを直接形成しているので、上記のようにプラズマダメージを低減することができず、キャパシタ誘電体膜４８ａが劣化してしまう。また、特許文献７では、サイドウォールが導電膜で構成されているため、隣接する配線同士の間隔がサイドウォールの分だけ短くなり、配線間の寄生容量が増えてデバイスの高速化に不利となる。
しかも、本実施形態では、エッチバックが容易な酸窒化シリコン膜や窒化シリコン膜で第１のサイドウォール用絶縁膜６７を構成したので、エッチバックが困難なアルミナでサイドウォールを構成する特許文献２と比較して、第１絶縁性サイドウォール６７ａを容易に形成することが可能となる。
更に、本実施形態では、図２３で説明したように、第１絶縁性サイドウォール６７ａのエッチング速度が第３絶縁膜６８のそれよりも遅くなるエッチング条件で、一層目金属配線６５の上の第３絶縁膜６８をエッチングして第３ホール７４ａを形成する。
これにより、たとえ第３ホール７４ａが位置ずれしてその一部が第１絶縁性サイドウォール６７ａに重なっても、第３ホール７４ａを形成する際のエッチングが第１絶縁性サイドウォール６７ａにおいて吸収されるため、第３ホール７４ａの底部に溝が形成されない。そのため、化学的に除去するのが困難なアルミナを含むエッチング生成物や、洗浄水等の異物がその溝に入らないので、これらの異物に起因して第５導電性プラグ７７が未形成となったり、第５導電性プラグ７７のコンタクト抵抗が上昇したりするといった不都合を回避することが可能となる。
次の表１は、第１絶縁性サイドウォール６７ａの効果を確かめるために本願発明者が行った調査結果を示す表である。
Figure 2007043116
この調査に使用されたサンプルでは、第１絶縁性サイドウォール６７ａを形成していない。その代わりに、第１キャパシタ保護絶縁膜６６の厚さを厚くすることで、一層目金属配線６５の側面の第１キャパシタ保護絶縁膜６６に、エッチングストッパとしての機能を持たせた。
また、この調査では、６インチのシリコン基板３０において、平均の位置ずれ量が１３０nmになるように第３ホール７４ａの位置ずれを意図的に発生させ、光学的な欠陥検査装置を用いることにより、未形成となっている第５導電性プラグ７７が基板３０の面内に幾つあるのかが調査された。
表１に示されるように、第１キャパシタ保護絶縁膜６０の厚さが２０nmの場合は（条件１）、シリコン基板３０の面内で６７個も欠陥が発生した。
しかし、第１キャパシタ保護絶縁膜６０の厚さを増加させて５０nmとすると（条件４）、欠陥の数は１個にまで減少した。更に、上記の厚さを６０nmとすると（条件５）、欠陥は２個となった。
これらの結果より、第１キャパシタ保護絶縁膜６６を厚くするほど欠陥数が減ることが明らかになった。
これは、第１キャパシタ保護絶縁膜６６を厚くすると、一層目金属配線６５の側面における第１キャパシタ保護絶縁膜６６が、第１絶縁性サイドウォール６７ａと同様のエッチングストッパとしての機能を有するようになり、一層目金属配線６５から脱落した部分の第３ホール７４ａに溝が形成されないためであると考えられる。よって、本実施形態のように第１絶縁性サイドウォール６７ａを形成する場合であっても、未形成となる第５導電性プラグ７７が減ると推定される。
なお、上記した図２３では、一層目金属配線６５の上面に第１キャパシタ保護絶縁膜６６が形成されているが、本発明はこれに限定されない。例えば、図２４に示すように、第１絶縁性サイドウォール６７ａを形成するときのエッチバックの時間を長くしたり、そのエッチバックにおける第１キャパシタ保護絶縁膜６６と第２絶縁膜５５とのエッチング選択比を小さくしたりして、一層目金属配線６５の上面の第１キャパシタ保護絶縁膜６６をエッチングして除去してもよい。
図２４のような構造を採用しても、既述したのと同様に、第３ホール７４ａと一層目金属配線６５とが位置ずれした場合に第３ホール７４ａに溝が形成されるのを防ぐことができる。
また、図２４のように、第２絶縁膜５５と一層目金属配線６５のそれぞれの上面から第１キャパシタ保護絶縁膜６６が除去されても、一層目金属配線６５の側面に第１キャパシタ保護絶縁膜６６が残存しているので、第３絶縁膜６８の成膜時に一層目金属配線６５の側面がプラズマに曝されず、一層目金属配線６５を通じてキャパシタ誘電体膜４８ａにプラズマダメージが伝わるのをある程度低減することができる。
（３）第２実施形態
上記した第１実施形態では、プレーナ型のFeRAMに本発明を適用する場合について説明した。これに対し、本実施形態では、キャパシタの下部電極がその下の導電性プラグと直接接続されるスタック型のFeRAMに本発明を適用する。
図２５〜図３２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。
最初に、図２５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１００にSTI用の溝を形成し、この溝に素子分離絶縁膜１０１として酸化シリコン膜を埋め込み、素子分離絶縁膜１０１でシリコン基板１００の活性領域を画定する。
次いで、シリコン基板１００の活性領域にp型不純物としてボロンをイオン注入し、pウェル１０２を形成する。
次に、シリコン基板１００の表面を熱酸化することにより、ゲート絶縁膜１０３となる熱酸化膜を形成し、更にその上に非晶質シリコン膜とタングステンシリサイド膜とをこの順に形成する。その後に、フォトリソグラフィによりこれら非晶質シリコン膜とタングステンシリサイド膜とをパターニングして、ワード線の一部を構成する二つのゲート電極１０４を形成する。
そして、これらのゲート電極１０４をマスクにしながらシリコン基板１００にn型不純物をイオン注入し、各ゲート電極１０４の横のシリコン基板に第１、第２ソース／ドレインエクステンション１０５ａ、１０５ｂを形成する。そのn型不純物として、本実施形態ではリンを採用する。
更に、シリコン基板の上側全面に酸化シリコン膜等の絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１０４の横に絶縁性スペーサ１０６として残す。
続いて、この絶縁性スペーサ１０６とゲート電極１０４とをマスクにするイオン注入により、シリコン基板１００に砒素等のn型不純物を導入し、ゲート電極１０４の側方のシリコン基板１００に第１、第２ソース／ドレイン領域１０７ａ、１０７ｂを形成する。
更に、シリコン基板１００の上側全面に、高融点金属膜としてスパッタ法でコバルト膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域１０７ａ、１０７ｂにおけるシリコン基板１００にコバルトシリサイド層等の高融点シリサイド層１０８を形成し、各ソース／ドレイン領域１０７ａ、１０７ｂを低抵抗化する。
その後に、素子分離絶縁膜１０１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、シリコン基板１００の活性領域に、ゲート絶縁膜１０３、ゲート電極１０４、及び第１、第２ソース／ドレイン領域１０７ａ、１０７ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、図２５（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１００の上側全面に、プラズマCVD法により酸窒化シリコン膜よりなるカバー絶縁膜１１１と酸化シリコン膜よりなる第１絶縁膜１１２とをこの順に形成する。その後、ゲート電極１０４の形状を反映して第１絶縁膜１１２の上面に形成された凹凸を無くすため、CMP法により第１絶縁膜１１２の上面を研磨して平坦化する。
次いで、フォトリソグラフィによりこれらカバー絶縁膜１１１と第１絶縁膜１１２とをパターニングして、第１ソース／ドレイン領域１０７ａの上に第１コンタクトホール１１２ａを形成する。
その後に、タングステンを主に構成される第１導電性プラグ１１４ａをその第１コンタクトホール１１２ａを形成する。
続いて、この第１導電性プラグ１１４ａがプロセス中に酸化するのを防止するために、第１導電性プラグ１１４ａと第１絶縁膜１１２のそれぞれの上面に、プラズマCVD法により第１酸化防止絶縁膜１１３として酸窒化シリコン膜又は窒化シリコン膜を厚さ１００〜５００nmに形成する。
更に、この第１酸化防止絶縁膜１１３からカバー絶縁膜１１１までをパターニングし、第２ソース／ドレイン領域１０７ｂ上のこれらの絶縁膜に第２コンタクトホール１１２ｂを形成する。
次に、図２５（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、第２コンタクトホール１１２ｂの内面と第１酸化防止絶縁膜１１３の上面に、スパッタ法により厚さ約３０nmのチタン膜と厚さ約５０nmの窒化チタン膜とをこの順に形成し、これらをグルー膜とする。そして、このグルー膜の上に、CVD法によりタングステン膜を形成し、そのタングステン膜で第２コンタクトホール１１２ｂを完全に埋め込む。その後に、第１酸化防止絶縁膜１１３上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの絶縁膜を第２コンタクトホール１１２ｂ内にのみ第２導電性プラグ１１４ｂとして残す。
次に、図２６（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２導電性プラグ１１４ｂと第１酸化防止絶縁膜１１３のそれぞれの上面に、DCスパッタ法によりイリジウム膜を形成し、そのイリジウム膜を第１導電膜１１７とする。このイリジウム膜の成膜条件は特に限定されないが、本実施形態では、スパッタターゲットに印加されるDC電力のパワーを０．５kW、スパッタガスであるアルゴンガスの圧力を０．１１Pa、基板温度を５００℃、そして成膜時間を３３５秒とする。
更に、この第１導電膜１１７の上に、強誘電体膜１１８としてMOCVD法によりPZT膜を形成する。このMOCVD法で使用される有機材料とその流量は特に限定されない。本実施形態では、THF(Tetra-Hydro-Furan)の流量を０．４７４ml／分、Pb原料であるPb(DPM)2を０．３mol／lの濃度でTHF中に溶解した溶液の流量を０．３２６ml／分、Zr原料であるZr(dmhd)4を０．３mol／lの濃度でTHFに溶解した溶液の流量を０．２ml／分、Ti原料であるTi(O-iPr)2(DPM)2を０．３mol／lの濃度でTHFに溶解した溶液の流量を０．２ml／分とする。そして、気化器で気化されたこれらの溶液をリアクター内に供給し、成膜圧力約５Torr、基板温度６２０℃の条件で上記の強誘電体膜１１８を形成する。
次いで、スパッタ法により強誘電体膜１１８上に酸化イリジウム膜を厚さ約２００nmに形成し、それを第２導電膜１１９とする。
次いで、この第２導電膜１１９を形成したときに強誘電体膜１１８が受けたダメージを回復させるために、内部が酸素含有雰囲気となっている縦型炉を用いて、基板温度５００℃、処理時間６０分の条件で、強誘電体膜１１８に対して回復アニールを施す。
その後に、第２導電膜１１９上に窒化チタン膜と酸化シリコン膜とをこの順に形成した後、これらの膜をパターニングしてキャパシタ平面形状のハードマスク１２０を形成する。
次に、図２６（ｂ）に示すように、ハードマスク１２０をエッチングマスクにしながら第１導電膜１１７、強誘電体膜１１８、及び第２導電膜１１９を一括してドライエッチングし、下部電極１１７ａ、キャパシタ誘電体膜１１８ａ、及び上部電極１１９ａを順に積層してなるキャパシタQを形成する。
この後に、ハードマスク１２０は除去される。
続いて、図２６（ｃ）に示すように、例えばTMA(trimethylalminium)とO3とを原料に用いるALD(Atomic Layer Deposition)法により、第１酸化防止絶縁膜１１３の上面とキャパシタQの表面に第１アルミナ膜１２１を約２０nmに形成する。その第１アルミナ膜１２１は、水素や水分等の還元性物質からキャパシタ誘電体膜１１８ａを保護するように機能する。また、キャパシタ誘電体膜１１８ａの成膜方法としてステップカバレッジ特性に優れた膜が形成可能なALD法を採用したので、微細化が進んで隣接するキャパシタQ同士の間隔が狭くなっても、キャパシタQの側面に十分な厚さで第１アルミナ膜１２１を形成できる。
その後、キャパシタ誘電体膜１１８ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を６５０℃とする回復アニールを行う。その回復アニールは、例えば縦型炉を用いて行われる。
次に、図２７（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、第１アルミナ膜１２１上に第２絶縁膜１２２として酸化シリコン膜を形成し、その第２絶縁膜１２２で隣接するキャパシタQの間のスペースを埋め込む。その後に、CMP法により第２絶縁膜１２２の上面を研磨して平坦化すると共に、上部電極１１９ａ上での第２絶縁膜１２２の厚さを約３００nmにする。
その後に、第２絶縁膜１２２に対してアニールを行い、第２絶縁膜１２２を脱水する。
続いて、図２７（ｂ）に示すように、還元性雰囲気からキャパシタ誘電体膜１１８ａを保護するために、平坦化された第２絶縁膜１２２上にスパッタ法で第２アルミナ膜１２３を厚さ約５０nmに形成する。
更に、図２７（ｃ）に示すように、TEOSガスを使用するプラズマCVD法により、この第２アルミナ膜１２３上に酸化シリコン膜を厚さ約１００nmに形成し、それを第１キャップ絶縁膜１２４とする。
次に、図２８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより各絶縁膜１１３、１２１〜１２４をパターニングし、第１導電性プラグ１１４ａ上のこれらの絶縁膜に第１ホール１２２ａを形成する。
そして、この第１ホール１２２ａの内面と、第１キャップ絶縁膜１２４の上面に、グルー膜としてスパッタ法でチタン膜と窒化チタン膜をこの順に約５０nmの厚さに形成する。更に、このグルー膜上にCVD法でタングステン膜を形成し、このタングステン膜で第１ホール１２２ａを完全に埋め込む。その後、第１キャップ絶縁膜１２４上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１ホール１２２ａ内にのみ第３導電性プラグ１２５として残す。
続いて、図２８（ｂ）に示すように、第１キャップ絶縁膜１２４と第３導電性プラグ１２５のそれぞれの上面に、CVD法で酸窒化シリコン膜を厚さ約１００nmに形成し、これを酸化防止絶縁膜１３０とする。
そして、フォトリソグラフィにより酸化防止絶縁膜１３０から第１アルミナ膜１２１までをパターニングし、上部電極１１９ａ上の第２絶縁膜２２に第２ホール１３１を形成する。第２ホール１３１を形成したことによってダメージを受けたキャパシタQはアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度を５５０℃として約６０分間行われる。
また、このアニールの前に上記のように酸化防止絶縁膜１３０を予め形成したことで、アニール中に第３導電性プラグ１２５が酸化してコンタクト不良を起こすのを防ぐことができる。
そして、このアニールを終了した後に、酸化防止膜１３０はエッチバックにより除去される。
次に、図２９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２ホール１３１の内面と第１キャップ絶縁膜１２４の上面に、スパッタ法により多層金属膜を形成する。その多層金属膜として、例えば、厚さ約６０nmのチタン膜、厚さ約３０nmの窒化チタン膜、厚さ約４００nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約７０nmの窒化チタン膜をこの順に形成する。
その後に、フォトリソグラフィにより多層金属膜をパターニングすることにより、第２ホール１３１を通じて上部電極１１９ａと電気的に接続された一層目金属配線１３３を形成する。
次いで、図２９（ｂ）に示すように、第１キャップ絶縁膜１２４と一層目金属配線１３３のそれぞれの上に、スパッタ法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第１キャパシタ保護絶縁膜１３４とする。この第１キャパシタ保護絶縁膜１３４は、還元性物質、例えば水素や水分に対するブロック性に優れており、これらの物質が外部から侵入してキャパシタ誘電体膜１１８ａを劣化させるのを防止するように機能する。
続いて、図３０（ａ）に示すように、第１キャパシタ保護絶縁膜１３４の上に、サイドウォール用絶縁膜１３６としてプラズマCVD法により酸窒化シリコン膜を厚さ約１５０nmに形成する。なお、サイドウォール用絶縁膜１３６は酸窒化シリコン膜に限定されず、プラズマCVD法で形成された窒化シリコン膜をサイドウォール用絶縁膜１３６として採用してもよい。
更に、プラズマCVD法に代えてスパッタ法でサイドウォール用絶縁膜１３６を形成することで、第１実施形態で説明したように、一層目金属配線１３３を通じてキャパシタ誘電体膜１１８ａが受けるプラズマダメージを低減することが可能となる。
次に、図３０（ｂ）に示すように、プラズマエッチングにより上記のサイドウォール用絶縁膜１３６をエッチバックし、そのサイドウォール用絶縁膜１３６を一層目金属配線１３３の横に絶縁性サイドウォール１３６ａとして残す。
このエッチバックは、例えば平行平板型プラズマエッチングチャンバ内において行われる。そして、本実施形態では、シリコン基板１００に対向するようにしてそのチャンバ内に設けられたシャワーヘッドに周波数が１３．５６MHzでパワーが４００Wの高周波電力を印加する。更に、エッチングガスとしてCHF3、CF4、及びArをそれぞれ４０sccm、８０sccm、１０００sccmの流量でチャンバに供給すると共に、不図示のポンプでチャンバ内を約１７００mTorr程度に減圧し、上記のエッチバックを行う。
なお、この例では、エッチバックの後でも一層目金属配線１３３の上面に第１キャパシタ保護絶縁膜１３４を残すようにしているが、上記のエッチバックをオーバーエッチング気味にすることにより、絶縁性サイドウォール１３６ａの形成時に第１キャパシタ保護絶縁膜１３４を一層目金属配線１３３の上面から除去するようにしてもよい。
次に、図３１（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、第１キャパシタ保護絶縁膜１３４と絶縁性サイドウォール１３６ａのそれぞれの上に酸化シリコン膜を形成し、その酸化シリコン膜を第３絶縁膜１４１とする。
その後、第３絶縁膜１４１の上面をCMP法で研磨することにより、一層目金属配線１３３の形状を反映して第３絶縁膜１４１の上面に形成された凹凸を平坦化する。
次いで、還元性物質からキャパシタ誘電体膜１１８ａを保護する第２キャパシタ保護絶縁膜１４２として、第３絶縁膜１４１の上にスパッタ法でアルミナ膜を約５０nmの厚さに形成する。
更に、TEOSガスを使用するプラズマCVD法により、第２キャパシタ保護絶縁膜１４２の上に酸化シリコン膜を形成して、この酸化シリコン膜を第２キャップ絶縁膜１４３とする。この第２キャップ絶縁膜１４３の厚さは、例えば約１００nmである。
次に、図３１（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２キャップ絶縁膜１４３の上に、フォトレジストを塗布し、それを露光、現像することにより、一層目金属配線１３３の上にホール形状の窓１４５ａを備えたレジストパターン１４５を形成する。
そして、上記の窓１４５ａを通じて各絶縁膜１３４、１４１〜１４３をドライエッチングすることにより、一層目金属配線１３３の上のこれらの絶縁膜に第２ホール１４１ａを形成する。
そのエッチングの条件は特に限定されないが、本実施形態では、平行平板型プラズマエッチングチャンバ（不図示）を用い、そのチャンバにエッチングガスとしてC4F8、Ar、O2をそれぞれ２０sccm、５００sccm、１２sccmの流量で供給する。そして、不図示のポンプでチャンバ内を排気してエッチングガスの圧力を約５０mTorr程度に減圧した後、周波数が２７．１２MHzでパワーが２０００Wの高周波電力（ソースパワー）をチャンバの上部電極に印加すると共に、周波数が８００kHzでパワーが９００Wの高周波電力（バイアスパワー）をチャンバの下部電極に印加して、エッチングガスをプラズマ化する。
このようなエッチング条件によれば、酸窒化シリコンよりなる絶縁性サイドウォール１３６ａのエッチング速度が酸化シリコンよりなる第３絶縁膜１４１のそれよりも遅くなる。よって、たとえ第２ホール１４１ａが位置ずれしてその一部が一層目金属配線１３３から外れても、絶縁性サイドウォール１３６ａがエッチングストッパとなるため、第２ホール１４１ａの底部に溝は形成されない。
従って、第２ホール１４１ａを形成する際、アルミナよりなる第１、第２キャパシタ保護絶縁膜１３４、１４２から発生した反応性に乏しいエッチング生成物が第２ホール１４１ａに溜まり難くなる。同様に、このエッチングの後に第２ホール１４１ａ内を洗浄水で洗浄しても、水が第２ホール１４１ａに残留し難くなる。
この後に、レジストパターン１４５は除去される。
次に、図３２（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２ホール１４１ａの内面と第２キャップ絶縁膜１４３の上面に、グルー膜としてスパッタ法で窒化チタン膜を形成する。そして、このグルー膜上に、CVD法でタングステン膜を形成し、このタングステン膜で第２ホール１４１ａを完全に埋める。更に、第２キャップ絶縁膜１４３上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２ホール１４１ａ内にのみ第２導電性プラグ１５０として残す。
この第２導電性プラグ１５０は、第２ソース／ドレイン領域１０７ｂの上の一層目金属配線１３３と電気的に接続され、ビット線の一部を構成する。
ここで、既述のように、第２ホール１４１ａと一層目金属配線１３３とが位置ずれしていても、一層目金属配線１３３から外れた部分の第２ホール１４１ａには、アルミナを含むエッチング生成物等の異物が溜まり易い溝が形成されていない。よって、上記のタングステン膜を形成する際、加熱された異物から発生する脱ガスが低減するので、その脱ガスに起因して第２導電性プラグ１５０が未形成になるという不都合を回避することができる。
続いて、図３２（ｂ）に示すように、第２キャップ絶縁膜１４３と第２導電性プラグ１５０のそれぞれの上に多層金属膜を形成した後、この多層金属膜をパターニングして二層目金属配線１５１とする。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図３１（ｂ）を参照して説明したように、一層目金属配線１３３の横に絶縁性サイドウォール１３６ａを形成し、この絶縁性サイドウォール１３６ａのエッチング速度が第３絶縁膜１４１のそれよりも遅くなるようなエッチング条件で第２ホール１４１ａを形成した。
これによれば、第１実施形態と同様に、第２ホール１４１ａが位置ずれしてその一部が絶縁性サイドウォール１３６ａに重なっても、位置ずれした部分の第２ホール１４１ａの下に細い溝が形成されない。これにより、除去が困難なアルミナを含むエッチング生成物や洗浄水等の異物がその溝に入り込まない。その結果、第２ホール１４１ａ内に第２導電性プラグ１５０（図３２（ａ）参照）を形成する際、加熱された異物に起因する脱ガスがほとんど発生しないので、脱ガスによって第２導電性プラグ１５０が未形成となったり、第２導電性プラグ１５０と一層目金属配線１３３とのコンタクト抵抗が低下したりするといった不都合を招くことが無く、信頼性の高いFeRAMを提供することが可能となる。

Claims (20)

  1. 半導体基板の上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を有するキャパシタを形成する工程と、
    前記キャパシタを覆う第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に金属配線を形成する工程と、
    前記金属配線と前記第２絶縁膜とを覆う第１キャパシタ保護絶縁膜を形成する工程と、
    前記金属配線の横の前記第１キャパシタ保護絶縁膜上に絶縁性サイドウォールを形成する工程と、
    前記絶縁性サイドウォール上に第３絶縁膜を形成し、該第３絶縁膜で前記金属配線を覆う工程と、
    前記絶縁性サイドウォールのエッチング速度が前記第３絶縁膜のエッチング速度よりも遅くなるエッチング条件で前記第３絶縁膜を選択的にエッチングし、前記金属配線の上の前記第３絶縁膜にホールを形成する工程と、
    前記ホール内に、前記金属配線に接続された導電性プラグを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記絶縁性サイドウォールとして、窒化シリコン又は酸窒化シリコンよりなるサイドウォールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記絶縁性サイドウォールを形成する工程は、前記第１キャパシタ保護絶縁膜上にサイドウォール用絶縁膜を形成する工程と、前記サイドウォール用絶縁膜をエッチバックして前記金属配線の横に前記絶縁性サイドウォールとして残す工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記サイドウォール用絶縁膜を形成する工程において、スパッタ法により該サイドウォール用絶縁膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記サイドウォール用絶縁膜をエッチバックする工程において、前記金属配線の上面の前記第１キャパシタ保護絶縁膜をエッチングして除去し、前記金属配線の前記上面を露出させることを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記第１キャパシタ保護絶縁膜を形成する工程において、該第１キャパシタ保護絶縁膜としてアルミナ膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記アルミナ膜の厚さを２０nm以上１００nm以下とすることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１キャパシタ保護絶縁膜を形成する工程において、該第１キャパシタ保護絶縁膜としてスパッタ法により酸化シリコン膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記ホールを形成する工程の後に、該ホールの内面を洗浄する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記導電性プラグを形成する工程において、タングステンを含むプラグを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 前記導電性プラグを形成する工程は、前記ホールの内面にグルー膜を形成する工程と、前記ホールを埋める厚さのタングステン膜を前記グルー膜に形成する工程とを有することを有することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記金属配線として、アルミニウム膜を含む金属積層膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  13. 前記金属積層膜の最上層の膜として、窒化チタン膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第３絶縁膜上に第２キャパシタ保護絶縁膜を形成する工程を有し、前記ホールを形成する工程において、前記第２キャパシタ保護絶縁膜を貫いて該ホールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  15. 前記第２キャパシタ保護絶縁膜を形成する工程において、該第２キャパシタ保護絶縁膜としてアルミナ膜を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 半導体基板と、
    前記半導体基板の上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成され、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極で構成されるキャパシタと、
    前記キャパシタ上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された金属配線と、
    少なくとも前記金属配線の側面に形成された第１キャパシタ保護絶縁膜と、
    前記金属配線の横の前記第１キャパシタ保護絶縁膜上に形成された絶縁性サイドウォールと、
    前記金属配線と前記絶縁性サイドウォールのそれぞれの上に形成され、前記金属配線の上にホールを有する第３絶縁膜と、
    前記ホール内に形成され、前記金属配線と接続された導電性プラグと、
    を有することを特徴とする半導体装置。
  17. 前記絶縁性サイドウォールは窒化シリコン又は酸窒化シリコンで構成され、
    前記第３絶縁膜は酸化シリコンで構成されることを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１キャパシタ保護絶縁膜が、前記第２絶縁膜と前記金属配線のそれぞれの上面にも形成されたことを特徴とする請求項１６に記載の半導体装置。
  19. 前記第１キャパシタ保護絶縁膜はアルミナ膜で構成されることを特徴とする請求項１６に記載の半導体装置。
  20. 前記第３絶縁膜上に第２キャパシタ保護絶縁膜が形成されたことを特徴とする請求項１６に記載の半導体装置。
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