JP2022019664A - 三次元強誘電体メモリ装置及びその形成方法 - Google Patents
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Abstract
【課題】３次元強誘電体メモリ装置及びその形成方法を提供する。【解決手段】強誘電体メモリ（ＦｅＲＡＭ）装置２００を形成する方法は、基板５０上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体２０２を形成するステップと、積層体を上下方向に貫通する第１のトレンチを形成するステップと、第１のトレンチ内に、強誘電体材料２０５と、強誘電体材料上のチャネル材料２０７と、チャネル材料上の第２の誘電体材料とを形成するステップと、を含む第１のトレンチを充填するステップ及び第１のトレンチを充填した後、積層体を上下方向に貫通し、第１のトレンチにインターリーブされる第２のトレンチ２１２を形成するステップと、第２のトレンチ内に、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを形成するステップと、を含む第２のトレンチを充填するステップを含む。【選択図】図７
Description
本願は、出願日が２０２０年７月１６日の米国仮出願第６３／０５２４９９号明細書の利益を主張するものであり、この出願は、参照により本願に組み込まれる。
半導体メモリは、例として、ラジオ、テレビ、携帯電話、パーソナルコンピューティングデバイスなどの電子アプリケーションの集積回路で使用される。半導体メモリには、２つの主要なカテゴリがある。１つは揮発性メモリで、もう１つは不揮発性メモリである。揮発性メモリには、ランダムアクセスメモリ（ＲＡＭ）が含まれる。これは、スタティックランダムアクセスメモリ（ＳＲＡＭ）とダイナミックランダムアクセスメモリ（ＤＲＡＭ）の２つのサブカテゴリにさらに分割できる。ＳＲＡＭ及びＤＲＡＭは、いずれも電源が供給されていない場合に記憶されている情報を失うため揮発性である。
一方、不揮発性メモリは、電源が供給されなくても記憶されているデータを保持することができる。不揮発性半導体メモリの１つのタイプは、強誘電体メモリ（ＦｅＲＡＭ、又はＦＲＡＭ）である。ＦｅＲＡＭの利点には、書き込み／読み取り速度が速く、サイズが小さいことが含まれる。
半導体メモリは、例として、ラジオ、テレビ、携帯電話、パーソナルコンピューティングデバイスなどの電子アプリケーションの集積回路で使用される。半導体メモリには、２つの主要なカテゴリがある。１つは揮発性メモリで、もう１つは不揮発性メモリである。揮発性メモリには、ランダムアクセスメモリ（ＲＡＭ）が含まれる。これは、スタティックランダムアクセスメモリ（ＳＲＡＭ）とダイナミックランダムアクセスメモリ（ＤＲＡＭ）の２つのサブカテゴリにさらに分割できる。ＳＲＡＭ及びＤＲＡＭは、いずれも電源が供給されていない場合に記憶されている情報を失うため揮発性である。
一方、不揮発性メモリは、電源が供給されなくても記憶されているデータを保持することができる。不揮発性半導体メモリの１つのタイプは、強誘電体メモリ（ＦｅＲＡＭ、又はＦＲＡＭ）である。ＦｅＲＡＭの利点には、書き込み／読み取り速度が速く、サイズが小さいことが含まれる。
以下、本発明及びその利点のより完全な理解のために、添付図面と併せて以下の説明を参照します。
一実施形態に係るメモリ装置を集積化した半導体装置の断面図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の様々な図である。
他の実施形態に係る三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の上面図である。
さらなる他の実施形態に係る三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の上面図である。
いくつかの実施形態に係る三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の形成方法のフローチャートである。
以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態または例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第二特徴での第一特徴の形成は、第一及び第二特徴が直接接触して形成される実施形態を含み得て、また第一特徴と第二特徴とが直接接触していなくてもよいように、第一特徴と第二特徴との間に追加の特徴が形成され得る実施形態を含み得る。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。本明細書において、特に断りのない限り、異なる図面に記載されている同一又は類似の参照符号は、同一又は類似の材料を用いて同一又は類似のプロセスにより形成される同一又は類似の要素を意味する。
いくつかの実施形態では、強誘電体メモリ（ＦｅＲＡＭ）装置において、高密度のメモリアレイを形成するためのＬｉｔｈｏ－Ｅｔｃｈ－Ｄｅｐ－Ｌｉｔｈｏ－Ｅｔｃｈ－Ｄｅｐ（ＬＥＤＬＥＤ）法が開示されている。ＬＥＤＬＥＤ法は、基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体に、第１の複数のトレンチを形成するステップを含む。次に、第１の複数のトレンチ内に、強誘電体材料、チャネル材料及び第２の誘電体材料を順次形成することにより、第１の複数のトレンチを充填する。第１の複数のトレンチを充填した後、積層体内に、第１の複数のトレンチとインターリーブされる第２の複数のトレンチを形成する。次に、第２の複数のトレンチ内に、強誘電体材料、チャネル材料及び第２の誘電体材料を充填する。次に、第１及び第２の複数のトレンチ内にソース線（ＳＬ）及びビット線（ＢＬ）を形成する。ＬＥＤＬＥＤ法は、第１および第２の複数のトレンチを同時に形成する参考法と比較して、参考法によるフィン構造の倒壊の問題を回避しつつ、第１及び第２の複数のトレンチをより近接させて高集積密度を得ることができる。
図１は、一実施形態に係るメモリ装置１２３（例えば、１２３Ａ及び１２３Ｂ）を集積した半導体装置１００の断面図である。半導体装置１００は、図示された実施形態では、半導体製造の配線工程（ＢＥＯＬ）プロセスに三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置１２３が集積されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）装置である。クラッタを回避するために、メモリ装置１２３の詳細は、図１で図示されていないが、以降の図で図示されている。なお、ここでは非限定的な一例としてＦｉｎＦＥＴを用いているが、ＦｅＲＡＭ装置１２３は、プレーナ型装置やゲートオールアラウンド（ＧＡＡ）型装置などの任意の適切なデイバスとＢＥＯＬプロセスにおいて集積されてもよい。
図１に示すように、半導体装置１００は、異なる種類の回路を形成するための異なる領域を含む。例えば、半導体装置１００は、ロジック回路を形成するための第１の領域１１０を含み、かつ例えば、周辺回路、入出力（Ｉ／Ｏ）回路、静電気放電（ＥＳＤ）回路、及び／又はアナログ回路などを形成するための第２の領域１２０を含み得る。他の種類の回路を形成するための他の領域も可能であり、本開示の範囲内に含まれることが完全に意図されている。
半導体装置１００は、基板１０１を含む。基板１０１は、シリコン基板などのバルク基板であってもよく、ドープされてもよく、非ドープされてもよく、半導体オンインシュレータ（ＳＯＩ）基板の活性層であってもよい。基板１０１は、ゲルマニウムなどの他の半導体材料、炭化ケイ素、ガリウムヒ素、リン化ガリウム、窒化ガリウム、リン化インジウム、インジウムヒ素及び／又はアンチモン化インジウムを含む化合物半導体、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ及び／又はＧａＩｎＡｓＰを含む合金半導体、又はこれらの組み合わせを含み得る。多層基板や傾斜基板などの他の基板を用いてもよい。
半導体製造の基板工程（ＦＥＯＬ）プロセスにおいて、基板１０１内又は上には、トランジスタ、抵抗器、コンデンサ、インダクタ、ダイオードなどの電気部品が形成される。図１の例では、基板１０１の上方に半導体フィン１０３（フィンとも呼ばれる）が突出して形成される。シャロートレンチアイソレーション（ＳＴＩ）領域などの分離領域１０５は、半導体フィン１０３の間又は周りに形成される。ゲート電極１０９は、半導体フィン１０３上に形成される。ゲートスペーサー１１１は、ゲート電極１０９の側壁に沿って形成される。例えば、エピタキシャルソース／ドレイン領域などのソース／ドレイン領域１０７は、ゲート電極１０９の反対側に形成される。ゲートコンタクトやソース／ドレインコンタクトなどのコンタクト１１３は、下層の各導電性特徴（例えば、ゲート電極１０９やソース／ドレイン領域１０７）上に形成され、かつ電気的に連結される。１つ以上の層間誘電体（ＩＬＤ）層などの誘電体層１１７は、基板１０１上と半導体フィン１０３及びゲート電極１０９の周りに形成される。導電線１１５及びビア１１４を含む相互接続構造など、他の導電性特徴は、１つ以上の誘電体層１１７内に形成されてもよい。図１のＦｉｎＦＥＴは、公知又は当該技術分野で使用されている任意の適切な方法で形成されてもよく、ここでは詳細な説明は省略する。ここでは、説明の便宜上、基板１０１と、基板１０１内又は上に形成される電気部品（例えば、ＦｉｎＦＥＴ）と、コンタクト１１３と、導電性特徴１１５／１１４と、１つ以上の誘電体層１１７とをまとめて基板５０と呼ぶ。
図１を参照すると、エッチストップ層（ＥＳＬ）である誘電体層１１９は、１つ以上の誘電体層１１７上に形成される。一実施形態では、誘電体層１１９は、プラズマ強化物理気相成長（ＰＥＣＶＤ）法を用いて窒化ケイ素で形成されているが、窒化物、炭化物、それらの組み合わせなどの他の誘電体材料と、低圧化学気相堆積法（ＬＰＣＶＤ）、ＰＶＤ法などの誘電体層１１９を形成する別の技術とを用いてもよい。いくつかの実施形態では、誘電体層１１９は省略されている。次に、誘電体層１２１は、誘電体層１１９上に形成される。 誘電体層１２１は、ＰＶＤ法、ＣＶＤ法などの適切な方法により形成される酸化ケイ素、窒化ケイ素などの適切な誘電体材料であってもよい。それぞれ、複数のメモリセルを含む、１つ以上のメモリ装置１２３Ａは、誘電体層１２１内に形成され、かつ誘電体層１２１内の導電性特徴（例えば、ビア１２４及び導電線１２５）に連結される。以下、図１に係るメモリ装置１２３Ａ又は１２３Ｂ（例えば、３Ｄ ＦｅＲＡＭ装置２００、２００Ａ、及び２００Ｂ）の種々の実施形態について詳細に説明する。
図１には、さらに、メモリ装置１２３Ａ上に形成されるメモリ装置１２３Ｂの第２の層が示されている。メモリ装置１２３Ａ及び１２３Ｂは、同一又は類似の構造を有してもよく、かつまとめてメモリ装置１２３とも呼ばれる。図１の例では、非限定的な一例として、２層のメモリ装置１２３が示されている。メモリ装置１２３の層数は、１層、３層、又はそれ以上であってもよく、本開示の範囲内に含まれることが完全に意図されている。メモリ装置１２３の１つ以上の層は、半導体装置１００のメモリ領域１３０内に形成され、かつ半導体製造の配線工程（ＢＥＯＬ）プロセスにおいて形成されてもよい。メモリ装置１２３は、ＢＥＯＬプロセスにおいて、第１の領域１１０上（例えば、真上）、第２の領域１２０上、又は複数の領域上など、半導体装置１００内の任意の適切な位置に形成されてもよい。
図１の例では、メモリ装置１２３は、半導体装置１００のメモリ領域１３０の一部の領域を占めているが、全部の領域を占めておらず、導電線１２５及びビア１２４などの他の特徴は、メモリ領域１３０の上下の導電性特徴に接続するために、メモリ領域１３０の他の領域に形成されてもよいためである。いくつかの実施形態では、メモリ装置１２３Ａ又は１２３Ｂを形成するために、メモリ領域１３０の一部を覆うようにパターニングされるフォトレジスト層などのマスク層を形成し、マスク層によって露出されたメモリ領域１３０の他の領域にメモリ装置１２３Ａ又は１２３Ｂを形成する。メモリ装置１２３を形成した後、マスク層を除去する。
図１を参照すると、メモリ領域１３０を形成した後、誘電体層１２１と、誘電体層１２１内の導電性特徴（例えば、ビア１２４及び導電線１２５）とを含む相互接続構造１４０は、メモリ領域１３０上に形成される。相互接続構造１４０は、基板１０１内又は上に形成される電気部品を電気的に接続して機能回路を形成されてもよい。相互接続構造１４０は、基板１０１内又は基板１０１上に形成される部品とメモリ装置１２３とを電気的に連結し、及び／又は相互接続構造１４０上に形成されて外部回路又は外部装置と接続するための導電性パッドとメモリ装置１２３とを連結してもよい。相互接続構造の形成は公知であるため、ここでは詳細な説明は省略する。
いくつかの実施形態では、メモリ装置１２３は、例えば、ビア１２４及び導電線１２５によって、基板５０上に形成される電気部品（例えば、トランジスタ）と電気的に連結され、かついくつかの実施形態では、半導体装置１００の機能回路によって制御又はアクセス（例えば、書き込み又は読み出し）される。また、メモリ装置１２３は、相互接続構造１４０の上部金属層上に形成される導電性パッドと電気的に連結されてもよく、その場合、いくつかの実施形態では、半導体装置１２３、半導体装置１００の機能回路を介さずに、外部回路（例えば、他の半導体装置）により制御又はアクセスされてもよい。図１の例では、追加の金属層（例えば、相互接続構造１４０）は、メモリ装置１２３上に形成されるが、メモリ装置１２３は、半導体装置１００の上部（例えば、最上部）金属層に形成されてもよく、これらの実施形態及びその変形例は、本開示の範囲内に含まれることが完全に意図されている。
図２－図８、図９ａ、図９ｂ、図１０、図１１、図１２ａ－図１２ｅ、及び図１３は一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置２００の様々な図（例えば、斜視図、断面図、平面図など）である。ここでは、説明の便宜上、３Ｄ ＦｅＲＡＭ装置は、３Ｄメモリ装置、又は単にメモリ装置とも呼ばれる。３Ｄメモリ装置２００は、強誘電体材料を用いた三次元メモリ装置である。３Ｄメモリ装置２００は、図１のメモリ装置１２３Ａ及び／又は１２３Ｂとして用いてもよい。 なお、簡略化のため、３Ｄメモリ装置２００の全ての特徴を図示しているわけではなく、３Ｄメモリ装置２００の一部のみを図示している場合もある。
次に、図２を参照すると、製造初期段階のメモリ装置２００の斜視図を示す。積層体２０２は、基板５０上に形成される。積層体２０２は、誘電体材料２０１と導電性材料２０３との交互層を含む。積層体２０２内の誘電体材料２０１の各層は誘電体層２０１とも呼ばれ、積層体２０２内の導電性材料２０３の各層を導電層２０３とも呼ばれる。後述するように、導電性材料２０３は、３Ｄメモリ装置２００のワード線（ＷＬ）を形成するために用いられるため、ワード線材料２０３とも呼ばれる。
いくつかの実施形態では、積層体２０２を形成するために、まず、基板５０上に、ＰＶＤ法、ＣＶＤ法、原子層堆積法（ＡＬＤ）法などの適切な堆積方法を用いて、酸化ケイ素、窒化ケイ素などの適切な誘電体材料を堆積することにより、誘電体層２０１を形成する。 次に、導電層２０３は、誘電体層２０１上に形成する。いくつかの実施形態では、導電層２０３は、金属又は金属含有材料などの導電性材料で形成される。導電層２０３の材料としては、例えば、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｏ、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｈｆ、Ｒｕ、Ｗ、Ｐｔなどが挙げられる。導電層２０３は、例えば、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法、又はそれらの組み合わせなどにより形成されてもよい。以上の堆積プロセスを、積層体２０２内に目的の層数が形成されるまで繰り返す。図示された実施形態では、積層体２０２の最上層は誘電体層２０１であり、積層体２０２の最上層の誘電体層２０１Ｔとも呼ばれる。なお、積層体２０２の層数は適切な数であり、図２に示す例に限定されない。
次に、図３において、第１のトレンチ２０６（開口部、凹部、スロットとも呼ばれる）は、積層体２０２内に形成され、かつ積層体２０２を貫通して基板５０を露出させる。第１のトレンチ２０６は、例えば、フォトリソグラフィ技術及びエッチング技術を用いて形成されてもよい。図示された実施形態では、第１のトレンチ２０６は、積層体２０２の基板５０に対向する下面から、基板５０の遠位にある積層体２０２の上面まで延在する。図３の例では、第１のトレンチ２０６は、積層体２０２の反対する側壁間に連続的に延在し、それにより積層体２０２を貫通し、積層体２０２を互いに分離した（例えば、離間した）複数のスライス（例えば、フィン状構造）に分離している。なお、簡略化のため、図３は、１つの第１のトレンチ２０６のみを示している。一応図９ｂを参照すると、図９ｂは、後続のプロセスで積層体２０２に形成されて複数の第２のトレンチ２１２とインターリーブされる複数の第１のトレンチ２０６を示しており、他の材料（例えば、２０５、２０７、２０９、２１１、２１３）を第１のトレンチ２０６と第２のトレンチ２１２に充填して３Ｄメモリ装置２００を形成し，詳細は後述する。
次に、図４において、強誘電体材料２０５は、第１のトレンチ２０６内に、第１のトレンチ２０６の側壁及び底部に沿って（例えばコンフォーマルに）形成される。強誘電体材料２０５は、積層体２０２の上面に形成されてもよい。次に、チャネル材料２０７は、強誘電体材料２０５上に（例えばコンフォーマルに）形成される。次に、キャップ層２０９はチャネル材料２０７上に（例えばコンフォーマルに）形成され、また、酸化物ライナー２１１はキャップ層２０９上に（例えばコンフォーマルに）形成される。
いくつかの実施形態では、強誘電体材料２０５は、ＢａＴｉＯ３、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ＬｉＮｂＯ３、ＮａＮｂＯ３、ＫＮｂＯ３、ＫＴａＯ３、ＢｉＳｃＯ３、ＢｉＦｅＯ３、Ｈｆ１－ｘＥｒｘＯ、Ｈｆ１－ｘＬａｘＯ、Ｈｆ１－ｘＹｘＯ、Ｈｆ１－ｘＧｄｘＯ、Ｈｆ１－ｘＡｌｘＯ、Ｈｆ１－ｘＺｒｘＯ、Ｈｆ１－ｘＴｉｘＯ、Ｈｆ１－ｘＴａｘＯ、ＡｌＳｃＮなど、それらの組み合わせ、これらの多層を含み、またＰＶＤ法、ＣＶＤ法、ＡＬＤ法などの適切な形成方法により形成されてもよい。強誘電体材料２０５は、強誘電体膜とも呼ばれる。
いくつかの実施形態では、チャネル材料２０７は、例えば、アモルファスシリコン（ａ－Ｓｉ）、ポリシリコン（ｐｏｌｙ－Ｓｉ）、半導体酸化物（例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウムタングステン（ＩＷＯ））などの半導電性材料である。チャネル材料２０７は、例えば、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法、又はそれらの組み合わせなどにより形成されてもよい。
いくつかの実施形態では、キャップ層２０９は誘電体材料で形成される。キャップ層２０９は、チャネル材料２０７の保護層として機能し、かつ後続のプロセス（例えば、後続のエッチングプロセス）におけるＨ、Ｃｌ、Ｆなどの汚染元素がチャネル材料２０７中に拡散することを防止する。一実施形態では、キャップ層２０９は、誘電率（例えば、ｋ値）が、例えば、７．０以上の高ｋ誘電体材料で形成される。高ｋ誘電体材料の実施例はＨｆＯ２、ＴｉＯ２、ＨｆＺｒＯ、Ｔａ２Ｏ３、ＨｆＳｉＯ４、ＺｒＯ２、ＺｒＳｉＯ２及び他の適切な材料を含む。キャップ層２０９の高ｋ誘電体材料は原子層堆積法（ＡＬＤ）、及び／又は他の適切な方法などにより形成されてもよい。
いくつかの実施形態では、キャップ層２０９の誘電率Ｋｃａｐ（例えば、ａ誘電体材料）は、強誘電体材料２０５の誘電率Ｋｆｅｒよりも高く（例えば、Ｋｃａｐ＞Ｋｆｅｒ）、強誘電体材料２０５の電気分極方向を確実に切り替えることができる。詳細は後述するが、強誘電体材料２０５の電気分極方向は、３Ｄメモリ装置２００の各メモリセルのデジタル情報（例えば、０又は１のビット）を記憶するために用いられる。強誘電体材料２０５の電気分極方向は、強誘電体材料２０５に印加される電界によって切り替えられ、かつその電界は強誘電体材料２０５に印加される電圧に比例する。一応図１２ｃを参照すると、３Ｄメモリ装置２００のメモリセル２２５の動作（例えば、書き込み動作）時には、電圧Ｖｔｏｔａｌは、例えば、ワード線（ＷＬ）２０３とソース線（ＳＬ）２１８との間に印加される。電圧Ｖｔｏｔａｌは、図１２ｃの例では、ＷＬ２０３とＳＬ２１８との間に、強誘電体材料２０５、チャネル材料２０７、キャップ層２０９などの材料の異なる層で共有される。換言すれば、電圧Ｖｔｏｔａｌの一部は、ＷＬ２０３とＳＬ２１８との間の材料の各層（例えば、２０５、２０７、又は２０９）に印加される。材料の各層に印加される電圧はその誘電率に反比例するため、キャップ層２０９の誘電率Ｋｃａｐを強誘電体材料２０５の誘電率Ｋｆｅｒより高くして、強誘電体材料２０５に電圧Ｖｔｏｔａｌの実質的な割合を印加して、強誘電体材料２０５の電気分極方向を切り替えやすくすることが好ましい。同様の理由から、いくつかの実施形態では、チャネル材料２０７の誘電率も、強誘電体材料２０５の誘電率Ｋｆｅｒより高くすることが好ましい。いくつかの実施形態では、キャップ層２０９の誘電率Ｋｃａｐを強誘電体材料２０５の誘電率Ｋｆｅｒの２倍、５倍、１０倍、又はそれ以上に設定されることが好ましい。したがって、キャップ層２０９の材料としては、特に電圧Ｖｔｏｔａｌが低い用途では、ＡｌＯｘ（ｋ値が９－１１程度である）、ＨｆＯｘ（ｋ値が２５－２７程度である）、ＴａＯ２（ｋ値が４０－８０程度である）などの高誘電率材料を好適に用いることができる。他の実施形態では、キャップ層２０９の誘電率Ｋｃａｐは、例えば、強誘電体材料２０５に印加される電圧が強誘電体材料２０５のスイッチング電圧より高くなるように電圧Ｖｔｏｔａｌが十分に高い用途では、強誘電体材料２０５の誘電率Ｋｆｅｒと実質的に同じであるか、又はそれより小さくてもよい。
図４を参照すると、いくつかの実施形態では、酸化物ライナー２１１は、酸化ケイ素などの酸化物を含み、例えばＡＬＤ法などの適切な形成方法により形成される。いくつかの実施形態では、酸化物ライナー２１１は、後続のエッチングプロセス（図５参照）において、例えば強誘電体材料２０５、チャネル材料２０７、及びキャップ層２０９の側壁部などを保護する。
次に、図５において、第１のトレンチ２０６の底部から酸化物ライナー２１１の第１の部分、キャップ層２０９の第１の部分、チャネル材料２０７の第１の部分、及び強誘電体材料２０５の第１の部分を除去する異方性エッチングプロセスなどの適切のエッチングプロセスを行い、その結果、第１のトレンチ２０６の底部に基板５０の上面を露出させる。図示された実施形態では、エッチングプロセスの異方性により、酸化物ライナー２１１の第２の部分、キャップ層２０９の第２の部分、チャネル材料２０７の第２の部分、及び酸化物ライナー２１１の第１のトレンチ２０６に対向する側壁２１１Ｓと積層体２０２との間に配置される強誘電体材料２０５の第２の部分は、異方性エッチングプロセス後に残る。なお、キャップ層２０９の第２の部分、チャネル材料２０７の第２の部分、及び強誘電体材料２０５の第２の部分は、断面がＬ字状であり、底部が酸化物ライナー２１１の第２の部分と基板５０との間に配置される。図５に示すように、酸化物ライナー２１１の側壁２１１Ｓは、キャップ層２０９の第２の部分、チャネル材料２０７の第２の部分、及び強誘電体材料２０５の第２の部分のそれぞれの側壁と上下方向に（例えば、図５における同一の上下方向の面内で）整列される。
次に、図６において、誘電体材料２１３は、第１のトレンチ２０６内に形成されて、第１のトレンチ２０６内の残りの空間を充填する。いくつかの実施形態では、誘電体材料２１３は、酸化ケイ素、窒化ケイ素などの適切な誘電体材料を、ＡＬＤ法などの適切な堆積法を用いて堆積することにより形成される。誘電体材料２１３は、第１のトレンチ２０６を過充填してもよく、かつ積層体２０２の上面に形成されてもよい。次に、化学機械平坦化（ＣＭＰ）などの平坦化プロセスを行い、積層体２０２の上面から余分な強誘電体材料２０５、チャネル材料２０７、キャップ層２０９、酸化物ライナー２１１及び誘電体材料２１３を除去する。図６に示すように、平坦化プロセス後に、強誘電体材料２０５、チャネル材料２０７及びキャップ層２０９の残りの部分は、断面がＬ字状である。
次に、図７において、第２のトレンチ２１２は、積層体２０２内に形成される。第２のトレンチ２１２は、第１のトレンチ２０６と同様であり、同一又は類似の方法を用いて形成されてもよい。図７は、簡略化のため、１つの第２のトレンチ２１２のみを示す。図９ｂは、第１のトレンチ２０６とインターリーブされる積層体２０２内の複数の第２のトレンチ２１２を示す。図９ｂに示すように、第１のトレンチ２０６と第２のトレンチ２１２は、積層体２０２内に交互に形成される。
次に、図８において、強誘電体材料２０５、チャネル材料２０７、キャップ層２０９、及び酸化物ライナー２１１は、第２のトレンチ２１２内に（例えばコンフォーマルに）順次形成される。強誘電体材料２０５、チャネル材料２０７、キャップ層２０９、及び酸化物ライナー２１１の材料及び形成方法は、図４を参照して上述したものと同一又は類似であってもよいため、詳細な説明は省略する。
次に、図９ａにおいて、第２のトレンチ２１２の底部から誘電体材料２１３の一部、酸化物ライナー２１１の一部、キャップ層２０９の一部、チャネル材料２０７の一部、及び強誘電体材料２０５の一部を除去する異方性エッチングプロセスなどの適切なエッチングプロセスを行う。エッチングプロセスの詳細は、図５を参照して上述したものと同一又は類似であってもよいため、詳細な説明は省略する。
次に、誘電体材料２１３は、第２のトレンチ２１２内に形成され、かつ第２のトレンチ２１２を完全に充填する。次に、ＣＭＰなどの平坦化プロセスを行い、積層体２０２の上面から余分な酸化物ライナー２１１、キャップ層２０９、チャネル材料２０７及び強誘電体材料２０５を除去する。
図９ｂは、図９ａの３Ｄメモリ装置２００のＡ－Ａ断面における断面図を示す。なお、図９ｂは、図９ａより３Ｄメモリ装置２００の大部分を示すため、複数の第２のトレンチ２１２とインターリーブされる複数の第１のトレンチ２０６を示す。図９ｂにおける第１のトレンチ２０６及び第２のトレンチ２１２には、後続のプロセスでメモリセルを形成するための様々な材料の層（例えば、２０５、２０７、２０９、２１１、及び２１３）が充填される。第１のトレンチ２０６と第２のトレンチ２１２は、まとめてトレンチ２０６／２１２とも呼ばれる。
開示される方法は、（例えば、リソグラフィ技術及びエッチング技術を用いて）第１のトレンチ２０６を形成し、（例えば、材料の層２０５／２０７／２０９／２１１／２１３を堆積することにより）トレンチ２０６を充填し、（例えば、リソグラフィ技術及びエッチング技術を用いて）第２のトレンチ２１２を形成し、かつ（例えば、材料の層２０５／２０７／２０９／２１１／２１３を堆積することにより）第２のトレンチ２１２を充填して、図９ａ及び図９ｂの構造を形成する。したがって、開示される方法は、Ｌｉｔｈｏ－Ｅｔｃｈ－Ｄｅｐ－Ｌｉｔｈｏ－Ｅｔｃｈ－Ｄｅｐ（ＬＥＤＬＥＤ）法とも呼ばれる。第１のトレンチ２０６と第２のトレンチ２１２とを同時に（例えば、同一のエッチングプロセスにより）形成する参照法と比較して、開示されるＬＥＤＬＥＤ法によれば、後述する「フィン倒壊」の問題を受けることなく、トレンチ２０６／２１２をより近接して形成することを可能にし、それによりメモリセルを他の達成可能な密度より高く形成することができる。
半導体製造プロセスの進行に伴い、高集積密度のために、構造サイズが縮小し続ける。３Ｄメモリ装置２００のメモリセル密度を向上させるために、積層体２０２を多層（例えば、２０１、２０３）で形成し、隣接するトレンチ２０６／２１２間の距離Ｗ１を小さくしてトレンチ２０６／２１２を形成することが好ましい。トレンチ２０６／２１２を同時に形成すると、隣接するトレンチ２０６／２１２の間に配置される積層体２０２の部分（積層体２０２のフィン状構造とも呼ばれる）は、Ｈ／Ｗ１の高アスペクト比を有し、ここでＨは、積層体２０２の高さである。高アスペクト比の積層体２０２のフィン状構造は、その後続のプロセスにおいて倒壊し、３Ｄメモリ装置２００に不具合が生じるおそれがある。これに対し、開示されるＬＥＤＬＥＤ法を用いると、第１のトレンチ２０６を形成する際のフィン状構造のアスペクト比は、隣接する第１のトレンチ２０６間の距離Ｗ２がＷ１より大きいため、Ｈ／Ｗ１よりはるかに小さいＨ／Ｗ２となる。同様に、第２のトレンチ２１２を形成する際には、既に第１のトレンチ２０６が充填されているため、（充填されたトレンチ２０６を含む）フィン状構造のアスペクト比はＨ／Ｗ３であり、Ｈ／Ｗ１よりはるかに低い。その結果、開示されるＬＥＤＬＥＤ法により、高アスペクト比に係るフィン倒壊の問題が低減又は回避され、かつ装置信頼性及び製造歩留まりが向上する。
次に、図１０において、分離領域２１５はトレンチ２０６／２１２内に形成されて、積層体２０２を上下方向に貫通する。分離領域２１５は、メモリセル分離領域２１５、又は誘電体プラグ２１５とも呼ばれる。いくつかの実施形態では、分離領域２１５を形成するために、パターニング化マスクは、積層体２０２の上面に形成されて、パターニング化マスク層のパターン（例えば開口部）は、分離領域２１５の位置に対応する。次に、パターニング化マスク層をエッチングマスクとして異方性エッチングプロセスを行い、積層体内２０２に積層体２０２を上下方向に貫通する開口部を形成する。次に、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法などの適切な形成方法を用いて、積層体２０２内の開口部に酸化ケイ素、窒化ケイ素などの誘電体材料を充填する。次に、ＣＭＰなどの平坦化プロセスを行い、積層体２０２の上面から余分な誘電体材料を除去し、開口部内の誘電体材料の残りの部分は、分離領域２１５を形成する。
図１０の例では、分離領域２１５の幅は、分離領域２１５のあるトレンチ２０６／２１２の幅と実質的に同じであり、それによりトレンチ２０６／２１２内の分離領域２１５は、積層体２０２のトレンチに対向する側壁に物理的に接している。他の実施形態では、分離領域２１５の幅は、トレンチ２０６／２１２の幅より小さくてもよく、また、トレンチ２０６／２１２内の分離領域２１５は、トレンチ内の強誘電体材料２０５の側壁間に連続的に延在する。換言すれば、分離領域２１５は、トレンチ内において強誘電体材料２０５の反対する側壁に物理的に接しているが、強誘電体材料２０５を貫通していない。
次に、図１１に示すように、酸化物ライナー２１１及び誘電体材料２１３に、積層体２０２の基板５０とは反対側の上面から積層体２０２の基板５０とは反対側の下面まで延在する開口部２１６を（例えば、フォトリソグラフィ技術及びエッチング技術を用いて）形成する。開口部２１６は、図１１の例では、キャップ層２０９の側壁を露出させる。ビットライン開口部２１６に導電性材料（例えば２１７、２１９）を充填して、後続のプロセスでソース線（ＳＬ）２１８Ｓ及びビット線（ＢＬ）２１８Ｂを形成する。他の実施形態では、開口部２１６は、図１１の開口部２１６より幅広く形成され、かつチャネル材料２０７の側壁を露出させるか（図１５を参照）、又は強誘電体材料２０５の側壁を露出させる（図１４を参照）。
次に、図１２ａにおいて、開口部２１６の側壁及び底部をライニングするように、開口部２１６内にバリア層２１７を（例えば、コンフォーマルに）形成する。バリア層２１７は、窒化チタンを含み得るが、窒化タンタル、チタン、タンタルなどの他の適切な材料も可能である。バリア層２１７を形成するために、ＣＶＤ法、ＡＬＤ法などの適切な形成方法を用いることができる。次に、必要に応じて異方性エッチングプロセスを行い、開口部２１６の底部からバリア層２１７の一部を除去し、開口部２１６の底部に基板５０を露出させる。次に、開口部２１６を充填するように、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｏ、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｈｆ、Ｒｕ、Ｗ、Ｐｔなどの導電性材料２１９を形成する。次に、積層体２０２の上面から、余分なバリア層２１７及び余分な導電性材料２１９を除去するために、ＣＭＰなどの平坦化プロセスを行ってもよい。開口部２１６内の余分なバリア層２１７及び余分な導電性材料２１９により、導電線２１８が形成される。図示された実施形態では、導電線２１８は、積層体２０２を上下方向に貫通する金属コラム又は金属ピラーである。導電線２１８は、３Ｄメモリ装置２００のソース線（ＳＬ）２１８Ｓ又はビット線（ＢＬ）２１８Ｂとも呼ばれる。
図１２ｂは、図１２ａのメモリ装置２００の平面図を示す。図１２ｃ、図１２ｄ、図１２ｅは、それぞれ、図１２ｂのメモリ装置２００のＢ－Ｂ断面図、Ｃ－Ｃ断面図、Ｄ－Ｄ断面図である。なお、明確化のため、図１２ｂ、図１２ｃ、図１２ｄ、及び図１２ｅは、図１２ａに示す３Ｄメモリ装置２００の部分より大きいか又は小さい３Ｄメモリ装置の一部を示す。
図１２ｂの平面図に示すように、分離領域２１５は、積層体２０２の第１の側壁（例えば、積層体２０２の最上層の誘電体層２０１Ｔの第１の側壁）から、積層体２０２の第１の側壁に対向する積層体２０２の第２の側壁（例えば、積層体２０２の最上層の誘電体層２０１Ｔの第２の側壁）まで連続的に延在し、積層体２０２の第１の側壁と第２の側壁は、同一のトレンチ２０６／２１２によって露出される積層体２０２の側壁である。換言すれば、図１２ｂの横方向に沿って測定される分離領域２１５の幅は、同一のトレンチで露出されて積層体２０２の互いに対向する内部側壁間の距離と同一である。また、各導電線２１８は、キャップ層２０９の第１の側壁から、キャップ層２０９の第１の側壁に対向するキャップ層２０９の第２の側壁まで連続的に延在する。換言すれば、図１２ｂの横方向に沿って測定される導電線２１８の幅は、トレンチ内のキャップ層２０９の対向する内部側壁間の距離と同一である。
図１２ｂでは、３Ｄメモリ装置２００のメモリセル２２５のうち、全てではないが、一部のメモリセル２２５が破線枠で強調表示される。図１２ｃ及び図１２ｅにおいて、メモリセル２２５も破線枠で強調表示される。図１２ａ－図１２ｅに示すように、各メモリセル２２５は、強誘電体膜２０５が埋め込まれるトランジスタである。各メモリセル２２５内において、導電層２０３（例えば、図１２ｃを参照）は、トランジスタのゲート電極として機能し、導電線２１８Ｓ及び２１８Ｂ（例えば、図１２ｂを参照）は、トランジスタのソース／ドレイン領域として機能し、また、チャネル材料２０７はソース／ドレイン領域間のチャネル層として機能する。図１２ｂの破線２２６は、３Ｄメモリ装置２００の動作時、例えばトランジスタのゲートに電圧を印加してトランジスタをオンにした場合に、チャネル材料２０７に形成されるチャネル領域を示す。詳細は後述するが、各メモリセル２２５における強誘電体膜２０５の電気分極方向は、メモリセル２２５に記憶されるデジタル情報（例えば、「０」又は「１」）を示し、メモリセル２２５のトランジスタの閾値電圧を判定する。
メモリ装置において、各メモリセル２２５内の導電層２０３（例えば、ゲート電極）は、メモリセルのワード線（ＷＬ）と呼ばれ、導電線２１８Ｓ及び２１８Ｂ（例えば、ソース／ドレイン領域）はメモリセルのソース線（ＳＬ）及びビット線（ＢＬ）とも呼ばれる。
図１２ａに示すように、メモリ装置２００の導電層２０３（例えば、ＷＬ）は、同一の水平面に沿って（例えば、基板５０から上下方向に同じ距離に）形成される複数のメモリセルを電気的に接続する。また、図１２ｃに示すように、各ＳＬ又はＢＬ２１８は、上下方向に積層される複数のメモリセル２２５を電気的に接続する。したがって、開示される３Ｄメモリ装置２００は、複数のメモリセル２２５間でＷＬ、ＢＬ、ＳＬを効率的に共有でき、メモリセル２２５の３Ｄ構造により、複数層のメモリセル２２５を積層しやすく、高密度のメモリアレイを形成することができる。
図１２ｃ及び図１２ｅは、３Ｄメモリ装置２００の異なる位置における強誘電体材料２０５、チャネル材料２０７及びキャップ層２０９の断面の異なる形状を示す。例えば、誘電体材料２１３を横切る上下方向の面（基板５０の上面と上下方向にある面）に沿った断面（例えば、図１２ｂのＤ－Ｄ断面）を示す図１２ｅでは、強誘電体材料２０５、チャネル材料２０７及びキャップ層２０９は、断面がＬ字状である。導電線２１８を横切る上下方向面（基板５０の上面と上下方向にある面）に沿った断面（例えば、図１２ｂのＢ－Ｂ断面）を示す図１２ｃでは、強誘電体材料２０５、チャネル材料２０７及びキャップ層２０９は、断面が矩形状である。
図１２ａ－図１２ｅを参照すると、あるメモリセル２２５に対して書き込み動作を行う場合に、メモリセル２２５内の強誘電体材料２０５の一部に書き込み電圧を印加する。書き込み電圧の印加は、例えば、メモリセル２２５のゲート電極２０３に第１の電圧を印加し、ソース／ドレイン領域２１８Ｓ／２１８Ｂに第２の電圧を印加することにより行うことができる。第１の電圧と第２の電圧との電圧差は、強誘電体材料２０５の分極方向を設定する。強誘電体材料２０５の分極方向に応じて、メモリセル２２５の対応するトランジスタの閾値電圧ＶＴを低閾値電圧ＶＬから高閾値電圧ＶＨに、又はその逆に切り替えることができる。トランジスタの閾値電圧値（ＶＬ又はＶＨ）は、メモリセルに記憶される「０」又は「１」のビットを示すために用いることができる。
メモリセル２２５の読み出し動作を行う場合、低閾値電圧ＶＬと高閾値電圧ＶＨとの間の電圧である読み出し電圧は、ゲート電極２０３に印加される。強誘電体材料２０５の分極方向（又はトランジスタの閾値電圧ＶＴ）に応じて、メモリセル２２５のトランジスタをオンしてもよく、オフしてもよい。その結果、例えば、ソース／ドレイン領域２１８Ｓ、２１８Ｂ間に電圧が印加される場合、ソース／ドレイン領域２１８Ｓ、２１８Ｂ間に電流が流れるか又は流れない。この電流を検出することにより、メモリセルに記憶されるデジタルビットを判定することができる。
次に、図１３において、コンタクト２２７は、積層体２０２上に形成されて、導電線２１８と電気的に連結される。コンタクト２２７を形成するために、誘電体層２２１、２２３は、積層体２０２上に形成される。開口部は誘電体層２２１、２２３内に形成されて、下層の導電線２１８を露出させる。導電性材料は開口部内に形成されて、コンタクト２２７を形成する。
いくつかの実施形態では、誘電体層２２１は、窒化ケイ素で形成されるが、酸窒化ケイ素、炭化ケイ素などの他の適切な誘電体層であってもよい。誘電体層２２１は、例えば、ＣＶＤ法、ＡＬＤ法などにより形成されてもよい。誘電体層２２３は、酸化ケイ素、フォスフォシリケイトガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホウ素・リンドープシリケートガラス（ＢＰＳＧ）、非ドープケイ酸塩ガラス（ＵＳＧ）などの誘電体材料で形成され、ＣＶＤ法、ＰＥＣＶＤ法、ＦＣＶＤ法などの任意の適切な方法により堆積されてもよい。誘電体層２２１、２２３内の開口部は、フォトリソグラフィ技術及びエッチング技術を用いて形成されてもよい。開口部を充填する導電性材料としては、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｏ、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｈｆ、Ｒｕ、Ｗ、Ｐｔなどの適切な導電性材料が挙げられる。
また、当業者であれば容易に理解できるように、３Ｄメモリ装置２００を完成させるために追加の処理を行ってもよい。例えば、ＷＬ２０３と電気的に連結するようにコンタクトを形成し、積層体２０２の一部を除去して階段状の領域を形成し、ＷＬと連結するコンタクトの形成を容易にすることができる。なお、簡略化のため、詳細な説明は省略する。
図１４は、他の実施形態における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置２００Ａの平面図を示す。３Ｄメモリ装置２００Ａは、図１２ｂの３Ｄメモリ装置２００と類似し、類似の処理ステップで形成されてもよいが、ＳＬ２１８Ｓ及びＢＬ２１８Ｂは図１２ｂに示すものより幅広く、かつトレンチ２０６／２１２内の強誘電体材料２０５の側壁まで延在する（例えば、物理的に接している）。
図１５は、さらに別の実施形態に係る三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置２００Ｂの平面図である。３Ｄメモリ装置２００Ｂは、図１２ｂの３Ｄメモリ装置２００と類似し、類似の処理ステップで形成されてもよいが、図１５のＳＬ２１８Ｓ及びＢＬ２１８Ｂは、図１２ｂに示すものより幅広く、図１４に示すものより幅狭く、かつトレンチ２０６／２１２内のチャネル材料２０７の側壁まで延在する（例えば、物理的に接している）。
実施形態によれば、効果が得られる。例えば、開示されるＬＥＤＬＥＤ方法は、第１のトレンチ２０６と第２のトレンチ２１２とを異なる処理ステップで形成することにより、フィン構造の倒壊の問題を回避又は低減する。その結果、装置信頼性及び製造歩留まりが向上する
図１６は、いくつかの実施形態に係る三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の形成方法１０００のフローチャートである。図１６に示す実施形態の方法は、可能な多くの実施形態の方法の一例に過ぎないことを理解されたい。当業者であれば、多くの変形例、代替例及び修正例を認識することができる。例えば、図１６に示すような種々のステップを追加、除去、置き換え、再配置、又は繰り返してもよい。
図１６を参照すると、ブロック１０１０では、基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体が形成される。ブロック１０２０では、積層体を上下方向に貫通する第１のトレンチが形成される。ブロック１０３０では、第１のトレンチが充填され、第１のトレンチを充填するステップは、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを第１のトレンチ内に形成する。ブロック１０４０では、第１のトレンチを充填した後、第１のトレンチとインターリーブされる第２のトレンチは、積層体を上下方向に貫通するように形成される。ブロック１０５０では、第２のトレンチが充填され、第２のトレンチを充填するステップは、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを第２のトレンチ内に形成する。ブロック１０６０では、第２のトレンチを充填した後、積層体を上下方向に貫通する第１のトレンチ及び第２のトレンチ内にソース線（ＳＬ）及びビット線（ＢＬ）を形成する。
一実施形態では、強誘電体メモリ（ＦｅＲＡＭ）装置の形成方法は、基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体を形成するステップと、基板の遠位にある積層体の上面から積層体の基板に対向する側の下面まで積層体を上下方向に貫通する第１のトレンチを形成するステップと、第１のトレンチの底部と側壁とを強誘電体材料でライニングするステップと、強誘電体材料上の第１のトレンチ内にチャネル材料を形成するステップと、第１のトレンチ内に第２の誘電体材料を充填するステップと、第１のトレンチを充填した後、積層体を上下方向に貫通する第１の複数のトレンチとインターリーブされる第２のトレンチを形成するステップと、第２のトレンチの底部と側壁とを強誘電体材料でライニングするステップと、第２のトレンチ内に強誘電体材料上にチャネル材料を形成するステップと、第２のトレンチに第２の誘電体材料を充填するステップと、第２のトレンチを充填した後、第１のトレンチ及び第２のトレンチ内に、積層体を上下方向に貫通するソース線（ＳＬ）とビット線（ＢＬ）とを形成するステップと、含む。一実施形態では、ＷＬ材料は導電性材料であり、チャネル材料は半導体酸化物である。一実施形態では、チャネル材料は、酸化インジウムガリウム亜鉛、酸化インジウム亜鉛、酸化亜鉛、酸化インジウムスズ又は酸化インジウムタングステンを含む。一実施形態では、該方法は、第１のトレンチ内にチャネル材料を形成した後、第１のトレンチを充填する前に、チャネル材料上の第１のトレンチ内に、強誘電体材料の誘電率より高い誘電率を有するキャップ層を形成するステップと、第２のトレンチ内にチャネル材料を形成した後、前記第２のトレンチを充填する前に、チャネル材料上の第２のトレンチ内にキャップ層を形成するステップと、をさらに含む。一実施形態では、キャップ層は、高ｋ誘電体材料で形成される。一実施形態では、ＳＬ及びＢＬを形成するステップは、第１のトレンチ及び第２のトレンチ内に、積層体を上下方向に貫通する開口部を形成するステップと、開口部の側壁に沿ってバリア層を形成するステップと、開口部に導電性材料を充填するステップと、を含む。一実施形態では、ＳＬ及びＢＬは、キャップ層の対向する側壁間に連続的に延在し、かつキャップ層の対向する側壁に接している。一実施形態では、ＳＬ及びＢＬは、チャネル材料の対向する側壁間に連続的に延在し、かつチャネル材料の対向する側壁に接している。一実施形態では、ＳＬ及びＢＬは、強誘電体材料の対向する側壁間に連続的に延在し、かつ強誘電体材料の対向する側壁に接している。一実施形態では、該方法は、第１のトレンチ内にキャップ層を形成した後、第１のトレンチを充填する前に、キャップ層上の第１のトレンチ内に酸化物ライナーを形成するステップ、をさらに含む。一実施形態では、該方法は、第１のトレンチ内に酸化物ライナーを形成した後、第１のトレンチを充填する前に、酸化物ライナーの一部、キャップ層の一部、チャネル材料の一部、及び強誘電体材料の一部を第１のトレンチの底部から除去する異方性エッチングプロセスを行うステップ、をさらに含む。一実施形態では、該方法は、第１のトレンチ内及びＢＬとＳＬとの間の第２のトレンチ内に、積層体を上下方向に貫通し、かつ平面図において、第１のトレンチ及び第２のトレンチのそれぞれのトレンチ内の強誘電体材料を貫通する分離領域を形成するステップ、をさらに含む。
一実施形態では、強誘電体メモリ（ＦｅＲＡＭ）装置の形成方法は、基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体を形成するステップと、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを第１のトレンチ内に形成するステップを含む積層体を上下方向に貫通する第１のトレンチを形成するステップと、第１のトレンチを充填した後、積層体を上下方向に貫通する第１の複数のトレンチとインターリーブされる第２のトレンチを形成するステップと、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを第２のトレンチ内に形成するステップを含む第２のトレンチを充填するステップと、を含む。一実施形態では、第１のトレンチを充填するステップは、チャネル材料と第２の誘電体材料との間の第１のトレンチ内に、強誘電体材料より誘電率の高い第３の誘電体材料で形成されるキャップ層を形成するステップをさらに含む。一実施形態では、第１のトレンチを充填するステップは、キャップ層と第２の誘電体材料との間の第１のトレンチ内に酸化物ライナーを形成するステップと、第１のトレンチ内に第２の誘電体材料を形成する前に、異方性エッチングプロセスを行うことにより、酸化物ライナーの一部、キャップ層の一部、チャネル材料の一部、及び強誘電体材料の一部を第１のトレンチの底部から除去するステップをさらに含む。一実施形態では、該方法は、第２のトレンチを充填した後、第１のトレンチ及び第２のトレンチ内に、積層体を上下方向に貫通するソース線（ＳＬ）及びビット線（ＢＬ）を形成するステップをさらに含み、このうち、ＳＬ及びＢＬを形成するステップは、第１のトレンチ及び第２のトレンチ内に、積層体を上下方向に貫通する開口部を形成するステップと、開口部の側壁及び底部にバリア層をライニングするステップと、開口部に導電性材料を充填するステップとを含む。一実施形態では、該方法は、ＳＬとＢＬとの間に分離領域を形成するステップをさらに含み、このうち、分離領域を形成するステップは、第２の誘電体材料に開口部を形成するステップと、トレンチの第１の側壁からトレンチの第２の対向する側壁まで連続的に延在する分離領域を形成する開口部内に第３の誘電体材料を充填するステップとを含む。
一実施形態では、強誘電体メモリ装置は、基板上の、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体と、積層体に埋め込まれ、基板の遠位にある積層体の上面から基板に対向する積層体の下面まで延在する誘電体層と、誘電体層と積層体との間にあり、誘電体層の反対側に配置される強誘電体膜と、強誘電体膜と誘電体層との間のチャネル層と、チャネル層と誘電体層との間にあり、前記強誘電体膜の第２の誘電率より高い第１の誘電率を有する誘電体材料であるキャップ層と、誘電体層に少なくとも部分的に埋め込まれ、積層体を貫通するソース線（ＳＬ）及びビット線（ＢＬ）とを含む。一実施形態では、ＷＬ材料は導電性材料であり、チャネル層は半導体酸化物である。一実施形態では、強誘電体メモリ装置は、キャップ層と誘電体層との間の酸化物ライナーをさらに含み、酸化物ライナーと基板との間に、強誘電体膜の第１の部分、チャネル層の第２の部分、及びキャップ層の第３の部分が配置され、酸化物ライナーの誘電体層に対向する側壁は、強誘電体膜の第１の部分の第１の側壁、チャネル層の第２の部分の第２の側壁、及びキャップ層の第３の部分の第３の側壁と同一の平面にある。
本発明を例示的な実施形態を参照して説明したが、本明細書は上記実施形態に限定されるものではない。本明細書を参照して、当業者には例示的な実施形態の様々な修正例及び組み合わせ、並びに発明の他の実施形態は自明である。したがって、特許請求の範囲には、このような修正例又は実施形態が包含されることが意図される。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。本明細書において、特に断りのない限り、異なる図面に記載されている同一又は類似の参照符号は、同一又は類似の材料を用いて同一又は類似のプロセスにより形成される同一又は類似の要素を意味する。
いくつかの実施形態では、強誘電体メモリ（ＦｅＲＡＭ）装置において、高密度のメモリアレイを形成するためのＬｉｔｈｏ－Ｅｔｃｈ－Ｄｅｐ－Ｌｉｔｈｏ－Ｅｔｃｈ－Ｄｅｐ（ＬＥＤＬＥＤ）法が開示されている。ＬＥＤＬＥＤ法は、基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体に、第１の複数のトレンチを形成するステップを含む。次に、第１の複数のトレンチ内に、強誘電体材料、チャネル材料及び第２の誘電体材料を順次形成することにより、第１の複数のトレンチを充填する。第１の複数のトレンチを充填した後、積層体内に、第１の複数のトレンチとインターリーブされる第２の複数のトレンチを形成する。次に、第２の複数のトレンチ内に、強誘電体材料、チャネル材料及び第２の誘電体材料を充填する。次に、第１及び第２の複数のトレンチ内にソース線（ＳＬ）及びビット線（ＢＬ）を形成する。ＬＥＤＬＥＤ法は、第１および第２の複数のトレンチを同時に形成する参考法と比較して、参考法によるフィン構造の倒壊の問題を回避しつつ、第１及び第２の複数のトレンチをより近接させて高集積密度を得ることができる。
図１は、一実施形態に係るメモリ装置１２３（例えば、１２３Ａ及び１２３Ｂ）を集積した半導体装置１００の断面図である。半導体装置１００は、図示された実施形態では、半導体製造の配線工程（ＢＥＯＬ）プロセスに三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置１２３が集積されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）装置である。クラッタを回避するために、メモリ装置１２３の詳細は、図１で図示されていないが、以降の図で図示されている。なお、ここでは非限定的な一例としてＦｉｎＦＥＴを用いているが、ＦｅＲＡＭ装置１２３は、プレーナ型装置やゲートオールアラウンド（ＧＡＡ）型装置などの任意の適切なデイバスとＢＥＯＬプロセスにおいて集積されてもよい。
図１に示すように、半導体装置１００は、異なる種類の回路を形成するための異なる領域を含む。例えば、半導体装置１００は、ロジック回路を形成するための第１の領域１１０を含み、かつ例えば、周辺回路、入出力（Ｉ／Ｏ）回路、静電気放電（ＥＳＤ）回路、及び／又はアナログ回路などを形成するための第２の領域１２０を含み得る。他の種類の回路を形成するための他の領域も可能であり、本開示の範囲内に含まれることが完全に意図されている。
半導体装置１００は、基板１０１を含む。基板１０１は、シリコン基板などのバルク基板であってもよく、ドープされてもよく、非ドープされてもよく、半導体オンインシュレータ（ＳＯＩ）基板の活性層であってもよい。基板１０１は、ゲルマニウムなどの他の半導体材料、炭化ケイ素、ガリウムヒ素、リン化ガリウム、窒化ガリウム、リン化インジウム、インジウムヒ素及び／又はアンチモン化インジウムを含む化合物半導体、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ及び／又はＧａＩｎＡｓＰを含む合金半導体、又はこれらの組み合わせを含み得る。多層基板や傾斜基板などの他の基板を用いてもよい。
半導体製造の基板工程（ＦＥＯＬ）プロセスにおいて、基板１０１内又は上には、トランジスタ、抵抗器、コンデンサ、インダクタ、ダイオードなどの電気部品が形成される。図１の例では、基板１０１の上方に半導体フィン１０３（フィンとも呼ばれる）が突出して形成される。シャロートレンチアイソレーション（ＳＴＩ）領域などの分離領域１０５は、半導体フィン１０３の間又は周りに形成される。ゲート電極１０９は、半導体フィン１０３上に形成される。ゲートスペーサー１１１は、ゲート電極１０９の側壁に沿って形成される。例えば、エピタキシャルソース／ドレイン領域などのソース／ドレイン領域１０７は、ゲート電極１０９の反対側に形成される。ゲートコンタクトやソース／ドレインコンタクトなどのコンタクト１１３は、下層の各導電性特徴（例えば、ゲート電極１０９やソース／ドレイン領域１０７）上に形成され、かつ電気的に連結される。１つ以上の層間誘電体（ＩＬＤ）層などの誘電体層１１７は、基板１０１上と半導体フィン１０３及びゲート電極１０９の周りに形成される。導電線１１５及びビア１１４を含む相互接続構造など、他の導電性特徴は、１つ以上の誘電体層１１７内に形成されてもよい。図１のＦｉｎＦＥＴは、公知又は当該技術分野で使用されている任意の適切な方法で形成されてもよく、ここでは詳細な説明は省略する。ここでは、説明の便宜上、基板１０１と、基板１０１内又は上に形成される電気部品（例えば、ＦｉｎＦＥＴ）と、コンタクト１１３と、導電性特徴１１５／１１４と、１つ以上の誘電体層１１７とをまとめて基板５０と呼ぶ。
図１を参照すると、エッチストップ層（ＥＳＬ）である誘電体層１１９は、１つ以上の誘電体層１１７上に形成される。一実施形態では、誘電体層１１９は、プラズマ強化物理気相成長（ＰＥＣＶＤ）法を用いて窒化ケイ素で形成されているが、窒化物、炭化物、それらの組み合わせなどの他の誘電体材料と、低圧化学気相堆積法（ＬＰＣＶＤ）、ＰＶＤ法などの誘電体層１１９を形成する別の技術とを用いてもよい。いくつかの実施形態では、誘電体層１１９は省略されている。次に、誘電体層１２１は、誘電体層１１９上に形成される。 誘電体層１２１は、ＰＶＤ法、ＣＶＤ法などの適切な方法により形成される酸化ケイ素、窒化ケイ素などの適切な誘電体材料であってもよい。それぞれ、複数のメモリセルを含む、１つ以上のメモリ装置１２３Ａは、誘電体層１２１内に形成され、かつ誘電体層１２１内の導電性特徴（例えば、ビア１２４及び導電線１２５）に連結される。以下、図１に係るメモリ装置１２３Ａ又は１２３Ｂ（例えば、３Ｄ ＦｅＲＡＭ装置２００、２００Ａ、及び２００Ｂ）の種々の実施形態について詳細に説明する。
図１には、さらに、メモリ装置１２３Ａ上に形成されるメモリ装置１２３Ｂの第２の層が示されている。メモリ装置１２３Ａ及び１２３Ｂは、同一又は類似の構造を有してもよく、かつまとめてメモリ装置１２３とも呼ばれる。図１の例では、非限定的な一例として、２層のメモリ装置１２３が示されている。メモリ装置１２３の層数は、１層、３層、又はそれ以上であってもよく、本開示の範囲内に含まれることが完全に意図されている。メモリ装置１２３の１つ以上の層は、半導体装置１００のメモリ領域１３０内に形成され、かつ半導体製造の配線工程（ＢＥＯＬ）プロセスにおいて形成されてもよい。メモリ装置１２３は、ＢＥＯＬプロセスにおいて、第１の領域１１０上（例えば、真上）、第２の領域１２０上、又は複数の領域上など、半導体装置１００内の任意の適切な位置に形成されてもよい。
図１の例では、メモリ装置１２３は、半導体装置１００のメモリ領域１３０の一部の領域を占めているが、全部の領域を占めておらず、導電線１２５及びビア１２４などの他の特徴は、メモリ領域１３０の上下の導電性特徴に接続するために、メモリ領域１３０の他の領域に形成されてもよいためである。いくつかの実施形態では、メモリ装置１２３Ａ又は１２３Ｂを形成するために、メモリ領域１３０の一部を覆うようにパターニングされるフォトレジスト層などのマスク層を形成し、マスク層によって露出されたメモリ領域１３０の他の領域にメモリ装置１２３Ａ又は１２３Ｂを形成する。メモリ装置１２３を形成した後、マスク層を除去する。
図１を参照すると、メモリ領域１３０を形成した後、誘電体層１２１と、誘電体層１２１内の導電性特徴（例えば、ビア１２４及び導電線１２５）とを含む相互接続構造１４０は、メモリ領域１３０上に形成される。相互接続構造１４０は、基板１０１内又は上に形成される電気部品を電気的に接続して機能回路を形成されてもよい。相互接続構造１４０は、基板１０１内又は基板１０１上に形成される部品とメモリ装置１２３とを電気的に連結し、及び／又は相互接続構造１４０上に形成されて外部回路又は外部装置と接続するための導電性パッドとメモリ装置１２３とを連結してもよい。相互接続構造の形成は公知であるため、ここでは詳細な説明は省略する。
いくつかの実施形態では、メモリ装置１２３は、例えば、ビア１２４及び導電線１２５によって、基板５０上に形成される電気部品（例えば、トランジスタ）と電気的に連結され、かついくつかの実施形態では、半導体装置１００の機能回路によって制御又はアクセス（例えば、書き込み又は読み出し）される。また、メモリ装置１２３は、相互接続構造１４０の上部金属層上に形成される導電性パッドと電気的に連結されてもよく、その場合、いくつかの実施形態では、半導体装置１２３、半導体装置１００の機能回路を介さずに、外部回路（例えば、他の半導体装置）により制御又はアクセスされてもよい。図１の例では、追加の金属層（例えば、相互接続構造１４０）は、メモリ装置１２３上に形成されるが、メモリ装置１２３は、半導体装置１００の上部（例えば、最上部）金属層に形成されてもよく、これらの実施形態及びその変形例は、本開示の範囲内に含まれることが完全に意図されている。
図２－図８、図９ａ、図９ｂ、図１０、図１１、図１２ａ－図１２ｅ、及び図１３は一実施形態に係る製造の様々な段階における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置２００の様々な図（例えば、斜視図、断面図、平面図など）である。ここでは、説明の便宜上、３Ｄ ＦｅＲＡＭ装置は、３Ｄメモリ装置、又は単にメモリ装置とも呼ばれる。３Ｄメモリ装置２００は、強誘電体材料を用いた三次元メモリ装置である。３Ｄメモリ装置２００は、図１のメモリ装置１２３Ａ及び／又は１２３Ｂとして用いてもよい。 なお、簡略化のため、３Ｄメモリ装置２００の全ての特徴を図示しているわけではなく、３Ｄメモリ装置２００の一部のみを図示している場合もある。
次に、図２を参照すると、製造初期段階のメモリ装置２００の斜視図を示す。積層体２０２は、基板５０上に形成される。積層体２０２は、誘電体材料２０１と導電性材料２０３との交互層を含む。積層体２０２内の誘電体材料２０１の各層は誘電体層２０１とも呼ばれ、積層体２０２内の導電性材料２０３の各層を導電層２０３とも呼ばれる。後述するように、導電性材料２０３は、３Ｄメモリ装置２００のワード線（ＷＬ）を形成するために用いられるため、ワード線材料２０３とも呼ばれる。
いくつかの実施形態では、積層体２０２を形成するために、まず、基板５０上に、ＰＶＤ法、ＣＶＤ法、原子層堆積法（ＡＬＤ）法などの適切な堆積方法を用いて、酸化ケイ素、窒化ケイ素などの適切な誘電体材料を堆積することにより、誘電体層２０１を形成する。 次に、導電層２０３は、誘電体層２０１上に形成する。いくつかの実施形態では、導電層２０３は、金属又は金属含有材料などの導電性材料で形成される。導電層２０３の材料としては、例えば、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｏ、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｈｆ、Ｒｕ、Ｗ、Ｐｔなどが挙げられる。導電層２０３は、例えば、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法、又はそれらの組み合わせなどにより形成されてもよい。以上の堆積プロセスを、積層体２０２内に目的の層数が形成されるまで繰り返す。図示された実施形態では、積層体２０２の最上層は誘電体層２０１であり、積層体２０２の最上層の誘電体層２０１Ｔとも呼ばれる。なお、積層体２０２の層数は適切な数であり、図２に示す例に限定されない。
次に、図３において、第１のトレンチ２０６（開口部、凹部、スロットとも呼ばれる）は、積層体２０２内に形成され、かつ積層体２０２を貫通して基板５０を露出させる。第１のトレンチ２０６は、例えば、フォトリソグラフィ技術及びエッチング技術を用いて形成されてもよい。図示された実施形態では、第１のトレンチ２０６は、積層体２０２の基板５０に対向する下面から、基板５０の遠位にある積層体２０２の上面まで延在する。図３の例では、第１のトレンチ２０６は、積層体２０２の反対する側壁間に連続的に延在し、それにより積層体２０２を貫通し、積層体２０２を互いに分離した（例えば、離間した）複数のスライス（例えば、フィン状構造）に分離している。なお、簡略化のため、図３は、１つの第１のトレンチ２０６のみを示している。一応図９ｂを参照すると、図９ｂは、後続のプロセスで積層体２０２に形成されて複数の第２のトレンチ２１２とインターリーブされる複数の第１のトレンチ２０６を示しており、他の材料（例えば、２０５、２０７、２０９、２１１、２１３）を第１のトレンチ２０６と第２のトレンチ２１２に充填して３Ｄメモリ装置２００を形成し，詳細は後述する。
次に、図４において、強誘電体材料２０５は、第１のトレンチ２０６内に、第１のトレンチ２０６の側壁及び底部に沿って（例えばコンフォーマルに）形成される。強誘電体材料２０５は、積層体２０２の上面に形成されてもよい。次に、チャネル材料２０７は、強誘電体材料２０５上に（例えばコンフォーマルに）形成される。次に、キャップ層２０９はチャネル材料２０７上に（例えばコンフォーマルに）形成され、また、酸化物ライナー２１１はキャップ層２０９上に（例えばコンフォーマルに）形成される。
いくつかの実施形態では、強誘電体材料２０５は、ＢａＴｉＯ３、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ＬｉＮｂＯ３、ＮａＮｂＯ３、ＫＮｂＯ３、ＫＴａＯ３、ＢｉＳｃＯ３、ＢｉＦｅＯ３、Ｈｆ１－ｘＥｒｘＯ、Ｈｆ１－ｘＬａｘＯ、Ｈｆ１－ｘＹｘＯ、Ｈｆ１－ｘＧｄｘＯ、Ｈｆ１－ｘＡｌｘＯ、Ｈｆ１－ｘＺｒｘＯ、Ｈｆ１－ｘＴｉｘＯ、Ｈｆ１－ｘＴａｘＯ、ＡｌＳｃＮなど、それらの組み合わせ、これらの多層を含み、またＰＶＤ法、ＣＶＤ法、ＡＬＤ法などの適切な形成方法により形成されてもよい。強誘電体材料２０５は、強誘電体膜とも呼ばれる。
いくつかの実施形態では、チャネル材料２０７は、例えば、アモルファスシリコン（ａ－Ｓｉ）、ポリシリコン（ｐｏｌｙ－Ｓｉ）、半導体酸化物（例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウムタングステン（ＩＷＯ））などの半導電性材料である。チャネル材料２０７は、例えば、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法、又はそれらの組み合わせなどにより形成されてもよい。
いくつかの実施形態では、キャップ層２０９は誘電体材料で形成される。キャップ層２０９は、チャネル材料２０７の保護層として機能し、かつ後続のプロセス（例えば、後続のエッチングプロセス）におけるＨ、Ｃｌ、Ｆなどの汚染元素がチャネル材料２０７中に拡散することを防止する。一実施形態では、キャップ層２０９は、誘電率（例えば、ｋ値）が、例えば、７．０以上の高ｋ誘電体材料で形成される。高ｋ誘電体材料の実施例はＨｆＯ２、ＴｉＯ２、ＨｆＺｒＯ、Ｔａ２Ｏ３、ＨｆＳｉＯ４、ＺｒＯ２、ＺｒＳｉＯ２及び他の適切な材料を含む。キャップ層２０９の高ｋ誘電体材料は原子層堆積法（ＡＬＤ）、及び／又は他の適切な方法などにより形成されてもよい。
いくつかの実施形態では、キャップ層２０９の誘電率Ｋｃａｐ（例えば、ａ誘電体材料）は、強誘電体材料２０５の誘電率Ｋｆｅｒよりも高く（例えば、Ｋｃａｐ＞Ｋｆｅｒ）、強誘電体材料２０５の電気分極方向を確実に切り替えることができる。詳細は後述するが、強誘電体材料２０５の電気分極方向は、３Ｄメモリ装置２００の各メモリセルのデジタル情報（例えば、０又は１のビット）を記憶するために用いられる。強誘電体材料２０５の電気分極方向は、強誘電体材料２０５に印加される電界によって切り替えられ、かつその電界は強誘電体材料２０５に印加される電圧に比例する。一応図１２ｃを参照すると、３Ｄメモリ装置２００のメモリセル２２５の動作（例えば、書き込み動作）時には、電圧Ｖｔｏｔａｌは、例えば、ワード線（ＷＬ）２０３とソース線（ＳＬ）２１８との間に印加される。電圧Ｖｔｏｔａｌは、図１２ｃの例では、ＷＬ２０３とＳＬ２１８との間に、強誘電体材料２０５、チャネル材料２０７、キャップ層２０９などの材料の異なる層で共有される。換言すれば、電圧Ｖｔｏｔａｌの一部は、ＷＬ２０３とＳＬ２１８との間の材料の各層（例えば、２０５、２０７、又は２０９）に印加される。材料の各層に印加される電圧はその誘電率に反比例するため、キャップ層２０９の誘電率Ｋｃａｐを強誘電体材料２０５の誘電率Ｋｆｅｒより高くして、強誘電体材料２０５に電圧Ｖｔｏｔａｌの実質的な割合を印加して、強誘電体材料２０５の電気分極方向を切り替えやすくすることが好ましい。同様の理由から、いくつかの実施形態では、チャネル材料２０７の誘電率も、強誘電体材料２０５の誘電率Ｋｆｅｒより高くすることが好ましい。いくつかの実施形態では、キャップ層２０９の誘電率Ｋｃａｐを強誘電体材料２０５の誘電率Ｋｆｅｒの２倍、５倍、１０倍、又はそれ以上に設定されることが好ましい。したがって、キャップ層２０９の材料としては、特に電圧Ｖｔｏｔａｌが低い用途では、ＡｌＯｘ（ｋ値が９－１１程度である）、ＨｆＯｘ（ｋ値が２５－２７程度である）、ＴａＯ２（ｋ値が４０－８０程度である）などの高誘電率材料を好適に用いることができる。他の実施形態では、キャップ層２０９の誘電率Ｋｃａｐは、例えば、強誘電体材料２０５に印加される電圧が強誘電体材料２０５のスイッチング電圧より高くなるように電圧Ｖｔｏｔａｌが十分に高い用途では、強誘電体材料２０５の誘電率Ｋｆｅｒと実質的に同じであるか、又はそれより小さくてもよい。
図４を参照すると、いくつかの実施形態では、酸化物ライナー２１１は、酸化ケイ素などの酸化物を含み、例えばＡＬＤ法などの適切な形成方法により形成される。いくつかの実施形態では、酸化物ライナー２１１は、後続のエッチングプロセス（図５参照）において、例えば強誘電体材料２０５、チャネル材料２０７、及びキャップ層２０９の側壁部などを保護する。
次に、図５において、第１のトレンチ２０６の底部から酸化物ライナー２１１の第１の部分、キャップ層２０９の第１の部分、チャネル材料２０７の第１の部分、及び強誘電体材料２０５の第１の部分を除去する異方性エッチングプロセスなどの適切のエッチングプロセスを行い、その結果、第１のトレンチ２０６の底部に基板５０の上面を露出させる。図示された実施形態では、エッチングプロセスの異方性により、酸化物ライナー２１１の第２の部分、キャップ層２０９の第２の部分、チャネル材料２０７の第２の部分、及び酸化物ライナー２１１の第１のトレンチ２０６に対向する側壁２１１Ｓと積層体２０２との間に配置される強誘電体材料２０５の第２の部分は、異方性エッチングプロセス後に残る。なお、キャップ層２０９の第２の部分、チャネル材料２０７の第２の部分、及び強誘電体材料２０５の第２の部分は、断面がＬ字状であり、底部が酸化物ライナー２１１の第２の部分と基板５０との間に配置される。図５に示すように、酸化物ライナー２１１の側壁２１１Ｓは、キャップ層２０９の第２の部分、チャネル材料２０７の第２の部分、及び強誘電体材料２０５の第２の部分のそれぞれの側壁と上下方向に（例えば、図５における同一の上下方向の面内で）整列される。
次に、図６において、誘電体材料２１３は、第１のトレンチ２０６内に形成されて、第１のトレンチ２０６内の残りの空間を充填する。いくつかの実施形態では、誘電体材料２１３は、酸化ケイ素、窒化ケイ素などの適切な誘電体材料を、ＡＬＤ法などの適切な堆積法を用いて堆積することにより形成される。誘電体材料２１３は、第１のトレンチ２０６を過充填してもよく、かつ積層体２０２の上面に形成されてもよい。次に、化学機械平坦化（ＣＭＰ）などの平坦化プロセスを行い、積層体２０２の上面から余分な強誘電体材料２０５、チャネル材料２０７、キャップ層２０９、酸化物ライナー２１１及び誘電体材料２１３を除去する。図６に示すように、平坦化プロセス後に、強誘電体材料２０５、チャネル材料２０７及びキャップ層２０９の残りの部分は、断面がＬ字状である。
次に、図７において、第２のトレンチ２１２は、積層体２０２内に形成される。第２のトレンチ２１２は、第１のトレンチ２０６と同様であり、同一又は類似の方法を用いて形成されてもよい。図７は、簡略化のため、１つの第２のトレンチ２１２のみを示す。図９ｂは、第１のトレンチ２０６とインターリーブされる積層体２０２内の複数の第２のトレンチ２１２を示す。図９ｂに示すように、第１のトレンチ２０６と第２のトレンチ２１２は、積層体２０２内に交互に形成される。
次に、図８において、強誘電体材料２０５、チャネル材料２０７、キャップ層２０９、及び酸化物ライナー２１１は、第２のトレンチ２１２内に（例えばコンフォーマルに）順次形成される。強誘電体材料２０５、チャネル材料２０７、キャップ層２０９、及び酸化物ライナー２１１の材料及び形成方法は、図４を参照して上述したものと同一又は類似であってもよいため、詳細な説明は省略する。
次に、図９ａにおいて、第２のトレンチ２１２の底部から誘電体材料２１３の一部、酸化物ライナー２１１の一部、キャップ層２０９の一部、チャネル材料２０７の一部、及び強誘電体材料２０５の一部を除去する異方性エッチングプロセスなどの適切なエッチングプロセスを行う。エッチングプロセスの詳細は、図５を参照して上述したものと同一又は類似であってもよいため、詳細な説明は省略する。
次に、誘電体材料２１３は、第２のトレンチ２１２内に形成され、かつ第２のトレンチ２１２を完全に充填する。次に、ＣＭＰなどの平坦化プロセスを行い、積層体２０２の上面から余分な酸化物ライナー２１１、キャップ層２０９、チャネル材料２０７及び強誘電体材料２０５を除去する。
図９ｂは、図９ａの３Ｄメモリ装置２００のＡ－Ａ断面における断面図を示す。なお、図９ｂは、図９ａより３Ｄメモリ装置２００の大部分を示すため、複数の第２のトレンチ２１２とインターリーブされる複数の第１のトレンチ２０６を示す。図９ｂにおける第１のトレンチ２０６及び第２のトレンチ２１２には、後続のプロセスでメモリセルを形成するための様々な材料の層（例えば、２０５、２０７、２０９、２１１、及び２１３）が充填される。第１のトレンチ２０６と第２のトレンチ２１２は、まとめてトレンチ２０６／２１２とも呼ばれる。
開示される方法は、（例えば、リソグラフィ技術及びエッチング技術を用いて）第１のトレンチ２０６を形成し、（例えば、材料の層２０５／２０７／２０９／２１１／２１３を堆積することにより）トレンチ２０６を充填し、（例えば、リソグラフィ技術及びエッチング技術を用いて）第２のトレンチ２１２を形成し、かつ（例えば、材料の層２０５／２０７／２０９／２１１／２１３を堆積することにより）第２のトレンチ２１２を充填して、図９ａ及び図９ｂの構造を形成する。したがって、開示される方法は、Ｌｉｔｈｏ－Ｅｔｃｈ－Ｄｅｐ－Ｌｉｔｈｏ－Ｅｔｃｈ－Ｄｅｐ（ＬＥＤＬＥＤ）法とも呼ばれる。第１のトレンチ２０６と第２のトレンチ２１２とを同時に（例えば、同一のエッチングプロセスにより）形成する参照法と比較して、開示されるＬＥＤＬＥＤ法によれば、後述する「フィン倒壊」の問題を受けることなく、トレンチ２０６／２１２をより近接して形成することを可能にし、それによりメモリセルを他の達成可能な密度より高く形成することができる。
半導体製造プロセスの進行に伴い、高集積密度のために、構造サイズが縮小し続ける。３Ｄメモリ装置２００のメモリセル密度を向上させるために、積層体２０２を多層（例えば、２０１、２０３）で形成し、隣接するトレンチ２０６／２１２間の距離Ｗ１を小さくしてトレンチ２０６／２１２を形成することが好ましい。トレンチ２０６／２１２を同時に形成すると、隣接するトレンチ２０６／２１２の間に配置される積層体２０２の部分（積層体２０２のフィン状構造とも呼ばれる）は、Ｈ／Ｗ１の高アスペクト比を有し、ここでＨは、積層体２０２の高さである。高アスペクト比の積層体２０２のフィン状構造は、その後続のプロセスにおいて倒壊し、３Ｄメモリ装置２００に不具合が生じるおそれがある。これに対し、開示されるＬＥＤＬＥＤ法を用いると、第１のトレンチ２０６を形成する際のフィン状構造のアスペクト比は、隣接する第１のトレンチ２０６間の距離Ｗ２がＷ１より大きいため、Ｈ／Ｗ１よりはるかに小さいＨ／Ｗ２となる。同様に、第２のトレンチ２１２を形成する際には、既に第１のトレンチ２０６が充填されているため、（充填されたトレンチ２０６を含む）フィン状構造のアスペクト比はＨ／Ｗ３であり、Ｈ／Ｗ１よりはるかに低い。その結果、開示されるＬＥＤＬＥＤ法により、高アスペクト比に係るフィン倒壊の問題が低減又は回避され、かつ装置信頼性及び製造歩留まりが向上する。
次に、図１０において、分離領域２１５はトレンチ２０６／２１２内に形成されて、積層体２０２を上下方向に貫通する。分離領域２１５は、メモリセル分離領域２１５、又は誘電体プラグ２１５とも呼ばれる。いくつかの実施形態では、分離領域２１５を形成するために、パターニング化マスクは、積層体２０２の上面に形成されて、パターニング化マスク層のパターン（例えば開口部）は、分離領域２１５の位置に対応する。次に、パターニング化マスク層をエッチングマスクとして異方性エッチングプロセスを行い、積層体内２０２に積層体２０２を上下方向に貫通する開口部を形成する。次に、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法などの適切な形成方法を用いて、積層体２０２内の開口部に酸化ケイ素、窒化ケイ素などの誘電体材料を充填する。次に、ＣＭＰなどの平坦化プロセスを行い、積層体２０２の上面から余分な誘電体材料を除去し、開口部内の誘電体材料の残りの部分は、分離領域２１５を形成する。
図１０の例では、分離領域２１５の幅は、分離領域２１５のあるトレンチ２０６／２１２の幅と実質的に同じであり、それによりトレンチ２０６／２１２内の分離領域２１５は、積層体２０２のトレンチに対向する側壁に物理的に接している。他の実施形態では、分離領域２１５の幅は、トレンチ２０６／２１２の幅より小さくてもよく、また、トレンチ２０６／２１２内の分離領域２１５は、トレンチ内の強誘電体材料２０５の側壁間に連続的に延在する。換言すれば、分離領域２１５は、トレンチ内において強誘電体材料２０５の反対する側壁に物理的に接しているが、強誘電体材料２０５を貫通していない。
次に、図１１に示すように、酸化物ライナー２１１及び誘電体材料２１３に、積層体２０２の基板５０とは反対側の上面から積層体２０２の基板５０とは反対側の下面まで延在する開口部２１６を（例えば、フォトリソグラフィ技術及びエッチング技術を用いて）形成する。開口部２１６は、図１１の例では、キャップ層２０９の側壁を露出させる。ビットライン開口部２１６に導電性材料（例えば２１７、２１９）を充填して、後続のプロセスでソース線（ＳＬ）２１８Ｓ及びビット線（ＢＬ）２１８Ｂを形成する。他の実施形態では、開口部２１６は、図１１の開口部２１６より幅広く形成され、かつチャネル材料２０７の側壁を露出させるか（図１５を参照）、又は強誘電体材料２０５の側壁を露出させる（図１４を参照）。
次に、図１２ａにおいて、開口部２１６の側壁及び底部をライニングするように、開口部２１６内にバリア層２１７を（例えば、コンフォーマルに）形成する。バリア層２１７は、窒化チタンを含み得るが、窒化タンタル、チタン、タンタルなどの他の適切な材料も可能である。バリア層２１７を形成するために、ＣＶＤ法、ＡＬＤ法などの適切な形成方法を用いることができる。次に、必要に応じて異方性エッチングプロセスを行い、開口部２１６の底部からバリア層２１７の一部を除去し、開口部２１６の底部に基板５０を露出させる。次に、開口部２１６を充填するように、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｏ、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｈｆ、Ｒｕ、Ｗ、Ｐｔなどの導電性材料２１９を形成する。次に、積層体２０２の上面から、余分なバリア層２１７及び余分な導電性材料２１９を除去するために、ＣＭＰなどの平坦化プロセスを行ってもよい。開口部２１６内の余分なバリア層２１７及び余分な導電性材料２１９により、導電線２１８が形成される。図示された実施形態では、導電線２１８は、積層体２０２を上下方向に貫通する金属コラム又は金属ピラーである。導電線２１８は、３Ｄメモリ装置２００のソース線（ＳＬ）２１８Ｓ又はビット線（ＢＬ）２１８Ｂとも呼ばれる。
図１２ｂは、図１２ａのメモリ装置２００の平面図を示す。図１２ｃ、図１２ｄ、図１２ｅは、それぞれ、図１２ｂのメモリ装置２００のＢ－Ｂ断面図、Ｃ－Ｃ断面図、Ｄ－Ｄ断面図である。なお、明確化のため、図１２ｂ、図１２ｃ、図１２ｄ、及び図１２ｅは、図１２ａに示す３Ｄメモリ装置２００の部分より大きいか又は小さい３Ｄメモリ装置の一部を示す。
図１２ｂの平面図に示すように、分離領域２１５は、積層体２０２の第１の側壁（例えば、積層体２０２の最上層の誘電体層２０１Ｔの第１の側壁）から、積層体２０２の第１の側壁に対向する積層体２０２の第２の側壁（例えば、積層体２０２の最上層の誘電体層２０１Ｔの第２の側壁）まで連続的に延在し、積層体２０２の第１の側壁と第２の側壁は、同一のトレンチ２０６／２１２によって露出される積層体２０２の側壁である。換言すれば、図１２ｂの横方向に沿って測定される分離領域２１５の幅は、同一のトレンチで露出されて積層体２０２の互いに対向する内部側壁間の距離と同一である。また、各導電線２１８は、キャップ層２０９の第１の側壁から、キャップ層２０９の第１の側壁に対向するキャップ層２０９の第２の側壁まで連続的に延在する。換言すれば、図１２ｂの横方向に沿って測定される導電線２１８の幅は、トレンチ内のキャップ層２０９の対向する内部側壁間の距離と同一である。
図１２ｂでは、３Ｄメモリ装置２００のメモリセル２２５のうち、全てではないが、一部のメモリセル２２５が破線枠で強調表示される。図１２ｃ及び図１２ｅにおいて、メモリセル２２５も破線枠で強調表示される。図１２ａ－図１２ｅに示すように、各メモリセル２２５は、強誘電体膜２０５が埋め込まれるトランジスタである。各メモリセル２２５内において、導電層２０３（例えば、図１２ｃを参照）は、トランジスタのゲート電極として機能し、導電線２１８Ｓ及び２１８Ｂ（例えば、図１２ｂを参照）は、トランジスタのソース／ドレイン領域として機能し、また、チャネル材料２０７はソース／ドレイン領域間のチャネル層として機能する。図１２ｂの破線２２６は、３Ｄメモリ装置２００の動作時、例えばトランジスタのゲートに電圧を印加してトランジスタをオンにした場合に、チャネル材料２０７に形成されるチャネル領域を示す。詳細は後述するが、各メモリセル２２５における強誘電体膜２０５の電気分極方向は、メモリセル２２５に記憶されるデジタル情報（例えば、「０」又は「１」）を示し、メモリセル２２５のトランジスタの閾値電圧を判定する。
メモリ装置において、各メモリセル２２５内の導電層２０３（例えば、ゲート電極）は、メモリセルのワード線（ＷＬ）と呼ばれ、導電線２１８Ｓ及び２１８Ｂ（例えば、ソース／ドレイン領域）はメモリセルのソース線（ＳＬ）及びビット線（ＢＬ）とも呼ばれる。
図１２ａに示すように、メモリ装置２００の導電層２０３（例えば、ＷＬ）は、同一の水平面に沿って（例えば、基板５０から上下方向に同じ距離に）形成される複数のメモリセルを電気的に接続する。また、図１２ｃに示すように、各ＳＬ又はＢＬ２１８は、上下方向に積層される複数のメモリセル２２５を電気的に接続する。したがって、開示される３Ｄメモリ装置２００は、複数のメモリセル２２５間でＷＬ、ＢＬ、ＳＬを効率的に共有でき、メモリセル２２５の３Ｄ構造により、複数層のメモリセル２２５を積層しやすく、高密度のメモリアレイを形成することができる。
図１２ｃ及び図１２ｅは、３Ｄメモリ装置２００の異なる位置における強誘電体材料２０５、チャネル材料２０７及びキャップ層２０９の断面の異なる形状を示す。例えば、誘電体材料２１３を横切る上下方向の面（基板５０の上面と上下方向にある面）に沿った断面（例えば、図１２ｂのＤ－Ｄ断面）を示す図１２ｅでは、強誘電体材料２０５、チャネル材料２０７及びキャップ層２０９は、断面がＬ字状である。導電線２１８を横切る上下方向面（基板５０の上面と上下方向にある面）に沿った断面（例えば、図１２ｂのＢ－Ｂ断面）を示す図１２ｃでは、強誘電体材料２０５、チャネル材料２０７及びキャップ層２０９は、断面が矩形状である。
図１２ａ－図１２ｅを参照すると、あるメモリセル２２５に対して書き込み動作を行う場合に、メモリセル２２５内の強誘電体材料２０５の一部に書き込み電圧を印加する。書き込み電圧の印加は、例えば、メモリセル２２５のゲート電極２０３に第１の電圧を印加し、ソース／ドレイン領域２１８Ｓ／２１８Ｂに第２の電圧を印加することにより行うことができる。第１の電圧と第２の電圧との電圧差は、強誘電体材料２０５の分極方向を設定する。強誘電体材料２０５の分極方向に応じて、メモリセル２２５の対応するトランジスタの閾値電圧ＶＴを低閾値電圧ＶＬから高閾値電圧ＶＨに、又はその逆に切り替えることができる。トランジスタの閾値電圧値（ＶＬ又はＶＨ）は、メモリセルに記憶される「０」又は「１」のビットを示すために用いることができる。
メモリセル２２５の読み出し動作を行う場合、低閾値電圧ＶＬと高閾値電圧ＶＨとの間の電圧である読み出し電圧は、ゲート電極２０３に印加される。強誘電体材料２０５の分極方向（又はトランジスタの閾値電圧ＶＴ）に応じて、メモリセル２２５のトランジスタをオンしてもよく、オフしてもよい。その結果、例えば、ソース／ドレイン領域２１８Ｓ、２１８Ｂ間に電圧が印加される場合、ソース／ドレイン領域２１８Ｓ、２１８Ｂ間に電流が流れるか又は流れない。この電流を検出することにより、メモリセルに記憶されるデジタルビットを判定することができる。
次に、図１３において、コンタクト２２７は、積層体２０２上に形成されて、導電線２１８と電気的に連結される。コンタクト２２７を形成するために、誘電体層２２１、２２３は、積層体２０２上に形成される。開口部は誘電体層２２１、２２３内に形成されて、下層の導電線２１８を露出させる。導電性材料は開口部内に形成されて、コンタクト２２７を形成する。
いくつかの実施形態では、誘電体層２２１は、窒化ケイ素で形成されるが、酸窒化ケイ素、炭化ケイ素などの他の適切な誘電体層であってもよい。誘電体層２２１は、例えば、ＣＶＤ法、ＡＬＤ法などにより形成されてもよい。誘電体層２２３は、酸化ケイ素、フォスフォシリケイトガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホウ素・リンドープシリケートガラス（ＢＰＳＧ）、非ドープケイ酸塩ガラス（ＵＳＧ）などの誘電体材料で形成され、ＣＶＤ法、ＰＥＣＶＤ法、ＦＣＶＤ法などの任意の適切な方法により堆積されてもよい。誘電体層２２１、２２３内の開口部は、フォトリソグラフィ技術及びエッチング技術を用いて形成されてもよい。開口部を充填する導電性材料としては、Ａｌ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｏ、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｈｆ、Ｒｕ、Ｗ、Ｐｔなどの適切な導電性材料が挙げられる。
また、当業者であれば容易に理解できるように、３Ｄメモリ装置２００を完成させるために追加の処理を行ってもよい。例えば、ＷＬ２０３と電気的に連結するようにコンタクトを形成し、積層体２０２の一部を除去して階段状の領域を形成し、ＷＬと連結するコンタクトの形成を容易にすることができる。なお、簡略化のため、詳細な説明は省略する。
図１４は、他の実施形態における三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置２００Ａの平面図を示す。３Ｄメモリ装置２００Ａは、図１２ｂの３Ｄメモリ装置２００と類似し、類似の処理ステップで形成されてもよいが、ＳＬ２１８Ｓ及びＢＬ２１８Ｂは図１２ｂに示すものより幅広く、かつトレンチ２０６／２１２内の強誘電体材料２０５の側壁まで延在する（例えば、物理的に接している）。
図１５は、さらに別の実施形態に係る三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置２００Ｂの平面図である。３Ｄメモリ装置２００Ｂは、図１２ｂの３Ｄメモリ装置２００と類似し、類似の処理ステップで形成されてもよいが、図１５のＳＬ２１８Ｓ及びＢＬ２１８Ｂは、図１２ｂに示すものより幅広く、図１４に示すものより幅狭く、かつトレンチ２０６／２１２内のチャネル材料２０７の側壁まで延在する（例えば、物理的に接している）。
実施形態によれば、効果が得られる。例えば、開示されるＬＥＤＬＥＤ方法は、第１のトレンチ２０６と第２のトレンチ２１２とを異なる処理ステップで形成することにより、フィン構造の倒壊の問題を回避又は低減する。その結果、装置信頼性及び製造歩留まりが向上する
図１６は、いくつかの実施形態に係る三次元（３Ｄ）強誘電体メモリ（ＦｅＲＡＭ）装置の形成方法１０００のフローチャートである。図１６に示す実施形態の方法は、可能な多くの実施形態の方法の一例に過ぎないことを理解されたい。当業者であれば、多くの変形例、代替例及び修正例を認識することができる。例えば、図１６に示すような種々のステップを追加、除去、置き換え、再配置、又は繰り返してもよい。
図１６を参照すると、ブロック１０１０では、基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体が形成される。ブロック１０２０では、積層体を上下方向に貫通する第１のトレンチが形成される。ブロック１０３０では、第１のトレンチが充填され、第１のトレンチを充填するステップは、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを第１のトレンチ内に形成する。ブロック１０４０では、第１のトレンチを充填した後、第１のトレンチとインターリーブされる第２のトレンチは、積層体を上下方向に貫通するように形成される。ブロック１０５０では、第２のトレンチが充填され、第２のトレンチを充填するステップは、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを第２のトレンチ内に形成する。ブロック１０６０では、第２のトレンチを充填した後、積層体を上下方向に貫通する第１のトレンチ及び第２のトレンチ内にソース線（ＳＬ）及びビット線（ＢＬ）を形成する。
一実施形態では、強誘電体メモリ（ＦｅＲＡＭ）装置の形成方法は、基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体を形成するステップと、基板の遠位にある積層体の上面から積層体の基板に対向する側の下面まで積層体を上下方向に貫通する第１のトレンチを形成するステップと、第１のトレンチの底部と側壁とを強誘電体材料でライニングするステップと、強誘電体材料上の第１のトレンチ内にチャネル材料を形成するステップと、第１のトレンチ内に第２の誘電体材料を充填するステップと、第１のトレンチを充填した後、積層体を上下方向に貫通する第１の複数のトレンチとインターリーブされる第２のトレンチを形成するステップと、第２のトレンチの底部と側壁とを強誘電体材料でライニングするステップと、第２のトレンチ内に強誘電体材料上にチャネル材料を形成するステップと、第２のトレンチに第２の誘電体材料を充填するステップと、第２のトレンチを充填した後、第１のトレンチ及び第２のトレンチ内に、積層体を上下方向に貫通するソース線（ＳＬ）とビット線（ＢＬ）とを形成するステップと、含む。一実施形態では、ＷＬ材料は導電性材料であり、チャネル材料は半導体酸化物である。一実施形態では、チャネル材料は、酸化インジウムガリウム亜鉛、酸化インジウム亜鉛、酸化亜鉛、酸化インジウムスズ又は酸化インジウムタングステンを含む。一実施形態では、該方法は、第１のトレンチ内にチャネル材料を形成した後、第１のトレンチを充填する前に、チャネル材料上の第１のトレンチ内に、強誘電体材料の誘電率より高い誘電率を有するキャップ層を形成するステップと、第２のトレンチ内にチャネル材料を形成した後、前記第２のトレンチを充填する前に、チャネル材料上の第２のトレンチ内にキャップ層を形成するステップと、をさらに含む。一実施形態では、キャップ層は、高ｋ誘電体材料で形成される。一実施形態では、ＳＬ及びＢＬを形成するステップは、第１のトレンチ及び第２のトレンチ内に、積層体を上下方向に貫通する開口部を形成するステップと、開口部の側壁に沿ってバリア層を形成するステップと、開口部に導電性材料を充填するステップと、を含む。一実施形態では、ＳＬ及びＢＬは、キャップ層の対向する側壁間に連続的に延在し、かつキャップ層の対向する側壁に接している。一実施形態では、ＳＬ及びＢＬは、チャネル材料の対向する側壁間に連続的に延在し、かつチャネル材料の対向する側壁に接している。一実施形態では、ＳＬ及びＢＬは、強誘電体材料の対向する側壁間に連続的に延在し、かつ強誘電体材料の対向する側壁に接している。一実施形態では、該方法は、第１のトレンチ内にキャップ層を形成した後、第１のトレンチを充填する前に、キャップ層上の第１のトレンチ内に酸化物ライナーを形成するステップ、をさらに含む。一実施形態では、該方法は、第１のトレンチ内に酸化物ライナーを形成した後、第１のトレンチを充填する前に、酸化物ライナーの一部、キャップ層の一部、チャネル材料の一部、及び強誘電体材料の一部を第１のトレンチの底部から除去する異方性エッチングプロセスを行うステップ、をさらに含む。一実施形態では、該方法は、第１のトレンチ内及びＢＬとＳＬとの間の第２のトレンチ内に、積層体を上下方向に貫通し、かつ平面図において、第１のトレンチ及び第２のトレンチのそれぞれのトレンチ内の強誘電体材料を貫通する分離領域を形成するステップ、をさらに含む。
一実施形態では、強誘電体メモリ（ＦｅＲＡＭ）装置の形成方法は、基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体を形成するステップと、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを第１のトレンチ内に形成するステップを含む積層体を上下方向に貫通する第１のトレンチを形成するステップと、第１のトレンチを充填した後、積層体を上下方向に貫通する第１の複数のトレンチとインターリーブされる第２のトレンチを形成するステップと、強誘電体材料と、強誘電体材料上のチャネル材料と、チャネル材料上の第２の誘電体材料とを第２のトレンチ内に形成するステップを含む第２のトレンチを充填するステップと、を含む。一実施形態では、第１のトレンチを充填するステップは、チャネル材料と第２の誘電体材料との間の第１のトレンチ内に、強誘電体材料より誘電率の高い第３の誘電体材料で形成されるキャップ層を形成するステップをさらに含む。一実施形態では、第１のトレンチを充填するステップは、キャップ層と第２の誘電体材料との間の第１のトレンチ内に酸化物ライナーを形成するステップと、第１のトレンチ内に第２の誘電体材料を形成する前に、異方性エッチングプロセスを行うことにより、酸化物ライナーの一部、キャップ層の一部、チャネル材料の一部、及び強誘電体材料の一部を第１のトレンチの底部から除去するステップをさらに含む。一実施形態では、該方法は、第２のトレンチを充填した後、第１のトレンチ及び第２のトレンチ内に、積層体を上下方向に貫通するソース線（ＳＬ）及びビット線（ＢＬ）を形成するステップをさらに含み、このうち、ＳＬ及びＢＬを形成するステップは、第１のトレンチ及び第２のトレンチ内に、積層体を上下方向に貫通する開口部を形成するステップと、開口部の側壁及び底部にバリア層をライニングするステップと、開口部に導電性材料を充填するステップとを含む。一実施形態では、該方法は、ＳＬとＢＬとの間に分離領域を形成するステップをさらに含み、このうち、分離領域を形成するステップは、第２の誘電体材料に開口部を形成するステップと、トレンチの第１の側壁からトレンチの第２の対向する側壁まで連続的に延在する分離領域を形成する開口部内に第３の誘電体材料を充填するステップとを含む。
一実施形態では、強誘電体メモリ装置は、基板上の、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体と、積層体に埋め込まれ、基板の遠位にある積層体の上面から基板に対向する積層体の下面まで延在する誘電体層と、誘電体層と積層体との間にあり、誘電体層の反対側に配置される強誘電体膜と、強誘電体膜と誘電体層との間のチャネル層と、チャネル層と誘電体層との間にあり、前記強誘電体膜の第２の誘電率より高い第１の誘電率を有する誘電体材料であるキャップ層と、誘電体層に少なくとも部分的に埋め込まれ、積層体を貫通するソース線（ＳＬ）及びビット線（ＢＬ）とを含む。一実施形態では、ＷＬ材料は導電性材料であり、チャネル層は半導体酸化物である。一実施形態では、強誘電体メモリ装置は、キャップ層と誘電体層との間の酸化物ライナーをさらに含み、酸化物ライナーと基板との間に、強誘電体膜の第１の部分、チャネル層の第２の部分、及びキャップ層の第３の部分が配置され、酸化物ライナーの誘電体層に対向する側壁は、強誘電体膜の第１の部分の第１の側壁、チャネル層の第２の部分の第２の側壁、及びキャップ層の第３の部分の第３の側壁と同一の平面にある。
本発明を例示的な実施形態を参照して説明したが、本明細書は上記実施形態に限定されるものではない。本明細書を参照して、当業者には例示的な実施形態の様々な修正例及び組み合わせ、並びに発明の他の実施形態は自明である。したがって、特許請求の範囲には、このような修正例又は実施形態が包含されることが意図される。
Claims (20)
- 強誘電体メモリ（ＦｅＲＡＭ）装置を形成する方法であって、
基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体を形成するステップと、
前記基板の遠位にある前記積層体の上面から、前記積層体の前記基板に対向する側の下面まで、前記積層体を上下方向に貫通する第１のトレンチを形成するステップと、
前記第１のトレンチの底部及び側壁を強誘電体材料でライニングするステップと、
前記強誘電体材料上の前記第１のトレンチ内にチャネル材料を形成するステップと、
前記第１のトレンチに第２の誘電体材料を充填するステップと、
前記第１のトレンチを充填した後、前記積層体を上下方向に貫通し、前記第１のトレンチとインタリーブされる第２のトレンチを形成するステップと、
前記第２のトレンチの底部及び側壁を前記強誘電体材料でライニングするステップと、
前記強誘電体材料上の前記第２のトレンチ内に前記チャネル材料を形成するステップと、
前記第２のトレンチに前記第２の誘電体材料を充填するステップと、
前記第２のトレンチを充填した後、前記第１のトレンチ及び前記第２のトレンチ内に、前記積層体を上下方向に貫通するソース線（ＳＬ）及びビット線（ＢＬ）を形成するステップと、を含む方法。 - 前記ＷＬ材料が導電性材料であり、前記チャネル材料が半導体酸化物である、請求項１に記載の方法。
- 前記チャネル材料は、酸化インジウムガリウム亜鉛、酸化インジウム亜鉛、酸化亜鉛、酸化インジウムスズ又は酸化インジウムタングステンを含む、請求項２に記載の方法。
- 前記第１のトレンチ内に前記チャネル材料を形成した後、前記第１のトレンチを充填する前に、前記チャネル材料上の前記第１のトレンチ内に、誘電体材料であり、前記強誘電体材料の誘電率より高い誘電率を有するキャップ層を形成するステップと、
第２のトレンチ内にチャネル材料を形成した後、第２のトレンチを充填する前に、チャネル材料上の第２のトレンチ内にキャップ層を形成するステップと、をさらに含む請求項１に記載の方法。 - 前記キャップ層は、高ｋ誘電体材料で形成される、請求項４に記載の方法。
- 前記ＳＬ及びＢＬを形成するステップは、
前記第１のトレンチ及び前記第２のトレンチに、前記積層体を上下方向に貫通する開口部を形成するステップと、
前記開口部の側壁に沿ってバリア層を形成するステップと、
前記開口部に導電性材料を充填するステップと、
を含む請求項４に記載の方法。 - 前記ＳＬ及び前記ＢＬは、前記キャップ層の対向する側壁間で連続的に延在し、かつ前記キャップ層に接している、請求項６に記載の方法。
- 前記ＳＬ及び前記ＢＬは、前記チャネル材料の対向する側壁間で連続的に延在し、かつ前記チャネル材料に接している、請求項６に記載の方法。
- 前記ＳＬ及び前記ＢＬは、前記強誘電体材料の対向する側壁間で連続的に延在し、かつ前記強誘電体材料層に接している、請求項６に記載の方法。
- 前記第１のトレンチ内に前記キャップ層を形成した後、前記第１のトレンチを充填する前に、前記キャップ層上の前記第１のトレンチ内に酸化物ライナーを形成するステップと、をさらに含む請求項４に記載の方法。
- 第１のトレンチ内に酸化物ライナーを形成した後、第１のトレンチを充填する前に、異方性エッチングプロセスを行うことにより、第１のトレンチの底部から酸化物ライナーの一部、キャップ層の一部、チャネル材料の一部、及び強誘電体材料の一部を除去するステップ、をさらに含む請求項１０に記載の方法。
- 前記第１のトレンチ内及び前記ＢＬと前記ＳＬとの間の前記第２のトレンチ内に、前記積層体を上下方向に貫通し、かつ平面図において、第１のトレンチ及び第２のトレンチのそれぞれのトレンチ内の強誘電体材料を貫通する分離領域を形成するステップ、をさらに含む請求項１に記載の方法。
- 基板上に、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体を形成するステップと、
前記積層体を上下方向に貫通する第１のトレンチを形成するステップと、
前記第１のトレンチ内に、強誘電体材料と、前記強誘電体材料上のチャネル材料と、前記チャネル材料上の第２の誘電体材料とを形成するステップを含む、前記第１のトレンチを充填するステップと、
前記第１のトレンチを充填した後、前記積層体を上下方向に貫通し、前記第１のトレンチにインターリーブされる第２のトレンチを形成するステップと、
前記第２のトレンチ内に、前記強誘電体材料と、前記強誘電体材料上のチャネル材料と、前記チャネル材料上の前記第２の誘電体材料とを形成するステップを含む、前記第２のトレンチを充填するステップとを含む強誘電体メモリ（ＦｅＲＡＭ）装置を形成する方法。 - 前記第１のトレンチを充填するステップは、前記強誘電体材料よりも高い誘電率を有する第３の誘電体材料で形成されるキャップ層を前記チャネル材料と前記第２の誘電体材料との間に形成するステップを含む、請求項１３に記載の方法。
- 前記第１のトレンチを充填するステップは、
前記キャップ層と前記第２の誘電体材料との間に前記第１のトレンチ内に酸化物ライナーを形成するステップと、
前記第１のトレンチに前記第２の誘電体材料を形成する前に、異方性エッチングプロセスを行うことにより、前記第１のトレンチの底部から、前記酸化物ライナーの一部、前記キャップ層の一部、前記チャネル材料の一部、及び前記強誘電体材料の一部を除去するステップとをさらに含む請求項１４に記載に方法。 - 第２のトレンチを充填した後、前記第１のトレンチ及び前記第２のトレンチに前記積層体を上下方向に貫通するソース線（ＳＬ）及びビット線（ＢＬ）を形成するステップであって、
前記第１のトレンチ及び前記第２のトレンチに、前記積層体を上下方向に貫通する開口部を形成するステップと、
前記開口部の側壁及び底部をバリア層でライニングするステップと、
前記開口部に導電性材料を充填するステップとを含むステップをさらに含む、請求項１３に記載の方法。 - 前記ＳＬと前記ＢＬとの間に単離領域を形成するステップであって、
前記第２の誘電体材料に開口部を形成するステップと、
前記開口部に前記単離領域を形成する第３の誘電体材料で前記開口部を充填するステップと、を含むステップをさらに含み、
各前記単離領域は、各トレンチの第１の側壁から各トレンチの第２の対向する側壁まで連続的に延在する請求項１６に記載の方法。 - 基板上の、第１の誘電体材料とワード線（ＷＬ）材料との交互層を含む積層体と、
積層体に埋め込まれ、前記基板の遠位にある積層体の上面から基板に面する積層体の下面まで延在する誘電体層と、
前記誘電体層と前記積層体との間にあり、前記誘電体層の反対側に配置された強誘電体膜と、
前記強誘電体膜と前記誘電体層との間のチャネル層と、
前記チャネル層と前記誘電体層との間にあり、前記強誘電体膜の第２の誘電率よりも高い第１の誘電率を有する誘電体材料であるキャップ層と、
前記誘電体層に少なくとも部分的に埋め込まれ、前記積層体を貫通するソース線（ＳＬ）及びビット線（ＢＬ）とを含む、強誘電体メモリ装置。 - 前記ＷＬ材料は導電性材料であり、前記チャネル層は半導体酸化物である請求項１８に記載の強誘電体メモリ装置。
- 前記キャップ層と前記ゲート誘電体層との間の酸化物ライナーをさらに含み、前記第１の部分、前記チャネル層の第２の部分、前記キャップ層の第３の部分は、前記酸化物ライナーと前記基板との間に配置され、前記誘電体層に対向する前記酸化物ライナーの側壁は、前記強誘電体膜の前記第１の部分の第１の側壁、前記チャネル層の前記第２の部分の第２の側壁、及び前記キャップ層の第３の部分の第３の側壁と同じ平面にある、請求項１８に記載の強誘電体メモリ装置。
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