KR102644760B1 - 3차원 강유전체 랜덤 액세스 메모리 디바이스 및 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 86
- 239000000463 material Substances 0.000 claims abstract description 218
- 239000003989 dielectric material Substances 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000004065 semiconductor Substances 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 33
- 230000008569 process Effects 0.000 claims description 23
- 239000004020 conductor Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 294
- 230000015654 memory Effects 0.000 description 45
- 238000000231 atomic layer deposition Methods 0.000 description 12
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 11
- 229910052735 hafnium Inorganic materials 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000010287 polarization Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 5
- 239000011787 zinc oxide Substances 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- 229910004166 TaN Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- ATFCOADKYSRZES-UHFFFAOYSA-N indium;oxotungsten Chemical compound [In].[W]=O ATFCOADKYSRZES-UHFFFAOYSA-N 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000007430 reference method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G11C11/225—Auxiliary circuits
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Abstract
강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법은, 기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함함 - ; 상기 층 스택을 관통해 수직으로 연장된 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치들을 채우는 단계 - 상기 제1 트렌치들을 채우는 단계는, 상기 제1 트렌치들 내에, 강유전체 재료, 상기 강유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 제2 유전체 재료를 형성하는 단계를 포함함 - ; 상기 제1 트렌치들을 채운 후에, 상기 층 스택을 관통해 수직으로 연장된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 상기 제1 트렌치들과 인터리빙됨 - ; 및 상기 제2 트렌치들을 채우는 단계 - 상기 제2 트렌치들을 채우는 단계는, 상기 제2 트렌치들 내에, 상기 강유전체 재료, 상기 강유전체 재료 위의 상기 채널 재료, 및 상기 채널 재료 위의 상기 제2 유전체 재료를 형성하는 단계를 포함함 - 를 포함한다.
Description
우선권 주장 및 상호참조
본 출원은, 2020년 7월 16일 출원된 미국 가출원 번호 제63/052,499호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 메모리는 예로서 라디오, 텔레비전, 휴대 전화 및 개인용 컴퓨팅 디바이스를 포함한 전자 응용기기를 위한 집적 회로에 사용된다. 반도체 메모리는 2개의 주요 카테고리를 포함한다. 하나는 휘발성 메모리이고, 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(RAM; random access memory)를 포함하며, 이는 2개의 서브카테고리, 즉 정적 랜덤 액세스 메모리(SRAM; static random access memory) 및 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory)로 더 나누어질 수 있다. SRAM과 DRAM 둘 다, 전원 공급되지 않을 때에는 저장된 정보를 잃을 것이기 때문에 휘발성이다.
반면에, 비휘발성 메모리는 전원이 공급되지 않아도 저장되어 있는 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 하나의 유형으로는 강유전체 랜덤 액세스 메모리(FeRAM 또는 FRAM; ferroelectric random access memory)가 있다. FeRAM의 이점은 그의 빠른 기록/판독 속도 및 작은 크기를 포함한다.
강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법은, 기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함함 - ; 상기 층 스택을 관통해 수직으로 연장된 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치들을 채우는 단계 - 상기 제1 트렌치들을 채우는 단계는, 상기 제1 트렌치들 내에, 강유전체 재료, 상기 강유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 제2 유전체 재료를 형성하는 단계를 포함함 - ; 상기 제1 트렌치들을 채운 후에, 상기 층 스택을 관통해 수직으로 연장된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 상기 제1 트렌치들과 인터리빙됨 - ; 및 상기 제2 트렌치들을 채우는 단계 - 상기 제2 트렌치들을 채우는 단계는, 상기 제2 트렌치들 내에, 상기 강유전체 재료, 상기 강유전체 재료 위의 상기 채널 재료, 및 상기 채널 재료 위의 상기 제2 유전체 재료를 형성하는 단계를 포함함 - 를 포함한다.
본 발명 및 이의 이점을 보다 완전히 이해하기 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1은 실시예에 따라 집적 메모리 디바이스를 갖는 반도체 디바이스의 단면도를 예시한다.
도 2 내지 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a 내지 도 12e, 및 도 13은 실시예에서 다양한 제조 단계에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 다양한 도면들을 예시한다.
도 14는 다른 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 상면도를 예시한다.
도 15는 또 다른 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 상면도를 예시한다.
도 16은 일부 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법의 흐름도를 예시한다.
도 1은 실시예에 따라 집적 메모리 디바이스를 갖는 반도체 디바이스의 단면도를 예시한다.
도 2 내지 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a 내지 도 12e, 및 도 13은 실시예에서 다양한 제조 단계에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 다양한 도면들을 예시한다.
도 14는 다른 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 상면도를 예시한다.
도 15는 또 다른 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스의 상면도를 예시한다.
도 16은 일부 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법의 흐름도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 본 명세서에서의 설명 전반에 걸쳐, 달리 명시되지 않는 한, 상이한 도면에서의 동일하거나 유사한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 프로세스에 의해 형성되는 동일하거나 유사한 요소를 지칭한다.
일부 실시예에서, 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스에서 고밀도 메모리 어레이를 형성하기 위한 LEDLED(Litho-Etch-Dep-Litho-Etch-Dep) 방법이 개시된다. LEDLED 방법은 기판 위의 층 스택에 제1 복수의 트렌치들을 형성하는 것을 포함하는데, 층 스택은 제1 유전체 재료 및 워드 라인(WL; word line) 재료의 교번하는(alternating) 층들을 포함한다. 그 다음, 제1 복수의 트렌치들은, 제1 복수의 트렌치들 내에 강유전체 재료, 채널 재료 및 제2 유전체 재료를 연속하여 형성함으로써 채워진다. 제1 복수의 트렌치들을 채운 후에, 층 스택에 제2 복수의 트렌치들이 형성되는데, 제2 복수의 트렌치들은 제1 복수의 트렌치들과 인터리빙된다(interleaved). 그 다음, 제2 복수의 트렌치들은 강유전체 재료, 채널 재료 및 제2 유전체 재료로 채워진다. 다음으로, 제1 및 제2 복수의 트렌치들에 소스 라인들(SLs; source lines) 및 비트 라인들(BLs; bit lines)이 형성된다. 제1 및 제2 복수의 트렌치들이 동시에 형성되는 기준 방법과 비교하여, LEDLED 방법은 기준 방법이 직면하는 핀 구조물 붕괴 문제를 피하면서 제1 및 제2 복수의 트렌치들이 더 높은 집적 밀도를 위해 서로 더 가까이 형성될 수 있게 해준다.
도 1은 실시예에서 집적 메모리 디바이스(123)(예컨대, 123A 및 123B)를 갖는 반도체 디바이스(100)의 단면도를 예시한다. 예시된 실시예에서, 반도체 디바이스(100)는 반도체 제조의 BEOL(back-end-of-line) 프로세싱에서 집적된 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스(123)를 갖는 핀 전계 효과 트랜지스터(FinfET) 디바이스이다. 혼란을 피하기 위해, 메모리 디바이스(123)의 세부사항은 도 1에 도시되어 있지 않으며, 이하 후속 도면에 예시된다. FinFET이 여기에서 비한정적인 예로서 사용되며, FeRAM 디바이스(123)는 평면형 디바이스 또는 게이트-올-어라운드(GAA; gate-all-around) 디바이스와 같은 임의의 적합한 디바이스로써 BEOL 프로세싱에 집적될 수 있다는 것을 유의하자.
도 1에 예시된 바와 같이, 반도체 디바이스(100)는 상이한 타입의 회로를 형성하기 위한 상이한 영역들을 포함한다. 예를 들어, 반도체 디바이스(100)는 로직 회로를 형성하기 위한 제1 영역(110)을 포함할 수 있고, 예컨대 주변 회로, 입력/출력(I/O; input/output) 회로, 정전기 방전(ESD; electrostatic discharge) 회로 및/또는 아날로그 회로를 형성하기 위한 제2 영역(120)을 포함할 수 있다. 다른 타입의 회로를 형성하기 위한 다른 영역도 또한 가능하며, 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
반도체 디바이스(100)는 기판(101)을 포함한다. 기판(101)은 벌크 기판, 예컨대 도핑되거나 도핑되지 않은 실리콘 기판 또는 SOI(silicon-on-insulator) 기판의 활성 층일 수 있다. 기판(101)은, 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다.
반도체 제조의 FEOL(front-end-of-line) 프로세싱에서 트랜지스터, 저항기, 커패시터, 인덕터, 다이오드 등과 같은 전기적 컴포넌트가 기판(101)에 또는 기판(101) 상에 형성된다. 도 1의 예에서, 기판(101) 위로 돌출하는 반도체 핀(103)(핀으로도 지칭됨)이 형성된다. 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역과 같은 아이솔레이션 영역(105)이 반도체 핀(103) 사이에 또는 반도체 핀(103) 주위에 형성된다. 게이트 전극(109)이 반도체 핀(103) 위에 형성된다. 게이트 스페이서(111)가 게이트 전극(109)의 측벽을 따라 형성된다. 에피텍셜 소스/드레인 영역과 같은 소스/드레인 영역(107)이 게이트 전극(109)의 양측 상에 형성된다. 게이트 콘택 및 소스/드레인 콘택과 같은 콘택(113)이 각자의 아래의 전기 전도성 특징부(예컨대, 게이트 전극(109) 또는 소스/드레인 영역(107)) 위에 형성되며 전기적으로 커플링된다. 층간 유전체(ILD; inter-layer dielectric) 층과 같은 하나 이상의 유전체 층(117)이 기판(101) 위에 그리고 반도체 핀(103) 및 게이트 전극(109) 주위에 형성된다. 전도성 라인(115) 및 비아(114)를 포함하는 상호접속 구조물과 같은 다른 전기 전도성 특징부도 또한 하나 이상의 유전체 층(117)에 형성될 수 있다. 도 1에서의 FinFET은 당해 기술분야에서 공지되거나 사용되는 임의의 적합한 방법에 의해 형성될 수 있으며, 세부사항은 여기에서 반복되지 않는다. 본 명세서에서의 설명을 용이하게 하기 위해, 기판(101), 기판(101) 내에 또는 기판(101) 상에 형성된 전기적 컴포넌트(예컨대, FinFET), 콘택(113), 전도성 특징부(115/114) 및 하나 이상의 유전체 층(117)은 집합적으로 기판(50)으로 총칭된다.
계속 도 1을 참조하면, 에칭 정지 층(ESL; etch stop layer)일 수 있는 유전체 층(119)이 하나 이상의 유전체 층(117) 위에 형성된다. 실시예에서, 유전체 층(119)은 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition)을 사용하여 실리콘 질화물로 형성되지만, 질화물, 탄화물, 이들의 조합 등과 같은 다른 유전체 재료 및 유전체 층(119)을 형성하는 대안의 기술, 예컨대 저압 화학적 기상 증착(LPCVD; low-pressure chemical vapor deposition), PVD 등이 대안으로서 사용될 수 있다. 일부 실시예에서, 유전체 층(119)은 생략된다. 다음으로, 유전체 층(119) 위에 유전체 층(121)이 형성된다. 유전체 층(121)은, PVD, CVD 등과 같은 적합한 방법에 의해 형성된 실리콘 산화물, 실리콘 질화물 등과 같은 임의의 적합한 유전체 재료일 수 있다. 각각이 복수의 메모리 셀들을 포함하는 것인 하나 이상의 메모리 디바이스(123A)가 유전체 층(121)에 형성되며 유전체 층(121)에서의 전기 전도성 특징부(예컨대, 비아(124) 및 전도성 라인(125))에 커플링된다. 도 1에서의 메모리 디바이스(123A 또는 123B)의 다양한 실시예(예컨대, 3D FeRAM 디바이스(200, 200A 및 200B))가 이하 상세하게 설명된다.
도 1은 메모리 디바이스(123A) 위에 형성된 메모리 디바이스(123B)의 제2 층을 더 예시한다. 메모리 디바이스(123A 및 123B)는 동일하거나 유사한 구조를 가질 수 있고, 집합적으로 메모리 디바이스(123)로 총칭될 수 있다. 도 1의 예는 비한정적인 예로서 메모리 디바이스(123)의 두 층을 예시한다. 하나의 층, 3개의 층 또는 그 이상과 같은 다른 개수의 층의 메모리 디바이스(123)도 또한 가능하며, 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 메모리 디바이스(123)의 하나 이상의 층이 반도체 디바이스(100)의 메모리 영역(130)에 형성되고 반도체 제조의 BEOL 프로세싱에서 형성될 수 있다. 메모리 디바이스(123)는 BEOL 프로세싱에서 반도체 디바이스(100) 내의 임의의 적합한 영역에, 예컨대 제1 영역(110) 위에(예컨대, 바로 위에), 제2 영역(120) 위에, 또는 복수의 영역들 위에, 형성될 수 있다.
도 1의 예에서, 메모리 디바이스(123)는 반도체 디바이스(100)의 메모리 영역(130)의 영역들 전부가 아닌 일부를 점유하는데, 전도성 라인(125) 및 비아(124)와 같은 다른 특징부가 메모리 영역(130) 위와 아래의 전도성 특징부에의 접속을 위해 메모리 영역(130)의 다른 영역에 형성될 수 있기 때문이다. 일부 실시예에서, 메모리 디바이스(123A 또는 123B)를 형성하기 위해, 패터닝된 포토레지스트 층과 같은 마스크 층이 메모리 영역(130)의 일부 영역을 덮도록 형성되며, 메모리 디바이스(123A 또는 123B)는 마스크 층에 의해 노출된 메모리 영역(130)의 다른 영역에 형성된다. 메모리 디바이스(123)가 형성된 후에, 마스크 층은 제거된다.
계속 도 1을 참조하면, 메모리 영역(130)이 형성된 후에, 유전체 층(121) 및 유전체 층(121)에서의 전기 전도성 특징부(예컨대, 비아(124) 및 전도성 라인(125))을 포함하는 상호접속 구조물(140)이 메모리 영역(130) 위에 형성된다. 상호접속 구조물(140)은 기능 회로를 형성하도록 기판(101)에/상에 형성된 전기적 컴포넌트들을 전기적으로 접속시킬 수 있다. 상호접속 구조물(140)은 또한, 메모리 디바이스(123)를 기판(101)에/상에 형성된 컴포넌트에 전기적으로 커플링할 수 있고, 그리고/또는 외부 회로 또는 외부 디바이스와의 접속을 위해 메모리 디바이스(123)를 상호접속 구조물(140) 위에 형성된 전도성 패드에 커플링할 수 있다. 상호접속 구조물의 형성은 당해 기술분야에 공지되어 있으며, 따라서 세부사항은 여기에서 반복되지 않는다.
일부 실시예에서, 메모리 디바이스(123)는 예컨대 비아(124) 및 전도성 라인(125)에 의해 기판(50) 상에 형성된 전기적 컴포넌트(예컨대, 트랜지스터)에 전기적으로 커플링되고, 일부 실시예에서 반도체 디바이스(100)의 기능 회로에 의해 제어되거나 액세스된다(예컨대, 기록되거나 판독됨). 추가적으로 또는 대안으로서, 메모리 디바이스(123)는 상호접속 구조물(140)의 상부 금속 층 위에 형성된 전도성 패드에 전기적으로 커플링되며, 이 경우에 메모리 디바이스(123)는 일부 실시예에서 반도체 디바이스(100)의 기능 회로의 수반 없이 직접 외부 회로(예컨대, 또다른 반도체 디바이스)에 의해 제어되거나 액세스될 수 있다. 도 1의 예에서 추가적인 금속 층(예컨대, 상호접속 구조물(140))이 메모리 디바이스(123) 위에 형성되지만, 메모리 디바이스(123)는 반도체 디바이스(100)의 상부(예컨대, 최상부) 금속 층에 형성될 수 있고, 이들 및 기타 변형은 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
도 2 내지 도 8, 도 9a, 도 9b, 도 10, 도 11, 도 12a 내지 도 12e, 및 도 13은 실시예에서 다양한 제조 단계에서의 3차원(3D) 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스(200)의 다양한 도면들(예컨대, 사시도, 단면도, 상면도)을 예시한다. 설명을 쉽게 하기 위해, 3D FeRAM 디바이스는 본 명세서에서의 설명에서 3D 메모리 디바이스 또는 간단하게 메모리 디바이스로도 지칭될 수 있다. 3D 메모리 디바이스(200)는 강유전체 재료를 갖는 3차원 메모리 디바이스이다. 3D 메모리 디바이스(200)는 도 1에서 메모리 디바이스(123A 및/또는 123B)로서 사용될 수 있다. 단순화를 위해, 3D 메모리 디바이스(200)의 모든 특징이 도면에 예시된 것은 아니며 도면은 3D 메모리 디바이스(200)의 일부만 도시할 수 있다는 것을 유의하자.
이제 초기 제조 단계에서의 메모리 디바이스(200)의 사시도를 도시하는 도 2를 참조한다. 층 스택(202)이 기판(50) 위에 형성된다. 층 스택(202)은 유전체 재료(201) 및 전기 전도성 재료(203)의 교번하는(alternating) 층들을 포함한다. 층 스택(202)에서의 유전체 재료(201)의 각각의 층은 또한 유전체 층(201)으로도 지칭될 수 있고, 층 스택(202)에서의 전기 전도성 재료(203)의 각각의 층은 또한 전기 전도성 층(203)으로도 지칭될 수 있다. 이하 설명되는 바와 같이, 전기 전도성 재료(203)는 3D 메모리 디바이스(200)의 워드 라인(WL; word line)을 형성하도록 사용되며, 따라서 워드 라인 재료(203)로도 지칭될 수 있다.
일부 실시예에서, 층 스택(202)을 형성하기 위해, 먼저 PVD, CVD, 원자층 증착(ALD; atomic layer deposition) 등과 같은 적합한 퇴적 방법을 사용하여 기판(50) 상에 실리콘 산화물, 실리콘 질화물 등과 같은 적합한 유전체 재료를 퇴적함으로써 유전체 층(201)이 형성된다. 다음으로, 유전체 층(201) 위에 전기 전도성 층(203)이 형성된다. 일부 실시예에서, 전기 전도성 층(203)은 금속 또는 금속-함유 재료와 같은 전기 전도성 재료로 형성된다. 전기 전도성 층(203)을 위한 예시적인 재료는 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등을 포함한다. 전기 전도성 층(203)은 예컨대 PVD, CVD, ALD, 이들의 조합 등에 의해 형성될 수 있다. 상기의 퇴적 프로세스는 타겟 갯수의 층들이 층 스택(202)에 형성될 때까지 반복된다. 예시된 실시예에서, 층 스택(202)의 최상부 층은 유전체 층(201)이며, 이는 층 스택(202)의 최상부 유전체 층(201T)으로 지칭될 수 있다. 층 스택(202)에서의 층들의 갯수는 임의의 적합한 수일 수 있고 도 2에 도시된 예에 한정되지 않는다는 것을 유의하자.
다음으로, 도 3에서, 제1 트렌치들(206)(개구, 리세스 또는 슬롯으로도 지칭될 수 있음)이 층 스택(202)에 형성되고 기판(50)을 노출시키도록 층 스택(202)을 관통해 연장된다. 제1 트렌치(206)는 예컨대 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 예시된 실시예에서, 제1 트렌치(206)는 기판(50)을 향한 층 스택(202)의 하부 표면으로부터 기판(50)에서 먼 층 스택(202)의 상부 표면으로 연장된다. 도 3의 예에서, 제1 트렌치(206)는 층 스택(202)의 대향하는 측벽들 사이에 연속적으로 연장되며, 그리하여 제1 트렌치(206)는 층 스택(202)을 관통해 절단하며 층 스택(202)을 서로 분리된(예컨대, 이격됨) 복수의 슬라이스들(예컨대, 핀 형상의 구조물들)로 분리한다. 단순화를 위해 도 3은 제1 트렌치들(206) 중 하나만 도시한 것임을 유의하자. 일시적으로 도 9b를 참조하면, 도 9b는 후속 프로세싱에서 층 스택(202)에 형성된 복수의 제2 트렌치들(212)과 인터리빙된 복수의 제1 트렌치들(206)을 도시하는데, 제1 트렌치(206) 및 제2 트렌치(212)는 3D 메모리 디바이스(200)를 형성하도록 다른 재료(예컨대, 205, 207, 209, 211, 213)로 채워지며, 이의 세부사항은 이하에 설명된다.
다음으로, 도 4에서, 제1 트렌치들(206)의 측벽 및 바닥을 따라 제1 트렌치(206)에 강유전체 재료(205)가 형성된다(예컨대, 컨포멀하게). 강유전체 재료(205)는 또한 층 스택(202)의 상부 표면 위에도 형성될 수 있다. 다음으로, 강유전체 재료(205) 위에 채널 재료(207)가 형성된다(예컨대, 컨포멀하게). 다음으로, 채널 재료(207) 위에 캡핑 층(209)이 형성되고(예컨대, 컨포멀하게), 캡핑 층(209) 위에 산화물 라이너(211)가 형성된다(예컨대, 컨포멀하게).
일부 실시예에서, 강유전체 재료(205)는 BaTiO3, PbTiO3, PbZrO3, LiNbO3, NaNbO3, KNbO3, KTaO3, BiScO3, BiFeO3, Hf1-xErxO, Hf1-xLaxO, Hf1-xYxO, Hf1-xGdxO, Hf1-xAlxO, Hf1-xZrxO, Hf1-xTixO, Hf1-xTaxO, AlScN 등, 이들의 조합, 또는 이들의 다층을 포함하고, PVD, CVD, ALD 등과 같은 적합한 형성 방법에 의해 형성될 수 있다. 강유전체 재료(205)는 강유전체 막으로도 지칭될 수 있다.
일부 실시예에서, 채널 재료(207)는 반도체 재료, 예컨대 비정질 실리콘(a-Si), 폴리실리콘(poly-Si), 반도체 산화물(예컨대, 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 인듐 주석 산화물(ITO) 또는 인듐 텅스텐 산화물(IWO)) 등이다. 채널 재료(207)는 예컨대 PVD, CVD, ALD, 이들의 조합 등에 의해 형성될 수 있다.
일부 실시예에서, 캡핑 층(209)은 유전체 재료로 형성된다. 캡핑 층(209)은 채널 재료(207)에 대한 보호 층으로서 기능하고, 후속 프로세싱(예컨대, 후속 에칭 프로세스)에서 H, Cl 또는 F와 같은 오염 원소가 채널 재료(207) 안으로 확산하는 것을 막는다. 예시적인 실시예에서, 캡핑 층(209)은 예컨대 약 7.0 또는 그보다도 높은 수보다 더 큰 유전 상수(예컨대, k-값)를 갖는 하이-k 유전체 재료로 형성된다. 하이-k 유전체 재료의 예는 HfO2, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 및 다른 적합한 재료를 포함한다. 캡핑 층(209)의 하이-k 유전체 재료는 원자층 증착(ALD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
일부 실시예에서, 캡핑 층(209)(예컨대, 유전체 재료)의 유전 상수 Kcap는, 강유전체 재료(205)의 전기 분극 방향의 신뢰성있는 스위칭을 용이하게 하도록, 강유전체 재료(205)의 유전 상수 Kfer보다 더 높다(예컨대, Kcap > Kfer). 이하 보다 상세하게 설명되는 바와 같이, 강유전체 재료(205)의 전기 분극 방향은 3D 메모리 디바이스(200)의 각각의 메모리 셀의 디지털 정보(예컨대, 0 또는 1의 비트)를 저장하는데 사용된다. 강유전체 재료(205)의 전기 분극 방향은 강유전체 재료(205)에 인가된 전기장에 의해 스위칭되며, 전기장은 강유전체 재료(205)에 걸쳐 인가되는 전압에 비례할 수 있다. 일시적으로 도 12c를 참조하면, 3D 메모리 디바이스(200)의 메모리 셀(225)의 동작(예컨대, 기록 동작) 동안, 예컨대 워드 라인(WL)(203)과 각자의 소스 라인(SL)(218) 사이에 전압 Vtotal이 인가된다. 전압 Vtotal은, 도 12c의 예에서 강유전체 재료(205), 채널 재료(207) 및 캡핑 층(209)과 같은, WL(203)과 SL(218) 사이의 상이한 재료 층들에 의해 공유된다. 다르게 말하자면, 전압 Vtotal의 일부가 WL(203)와 SL(218) 사이의 각각의 재료 층(예컨대, 205, 207 또는 209)에 인가된다. 각각의 재료 층에 인가된 전압은 그의 유전 상수에 반비례하므로, 강유전체 재료(205)의 전기 분극 방향의 스위칭을 용이하게 하기 위해 전압 Vtotal의 상당한 비율이 강유전체 재료(205)에 걸쳐 인가되도록, 캡핑 층(209)의 유전 상수 Kcap를 강유전체 재료(205)의 유전 상수 Kfer보다 더 높도록 선택하는 것이 유리할 수 있다. 유사한 이유로, 일부 실시예에서 채널 재료(207)의 유전 상수도 또한, 강유전체 재료(205)의 유전 상수 Kfer보다 더 높도록 선택된다. 일부 실시예에서, 캡핑 층(209)의 유전 상수 Kcap는 강유전체 재료(205)의 유전 상수 Kfer보다 2배, 5배, 10배 또는 그 이상이도록 선택된다. 따라서, 높은 유전 상수 재료, 예컨대 AlOx(약 9 내지 약 11의 k-값을 가짐), HfOx(약 25 내지 약 27의 k-값을 가짐) 및 TaO2(약 40 내지 80의 k-값을 가짐)가, 특히 전압 Vtotal이 낮은 애플리케이션에서, 캡핑 층(209)을 위한 재료로서 유리하게 사용될 수 있다. 다른 실시예에서, 캡핑 층(209)의 유전 상수 Kcap은 실질적으로 강유전체 재료(205)의 유전 상수 Kfer 이하일 수 있으며, 예컨대 강유전체 재료(205)에 걸쳐 인가된 전압이 강유전체 재료(205)의 스위칭 전압보다 더 높도록 전압 Vtotal이 충분히 높은 애플리케이션에서 그러하다.
계속 도 4를 참조하면, 산화물 라이너(211)는 실리콘 산화물과 같은 산화물을 포함하고, 일부 실시예에서 ALD 등과 같은 적합한 형성 방법에 의해 형성된다. 일부 실시예에서 산화물 라이너(211)는 후속 에칭 프로세스(도 5 참조)에서 예컨대 강유전체 재료(205), 채널 재료(207) 및 캡핑 층(209)의 측벽 부분을 보호한다.
다음으로, 도 5에서, 제1 트렌치(206)의 바닥으로부터 산화물 라이너(211)의 제1 부분, 캡핑 층(209)의 제1 부분, 채널 재료(207)의 제1 부분 및 강유전체 재료(205)의 제1 부분을 제거하도록 이방성 에칭 프로세스와 같은 적합한 에칭 프로세스가 수행되고, 그 결과 기판(50)의 상부 표면이 제1 트렌치(206)의 바닥에서 노출된다. 예시된 실시예에서, 에칭 프로세스의 이방성으로 인해, 제1 트렌치(206)를 향한 산화물 라이너(211)의 측벽(211S)과 층 스택(202) 사이에 배치된, 산화물 라이너(211)의 제2 부분, 캡핑 층(209)의 제2 부분, 채널 재료(207)의 제2 부분, 및 강유전체 재료(205)의 제2 부분은 이방성 에칭 프로세스 후에 남는다. 캡핑 층(209)의 제2 부분, 채널 재료(207)의 제2 부분 및 강유전체 재료(205)의 제2 부분은 L-형상의 단면을 가지며, 산화물 라이너(211)의 제2 부분과 기판(50) 사이에 배치되는 바닥 부분을 갖는다는 것을 유의하자. 도 5에 예시된 바와 같이, 산화물 라이너(211)의 측벽(211S)의 각각은 캡핑 층(209)의 제2 부분, 채널 재료(207)의 제2 부분 및 강유전체 재료(205)의 제2 부분의 각자의 측벽과 수직으로 정렬된다(예컨대, 도 5에서 동일 수직 평면에).
다음으로, 도 6에서, 제1 트렌치(206) 내의 남은 공간을 채우도록 제1 트렌치(206)에 유전체 재료(213)가 형성된다. 일부 실시예에서, 유전체 재료(213)는 ALD 등과 같은 적합한 퇴적 방법을 사용하여 실리콘 산화물, 실리콘 질화물 등과 같은 적합한 유전체 재료를 퇴적함으로써 형성된다. 유전체 재료(213)는 제1 트렌치(206)를 과하게 채울(overfill) 수 있고 층 스택(202)의 상부 표면 위에 형성될 수 있다. 다음으로, 층 스택(202)의 상부 표면으로부터 강유전체 재료(205), 채널 재료(207), 캡핑 층(209), 산화물 라이너(211) 및 유전체 재료(213)의 과도한 부분을 제거하도록 화학 기계적 연마(CMP; chemical mechanical planarization)와 같은 평탄화 프로세스가 수행된다. 도 6에 예시된 바와 같이, 평탄화 프로세스 후에, 강유전체 재료(205), 채널 재료(207) 및 캡핑 층(209)의 남은 부분은 L-형상의 단면을 갖는다.
다음으로, 도 7에서, 제2 트렌치들(212)이 층 스택(202)에 형성된다. 제2 트렌치(212)는 제1 트렌치(206)와 유사하며, 동일하거나 유사한 방법을 사용하여 형성될 수 있다. 단순화를 위해, 도 7은 하나의 제2 트렌치(212)만 도시한다. 도 9b는 층 스택(202)에서의 복수의 제2 트렌치들(212)을 예시하며, 이들은 제1 트렌치들(206)과 인터리빙된다. 도 9b에 에시된 바와 같이, 제1 트렌치(206) 및 제2 트렌치(212)는 층 스택(202)에서 교대로 형성된다.
다음으로, 도 8에서, 강유전체 재료(205), 채널 재료(207), 캡핑 층(209) 및 산화물 라이너(211)가 제2 트렌치(212) 내에 연속적으로 형성된다(예컨대, 컨포멀하게). 강유전체 재료(205), 채널 재료(207), 캡핑 층(209) 및 산화물 라이너(211)의 재료 및 형성 방법은 도 4에 관련하여 상기에 설명된 바와 동일하거나 유사할 수 있고, 따라서 세부사항은 반복되지 않는다.
다음으로, 도 9a에서, 제2 트렌치(212)의 바닥으로부터 유전체 재료(213)의 일부, 산화물 라이너(211)의 일부, 캡핑 층(209)의 일부, 채널 재료(207)의 일부 및 강유전체 재료(205)의 일부를 제거하도록 이방성 에칭 프로세스와 같은 적합한 에칭 프로세스가 수행된다. 에칭 프로세스의 세부사항은 도 5에 관련하여 상기에 설명된 바와 동일하거나 유사할 수 있고, 따라서 세부사항은 반복되지 않는다.
다음으로, 유전체 재료(213)가 제2 트렌치(212)에 형성되며 제2 트렌치(212)를 완전히 채운다. 다음에 층 스택(202)의 상부 표면으로부터 산화물 라이너(211), 캡핑 층(209), 채널 재료(207) 및 강유전체 재료(205)의 과도한 부분을 제거하도록 CMP와 같은 평탄화 프로세스가 수행된다.
도 9b는 단면 A-A를 따라 도 9a의 3D 메모리 디바이스(200)의 단면도를 예시한다. 도 9b는 도 9a보다 더 큰 부분의 3D 메모리 디바이스(200)를 예시하며, 따라서 복수의 제2 트렌치들(212)과 인터리빙된 복수의 제1 트렌치들(206)을 도시한다는 것을 유의하자. 도 9b에서의 제1 트렌치(206) 및 제2 트렌치(212)는 후속 프로세싱에서 메모리 셀을 형성하기 위해 다양한 재료 층(예컨대, 205, 207, 209, 211 및 213)으로 채워진다. 제1 트렌치(206) 및 제2 트렌치(212)는 집합적으로 트렌치(206/212)로 총칭될 수 있다.
개시된 방법은, 제1 트렌치(206)를 형성하고(예컨대, 리소그래피 및 에칭 기술을 사용하여), 트렌치(206)를 채우고(예컨대, 재료 층(205/207/209/211/213)의 퇴적에 의해), 제2 트렌치(212)를 형성하고(예컨대, 리소그래피 및 에칭 기술을 사용하여), 제2 트렌치(212)를 채움으로써(예컨대, 재료 층(205/207/209/211/213)의 퇴적에 의해) 도 9a 및 도 9b의 구조물을 형성한다. 따라서, 개시된 방법은 LEDLED(Litho-Etch-Dep-Litho-Etch-Dep) 방법으로도 지칭될 수 있다. 제1 트렌치(206) 및 제2 트렌치(212)가 동시에(예컨대, 동일한 에칭 프로세스에 의해) 형성되는 기준 방법과 비교하여, 개시된 LEDLED 방법은 아래에서 설명되는 “핀 붕괴” 문제의 어려움 없이 트렌치들(206/212)이 서로에 더 가까이 형성될 수 있게 해주며, 그에 의해 달리 달성할 수 있는 것보다 더 높은 밀도로 메모리 셀들이 형성될 수 있다.
반도체 제조 프로세스가 계속해서 발전함에 따라, 피처 크기는 더 높은 집적 밀도를 달성하기 위하여 계속해서 축소되고 있다. 3D 메모리 디바이스(200)의 메모리 셀 밀도를 증가시키기 위하여, 더 많은 수의 층들(예컨대, 201, 203)을 갖는 층 스택(202)을 형성하는 것이 그리고 트렌치(206/212)의 인접한 트렌치들 사이의 더 작은 거리 W1로 트렌치(206/212)를 형성하는 것이 유리할 수 있다. 트렌치(206/212)가 동시에 형성되는 경우, 트렌치(206/212)의 인접한 트렌치들 사이에 배치된 층 스택(202)의 부분들(층 스택(202)의 핀 형상 구조물로 지칭될 수 있음)은 H/W1의 높은 종횡비를 갖는데, 여기에서 H는 층 스택(202)의 높이이다. 높은 종횡비를 갖는 층 스택(202)의 핀 형상 구조물은 후속 프로세싱 동안 붕괴될 수 있으며, 3D 메모리 디바이스(200) 내의 결함을 야기할 수 있다. 이와 달리, 개시된 LEDLED 방법을 사용함으로써, 제1 트렌치(206)를 형성할 때 핀 형상 구조물의 종횡비는 H/W2이며, 이는 제1 트렌치(206)의 인접한 트렌치들 사이의 거리 W2가 W1보다 더 크기 때문에 H/W1보다 훨씬 더 낮다. 마찬가지로, 제2 트렌치(212)를 형성할 때, 제1 트렌치(206)는 이미 채워져 있으며, 핀 형상 구조물(채워진 트렌치(206)를 포함함)의 종횡비는 H/W3이고 이는 H/W1보다 훨씬 더 낮다. 그 결과, 높은 종횡비와 관련된 핀 붕괴 문제는 개시된 LEDLED 방법에 의해 감소되거나 회피되며, 디바이스 신뢰성 및 생산 수율이 개선된다.
다음으로, 도 10에서, 아이솔레이션 영역(215)이 트렌치(206/212)에 형성되고 층 스택(202)을 관통해 수직으로 연장된다. 아이솔레이션 영역(215)은 또한 메모리 셀 아이솔레이션 영역(215) 또는 유전체 플러그(215)로도 지칭될 수 있다. 일부 실시예에서, 아이솔레이션 영역(215)을 형성하기 위해, 층 스택(202)의 상부 표면 위에 패터닝된 마스크가 형성되며, 여기에서 패터닝된 마스크 층의 패턴(예컨대, 개구)은 아이솔레이션 영역(215)의 위치에 대응한다. 다음으로, 층 스택(202)을 관통해 수직으로 연장되는 층 스택(202)에서의 개구를 형성하도록 패터닝된 마스크 층을 에칭 마스크로서 사용하여 이방성 에칭 프로세스가 수행된다. 다음으로, 층 스택(202)에서의 개구는, CVD, PVD, ALD 등과 같은 적합한 형성 방법을 사용하여 실리콘 산화물, 실리콘 질화물 등과 같은 유전체 재료로 채워진다. 다음에 층 스택(202)의 상부 표면으로부터 유전체 재료의 과도한 부분을 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있고, 개구 내의 유전체 재료의 남은 부분은 아이솔레이션 영역(215)을 형성한다.
도 10의 예에서, 아이솔레이션 영역(215)의 폭은 아이솔레이션 영역(215)이 안에 있는 각자의 트렌치(206/212)의 폭과 실질적으로 동일하며, 그리하여 각자의 트렌치(206/212)에서의 각각의 아이솔레이션 영역(215)은 각자의 트렌치와 마주하는 층 스택(202)의 측벽에 물리적으로 접촉한다. 다른 실시예에서, 아이솔레이션 영역(215)의 폭은 트렌치(206/212)의 폭보다 더 작을 수 있고, 트렌치(206/212)에서의 각각의 아이솔레이션 영역(215)은 트렌치에서의 강유전체 재료(205)의 측벽 사이에 연속적으로 연장된다. 다르게 말하자면, 각각의 아이솔레이션 영역(215)은 트렌치에서의 강유전체 재료(205)의 대향 측벽에 물리적으로 접촉하지만, 강유전체 재료(205)를 관통해 연장되지 않는다.
다음으로, 도 11에서, 산화물 라이너(211) 및 유전체 재료(213)에 개구(216)가 형성되며(예컨대, 포토리소그래피 및 에칭 기술에 의해), 개구(216)는 기판(50)에서 먼 층 스택(202)의 상부 표면으로부터 기판(50)을 ?h한 층 스택(202)의 하부 표면으로 연장된다. 도 11의 예에서 개구(216)는 캡핑 층(209)의 측벽을 노출시킨다. 개구(216)는 후속 프로세싱에서 소스 라인(SL)(218S) 및 비트 라인(BL)(218B)을 형성하도록 전기 전도성 재료(들)(예컨대, 217, 219)로 채워진다. 다른 실시예에서, 개구(216)는 도 11의 개구(216)보다 더 넓도록 형성되고, 채널 재료(207)의 측벽을 노출시키거나(도 15 참조), 강유전체 재료(205)의 측벽을 노출시킨다(도 14 참조).
다음으로, 도 12a에서, 개구(216)의 측벽 및 바닥을 라이닝하도록 배리어 층(217)이 개구(216) 내에 형성된다(예컨대, 컨포멀하게). 배리어 층(217)은 티타늄 질화물을 포함할 수 있지만, 탄탈럼 질화물, 티타늄, 탄탈럼 등과 같은 다른 적합한 재료도 또한 사용될 수 있다. CVD, ALD 등과 같은 적합한 형성 방법이 배리어 층(217)을 형성하도록 수행될 수 있다. 다음으로, 기판(50)이 개구(216)의 바닥에서 노출되도록, 개구(216)의 바닥으로부터 배리어 층(217)의 일부를 제거하도록 선택적인 이방성 에칭 프로세스가 수행된다. 다음으로, Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등과 같은 전기 전도성 재료(219)가 개구(216)를 채우도록 형성된다. 다음에 층 스택(202)의 상부 표면으로부터 배리어 층(217)의 과도한 부분 및 전기 전도성 재료(219)의 과도한 부분을 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 개구(216) 내의 배리어 층(217)의 남은 부분 및 전기 전도성 재료(219)의 남은 부분은 전도성 라인(218)을 형성한다. 예시된 실시예에서, 전도성 라인(218)은 층 스택(202)을 관통해 수직으로 연장되는 금속 컬럼 또는 금속 필라이다. 전도성 라인(218)은 또한, 3D 메모리 디바이스(200)의 소스 라인(SL)(218S) 또는 비트 라인(BL)(218B)으로도 지칭될 수 있다.
도 12b는 도 12a의 메모리 디바이스(200)의 상면도를 예시한다. 도 12c, 도 12d 및 도 12e는 각각 단면 B-B, C-C 및 D-D를 따라 도 12b의 메모리 디바이스(200)의 단면도를 예시한다. 명확하게 하기 위해, 도 12b, 도 12c, 도 12d 및 도 12e는 도 12a에 예시된 3D 메모리 디바이스(200)의 부분보다 더 크거나 더 작은 3D 메모리 디바이스(200)의 부분을 예시한 것일 수 있다는 것을 유의하자.
도 12b의 상면도에 예시된 바와 같이, 각각의 아이솔레이션 영역(215)은 층 스택(202)의 제1 측벽(예컨대, 층 스택(202)의 최상부 유전체 층(201T)의 제1 측벽)으로부터, 층 스택(202)의 제1 측벽과 마주하는 층 스택(202)의 제2 측벽(예컨대, 층 스택(202)의 최상부 유전체 층(201T)의 제2 측벽)으로 연속적으로 연장되는데, 여기에서 층 스택(202)의 제1 측벽 및 제2 측벽은 동일한 트렌치(206/212)에 의해 노출된 층 스택(202)의 측벽이다. 다르게 말하자면, 도 12b의 수평 방향을 따라 측정되는 아이솔레이션 영역(215)의 폭은, 동일 트렌치에 의해 노출되고 서로 마주하는 층 스택(202)의 내측 측벽들 사이의 거리와 동일하다. 또한, 전도성 라인(218)의 각각은 캡핑 층(209)의 제1 측벽으로부터, 캡핑 층(209)의 제1 측벽과 마주하는 캡핑 층(209)의 제2 측벽으로 연속적으로 연장된다. 다르게 말하자면, 도 12b의 수평 방향을 따라 측정되는 전도성 라인(218)의 폭은, 트렌치 내의 그리고 서로 마주하는 캡핑 층(209)의 내측 측벽들 사이의 거리와 동일하다.
도 12b에서, 3D 메모리 디바이스(200)의 메모리 셀(225)의 전부는 아니지만 몇몇이 점선 박스에 의해 강조되어 있다. 메모리 셀(225)은 또한 도 12c 및 도 12e에서 점선 박스에 의해 강조되어 있다. 도 12a 내지 도 12e에 예시된 바와 같이, 각각의 메모리 셀(225)은 내장된 강유전체 막(205)을 갖는 트랜지스터이다. 각각의 메모리 셀(225) 내에서, 전기 전도성 층(203)(예컨대 도 12c 참조)은 트랜지스터의 게이트 전극으로서 기능하고, 전도성 라인(218S 및 218B)(예컨대 도 12b 참조)은 트랜지스터의 소스/드레인 영역으로서 기능하고, 채널 재료(207)는 소스/드레인 영역 사이의 채널 층으로서 기능한다. 도 12b에서의 점선(226)은, 예컨대 트랜지스터의 게이트에 전압이 인가되어 트랜지스터를 턴온시킬 때, 3D 메모리 디바이스(200)의 동작 동안 채널 재료(207)에 형성된 채널 영역을 예시한다. 각각의 메모리 셀(225)에서의 강유전체 막(205)의 전기 분극 방향은 메모리 셀(225)에 저장된 디지털 정보(예컨대, “0” 또는 "1”)를 나타내고 메모리 셀(225)의 트랜지스터의 문턱 전압을 결정하며, 더 많은 세부사항은 이하 설명된다.
메모리 디바이스에 관련하여, 각각의 메모리 셀(225)에서의 전기 전도성 층(203)(예컨대, 게이트 전극)은 메모리 셀의 워드 라인(WL)으로 지칭되고, 전도성 라인(218S 및 218B)(예컨대, 소스/드레인 영역)은 메모리 셀의 소스 라인(SL) 및 비트 라인(BL)으로 지칭될 수 있다.
도 12a에 예시된 바와 같이, 메모리 디바이스(200)의 전기 전도성 층(203)(예컨대, WL)의 각각은 동일한 수평 평면(예컨대, 기판(50)으로부터 동일한 수직 거리에 있음)을 따라 형성된 복수의 메모리 셀들을 전기적으로 접속시킨다. 또한, 도 12c에 예시된 바와 같이, 각각의 SL 또는 BL(218)은 복수의 수직 적층된 메모리 셀들(225)을 전기적으로 접속시킨다. 따라서, 개시된 3D 메모리 디바이스(200)는 복수의 메모리 셀들(225) 사이의 WL, BL 및 SL의 효율적인 공유를 달성하고, 메모리 셀들(225)의 3D 구조는 메모리 셀들(225)의 복수의 층들이 고밀도 메모리 어레이를 형성하도록 함께 쉽게 적층될 수 있게 해준다.
도 12c 및 도 12e는 3D 메모리 디바이스(200)의 상이한 위치에서 강유전체 재료(205), 채널 재료(207) 및 캡핑 층(209)의 단면에 대한 상이한 형상들을 예시한다. 예를 들어, 유전체 재료(213)에 걸쳐(예컨대, 도 12b에서의 단면 D-D를 따라) 절단한 수직 평면(기판(50)의 상부 표면에 수직임)을 따른 단면을 예시한 도 12e에서, 강유전체 재료(205), 채널 재료(207) 및 캡핑 층(209)은 L-형상의 단면을 갖는다. 전도성 라인(218)에 걸쳐(예컨대, 도 12b에서의 단면 B-B를 따라) 절단한 수직 평면(기판(50)의 상부 표면에 수직임)을 따른 단면을 예시한 도 12c에서, 강유전체 재료(205), 채널 재료(207) 및 캡핑 층(209)은 직사각형 형상의 단면을 갖는다.
도 12a 내지 도 12e를 참조하면, 특정 메모리 셀(225) 상의 기록 동작을 수행하기 위해, 메모리 셀(225) 내의 강유전체 재료(205)의 일부에 걸쳐 기록 전압이 인가된다. 기록 전압은, 예를 들어 메모리 셀(225)의 게이트 전극(203)에 제1 전압을 인가하고 소스/드레인 영역(218S/218B)에 제2 전압을 인가함으로써, 인가될 수 있다. 제1 전압과 제2 전압 간의 전압 차이는 강유전체 재료(205)의 분극 방향을 설정한다. 강유전체 재료(205)의 분극 방향에 따라, 메모리 셀(225)의 대응하는 트랜지스터의 문턱 전압(VT)은 낮은 문턱 전압 VL으로부터 높은 문턱 전압 VH으로 또는 그 반대로 스위칭될 수 있다. 트랜지스터의 문턱 전압 값(VL 또는 VH)은 메모리 셀에 저장된 “0” 또는 “1”의 비트를 나타내는데 사용될 수 있다.
메모리 셀(225) 상의 판독 동작을 수행하기 위해, 낮은 문턱 전압 VL과 높은 문턱 전압 VH 사이의 전압인 판독 전압이 게이트 전극(203)에 인가된다. 강유전체 재료(205)의 분극 방향(또는 트랜지스터의 문턱 전압 VT)에 따라, 메모리 셀(225)의 트랜지스터는 턴온될 수 있거나 턴온되지 않을 수 있다. 그 결과, 예컨대 소스/드레인 영역(218S 및 218B) 사이에, 전압이 인가될 때, 소스/드레인 영역(218S 및 218B) 사이에 전류가 흐를 수 있거나 흐르지 않을 수 있다. 따라서, 메모리 셀에 저장된 디지털 비트를 결정하도록 전류가 검출될 수 있다.
다음으로, 도 13에서 전도성 라인(218)에 전기적으로 커플링하도록 층 스택(202) 위에 콘택(227)이 형성된다. 콘택(227)을 형성하기 위해, 층 스택(202) 위에 유전체 층(221 및 223)이 형성된다. 아래의 전도성 라인(218)을 노출시키도록 유전체 층(221 및 223)에 개구가 형성된다. 콘택(227)을 형성하도록 개구에 전기 전도성 재료(들)가 형성된다.
일부 실시예에서, 유전체 층(221)은 실리콘 질화물로 형성되지만, 실리콘 산화질화물, 실리콘 탄화물과 같은 다른 적합한 유전체 층도 사용될 수 있다. 유전체 층(221)은 예컨대 CVD, ALD 등에 의해 형성될 수 있다. 유전체 층(223)은 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate Glass), USG(undoped silicate glass) 등과 같은 유전체 재료로 형성될 수 있고, CVD, PECVD, 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 층(221 및 223)에서의 개구는 포토리소그래피 및 에칭 기술에 의해 형성될 수 있다. 개구를 채우는 전기 전도성 재료(들)는 Al, Ti, TiN, TaN, Co, Ag, Au, Cu, Ni, Cr, Hf, Ru, W, Pt 등과 같은 임의의 적합한 전도성 재료일 수 있다.
숙련자가 용이하게 아는 대로, 3D 메모리 디바이스(200)를 완성하도록 추가적인 프로세싱이 수행될 수 있다. 예를 들어, WL(203)에 전기적으로 커플링하도록 콘택이 형성될 수 있고, WL에 커플링된 콘택의 형성을 용이하게 하기 위해 계단형 형상의 영역을 형성하도록 층 스택(202)의 일부가 제거될 수 있다. 단순화를 위해, 여기에서 세부사항은 설명되지 않는다.
도 14는 다른 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스(200A)의 상면도를 예시한다. 3D 메모리 디바이스(200A)는 도 12b의 3D 메모리 디바이스(200)와 유사하고 유사한 프로세싱 단계에 의해 형성될 수 있지만, SL(218S) 및 BL(218B)은 도 12b에서의 것들보다 더 넓고, 각자의 트렌치(206/212)에서의 강유전체 재료(205)의 측벽으로 연장된다(예컨대, 물리적으로 접촉함).
도 15는 또 다른 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스(200B)의 상면도를 예시한다. 3D 메모리 디바이스(200B)는 도 12b의 3D 메모리 디바이스(200)와 유사하고 유사한 프로세싱 단계에 의해 형성될 수 있지만, 도 15에서의 SL(218S) 및 BL(218B)은 도 12b에서의 것들보다 더 넓고 도 14에서의 것들보다 더 좁으며, 각자의 트렌치(206/212)에서의 채널 재료(207)의 측벽으로 연장된다(예컨대, 물리적으로 접촉함).
실시예는 이점을 달성할 수 있다. 예를 들어, 개시된 LEDLED 방법은, 상이한 프로세싱 단계에서 제1 트렌치(206) 및 제2 트렌치(212)를 형성함으로써, 핀 구조물 붕괴 문제를 피하거나 감소시킨다. 그 결과, 디바이스 신뢰성 및 생산 수율이 개선된다.
도 16은 일부 실시예에서 3D 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법(1000)의 흐름도를 예시한다. 도 16에 도시된 예시적인 방법은 단지 많은 가능한 실시예의 방법의 예일 뿐이라는 것을 이해하여야 한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 16에 예시된 바와 같은 다양한 단계들은 추가, 제거, 대체, 재배열 또는 반복될 수 있다.
도 16을 참조하면, 블록 1010에서, 기판 위에 층 스택이 형성되며, 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함한다. 블록 1020에서, 층 스택을 관통해 수직으로 연장되도록 제1 트렌치들이 형성된다. 블록 1030에서, 제1 트렌치들이 채워지며, 제1 트렌치들을 채우는 것은, 제1 트렌치들 내에 강유전체 재료, 강유전체 재료 위의 채널 재료, 및 채널 재료 위의 제2 유전체 재료를 형성하는 것을 포함한다. 블록 1040에서, 제1 트렌치들을 채운 후에, 층 스택을 관통해 수직으로 연장되도록 제2 트렌치들이 형성되며, 제2 트렌치들은 제1 트렌치들과 인터리빙된다. 블록 1050에서, 제2 트렌치들이 채워지며, 제2 트렌치들을 채우는 것은, 제2 트렌치들 내에 강유전체 재료, 강유전체 재료 위의 채널 재료, 및 채널 재료 위의 제2 유전체 재료를 형성하는 것을 포함한다. 블록 1060에서, 제2 트렌치들을 채운 후에, 소스 라인들(SLs) 및 비트 라인들(BLs)이 제1 트렌치들 및 제2 트렌치들에 형성되며, 이는 층 스택을 관통해 수직으로 연장된다.
실시예에 따르면, 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법은, 기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함함 - ; 상기 기판에서 먼 상기 층 스택의 상부 표면으로부터 상기 기판을 향한 상기 층 스택의 하부 표면으로 상기 층 스택을 관통해 수직으로 연장된 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치들의 바닥 및 측벽을 강유전체 재료로 라이닝하는 단계; 상기 강유전체 재료 위의 상기 제1 트렌치들 내에 채널 재료를 형성하는 단계; 상기 제1 트렌치들을 제2 유전체 재료로 채우는 단계; 상기 제1 트렌치들을 채운 후에, 상기 층 스택을 관통해 수직으로 연장된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 상기 제1 트렌치들과 인터리빙됨 - ; 상기 제2 트렌치들의 바닥 및 측벽을 상기 강유전체 재료로 라이닝하는 단계; 상기 강유전체 재료 위의 상기 제2 트렌치들 내에 상기 채널 재료를 형성하는 단계; 상기 제2 트렌치들을 상기 제2 유전체 재료로 채우는 단계; 및 상기 제2 트렌치들을 채운 후에, 상기 제1 트렌치들 및 상기 제2 트렌치들에 소스 라인들(SLs) 및 비트 라인들(BLs)을 형성하는 단계 - 상기 SLs 및 BLs은 상기 층 스택을 관통해 수직으로 연장됨 - 를 포함한다. 실시예에서, 상기 WL 재료는 전기 전도성 재료이고, 상기 채널 재료는 반도체 산화물이다. 실시예에서, 상기 채널 재료는 인듐 갈륨 아연 산화물, 인듐 아연 산화물, 아연 산화물, 인듐 주석 산화물 또는 인듐 텅스텐 산화물을 포함한다. 실시예에서, 상기 방법은, 상기 제1 트렌치들 내에 상기 채널 재료를 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 채널 재료 위의 상기 제1 트렌치들 내에 캡핑 층을 형성하는 단계 - 상기 캡핑 층은 유전체 재료이며, 상기 캡핑 층의 유전 상수는 상기 강유전체 재료의 유전 상수보다 더 높음 - ; 및 상기 제2 트렌치들 내에 상기 채널 재료를 형성한 후에 그리고 상기 제2 트렌치들을 채우기 전에, 상기 채널 재료 위의 상기 제2 트렌치들 내에 상기 캡핑 층을 형성하는 단계를 더 포함한다. 실시예에서, 상기 캡핑 층은 하이-k 유전체 재료로 형성된다. 실시예에서, 상기 SLs 및 BLs을 형성하는 단계는: 상기 제1 트렌치들 및 상기 제2 트렌치들에 개구들을 형성하는 단계 - 상기 개구들은 상기 층 스택을 관통해 수직으로 연장됨 - ; 상기 개구들의 측벽을 따라 배리어 층을 형성하는 단계; 및 상기 개구들을 전기 전도성 재료로 채우는 단계를 포함한다. 실시예에서, 상기 SLs 및 BLs은 서로 마주하는 상기 캡핑 층의 대향 측벽들 사이에 연속적으로 연장되며 상기 대향 측벽들에 접촉한다. 실시예에서, 상기 SLs 및 BLs은 서로 마주하는 상기 채널 재료의 대향 측벽들 사이에 연속적으로 연장되며 상기 대향 측벽들에 접촉한다. 실시예에서, 상기 SLs 및 BLs은 서로 마주하는 상기 강유전체 재료의 대향 측벽들 사이에 연속적으로 연장되며 상기 대향 측벽들에 접촉한다. 실시예에서, 상기 방법은, 상기 제1 트렌치들 내에 상기 캡핑 층을 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 캡핑 층 위의 상기 제1 트렌치들 내에 산화물 라이너를 형성하는 단계를 더 포함한다. 실시예에서, 상기 방법은, 상기 제1 트렌치들 내에 상기 산화물 라이너를 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 제1 트렌치들의 바닥으로부터 상기 산화물 라이너의 일부, 상기 캡핑 층의 일부, 상기 채널 재료의 일부 및 상기 강유전체 재료의 일부를 제거하도록 이방성 에칭 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 상기 방법은, 상기 BLs과 상기 SLs 사이에서 상기 제1 트렌치들 내에 그리고 상기 제2 트렌치들 내에 아이솔레이션 영역들을 형성하는 단계를 더 포함하며, 상기 아이솔레이션 영역들은 상기 층 스택을 관통해 수직으로 연장되고, 상면도에서 상기 아이솔레이션 영역들의 각각은, 상기 제1 트렌치들 및 상기 제2 트렌치들의 각자의 트렌치에서 상기 강유전체 재료를 관통해 연장된다.
실시예에 따르면, 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법은, 기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함함 - ; 상기 층 스택을 관통해 수직으로 연장된 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치들을 채우는 단계 - 상기 제1 트렌치들을 채우는 단계는, 상기 제1 트렌치들 내에, 강유전체 재료, 상기 강유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 제2 유전체 재료를 형성하는 단계를 포함함 - ; 상기 제1 트렌치들을 채운 후에, 상기 층 스택을 관통해 수직으로 연장된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 상기 제1 트렌치들과 인터리빙됨 - ; 및 상기 제2 트렌치들을 채우는 단계 - 상기 제2 트렌치들을 채우는 단계는, 상기 제2 트렌치들 내에, 상기 강유전체 재료, 상기 강유전체 재료 위의 상기 채널 재료, 및 상기 채널 재료 위의 상기 제2 유전체 재료를 형성하는 단계를 포함함 - 를 포함한다. 실시예에서, 상기 제1 트렌치들을 채우는 단계는 상기 채널 재료와 상기 제2 유전체 재료 사이의 상기 제1 트렌치들 내에 캡핑 층을 형성하는 단계를 더 포함하고, 상기 캡핑 층은 상기 강유전체 재료의 유전 상수보다 더 높은 유전 상수를 갖는 제3 유전체 재료로 형성된다. 실시예에서, 상기 제1 트렌치들을 채우는 단계는: 상기 캡핑 층과 상기 제2 유전체 재료 사이의 상기 제1 트렌치들 내에 산화물 라이너를 형성하는 단계; 및 상기 제1 트렌치들 내에 상기 제2 유전체 재료를 형성하기 전에, 이방성 에칭 프로세스를 수행함으로써 상기 제1 트렌치들의 바닥으로부터 상기 산화물 라이너의 일부, 상기 캡핑 층의 일부, 상기 채널 재료의 일부 및 상기 강유전체 재료의 일부를 제거하는 단계를 더 포함한다. 실시예에서, 상기 방법은, 상기 제2 트렌치들을 채운 후에, 상기 제1 트렌치들 및 상기 제2 트렌치들에 소스 라인들(SLs) 및 비트 라인들(BLs)을 형성하는 단계를 더 포함하고, 상기 SLs 및 BLs는 상기 층 스택을 관통해 수직으로 연장되며, 상기 SLs 및 BLs을 형성하는 단계는: 상기 제1 트렌치들 및 상기 제2 트렌치들에 개구들을 형성하는 단계 - 상기 개구들은 상기 층 스택을 관통해 수직으로 연장됨 - ; 상기 개구들의 측벽 및 바닥을 배리어 층으로 라이닝하는 단계; 및 상기 개구들을 전기 전도성 재료로 채우는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 SLs와 BLs 사이에 아이솔레이션 영역들을 형성하는 단계를 더 포함하고, 상기 아이솔레이션 영역들을 형성하는 단계는: 상기 제2 유전체 재료에 개구들을 형성하는 단계; 및 상기 개구들을 제3 유전체 재료로 채우는 단계 - 상기 개구들 내의 상기 제3 유전체 재료가 상기 아이솔레이션 영역들을 형성하며, 상기 아이솔레이션 영역들의 각각은 각자의 트렌치의 제1 측벽으로부터 상기 각자의 트렌치의 대향하는 제2 측벽으로 연속적으로 연장됨 - 를 포함한다.
실시예에 따르면, 강유전체 랜덤 액세스 메모리 디바이스는, 기판 위의 층 스택 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함함 - ; 상기 층 스택에 매립되고, 상기 기판에서 먼 상기 층 스택의 상부 표면으로부터 상기 기판을 향한 상기 층 스택의 하부 표면으로 연장된 유전체 층; 상기 유전체 층과 상기 층 스택 사이의 강유전체 막 - 상기 강유전체 막은 상기 유전체 층의 양측 상에 배치됨 - ; 상기 강유전체 막과 상기 유전체 층 사이의 채널 층; 상기 채널 층과 상기 유전체 층 사이의 캡핑 층 - 상기 캡핑 층은 상기 강유전체 막의 제2 유전 상수보다 더 큰 제1 유전 상수를 갖는 유전체 재료임 - ; 및 적어도 부분적으로 상기 유전체 층에 매립되고 상기 층 스택을 관통해 연장된 소스 라인들(SLs) 및 비트 라인들(BLs)을 포함한다. 실시예에서, 상기 WL 재료는 전기 전도성 재료이고, 상기 채널 층은 반도체 산화물이다. 실시예에서, 상기 강유전체 랜덤 액세스 메모리 디바이스는, 상기 캡핑 층과 상기 유전체 층 사이의 산화물 라이너를 더 포함하며, 상기 강유전체 막의 제1 부분, 상기 채널 층의 제2 부분 및 상기 캡핑 층의 제3 부분이 상기 산화물 라이너와 상기 기판 사이에 배치되고, 상기 유전체 층을 향한 상기 산화물 라이너의 측벽은 상기 강유전체 막의 상기 제1 부분의 제1 측벽, 상기 채널 층의 상기 제2 부분의 제2 측벽 및 상기 캡핑 층의 상기 제3 부분의 제3 측벽과 동일 평면에 있다.
본 발명은 예시적인 실시예에 관련하여 기재되었지만, 이러한 기재는 한정하는 의미로 해석되도록 의도되지 않는다. 예시적인 실시예의 다양한 수정 및 조합 뿐만 아니라 발명의 다른 실시예도, 본 명세서를 참조하면 당해 기술 분야에서의 숙련자에게 명백할 것이다. 따라서, 첨부된 청구항은 임의의 이러한 수정 또는 실시예를 포함하는 것으로 의도된다.
실시예
실시예 1. 강유전체 랜덤 액세스 메모리(FeRAM; ferroelectric random access memory) 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL; word line) 재료의 교번하는(alternating) 층들을 포함함 - ;
상기 기판에서 먼 상기 층 스택의 상부 표면으로부터 상기 기판을 향한 상기 층 스택의 하부 표면으로 상기 층 스택을 관통해 수직으로 연장된 제1 트렌치들을 형성하는 단계;
상기 제1 트렌치들의 바닥 및 측벽을 강유전체 재료로 라이닝하는 단계;
상기 강유전체 재료 위의 상기 제1 트렌치들 내에 채널 재료를 형성하는 단계;
상기 제1 트렌치들을 제2 유전체 재료로 채우는 단계;
상기 제1 트렌치들을 채운 후에, 상기 층 스택을 관통해 수직으로 연장된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 상기 제1 트렌치들과 인터리빙됨(interleaved) - ;
상기 제2 트렌치들의 바닥 및 측벽을 상기 강유전체 재료로 라이닝하는 단계;
상기 강유전체 재료 위의 상기 제2 트렌치들 내에 상기 채널 재료를 형성하는 단계;
상기 제2 트렌치들을 상기 제2 유전체 재료로 채우는 단계; 및
상기 제2 트렌치들을 채운 후에, 상기 제1 트렌치들 및 상기 제2 트렌치들에 소스 라인들(SLs; source lines) 및 비트 라인들(BLs; bit lines)을 형성하는 단계 - 상기 SLs 및 BLs은 상기 층 스택을 관통해 수직으로 연장됨 -
를 포함하는, FeRAM 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 WL 재료는 전기 전도성 재료이고, 상기 채널 재료는 반도체 산화물인 것인, FeRAM 디바이스를 형성하는 방법.
실시예 3. 실시예 2에 있어서,
상기 채널 재료는 인듐 갈륨 아연 산화물, 인듐 아연 산화물, 아연 산화물, 인듐 주석 산화물 또는 인듐 텅스텐 산화물을 포함하는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 트렌치들 내에 상기 채널 재료를 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 채널 재료 위의 상기 제1 트렌치들 내에 캡핑 층을 형성하는 단계 - 상기 캡핑 층은 유전체 재료이며, 상기 캡핑 층의 유전 상수는 상기 강유전체 재료의 유전 상수보다 더 높음 - ; 및
상기 제2 트렌치들 내에 상기 채널 재료를 형성한 후에 그리고 상기 제2 트렌치들을 채우기 전에, 상기 채널 재료 위의 상기 제2 트렌치들 내에 상기 캡핑 층을 형성하는 단계
를 더 포함하는, FeRAM 디바이스를 형성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 캡핑 층은 하이-k 유전체 재료로 형성되는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 6. 실시예 4에 있어서,
상기 SLs 및 BLs을 형성하는 단계는:
상기 제1 트렌치들 및 상기 제2 트렌치들에 개구들을 형성하는 단계 - 상기 개구들은 상기 층 스택을 관통해 수직으로 연장됨 - ;
상기 개구들의 측벽을 따라 배리어 층을 형성하는 단계; 및
상기 개구들을 전기 전도성 재료로 채우는 단계
를 포함하는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 7. 실시예 6에 있어서,
상기 SLs 및 BLs은 서로 마주하는 상기 캡핑 층의 대향 측벽들 사이에 연속적으로 연장되며 상기 대향 측벽들에 접촉하는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 8. 실시예 6에 있어서,
상기 SLs 및 BLs은 서로 마주하는 상기 채널 재료의 대향 측벽들 사이에 연속적으로 연장되며 상기 대향 측벽들에 접촉하는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 9. 실시예 6에 있어서,
상기 SLs 및 BLs은 서로 마주하는 상기 강유전체 재료의 대향 측벽들 사이에 연속적으로 연장되며 상기 대향 측벽들에 접촉하는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 10. 실시예 4에 있어서,
상기 제1 트렌치들 내에 상기 캡핑 층을 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 캡핑 층 위의 상기 제1 트렌치들 내에 산화물 라이너를 형성하는 단계를 더 포함하는, FeRAM 디바이스를 형성하는 방법.
실시예 11. 실시예 10에 있어서,
상기 제1 트렌치들 내에 상기 산화물 라이너를 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 제1 트렌치들의 바닥으로부터 상기 산화물 라이너의 일부, 상기 캡핑 층의 일부, 상기 채널 재료의 일부 및 상기 강유전체 재료의 일부를 제거하도록 이방성 에칭 프로세스를 수행하는 단계를 더 포함하는, FeRAM 디바이스를 형성하는 방법.
실시예 12. 실시예 1에 있어서,
상기 BLs과 상기 SLs 사이에서 상기 제1 트렌치들 내에 그리고 상기 제2 트렌치들 내에 아이솔레이션 영역들을 형성하는 단계를 더 포함하며, 상기 아이솔레이션 영역들은 상기 층 스택을 관통해 수직으로 연장되고, 상면도에서 상기 아이솔레이션 영역들의 각각은, 상기 제1 트렌치들 및 상기 제2 트렌치들의 각자의 트렌치에서 상기 강유전체 재료를 관통해 연장되는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 13. 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함함 - ;
상기 층 스택을 관통해 수직으로 연장된 제1 트렌치들을 형성하는 단계;
상기 제1 트렌치들을 채우는 단계 - 상기 제1 트렌치들을 채우는 단계는, 상기 제1 트렌치들 내에, 강유전체 재료, 상기 강유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 제2 유전체 재료를 형성하는 단계를 포함함 - ;
상기 제1 트렌치들을 채운 후에, 상기 층 스택을 관통해 수직으로 연장된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 상기 제1 트렌치들과 인터리빙됨 - ; 및
상기 제2 트렌치들을 채우는 단계 - 상기 제2 트렌치들을 채우는 단계는, 상기 제2 트렌치들 내에, 상기 강유전체 재료, 상기 강유전체 재료 위의 상기 채널 재료, 및 상기 채널 재료 위의 상기 제2 유전체 재료를 형성하는 단계를 포함함 -
를 포함하는, FeRAM 디바이스를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 제1 트렌치들을 채우는 단계는 상기 채널 재료와 상기 제2 유전체 재료 사이의 상기 제1 트렌치들 내에 캡핑 층을 형성하는 단계를 더 포함하고, 상기 캡핑 층은 상기 강유전체 재료의 유전 상수보다 더 높은 유전 상수를 갖는 제3 유전체 재료로 형성되는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 15. 실시예 14에 있어서,
상기 제1 트렌치들을 채우는 단계는:
상기 캡핑 층과 상기 제2 유전체 재료 사이의 상기 제1 트렌치들 내에 산화물 라이너를 형성하는 단계; 및
상기 제1 트렌치들 내에 상기 제2 유전체 재료를 형성하기 전에, 이방성 에칭 프로세스를 수행함으로써 상기 제1 트렌치들의 바닥으로부터 상기 산화물 라이너의 일부, 상기 캡핑 층의 일부, 상기 채널 재료의 일부 및 상기 강유전체 재료의 일부를 제거하는 단계
를 더 포함하는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 16. 실시예 13에 있어서,
상기 제2 트렌치들을 채운 후에, 상기 제1 트렌치들 및 상기 제2 트렌치들에 소스 라인들(SLs) 및 비트 라인들(BLs)을 형성하는 단계를 더 포함하고, 상기 SLs 및 BLs는 상기 층 스택을 관통해 수직으로 연장되며, 상기 SLs 및 BLs을 형성하는 단계는:
상기 제1 트렌치들 및 상기 제2 트렌치들에 개구들을 형성하는 단계 - 상기 개구들은 상기 층 스택을 관통해 수직으로 연장됨 - ;
상기 개구들의 측벽 및 바닥을 배리어 층으로 라이닝하는 단계; 및
상기 개구들을 전기 전도성 재료로 채우는 단계
를 포함하는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 SLs와 BLs 사이에 아이솔레이션 영역들을 형성하는 단계를 더 포함하고,
상기 아이솔레이션 영역들을 형성하는 단계는:
상기 제2 유전체 재료에 개구들을 형성하는 단계; 및
상기 개구들을 제3 유전체 재료로 채우는 단계 - 상기 개구들 내의 상기 제3 유전체 재료가 상기 아이솔레이션 영역들을 형성하며, 상기 아이솔레이션 영역들의 각각은 각자의 트렌치의 제1 측벽으로부터 상기 각자의 트렌치의 대향하는 제2 측벽으로 연속적으로 연장됨 -
를 포함하는 것인, FeRAM 디바이스를 형성하는 방법.
실시예 18. 강유전체 랜덤 액세스 메모리 디바이스에 있어서,
기판 위의 층 스택 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함함 - ;
상기 층 스택에 매립되고, 상기 기판에서 먼 상기 층 스택의 상부 표면으로부터 상기 기판을 향한 상기 층 스택의 하부 표면으로 연장된 유전체 층;
상기 유전체 층과 상기 층 스택 사이의 강유전체 막 - 상기 강유전체 막은 상기 유전체 층의 양측 상에 배치됨 - ;
상기 강유전체 막과 상기 유전체 층 사이의 채널 층;
상기 채널 층과 상기 유전체 층 사이의 캡핑 층 - 상기 캡핑 층은 상기 강유전체 막의 제2 유전 상수보다 더 큰 제1 유전 상수를 갖는 유전체 재료임 - ; 및
적어도 부분적으로 상기 유전체 층에 매립되고 상기 층 스택을 관통해 연장된 소스 라인들(SLs) 및 비트 라인들(BLs)
을 포함하는, 강유전체 랜덤 액세스 메모리 디바이스.
실시예 19. 실시예 18에 있어서,
상기 WL 재료는 전기 전도성 재료이고, 상기 채널 층은 반도체 산화물인 것인, 강유전체 랜덤 액세스 메모리 디바이스.
실시예 20. 실시예 18에 있어서,
상기 캡핑 층과 상기 유전체 층 사이의 산화물 라이너를 더 포함하며, 상기 강유전체 막의 제1 부분, 상기 채널 층의 제2 부분 및 상기 캡핑 층의 제3 부분이 상기 산화물 라이너와 상기 기판 사이에 배치되고, 상기 유전체 층을 향한 상기 산화물 라이너의 측벽은 상기 강유전체 막의 상기 제1 부분의 제1 측벽, 상기 채널 층의 상기 제2 부분의 제2 측벽 및 상기 캡핑 층의 상기 제3 부분의 제3 측벽과 동일 평면에 있는 것인, 강유전체 랜덤 액세스 메모리 디바이스.
Claims (10)
- 강유전체 랜덤 액세스 메모리(FeRAM; ferroelectric random access memory) 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL; word line) 재료의 교번하는(alternating) 층들을 포함함 - ;
상기 기판에서 먼 상기 층 스택의 상부 표면으로부터 상기 기판을 향한 상기 층 스택의 하부 표면으로 상기 층 스택을 관통해 수직으로 연장된 제1 트렌치들을 형성하는 단계;
상기 제1 트렌치들의 바닥 및 측벽을 강유전체 재료로 라이닝하는 단계;
상기 강유전체 재료 위의 상기 제1 트렌치들 내에 채널 재료를 형성하는 단계;
상기 제1 트렌치들을 제2 유전체 재료로 채우는 단계;
상기 제1 트렌치들을 채운 후에, 상기 층 스택을 관통해 수직으로 연장된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 상기 제1 트렌치들과 인터리빙됨(interleaved) - ;
상기 제2 트렌치들의 바닥 및 측벽을 상기 강유전체 재료로 라이닝하는 단계;
상기 강유전체 재료 위의 상기 제2 트렌치들 내에 상기 채널 재료를 형성하는 단계;
상기 제2 트렌치들을 상기 제2 유전체 재료로 채우는 단계; 및
상기 제2 트렌치들을 채운 후에, 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 소스 라인들(SLs; source lines) 및 비트 라인들(BLs; bit lines)을 형성하는 단계 - 상기 SLs 및 BLs은 상기 층 스택을 관통해 수직으로 연장됨 -
를 포함하는, FeRAM 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 WL 재료는 전기 전도성 재료이고, 상기 채널 재료는 반도체 산화물인 것인, FeRAM 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제1 트렌치들 내에 상기 채널 재료를 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 채널 재료 위의 상기 제1 트렌치들 내에 캡핑 층을 형성하는 단계 - 상기 캡핑 층은 유전체 재료이며, 상기 캡핑 층의 유전 상수는 상기 강유전체 재료의 유전 상수보다 더 높음 - ; 및
상기 제2 트렌치들 내에 상기 채널 재료를 형성한 후에 그리고 상기 제2 트렌치들을 채우기 전에, 상기 채널 재료 위의 상기 제2 트렌치들 내에 상기 캡핑 층을 형성하는 단계
를 더 포함하는, FeRAM 디바이스를 형성하는 방법. - 청구항 3에 있어서,
상기 캡핑 층은 하이-k 유전체 재료로 형성되는 것인, FeRAM 디바이스를 형성하는 방법. - 청구항 3에 있어서,
상기 SLs 및 BLs을 형성하는 단계는:
상기 제1 트렌치들 및 상기 제2 트렌치들 내에 개구들을 형성하는 단계 - 상기 개구들은 상기 층 스택을 관통해 수직으로 연장됨 - ;
상기 개구들의 측벽들을 따라 배리어 층을 형성하는 단계; 및
상기 개구들을 전기 전도성 재료로 채우는 단계
를 포함하는 것인, FeRAM 디바이스를 형성하는 방법. - 청구항 3에 있어서,
상기 제1 트렌치들 내에 상기 캡핑 층을 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 캡핑 층 위의 상기 제1 트렌치들 내에 산화물 라이너를 형성하는 단계를 더 포함하는, FeRAM 디바이스를 형성하는 방법. - 청구항 6에 있어서,
상기 제1 트렌치들 내에 상기 산화물 라이너를 형성한 후에 그리고 상기 제1 트렌치들을 채우기 전에, 상기 제1 트렌치들의 바닥으로부터 상기 산화물 라이너의 일부, 상기 캡핑 층의 일부, 상기 채널 재료의 일부 및 상기 강유전체 재료의 일부를 제거하도록 이방성 에칭 프로세스를 수행하는 단계를 더 포함하는, FeRAM 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 BLs과 상기 SLs 사이에서 상기 제1 트렌치들 내에 그리고 상기 제2 트렌치들 내에 아이솔레이션 영역들을 형성하는 단계를 더 포함하며, 상기 아이솔레이션 영역들은 상기 층 스택을 관통해 수직으로 연장되고, 상면도에서 상기 아이솔레이션 영역들의 각각은, 상기 제1 트렌치들 및 상기 제2 트렌치들의 각각의 트렌치 내에서 상기 강유전체 재료를 관통해 연장되는 것인, FeRAM 디바이스를 형성하는 방법. - 강유전체 랜덤 액세스 메모리(FeRAM) 디바이스를 형성하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 제1 유전체 재료 및 워드 라인(WL) 재료의 교번하는 층들을 포함함 - ;
상기 층 스택을 관통해 수직으로 연장된 제1 트렌치들을 형성하는 단계;
상기 제1 트렌치들을 채우는 단계 - 상기 제1 트렌치들을 채우는 단계는, 상기 제1 트렌치들 내에, 강유전체 재료, 상기 강유전체 재료 위의 채널 재료, 및 상기 채널 재료 위의 제2 유전체 재료를 형성하는 단계를 포함함 - ;
상기 제1 트렌치들을 채운 후에, 상기 층 스택을 관통해 수직으로 연장된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 상기 제1 트렌치들과 인터리빙됨 - ; 및
상기 제2 트렌치들을 채우는 단계 - 상기 제2 트렌치들을 채우는 단계는, 상기 제2 트렌치들 내에, 상기 강유전체 재료, 상기 강유전체 재료 위의 상기 채널 재료, 및 상기 채널 재료 위의 상기 제2 유전체 재료를 형성하는 단계를 포함함 -
를 포함하는, FeRAM 디바이스를 형성하는 방법. - 청구항 9에 있어서,
상기 제1 트렌치들을 채우는 단계는, 상기 채널 재료와 상기 제2 유전체 재료 사이의 상기 제1 트렌치들 내에 캡핑 층을 형성하는 단계를 더 포함하고, 상기 캡핑 층은 상기 강유전체 재료의 유전 상수보다 더 높은 유전 상수를 갖는 제3 유전체 재료로 형성되는 것인, FeRAM 디바이스를 형성하는 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202063052499P | 2020-07-16 | 2020-07-16 | |
| US63/052,499 | 2020-07-16 | ||
| US17/316,167 US11903214B2 (en) | 2020-07-16 | 2021-05-10 | Three-dimensional ferroelectric random access memory devices and methods of forming |
| US17/316,167 | 2021-05-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220009878A KR20220009878A (ko) | 2022-01-25 |
| KR102644760B1 true KR102644760B1 (ko) | 2024-03-06 |
Family
ID=76958716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210089716A KR102644760B1 (ko) | 2020-07-16 | 2021-07-08 | 3차원 강유전체 랜덤 액세스 메모리 디바이스 및 형성 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US11903214B2 (ko) |
| EP (1) | EP3940777A1 (ko) |
| JP (1) | JP2022019664A (ko) |
| KR (1) | KR102644760B1 (ko) |
| CN (1) | CN113594175B (ko) |
| DE (1) | DE102021112675A1 (ko) |
| TW (1) | TWI820442B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230174475A (ko) * | 2022-06-21 | 2023-12-28 | 삼성전자주식회사 | 3차원 강유전체 메모리 장치 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6173684B2 (ja) * | 2012-12-25 | 2017-08-02 | 株式会社日立ハイテクノロジーズ | 半導体装置の製造方法 |
| US9419010B2 (en) | 2014-02-24 | 2016-08-16 | Macronix International Co., Ltd. | High aspect ratio etching method |
| JP2015176910A (ja) * | 2014-03-13 | 2015-10-05 | 株式会社東芝 | 半導体メモリ |
| US20160118404A1 (en) | 2014-10-09 | 2016-04-28 | Haibing Peng | Three-dimensional non-volatile ferroelectric random access memory |
| EP3038141B1 (en) * | 2014-12-23 | 2019-08-28 | IMEC vzw | Method of reading a memory cell of a vertical ferroelectric memory device |
| KR20180045660A (ko) * | 2016-10-26 | 2018-05-04 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 기록 방법 |
| KR102653527B1 (ko) | 2016-11-09 | 2024-04-01 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| TWI621248B (zh) | 2016-12-15 | 2018-04-11 | 旺宏電子股份有限公司 | 立體記憶體元件及其製作方法 |
| KR20180106661A (ko) * | 2017-03-21 | 2018-10-01 | 에스케이하이닉스 주식회사 | 강유전성 메모리 소자 및 그 제조 방법 |
| US9941299B1 (en) * | 2017-05-24 | 2018-04-10 | Sandisk Technologies Llc | Three-dimensional ferroelectric memory device and method of making thereof |
| CN109698162A (zh) | 2017-10-20 | 2019-04-30 | 萨摩亚商费洛储存科技股份有限公司 | 三维存储元件及其制造方法 |
| US10777566B2 (en) | 2017-11-10 | 2020-09-15 | Macronix International Co., Ltd. | 3D array arranged for memory and in-memory sum-of-products operations |
| KR102626137B1 (ko) | 2018-02-02 | 2024-01-18 | 선라이즈 메모리 코포레이션 | 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들 |
| KR102538701B1 (ko) * | 2018-02-22 | 2023-06-01 | 에스케이하이닉스 주식회사 | 강유전성 메모리 장치 및 그 구동 방법 |
| US10403631B1 (en) * | 2018-08-13 | 2019-09-03 | Wuxi Petabyte Technologies Co., Ltd. | Three-dimensional ferroelectric memory devices |
| CN109473431A (zh) * | 2018-11-13 | 2019-03-15 | 中国科学院微电子研究所 | 一种三维铁电存储器及其制作方法 |
| WO2020118301A1 (en) | 2018-12-07 | 2020-06-11 | Sunrise Memory Corporation | Methods for forming multi-layer vertical nor-type memory string arrays |
| US11177284B2 (en) * | 2018-12-20 | 2021-11-16 | Sandisk Technologies Llc | Ferroelectric memory devices containing a two-dimensional charge carrier gas channel and methods of making the same |
| TWI704680B (zh) | 2018-12-24 | 2020-09-11 | 旺宏電子股份有限公司 | 立體記憶體元件及其製作方法 |
| US10811427B1 (en) * | 2019-04-18 | 2020-10-20 | Macronix International Co., Ltd. | Semiconductor structure and manufacturing method thereof |
| CN111244098B (zh) * | 2020-01-16 | 2021-03-26 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| US11532640B2 (en) * | 2020-05-29 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing a three-dimensional memory |
| US11587823B2 (en) | 2020-06-29 | 2023-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11569165B2 (en) * | 2020-07-29 | 2023-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell array, semiconductor device including the same, and manufacturing method thereof |
-
2021
- 2021-05-10 US US17/316,167 patent/US11903214B2/en active Active
- 2021-05-17 DE DE102021112675.4A patent/DE102021112675A1/de active Pending
- 2021-07-02 TW TW110124464A patent/TWI820442B/zh active
- 2021-07-08 KR KR1020210089716A patent/KR102644760B1/ko active IP Right Grant
- 2021-07-15 EP EP21185749.5A patent/EP3940777A1/en not_active Withdrawn
- 2021-07-15 JP JP2021117112A patent/JP2022019664A/ja active Pending
- 2021-07-15 CN CN202110801806.0A patent/CN113594175B/zh active Active
-
2024
- 2024-01-16 US US18/413,668 patent/US20240155845A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11903214B2 (en) | 2024-02-13 |
| TWI820442B (zh) | 2023-11-01 |
| DE102021112675A1 (de) | 2022-01-20 |
| TW202218136A (zh) | 2022-05-01 |
| US20220020775A1 (en) | 2022-01-20 |
| CN113594175A (zh) | 2021-11-02 |
| CN113594175B (zh) | 2024-01-12 |
| EP3940777A1 (en) | 2022-01-19 |
| US20240155845A1 (en) | 2024-05-09 |
| KR20220009878A (ko) | 2022-01-25 |
| JP2022019664A (ja) | 2022-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |