TW202303981A - 垂直場效電晶體、半導體結構和形成半導體結構的方法 - Google Patents

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Abstract

一種半導體結構，包括位於基底之上的多個垂直堆疊，其中每個垂直堆疊從下到上包括底部電極、包括穿過其中的橫向開口的介電柱結構以及頂部電極；位於多個垂直堆疊之上的多個層堆疊，其中每個層堆疊包括主動層和外部閘極介電質並且橫向圍繞多個垂直堆疊中的相應的一個；多個內部閘極，穿過沿第一水平方向佈置的多個垂直堆疊的相應列中的多個橫向開口的相應子集；以及多個外部閘極，沿第一水平方向橫向延伸並橫向圍繞多個層堆疊的相應列。

Description

垂直場效電晶體、半導體結構和形成半導體結構的方法
本發明的實施例是有關於垂直場效電晶體、半導體結構和形成半導體結構的方法。
已經開發了多種電晶體結構以滿足多種設計標準。由氧化物半導體製成的薄膜電晶體（thin film transistor，TFT）是後端製程（back-end-of-line，BEOL）整合的一個有吸引力的選擇，因為TFT可以在低溫下加工，因此不會損壞先前製造的器件。例如，製造條件和技術不會損壞先前製造的前端製程（front-end-of-line，FEOL)和中間端製程（middle end-of-line，MEOL）器件。
本發明實施例的一種半導體結構。所述半導體結構包括多個垂直堆疊，位於基底之上，其中所述多個垂直堆疊中的每一個從下至上包括底部電極、介電柱結構和頂部電極；多個層堆疊，位於所述多個垂直堆疊之上，其中所述多個層堆疊中的每一個包括主動層和外部閘極介電質並且橫向圍繞所述多個垂直堆疊中的相應的一個；多個內部閘極，穿過沿第一水平方向佈置的所述多個垂直堆疊的相應列中的所述多個介電柱結構的相應子集；以及多個外部閘極，沿所述第一水平方向橫向延伸並橫向圍繞所述多個層堆疊的相應列。
本發明實施例的一種垂直場效電晶體。所述垂直場效電晶體包括垂直堆疊，從下到上包括底部電極、介電柱結構和頂部電極；主動層，包括半導體材料和橫向圍繞所述頂部電極，並包括上覆於所述介電柱結構和所述底部電極的多個側壁的一對垂直延伸翼部分；外部閘極介電質，上覆於所述主動層的多個側壁；多個外部閘極，橫向圍繞所述外部閘極介電質；內部閘極，穿過所述介電柱結構；以及內部閘極介電質，接觸所述內部閘極的多個側壁。
本發明實施例的一種形成半導體結構的方法，包括：在基底之上形成多個底部電極的二維陣列；在所述多個底部電極的二維陣列之上形成嵌入在內部電極層級介電層中的多個內部閘極的一維陣列；在所述多個內部閘極的一維陣列之上形成嵌入在頂部電極層級介電層中的多個頂部電極的二維陣列；用包括線圖案和所述多個頂部電極的圖案的複合圖案對所述頂部電極層級介電層和所述內部電極層級介電層進行圖案化，其中形成包括所述頂部電極層級介電層和所述內部電極層級介電層的多個剩餘部分的多個介電柱結構；在所述多個頂部電極的二維陣列之上和周圍形成包括多個主動層和多個外部閘極介電質的多個層堆疊的二維陣列；以及在多個外部閘極介電質的相應列之上形成多個外部閘極。
以下公開內容提供諸多不同的實施例或實例以實施所提供主題的不同特徵。下文闡述組件及佈置的具體實例以簡化本公開。當然，這些僅是實例且並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且還可包括其中在第一特徵與第二特徵之間可形成附加特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡單及清晰的目的，且並非自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在…下面」、「在…下方」、「下部的」、「在…上方」、「上部的」等空間相對性用語來闡述圖中所示出的一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語還旨在囊括器件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。
由於材料特性的固有限制以及由於圖案化小尺寸的製程控制困難，平面薄膜電晶體可能難以按比例縮放。雖然已經提出垂直器件結構來克服平面器件的限制，但是這種垂直器件通常存在源極/汲極到閘極重疊不足的問題，這對器件性能產生不利影響。通常，通道厚度由源極金屬限定和限制，這會降低通道區中心的器件控制。
通常，本公開的結構和方法可以用於形成包括垂直場效電晶體的半導體結構，其可以包括垂直電晶體（例如，垂直薄膜電晶體）的二維陣列。每個垂直電晶體可以形成為包括內部閘極和外部閘極的雙閘極配置。內部閘極可以嵌入位於底部電極和頂部電極之間的介電質柱中。主動層和外部閘介電質可以形成在底部電極、介電質柱和頂部電極的垂直堆疊之上。外部閘極可以形成在外部閘極介電質上方。與典型的通道設計相比，雙閘極配置可以提供更大的每器件面積的通道寬度和增加的每器件面積的導通電流。
參考圖1，示出了根據本公開的第一實施例的示例性結構。示例性結構包括基底8，其可以是半導體基底，例如市售矽基底。基底8可以至少在其上部部分包括半導體材料層9。半導體材料層9可以是塊狀半導體基底（bulk semiconductor substrate）的表面部分，或者可以是絕緣體上半導體（semiconductor-on-insulator，SOI）基底的頂部半導體層。在一個實施例中，半導體材料層9包括諸如單晶矽的單晶半導體材料。在一個實施例中，基底8可以包括包含單晶矽材料的單晶矽基底。
可以在半導體材料層9的上部部分形成包括諸如氧化矽的介電材料的多個淺溝渠隔離結構（shallow trench isolation structure）720。合適的多個摻雜半導體阱，例如p型阱和n型阱，可以形成在被多個淺溝渠隔離結構720的一部分橫向包圍的每個區域內。多個場效電晶體701可以形成在半導體材料層9的頂部表面之上。例如，每個場效電晶體701可以包括源極732、汲極738、包括在源極732和汲極738之間延伸的基底8的表面部分的半導體通道735和閘極結構750。半導體通道735可以包括單晶半導體材料。每個閘極結構750可以包括閘極介電層752、閘極754、閘極罩蓋介電質758和介電閘極間隔件756。源極側金屬半導體合金區742可以形成在每個源極732上，並且汲極側金屬半導體合金區748可以形成在每個汲極738上。
示例性結構可以包括其中可以隨後形成記憶胞陣列的記憶陣列區100。示例性結構還可以包括其中提供用於記憶器件陣列的金屬佈線的周邊區200。通常，CMOS電路700中的多個場效電晶體701可以通過相應的一組金屬互連結構電連接到相應記憶胞的電極。
周邊區200中的多個器件（例如多個場效電晶體701）可以提供操作隨後形成的記憶胞陣列的功能。具體地，周邊區中的多個器件可以被配置為控制鐵電記憶胞陣列的程式化操作（programming operation）、抹除操作（erase operation）和感測（讀取）操作。例如，周邊區中的多個器件可以包括感測電路和/或程式化電路。在半導體材料層9的頂部表面上形成的多個器件可以包括互補金屬氧化物半導體（CMOS）電晶體和可選的多個附加半導體器件（例如電阻器、二極體、電容器等），並且統稱為CMOS電路700。
CMOS電路700中的一個或多個場效電晶體701可以包括包含基底8中的半導體材料層9的一部分的半導體通道735。如果半導體材料層9包括諸如單晶矽的單晶半導體材料，則CMOS電路700中的每個場效電晶體701的半導體通道735可以包括諸如單晶矽通道的單晶半導體通道。在一個實施例中，CMOS電路700中的多個場效電晶體701可以包括相應的節點，該節點隨後電連接到隨後要形成的相應鐵電記憶胞的節點。例如，CMOS電路700中的多個場效電晶體701可以包括相應的源極732或相應的汲極738，其隨後電連接到隨後要形成的相應記憶胞的節點。
在一個實施例中，CMOS電路700可以包括程式化控制電路，其被配置為控制用於對相應的記憶胞進行程式化的一組場效電晶體701的閘極電壓，並控制隨後將形成的多個存取電晶體（例如，薄膜電晶體）的閘極電壓。例如，各個記憶胞可以是使用鐵電材料作為記憶胞中的介電材料的鐵電記憶胞。在該實施例中，程式化控制電路可以被配置為提供第一程式化脈衝，該脈衝將所選鐵電記憶胞中的相應介電材料層（例如鐵電材料）程式化為第一極化狀態，其中鐵電介電材料層中的電極化指向所選鐵電記憶胞的第一電極，並提供第二程式化脈衝，該脈衝將所選鐵電記憶胞中的鐵電介電材料層程式化為第二極化狀態，其中鐵電介電材料層中的電極化指向所選鐵電記憶胞的第二電極。
在一個實施例中，基底8可以包括單晶矽基底，並且多個場效電晶體701可以包括作為半導體通道的單晶矽基底的相應部分。如本文所用，「半導體（semiconducting）」元件是指具有1.0x10-6S/cm至1.0x105S/cm範圍內的電導率的元件。如本文所用，「半導體材料」是指在其中不存在電摻雜劑的情況下具有1.0x10-6S/cm至1.0x105S/cm範圍內的電導率的材料，並且能夠產生在適當摻雜電摻雜劑後具有1.0S/cm至1.0x105S/cm範圍內的電導率的經摻雜材料。
根據本公開的實施例，多個場效電晶體701可以隨後電連接到包括將形成在多個場效電晶體701上方的多個半導體金屬氧化物板的多個存取電晶體（access transistor）的多個汲極和多個閘極。在一個實施例中，多個場效電晶體701的子集可以隨後電連接到所述多個汲極和所述多個閘極中的至少一個。例如，多個場效電晶體701可以包括多個第一字元線驅動器，其被配置為通過隨後形成的多個低層級金屬互連結構的第一子集向多條第一字元線施加第一閘極電壓，以及多個第二字元線驅動器，其被配置為通過多個低層級金屬互連結構的第二子集向多條第二字元線施加第二閘極電壓。此外，多個場效電晶體701可以包括多個位元線驅動器，其被配置為將位元線偏置電壓施加到隨後形成的多條位元線，以及多個感測放大器，其被配置為在讀取操作期間檢測流經多條位元線的電流。
在多個介電材料層內形成的各種金屬互連結構可以隨後形成在基底8和其上的多個半導體器件（例如場效電晶體701）之上。在說明性示例中，多個介電材料層可以包括例如可以是圍繞連接到源極和汲極的接觸結構的層的第一介電材料層601（有時稱為接觸層級介電材料層601）、第一互連層級介電材料層610和第二互連層級介電材料層620（有時稱為第二線和通孔層級介電材料層）。多個金屬互連結構可以包括形成在第一介電材料層601中並接觸CMOS電路700的相應組件的多個器件接觸通孔結構612、形成在第一互連層級介電材料層610中的多個第一金屬線結構618、形成在第二互連層級介電材料層620下部部分中的多個第一金屬通孔結構622以及形成在第二互連層級介電材料層620上部部分中的多個第二金屬線結構628。
介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620）中的每一個可包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳（amorphous fluorinated carbon）、其多孔變體或其組合。多個金屬互連結構（例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）中的每一個可以包括至少一種導電材料，其可以是金屬襯層（例如金屬氮化物或金屬碳化物）和金屬填充材料的組合。每個金屬襯層可以包括TiN、TaN、WN、TiC、TaC和WC，並且每個金屬填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。也可以使用在本公開的預期範圍內的其他合適的金屬襯層和金屬填充材料。在一實施例中，多個第一金屬通孔結構622和多個第二金屬線結構628可以通過雙鑲嵌製程形成為一體成形的線和通孔結構。多個介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620）在本文中被稱為多個低層級介電材料層。在多個低層級介電材料層中形成的多個金屬互連結構（例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）在本文中被稱為多個低層級金屬互連結構。
雖然使用其中可以在第二線和通孔層級介電材料層620之上形成記憶胞陣列的實施例來描述本公開，但是在此明確預期其中可以在不同金屬互連層級處形成記憶胞陣列的實施例。
電晶體陣列和記憶胞陣列（例如多個薄膜電晶體和多個鐵電記憶胞）可以隨後沉積在其中形成有多個金屬互連結構（例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）的多個介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620）之上。在形成電晶體陣列和記憶胞陣列（例如多個薄膜電晶體和多個鐵電記憶胞）之前形成的所有介電材料層的集合統稱為多個低層級介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620）。在多個低層級介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620）內形成的所有金屬互連結構的集合在本文中被稱為多個第一金屬互連結構（例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）。通常，形成在至少一個低層級介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620）內的多個第一金屬互連結構（例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）可以形成在位於基底8中的半導體材料層9之上。
根據本公開的一方面，諸如多個薄膜電晶體（TFT）的 多個電晶體可以隨後形成在金屬互連層級中，該金屬互連層級上覆在包含多個低層級介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620）和多個第一金屬互連結構（例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628）的多個金屬互連層級。在一個實施例中，可以在多個低層級介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620）之上形成具有均勻厚度的平面介電材料層。平面介電材料層在本文中被稱為絕緣基質層635。絕緣基質層635包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，並且可以通過化學氣相沉積來沉積。絕緣基質層635的厚度可以在從20 nm到300 nm的範圍內，但也可以使用更小和更大的厚度。
通常，其中包含多個金屬互連結構（例如多個第一金屬互連結構（例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628））的多個互連層級介電層（例如低層級介電材料層（例如第一介電材料層601、第一互連層級介電材料層610、第二互連層級介電材料層620））可以形成在多個半導體器件之上。絕緣基質層635可以形成在多個互連層上級介電層之上。
參考圖2A-2C，示出了根據本公開的第一實施例的在絕緣基質層635中形成多條位元線10之後的示例性結構的記憶陣列區100的一部分。記憶陣列區100的圖示部分對應於用於形成四個垂直場效電晶體的區域。雖然使用用於形成四個垂直場效電晶體的區域的圖示來描述本公開，但是圖示的結構可以沿著第一水平方向hd1和沿著垂直於第一水平方向hd1的第二水平方向hd2重複以提供包含多於四個的垂直場效電晶體的二維陣列場效電晶體，比如百萬的場效電晶體。
在一個實施例中，多個線溝渠可以形成在絕緣基質層635的上部部分，並且可以填充有至少一種金屬材料以形成多條位元線10。多個線溝渠可以沿著第一水平方向hd1橫向地彼此間隔開，並且可以沿著第二水平方向hd2（這裏稱為位元線方向）橫向延伸。在一個實施例中，至少一種金屬填充材料可以包括包含金屬阻擋材料的金屬襯層和包含金屬填充材料的金屬填充材料層的組合。金屬襯層可以包括金屬阻擋材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且可以通過化學氣相沉積或物理氣相沉積來沉積。其他合適的金屬襯層材料在本公開的預期範圍內。金屬襯層的厚度可以在從1 nm到30 nm的範圍內，但是也可以使用更小和更大的厚度。金屬填充材料層可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。其他合適的金屬填充材料在本公開的預期範圍內。可以執行平坦化製程，例如化學機械拋光（chemical mechanical polishing，CMP）製程，以去除金屬襯層和金屬填充材料層的上覆在包括絕緣基質層635的頂部表面的水平面的部分。至少一種金屬材料的每個剩餘部分包括位元線10，其隨後可以用於對將要形成的多個薄膜電晶體的底部電極進行電偏置。
位元線10的垂直厚度可以在從10 nm到300 nm的範圍內，例如從30 nm到100 nm，但是也可以使用更小和更大的垂直厚度。多條位元線10可以形成為具有沿著第一水平方向hd1的周期性。多條位元線10的周期性可以是沿第一水平方向hd1的場效電晶體的間距（pitch），並且可以是例如在從5 nm到200 nm的範圍內，例如從10 nm到100 nm，但是也可以是更小和更大的周期性。用過的。多條位元線10沿第一水平方向hd1的周期性在本文中被稱為第一間距p1。沿著第一水平方向hd1的每條位元線10的寬度可以在沿著第一水平方向hd1的位元線10的周期性的20%到80%的範圍內，例如從30%到70%。
參考圖3A-3E，底部電極層級介電層12可以形成在絕緣基質層635和多條位元線10上方，並且可以被圖案化以在其中形成至少一個開口陣列。例如，可微調的光阻層（未示出）可以塗覆在底部電極層級介電層12之上，並且可以被微影圖案化以在第一光阻層中形成開口陣列。通過執行第一非等向性蝕刻製程，可微調光阻層中的開口陣列可以至少轉移到底部電極層級介電層12的上部部分以在底部電極層級介電層12中形成凹槽陣列。可微調的光阻層可以被等向性地修整以增加通過其的開口的尺寸，並且可以執行第二非等向性蝕刻製程以將預先存在的凹槽陣列的深度向下延伸到多條位元線10的頂部表面並在圍繞預先存在的凹槽陣列處蝕刻底部電極層級介電層12的上部部分的額外體積。階梯型凹槽的二維陣列可以形成在底部電極層級介電層12中。每個階梯型凹槽包括具有相應第一水平截面形狀並位於底部電極層級介電層12下部部分的下部凹槽部分和具有相應第二水平截面形狀並位於底部電極層級介電層12上部部分的上部凹槽部分。每個第二水平截面形狀可以從相同階梯型凹槽的第一水平截面形狀橫向偏移均勻的橫向偏移距離，這是可微調光阻層的橫向微調距離。均勻橫向偏移距離可以在多條位元線10沿第一水平方向hd1的周期性的1％到20％的範圍內，並且可以在1 nm到40 nm的範圍內，例如2 nm到20 nm，儘管也可以使用更小和更大的均勻橫向偏移距離。
階梯型凹槽的二維陣列可以填充有至少一種金屬填充材料。在一個實施例中，至少一種金屬填充材料可以包括包含金屬阻擋材料的金屬襯層和包含金屬填充材料的金屬填充材料層的組合。金屬襯層可以包括金屬阻擋材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且可以通過化學氣相沉積或物理氣相沉積來沉積。金屬襯層的厚度可以在從1 nm到30 nm的範圍內，但是也可以使用更小和更大的厚度。金屬填充材料層可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。可以執行平坦化製程，例如化學機械拋光（CMP）製程，以去除金屬襯層和金屬填充材料層的上覆在包括底部電極層級介電層12的頂部表面的水平面的部分。
至少一種金屬材料的每個剩餘部分包括底部接觸通孔結構15和底部電極20的組合。具體地，填充具有相應第一水平截面形狀的階梯型凹槽的下部部分的至少一種金屬材料的每個剩餘部分構成底部接觸通孔結構15，並且填充具有相應的第二水平截面形狀的階梯型凹槽的上部部分的至少一種金屬材料的每個剩餘部分構成底部電極20。雖然使用其中同時形成底部接觸通孔結構15和底部電極20的實施例描述了本公開，但在本文中明確設想了其中先形成底部接觸通孔結構15並且隨後形成底部電極20的實施例。
底部接觸通孔結構15的二維陣列和底部電極20的二維陣列可以形成在底部電極層級介電層12內。每個底部接觸通孔結構15接觸多個底部電極20中相應一個的底部表面。多條位元線10接觸沿第二水平方向hd2排列的多個底部接觸通孔結構15的相應行。通常，每個底部接觸通孔結構15的第一水平截面形狀和每個底部電極20的第二水平截面形狀可以是具有封閉周邊的任何二維形狀。例如，底部接觸通孔結構15和底部電極20的水平截面形狀可以是圓形、橢圓形、矩形、圓角矩形或任何具有封閉周邊的二維曲線形狀。其他形狀在本公開的預期範圍內。多個底部電極20的頂部表面可以與底部電極層級介電層12的頂部表面共面。多個底部電極20沿第一水平方向hd1的周期性可以是第一間距p1。多個底部電極20沿第二水平方向hd2的周期性在本文中被稱為第二間距。
參考圖4A-4E，包括電極間層級介電層（inter-electrode-level dielectric layer）262L、可選的蝕刻終止介電層264L和內部電極層級介電層（inner-electrode-level dielectric layer）266L的層堆疊可以依序地沉積在底部電極層級介電層12和底部電極20的陣列之上。所述層堆疊在本文中被稱為底座層級介電層（pedestal-level dielectric layer）26L。電極間層級介電層262L和內部電極層級介電層266L中的每一個包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或多孔或無孔有機矽酸鹽玻璃。電極間層級介電層262L和內部電極層級介電層266L中的每一個的厚度可以在從20 nm到300 nm的範圍內，例如從40 nm到15 0nm，但是也可以使用更小和更大的厚度。蝕刻終止介電層264L（如果存在）包括蝕刻終止介電材料，例如氮化矽、介電金屬氧化物或碳氮化矽。蝕刻終止介電層264L的厚度可以在從2 nm到20 nm的範圍內，例如從4 nm到10 nm，但是也可以使用更小和更大的厚度。
多個線溝渠可以形成在內部電極層級介電層266L中。多個線溝渠沿著第一水平方向hd1橫向延伸，並且可以形成在沿著第一水平方向hd1佈置的多個底部電極20的相應列之上。多個線溝渠可以位於多個底部電極20的相應列的中心上。多個線溝渠可以填充有至少一種金屬材料以形成多個內部閘極42。
包括至少一種第一閘極介電材料的第一閘極介電層可以形成在多個線溝渠的側壁上和內部電極層級介電層266L的頂部表面之上。至少一種第一閘極介電材料可以包括但不限於氧化矽、氮氧化矽、高k介電金屬氧化物（例如氧化鉿、氧化鋯、氧化鉿鋯、氧化鈦、氧化鉭、氧化釔、氧化鑭、氧化鋁等），或其堆疊。在一個實施例中，第一閘極介電層的第一閘極介電材料可以包括選自In、Zn、Ga、Sn、Pb、Zr、Sr、Ru、Mn、Mg、Nb、Ta、Hf、Al、La、Sc、Ti、V、Cr、Mo、W、Fe、Co、Ni、Pd、Ir、Ag及其組合中的至少一種金屬的氧化物。第一閘極介電層中至少一種金屬的總原子百分比可以在25%至60%的範圍內，例如33.3%至50%。一些金屬可能以摻雜劑濃度存在，例如小於1.0%。其他合適的介電材料在本公開的預期範圍內。可以通過原子層沉積或化學氣相沉積來沉積至少一種第一閘極介電材料，儘管也可以使用其他合適的沉積製程。第一閘極介電層的厚度可以在從1 nm到30 nm的範圍內，例如從2 nm到10 nm，但是也可以使用更小和更大的厚度。
至少一種第一閘極材料可以沉積在多個線溝渠的剩餘體積中。在一個實施例中，至少一種第一閘極材料可以包括金屬材料和/或經摻雜的半導體材料。例如，至少一種第一閘極材料可以包括Ta、Al、Ti、Mo、Au、Pd、Ni、Ir、Pt、W、TiN、TaN、WN、經摻雜矽、經摻雜矽鍺合金、或其組合。
可以執行平坦化製程，例如化學機械拋光（CMP）製程，以從包括內部電極層級介電層266L的頂部表面的水平面上方去除至少一種第一閘極材料和第一閘極介電層的部分。保留在相應線溝渠中的至少一種第一閘極材料的每個剩餘部分包括閘極，其在本文中被稱為內部閘極42或第一閘極。保留在線溝渠中的第一閘極介電層的每個剩餘部分包括閘極介電質，其在本文中被稱為內部閘極介電質40或第一閘極介電質。每個內部閘極介電質40可以具有U形垂直截面輪廓，並且可以包括水平延伸部分和一對垂直延伸部分至水平延伸部分的相應邊緣區域。
多個內部閘極42可以形成為具有沿著第二水平方向hd2的周期性。多個內部閘極42的周期性可能是多個場效電晶體沿第二水平方向hd2的間距，也就是第二間距p2。每個內部閘極42沿第二水平方向hd2的寬度可以在第二間距p2的5％至40％的範圍內，例如10％至30％。
參考圖5A-5E，可選的閘極罩蓋介電層44L和頂部電極層級介電層46L可以沉積在多個內部閘極42之上。可選的閘極罩蓋介電層44L包括介電材料，其在對頂部電極層級介電層46L和底座層級介電層26L進行圖案化的後續蝕刻製程期間可用作蝕刻終止材料。例如，閘極罩蓋介電層44L（如果存在的話）可以包括氮化矽、介電金屬氧化物材料或碳氮化矽，並且可以具有2 nm到20 nm範圍內的厚度，例如4 nm到10 nm，儘管也可以使用更小和更大的厚度。頂部電極層級介電層46L包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或多孔或無孔有機矽酸鹽玻璃。每個頂部電極層級介電層46L的厚度可以在從20 nm到400 nm的範圍內，例如從40 nm到300 nm，但是也可以使用更小和更大的厚度。
可以在頂部電極層級介電層46L的頂部表面上塗覆光阻層（未示出），並且可以微影圖案化以形成具有與底部電極20的二維陣列相同的二維周期性的開口陣列。根據本公開的一個方面，光阻層中的多個開口的區域可以完全位於底部電極20的二維陣列的區域內。在該實施例中，光阻層中的每個開口的周邊可以從下伏的底部電極20的頂部表面的周邊向內橫向偏移。在一個實施例中，平面視圖中光阻層中的每個開口的周邊與下伏的底部電極20的頂部表面的周邊之間的橫向偏移距離可以在下伏的底部電極20的最大橫向尺寸的1％至30％的範圍內，例如2％至20%和/或3%至10%。例如，在平面視圖中光阻層中的每個開口的周邊與下伏的底部電極20的頂部表面的周邊之間的橫向偏移距離可以在0.5 nm到100 nm的範圍內，例如2 nm到20 nm，儘管也可以使用更小和更大的橫向偏移距離。
可以使用圖案化的光阻層作為蝕刻罩幕層來執行非等向性蝕刻製程。頂部電極凹槽的二維陣列可以形成在光阻層中的開口的二維陣列下方的頂部電極層級介電層46L中。頂部電極凹槽的深度可以小於頂部電極層級介電層46L的厚度。例如，頂部電極凹槽的深度可以在從15 nm到300 nm的範圍內，例如從30 nm到200 nm，但是也可以使用更小和更大的厚度。光阻層可以隨後被去除，例如，通過灰化。
頂部電極凹槽的二維陣列可以填充有至少一種金屬填充材料。在一個實施例中，至少一種金屬填充材料可以包括包含金屬阻擋材料的金屬襯層和包含金屬填充材料的金屬填充材料層的組合。金屬襯層可以包括金屬阻擋材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且可以通過化學氣相沉積或物理氣相沉積來沉積。金屬襯層的厚度可以在從1 nm到30 nm的範圍內，但是也可以使用更小和更大的厚度。金屬填充材料層可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。可以執行平坦化製程，例如化學機械拋光（CMP）製程，以去除金屬襯層和金屬填充材料層的上覆在包括頂部電極層級介電層46L的頂部表面的水平面的部分。至少一種金屬材料的剩餘部分包括多個頂部電極60。頂部電極60的頂部表面可以與頂部電極層級介電層46L的頂部表面共面。頂部電極60的二維陣列可以形成在頂部電極層級介電層46L中。
參考圖6A-6E，光阻層47可以塗覆在多個頂部電極60和頂部電極層級介電層46L的頂表面之上，並且可以被微影圖案化成離散的多個線形部分。在一個實施例中，光阻層47的經圖案化部分可以具有與線溝渠相同的圖案，並且在平面視圖中與線溝渠具有區域重疊，所述線溝渠填充有內部閘極介電質40和內部閘極42的組合。
頂部電極層級介電層46L、底座層級介電層26L（包括內部電極層級介電層266L）可以通過執行非等向性蝕刻製程以包括光阻層47的線圖案和多個頂部電極60的圖案的複合圖案進行圖案化。頂部電極層級介電層46L、可選的閘極罩蓋介電層44L、內部電極層級介電層266L、可選的蝕刻終止介電層264L和電極層級介電層262L以複合圖案進行圖案化。頂部電極層級介電層46L的每個經圖案化部分構成上部介電柱部分46。閘極罩蓋介電層44L的每個經圖案化部分（如果存在）構成閘極罩蓋介電板44。內部電極層級介電層266L的每個經圖案化部分構成中間介電柱部分266。蝕刻終止介電層264L的每個經圖案化部分（如果存在）構成蝕刻終止介電板264。電極間層級介電層262L的每個經圖案化部分構成下部介電柱部分262。中間介電柱部分266、蝕刻終止介電板264和下部介電柱部分262構成層堆疊26。
一對中間介電柱部分266和一對蝕刻終止介電板264可以位於每個頂部電極60之下。下部介電柱部分262和上部介電柱部分46可以在一列頂部電極60下方沿著第一水平方向hd1連續延伸。下部介電柱部分262、蝕刻終止介電板264、成對的中間介電柱部分266、可選的閘極罩蓋介電板44和上部介電柱部分46的每個連續堆疊構成介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）。可以形成包括一列底部電極20、介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）和一列頂部電極60的垂直堆疊。
可選地，可以擴展非等向性蝕刻製程以蝕刻底部電極層級介電層12的上部部分。在該實施例中，光阻層47、多個頂部電極60和多個底部電極20的組合可以用作複合蝕刻罩幕，該複合蝕刻罩幕限定了通過非等向性蝕刻製程而將垂直地凹陷的底部電極層級介電層12的區域。在一個實施例中，多個底部電極20的周邊部分可以在非等向性蝕刻製程期間被附帶地倒角（chamfered）。在一個實施例中，在非等向性蝕刻製程期間可以對未被光阻層47掩蔽的多個頂部電極60的部分進行倒角。光阻層47可以隨後被去除，例如，通過灰化。
參考圖7A-7E，連續主動層30L和第二閘極介電層50L可以依序地沉積在垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}之上。
連續主動層30L可以沉積在垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}之上。在一個實施例中，半導體材料可包括在適當摻雜電摻雜劑（其可為p型摻雜劑或n型摻雜劑）後提供1.0S/cm至1.0×10 5S/cm範圍內的電導率的材料。可用於連續主動層30L的示例性半導體材料包括但不限於氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦（例如經摻雜鎢的氧化銦）、經摻雜的氧化鎘和由此衍生的各種其他摻雜變體。其他合適的半導體材料在本公開的預期範圍內。在一實施例中，連續主動層30L的半導體材料可包括氧化銦鎵鋅。
連續的主動層30L可以包括非晶半導體材料或多晶半導體材料。可以通過物理氣相沉積或原子層沉積來沉積連續主動層30L，儘管也可以使用其他合適的沉積製程。連續主動層30L的厚度可以在從1 nm到100 nm的範圍內，例如從2 nm到50 nm和/或從3 nm到20 nm，但是也可以使用更小和更大的厚度。連續主動層30L包括水平延伸部分，該部分在相鄰的成對的垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}之間在記憶陣列區100的整個區域之上橫向延伸；垂直延伸部分，該部分橫向圍繞，並接觸相應的垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}；和罩蓋部分，該部分在多個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}內上覆於相應的垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}。
第二閘極介電層50L可以通過沉積至少一種第二閘極介電材料形成在連續主動層30L之上。至少一種第二閘極介電材料可以包括但不限於氧化矽、氮氧化矽、高k介電金屬氧化物（例如氧化鉿、氧化鋯、氧化鉿鋯、氧化鈦、氧化鉭、氧化釔、氧化鑭、氧化鋁等），或其堆疊。在一個實施例中，第二閘極介電層50L的第二閘極介電材料可以包括選自In、Zn、Ga、Sn、Pb、Zr、Sr、Ru、Mn、Mg、Nb、Ta、Hf、Al、La、Sc、Ti、V、Cr、Mo、W、Fe、Co、Ni、Pd、Ir、Ag及其組合中的至少一種金屬的氧化物。第二閘極介電層50L中至少一種金屬的總原子百分比可以在25%至60%的範圍內，例如33.3%至50%。一些金屬可能以摻雜劑濃度存在，例如小於1.0%。其他合適的介電材料在本公開的預期範圍內。可以通過原子層沉積或化學氣相沉積來沉積至少一種第二閘極介電材料，儘管也可以使用其他合適的沉積製程。第二閘極介電層50L的厚度可以在從1 nm到30 nm的範圍內，例如從2 nm到10 nm，但是也可以使用更小和更大的厚度。
參考圖8A-8E，犧牲基質層（sacrificial matrix layer）可以沉積在第二閘極介電層50L上。犧牲基質層包括隨後相對於第二閘極介電層50L的材料可選擇性地去除的材料。例如，犧牲基質層可以包括氮化矽、有機矽酸鹽玻璃、硼矽酸鹽玻璃、非晶矽、矽-鍺合金或諸如非晶碳或類金剛石碳的碳基材料。在一個實施例中，犧牲基質層可以通過非保形沉積製程（nonconformal deposition process）例如電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）製程來沉積。可選地，可以執行諸如化學機械拋光（CMP）製程的平坦化製程以平坦化犧牲基質層的頂部表面。
光阻層（未示出）可以形成在犧牲基質層之上，並且可以被微影圖案化成具有沿第一水平方向hd1的第一間距p1和沿第二水平方向hd2的第二間距p2的光阻材料部分的二維陣列。光阻層的每個經圖案化部分覆蓋相應的頂部電極60，並且具有從相應的頂部電極60的側壁向外橫向偏移橫向偏移距離的周邊，該橫向偏移距離是連續主動層30L的厚度、第二閘極介電層50L的厚度，以及隨後形成的每個外部閘極的垂直延伸部分的橫向厚度的總和。將隨後形成的每個外部閘極的垂直延伸部分的橫向厚度可以在從10 nm到150 nm的範圍內，例如從20 nm到60 nm，但是也可以使用更小和更大的橫向厚度。每個光阻材料部分的水平截面形狀可以是圓形、橢圓形、矩形、圓角矩形或任何具有封閉周邊並且沿第二水平方向hd2具有比下伏的內部閘極介電質40更大的寬度的二維形狀。
可以執行非等向性蝕刻製程以將光阻層的圖案通過犧牲基質層、第二閘極介電層50L和連續主動層30L轉移到底部電極層級介電層12的上部部分。犧牲基質層的每個經圖案化剩餘部分包括犧牲材料部分57。可以圍繞頂部電極60和下伏材料部分的二維陣列形成犧牲材料部分57的二維陣列。犧牲材料部分57的二維陣列可能具有沿第一水平方向hd1的第一間距p1和沿第二水平方向hd2的第二間距p2。
第二閘極介電層50L的每個經圖案化部分構成外部閘極介電質50，其也被稱為第二閘極介電質。可以形成外部閘極介電質50的二維周期性陣列。連續主動層30L的每個經圖案化部分構成主動層30。可以形成主動層30的二維陣列。
可以在其中去除犧牲基質層、第二閘極介電層50L、連續主動層30L和底部電極層級介電層12的上部部分的材料的體積中形成多個隔離溝渠69的網狀系統（network）。多個隔離溝渠69的網狀系統包括多個橫向延伸凹槽的互連網狀系統，所述多個橫向延伸凹槽沿第一水平方向hd1和沿第二水平方向hd2橫向延伸。隔離溝渠圍繞犧牲基質層的每個經圖案化部分。多個隔離溝渠69的網狀系統橫向圍繞犧牲材料部分57的二維陣列。隨後可以例如通過灰化去除經圖案化的光阻層。
參考圖9A-9E，不同於犧牲材料部分57的材料的介電填充材料可以沉積在多個隔離溝渠69的網狀系統中。在說明性示例中，如果犧牲材料部分57包括氮化矽，則介電填充材料可以包括氧化矽材料，例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。在一個實施例中，可以共形地沉積介電填充材料以填充多個隔離溝渠69網狀系統的體積。
沉積在多個隔離溝渠69網狀系統外部的部分介電填充材料可以通過平坦化製程例如凹陷蝕刻製程（recess etch process）和/或化學機械平坦化製程去除。介電填充材料的剩餘部分構成了介質隔離基質64。介質隔離基質64包括諸如氧化矽的介電材料，並且橫向圍繞多個犧牲材料部分57中的每一個。介質隔離基質64的頂部表面可以與犧牲材料部分57的頂部表面位於同一水平面內。通常，介質隔離基質64可以通過在位於相鄰的成對的犧牲材料部分57之間的間隙中沉積介電材料來形成。
參考圖10A-10E，光阻層（未示出）可以塗覆在多個犧牲材料部分57和介質隔離基質64之上，並且可以被微影圖案化以形成開口的二維陣列。光阻層中的每個開口可以位於相應的下伏的犧牲材料部分57的區域內。可以執行非等向性蝕刻製程以蝕刻多個犧牲材料部分57的未掩蔽區域。多個接觸凹陷形成在從中移除多個犧牲材料部分57的材料的體積內。外部閘極介電質50的頂部表面可以在每個接觸凹陷的底部處實體地暴露。接觸凹陷的側壁可以是豎直的，或者可以是傾斜的（tapered），或者可以包括豎直段和傾斜段（tapered segment）。
介電材料可以沉積在多個接觸凹陷中和多個犧牲材料部分57之上。介電材料可以包括未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃。通過執行諸如化學機械拋光（CMP）製程的平坦化製程，可以從包括犧牲材料部分57的頂部表面的水平面上方去除介電材料的多餘部分。填充在多個接觸凹陷中的介電材料的剩餘部分構成多個罩蓋介電板68。罩蓋介電板68的頂部表面可以與介質隔離基質64和犧牲材料部分57的頂部表面共面。
參考圖11A-11F，凹陷區55的二維陣列可以通過在沿第一水平方向hd1橫向間隔開的相鄰的成對的犧牲材料部分57之間垂直凹陷介質隔離基質64的多個上部部分而形成。例如，光阻層（未示出）可以塗覆在介質隔離基質64和多個犧牲材料部分57之上，並且可以被微影圖案化以形成跨越位於沿第一水平方向hd1橫向間隔開的相鄰的成對的犧牲材料部分57之間的介質隔離基質64的部分的多個開口。可以執行非等向性蝕刻製程以垂直凹陷介質隔離基質64的未掩蔽部分。在光阻層中的多個開口下方形成的多個凹槽構成了多個凹陷區55。一對犧牲材料部分57的表面在每個凹陷區55周圍實體地暴露。在一些實施例中，可以通過非等向性蝕刻製程蝕刻犧牲材料部分57的未掩蔽部分。光阻層可以隨後被去除，例如，通過灰化。
參考圖12A-12C，可以執行選擇性去除製程以去除對外部閘極介電質50和介質隔離基質64的材料具有選擇性的犧牲材料部分57的材料。選擇性去除製程可以包括諸如等向性蝕刻製程的蝕刻製程，或者在其中犧牲材料部分57包括可灰化材料的實施例中可以包括灰化製程。例如，如果犧牲材料部分57包括氮化矽，則可以執行使用熱磷酸（hot phosphoric acid）的濕蝕刻製程以去除犧牲材料部分57。或者，如果犧牲材料部分57包括諸如非晶碳之類的可灰化材料，則可使用灰化製程來去除犧牲材料部分57。多個閘極凹槽形成在其中去除多個犧牲材料部分57的體積中。每個閘極凹槽沿第一水平方向hd1橫向連續延伸，並且橫向圍繞垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}。
至少第二閘極材料可以沉積在多個閘極凹槽中。在一個實施例中，至少一種第二閘極材料可以包括金屬材料和/或經摻雜的半導體材料。例如，至少一種第二閘極材料可以包括Ta、Al、Ti、Mo、Au、Pd、Ni、Ir、Pt、W、TiN、TaN、WN、經摻雜矽、經摻雜矽鍺合金、或其組合。
可以執行平坦化製程，例如化學機械拋光（CMP）製程，以去除金屬襯層和金屬填充材料層的上覆於包括介質隔離基質64的頂部表面的水平面的部分。至少一種金屬材料的每個剩餘部分包括外部閘極52，其也稱為第二閘極。在一個實施例中，外部閘極52的頂部表面可以與介質隔離基質64的頂部表面共面。每個外部閘極52形成在沿第一水平方向hd1佈置的一列外部閘極介電質50之上。通常，可以通過在多個閘極凹槽中沉積至少一種導電材料來形成多個外部閘極52。
多個外部閘極52橫向圍繞並上覆於多個外部閘極介電質50的相應列。多個外部閘極52沿第一水平方向hd1橫向延伸，並沿第二水平方向hd2橫向間隔開。每個外部閘極52橫向圍繞一列底部電極20，介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46），和一列頂部電極60的相應垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}。主動層30的每個垂直延伸部分包括薄膜電晶體的通道區，並且被相應的外部閘極52橫向圍繞，並且橫向圍繞相應內部閘極42的一部分。因此，本公開的外部閘極52和內部閘極42為每個垂直薄膜電晶體提供雙閘極配置。
參考圖13A-13F，介電材料可以沉積在多個外部閘極52和介質隔離基質64之上以形成接觸件層級介電層70。接觸件層級介電層70可以包括未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃，並且可以具有50 nm至500 nm範圍內的厚度，但是也可以使用更小和更大的厚度。
光阻層（未示出）可以塗覆在接觸件層級介電層70之上，並且可以被微影圖案化以在其中形成開口的二維陣列。光阻層中的開口的二維陣列的圖案可以與頂部電極60的二維陣列具有相同的周期性。光阻層中每個開口的尺寸可能小於下伏的罩蓋介電板68的尺寸。執行非等向性蝕刻製程以將光阻層中的開口圖案轉移至接觸件層級介電層70、罩蓋介電板68、多個外部閘極介電質50和多個主動層30。多個接觸通孔凹槽形成在從中去除接觸件層級介電層70、罩蓋介電板68、多個外部閘極介電質50和多個主動層30的材料的體積內。頂部電極60的頂部表面可以在每個接觸通孔凹槽的底部處實體地暴露。
至少一種金屬填充材料可以沉積在多個接觸通孔凹槽中。在一個實施例中，至少一種金屬填充材料可以包括包含金屬阻擋材料的金屬襯層和包含金屬填充材料的金屬填充材料層的組合。金屬襯層可以包括金屬阻擋材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且可以通過化學氣相沉積或物理氣相沉積來沉積。金屬襯層的厚度可以在從1 nm到30 nm的範圍內，但是也可以使用更小和更大的厚度。金屬填充材料層可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。可以執行平坦化製程，例如化學機械拋光（CMP）製程，以去除金屬襯層和金屬填充材料層的上覆在包括接觸件層級介電層70的頂部表面的水平面的部分。至少一種金屬材料的每個剩餘部分包括頂部接觸通孔結構80。在一實施例中，頂部接觸通孔結構80的頂部表面可以與接觸件層級介電層70的頂部表面共面。多個頂部電極60中的每一個可以被多個頂部接觸通孔結構80中的相應的一個接觸。
接觸件層級介電層70上覆於多個外部閘極52、多個主動層30、多個外部閘極介電質50和多個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}。多個頂部接觸通孔結構80穿過接觸件層級介電層70並在多個頂部電極60中的相應的一個上形成。頂部接觸通孔結構80的二維陣列垂直延伸穿過接觸件層級介電層70，並接觸多個頂部電極60中的相應的一個。形成垂直場效電晶體900的二維陣列。
參考圖14A-14C，在各種透視圖中示出的示例性結構的一部分。為清楚起見，省略了接觸件層級介電層70。每個外部閘極52包括一列管狀閘極區域，其橫向圍繞主動層30和外部閘極介電質50的多個層堆疊（例如主動層30、外部閘極介電質50）中的相應的一個，以及一列閘極聯結區域（gate electrode stitch region）52S，其與一列管狀閘極部分交錯設置並接觸所述行的管狀閘極部分內的相應的相鄰的成對的管狀閘極的上部部分。應當注意，在圖14A-14C的每一個中，僅示出了在每個頂部接觸通孔結構80周圍的四分之一個的外部閘極52的管狀閘極區域。
在一個實施例中，一列管狀閘極區域的頂部表面和一列閘極聯結區域52S的頂部表面位於同一水平面內，該水平面是包括介質隔離基質64的頂部表面的水平面。在一個實施例中，介質隔離基質64橫向圍繞每個外部閘極52的管狀閘極區域。介質隔離基質可以包括與多個閘極聯結區域52S的底部表面接觸的凹陷表面。在一個實施例中，一列管狀閘極區域的頂部表面、一列閘極聯結區域52S的頂部表面和介質隔離基質64的頂部表面可位於同一水平面內。
參考圖15，示出了在絕緣基質層635上形成垂直場效電晶體900的二維陣列之後的示例性結構。各種附加金屬互連結構（例如金屬互連結構632、金屬互連結構638）可以形成為穿過絕緣基質層635和各種介電材料部分/層630，其在垂直場效電晶體900的層級處形成。隨後可形成額外的互連層級介電材料層和額外的金屬互連結構。例如，可以形成嵌入有多個第四金屬線結構648和多個第三金屬通孔結構642的第四互連層級介電材料層640。雖然使用其中使用四層級金屬線結構的實施例來描述本公開，但在此明確預期其中使用更少或更多互連層級數的實施例。
參考圖16，流程圖示出了用於製造本公開的半導體器件的一般處理步驟。
參考步驟1610和圖1-3E，可以在基底8之上形成底部電極20的二維陣列。
參考步驟1620和圖4A-4E，可以在底部電極20的二維陣列之上形成嵌入內部電極層級介電層266L中的內部閘極42的一維陣列。
參考步驟1630和圖5A-5C，可以在內部閘極42的一維陣列之上形成嵌入在頂部電極層級介電層46L中的頂部電極60的二維陣列。
參考步驟1640和圖6A-6E，頂部電極層級介電層46L和內部電極層級介電層266L可以用包括線圖案和多個頂部電極60的圖案的複合圖案進行圖案化。形成包括頂部電極層級介電層46L和內部電極層級介電層266L的剩餘部分的多個介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）。
參考步驟1650和圖7A-8E，在頂部電極60的二維陣列之上和周圍形成包括主動層30和外部閘極介電質50的層堆疊的二維陣列。
參考步驟1660和圖9A-15，可以在多個外部閘極介電質50的相應列之上形成多個外部閘極52。
參考所有附圖並根據本公開的各個實施例，提供了一種半導體結構，其可以包括：位於基底之上的多個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}，其中每個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}可以包括，從下到上，底部電極20，包括穿過其中的橫向開口的介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46），和頂部電極60；位於多個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}之上的多個層堆疊（例如主動層30、外部閘極介電質50），其中多個層堆疊（例如主動層30、外部閘極介電質50）中的每一個可以包括主動層30和外部閘極介電質50且橫向圍繞多個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}中的相應的一個；多個內部閘極42，穿過沿第一水平方向hd1佈置的多個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}的相應列中的多個橫向開口的相應子集；以及多個外部閘極52，沿第一水平方向hd1橫向延伸並橫向圍繞多個層堆疊（例如主動層30、外部閘極介電質50）的相應列。
在一個實施例中，頂部電極60的多個第一個側壁段與每個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}內的介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）的多個側壁段垂直重合（即，位於相同的垂直平面內）。頂部電極的多個第二側壁段可以接觸介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）的多個側壁段（例如上部介電支柱部分46的多個側壁段）。
在一個實施例中，多個介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）中的每一個可以包括：上部介電支柱部分46，介於相應的頂部電極60和相應的內部閘極42之間；一對中間介電柱部分266，與相應的內部閘極42相鄰；以及下部介電支柱部分262，介於相應的內部閘極42和相應的底部電極20之間。在一個實施例中，上部介電支柱部分可以包括一對上部介電橫向突出部（沿第二水平方向hd2橫向延伸），其頂部表面在與相應的頂部電極60的頂部表面相同的水平面內。
在一個實施例中，多個內部閘極42中的每一個通過相應的內部閘極介電質40與多個主動層30的相應列電隔離。
在一個實施例中，每個內部閘極42包括內部閘極底部表面和一對內部閘極側壁；並且相應的內部閘極介電質40可以包括接觸內部閘極底部表面的水平內部閘極介電段和接觸一對內部閘極側壁的一對垂直內部閘極介電段。
在一個實施例中，上部介電支柱部分46和下部介電支柱部分262可以下伏於沿第一水平方向hd1排列的一列頂部電極60，並且可以上覆於沿第一水平方向hd1排列的一列底部電極20。
在一個實施例中，多個垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}排列成垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}的周期性二維陣列，其沿第一水平方向hd1具有第一間距p1且沿不同於第一水平方向hd1的第二水平方向hd2具有第二間距p2；多個層堆疊（例如主動層30、外部閘極介電質50）排列成層堆疊（例如主動層30、外部閘極介電質50）的周期性二維陣列；多個內部閘極42排列成內部閘極42的一維陣列，其沿第二水平方向hd2排列而具有第二間距p2；以及多個外部閘極52排列成外部閘極52的一維陣列，其沿第二水平方向hd2排列而具有第二間距p2。
根據本公開的另一方面，提供了一種垂直場效電晶體，其可以包括：垂直堆疊{例如底部電極20、（下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）、頂部電極60}可以包括，從下到上，底部電極20，包括穿過其中的橫向開口的介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46），和頂部電極60；主動層30可以包括半導體材料並且橫向圍繞頂部電極60並且可以包括上覆於介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）和底部電極20的多個側壁的一對垂直延伸翼部分；外部閘極介電質50，上覆於主動層30的多個側壁；多個外部閘極52，橫向圍繞外部閘極介電質50；內部閘極42，穿過通過介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）的橫向開口；以及內部閘極介電質40，接觸內部閘極42的多個側壁。
在一實施例中，頂部電極60的多個第一側壁與介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）的多個側壁段垂直重合；以及介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）接觸頂部電極60的多個第二側壁段。
在一實施例中，介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）可包括：介於頂部電極60與內部閘極42之間的上部介電支柱部分46；與內部閘極42相鄰的一對中間介電柱部分266；以及介於內部閘極42和底部電極20之間的下部介電支柱部分262。
在一個實施例中，介電柱結構（例如下部介電柱部分262、蝕刻終止介電板264、中間介電柱部分266、閘極罩蓋介電板44、上部介電柱部分46）可以包括：中央部分，位於外部閘極52的一對垂直延伸翼部分之間（並且在例如自上而下的視圖的平面視圖中與頂部電極60具有重疊區域）；以及一對橫向突出區域，通過外部閘極52的一對垂直延伸翼部分之間的多個間隙而向外突出（因此在平面視圖中與頂部電極60沒有任何重疊區域）。
在一個實施例中，內部閘極42沿第一水平方向hd1橫向延伸並且沿第二水平方向hd2具有均勻寬度，該寬度在沿第一水平方向hd1平移時不變。
根據本公開的各個方面，本公開的垂直場效電晶體提供了雙閘極垂直場效電晶體。雙閘極配置允許內置AND操作（built-in AND operation），其中如果內部閘極42和外部閘極52中的任何一個導通，則底部電極20和頂部電極60之間的電流流動。此外，本公開的垂直場效電晶體通過實現垂直器件縮放來提供器件縮放而不使用昂貴的微影圖案化工具。
根據一些實施例，一種半導體結構包括多個垂直堆疊，位於基底之上，其中所述多個垂直堆疊中的每一個從下至上包括底部電極、介電柱結構和頂部電極；多個層堆疊，位於所述多個垂直堆疊之上，其中所述多個層堆疊中的每一個包括主動層和外部閘極介電質並且橫向圍繞所述多個垂直堆疊中的相應的一個；多個內部閘極，穿過沿第一水平方向佈置的所述多個垂直堆疊的相應列中的所述多個介電柱結構的相應子集；以及多個外部閘極，沿所述第一水平方向橫向延伸並橫向圍繞所述多個層堆疊的相應列。
在一些實施例中，所述多個外部閘極中的每一個包括：多個管狀閘極區域的列，橫向圍繞所述多個層堆疊中的相應的一個；以及多個閘極聯結區域的列，與所述多個管狀閘極區域的所述列交錯設置並且接觸所述多個管狀閘極區域的所述列內的相應的相鄰的成對的管狀閘極的上部部分。
在一些實施例中，所述多個管狀閘極區域的所述列的頂部表面和所述多個閘極聯結區域的所述列的頂部表面位於同一水平面內。
在一些實施例中，所述半導體結構還包括介質隔離基質，橫向圍繞所述多個外部閘極的所述多個管狀閘極區域中的每一個並且包括接觸所述多個閘極聯結區域的底部表面的多個凹陷表面。
在一些實施例中，所述頂部電極的多個側壁段與所述多個垂直堆疊中的每一個內的所述介電柱結構的多個側壁段垂直重合。
在一些實施例中，每個所述介電柱結構包括：上部介電柱部分，介於相應的頂部電極和相應的內部閘極之間；一對中間介電柱部分，與相應的內部閘極相鄰；以及下部介電柱部分，介於所述相應的內部閘極和相應的底部電極之間。
在一些實施例中，所述上部介電柱部分包括一對上部介電橫向突出部，具有在與所述相應的頂部電極的頂部表面相同的水平面內的頂部表面。
在一些實施例中，所述多個內部閘極中的每一個通過相應的內部閘極介電質與所述多個主動層的相應列電隔離。
在一些實施例中，所述多個內部閘極中的每一個包括內部閘極底部表面和一對內部閘極側壁；以及所述相應的內部閘極介電質包括接觸所述內部閘極底部表面的水平內部閘極介電段和接觸所述一對內部閘極側壁的一對垂直內部閘極介電段。
在一些實施例中，所述多個垂直堆疊排列成垂直堆疊的周期性二維陣列，具有沿所述第一水平方向的第一間距和沿不同於所述第一水平方向的第二水平方向的第二間距；所述多個層堆疊排列成層堆疊的周期性二維陣列；所述多個內部閘極排列成內部閘極的一維陣列，沿所述第二水平方向排列而具有所述第二間距；以及所述多個外部閘極排列成外部閘極的一維陣列，沿所述第二水平方向排列而具有所述第二間距。
根據一些實施例，一種垂直場效電晶體包括垂直堆疊，從下到上包括底部電極、介電柱結構和頂部電極；主動層，包括半導體材料和橫向圍繞所述頂部電極，並包括上覆於所述介電柱結構和所述底部電極的多個側壁的一對垂直延伸翼部分；外部閘極介電質，上覆於所述主動層的多個側壁；多個外部閘極，橫向圍繞所述外部閘極介電質；內部閘極，穿過所述介電柱結構；以及內部閘極介電質，接觸所述內部閘極的多個側壁。
在一些實施例中，所述頂部電極的多個第一側壁與所述介電柱結構的多個側壁段垂直重合；以及所述介電柱結構接觸所述頂部電極的多個第二側壁段。
在一些實施例中，所述介電柱結構包括：上部介電柱部分，介於所述頂部電極和所述內部閘極之間；一對中間介電柱部分，與所述內部閘極相鄰；以及下部介電柱部分，介於所述內部閘極和所述底部電極之間。
在一些實施例中，所述介電柱結構包括：中央部分，位於所述外部閘極的一對垂直延伸翼部分之間；以及一對橫向突出區域，通過所述外部閘極的所述一對垂直延伸翼部分之間的多個間隙而向外突出。
在一些實施例中，所述內部閘極沿第一水平方向橫向延伸並且沿第二水平方向具有均勻寬度，所述寬度在沿所述第一水平方向平移時不變。
根據一些實施例，提供一種形成半導體結構的方法，包括：在基底之上形成多個底部電極的二維陣列；在所述多個底部電極的二維陣列之上形成嵌入在內部電極層級介電層中的多個內部閘極的一維陣列；在所述多個內部閘極的一維陣列之上形成嵌入在頂部電極層級介電層中的多個頂部電極的二維陣列；用包括線圖案和所述多個頂部電極的圖案的複合圖案對所述頂部電極層級介電層和所述內部電極層級介電層進行圖案化，其中形成包括所述頂部電極層級介電層和所述內部電極層級介電層的多個剩餘部分的多個介電柱結構；在所述多個頂部電極的二維陣列之上和周圍形成包括多個主動層和多個外部閘極介電質的多個層堆疊的二維陣列；以及在多個外部閘極介電質的相應列之上形成多個外部閘極。
在一些實施例中，所述形成半導體結構的方法還包括：在所述多個底部電極的二維陣列之上沉積所述內部電極層級介電層；在所述內部電極層級介電層中形成沿第一水平方向橫向延伸的多個線溝渠；以及在所述多個線溝渠中形成內部閘極介電質和所述多個內部閘極中的相應的一個的組合。
在一些實施例中，所述形成半導體結構的方法還包括：在所述多個頂部電極和所述多個介電柱結構之上形成連續主動層；在所述連續主動層之上形成外部閘極介電層；在所述外部閘極介電層之上形成犧牲基質層；以及將所述犧牲基質層、所述外部閘極介電層和所述連續主動層圖案化成所述多個層堆疊的二維陣列，其中所述多個層堆疊的二維陣列中的每一個包括上覆於所述外部閘極介電質的犧牲材料部分。
在一些實施例中，所述形成半導體結構的方法還包括：通過在位於相鄰的成對的犧牲材料部分之間的多個間隙中沉積介電材料來形成介質隔離基質；以及通過垂直凹陷所述介質隔離基質的上部部分形成多個凹陷區域的二維陣列，其中相鄰的一對犧牲材料部分的表面在所述多個凹陷區域中的每一個周圍實體地暴露。
在一些實施例中，所述形成半導體結構的方法還包括：通過去除所述多個犧牲材料部分形成多個閘極凹槽；以及通過在所述多個閘極凹槽中沉積至少一種導電材料形成所述多個外部閘極，其中所述多個外部閘極中的每一個沿第一水平方向橫向延伸並且上覆於所述多個頂部電極的相應列。
前述內容概述了若干實施例的特徵，以使此項技術中具有通常知識者可更佳地理解本揭露的各態樣。此項技術中具有通常知識者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。此項技術中具有通常知識者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、替換及變更。
8:基底 9:半導體材料層 10:位線 12:底部電極層級介電層 15:底部接觸通孔結構 20:底部電極 26:層堆疊 26L:底座層級介電層 30:主動層 30L:連續主動層 40:內部閘極介電質 42:內部閘極 44:閘極罩蓋介電板 44L:閘極罩蓋介電層 46:上部介電柱部分 46L:頂部電極層級介電層 47:光阻層 50:外部閘極介電質 50L:第二閘極介電層 52:外部閘極 52S:閘極聯結區域 55:凹陷區 57:犧牲材料部分 60:頂部電極 64:介質隔離基質 68:罩蓋介電板 69:隔離溝渠 70:接觸件層級介電層 80:頂部接觸通孔結構 100:記憶陣列區 200:周邊區 262:下部介電柱部分 262L:電極間層級介電層 264:蝕刻終止介電板 264L:蝕刻終止介電層 266:中間介電柱部分 266L:內部電極層級介電層 601:第一介電材料層/接觸層級介電材料層 610:第一互連層級介電材料層 612:器件接觸通孔結構 618:第一金屬線結構 620:第二互連層級介電材料層 622:第一金屬通孔結構 628:第二金屬線結構 630:介電材料部分/層 632、638:金屬互連結構 635:絕緣基質層 640:第四互連層級介電材料層 642:第三金屬通孔結構 648:第四金屬線結構 700:CMOS 電路 701:場效電晶體 720:淺溝渠隔離結構 732:源極 735:半導體通道 738:汲極 742:源極側金屬半導體合金區 748:汲極側金屬半導體合金區 750:閘極結構 752:閘極介電層 754:閘極 756:介電閘極間隔件 758:閘極罩蓋介電質 900:垂直場效電晶體 1610、1620、1630、1640、1650、1660:步驟 hd1:第一水平方向 hd2:第二水平方向 p1:第一間距 p2:第二間距
結合附圖閱讀以下詳細說明，會最好地理解本公開的各方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰，可任意增大或減小各種特徵的尺寸。 在標有圖式編號和字母後綴（alphabetical suffix）的圖式中，每組圖式編號相同的圖式對應相同的處理步驟。圖2A、3A、4A、5A、6A、7A、8A、9A、10A、12A和13A是俯視圖。圖11A是沿圖11B、11C、11D、11E和11F中的水平面A-A'的水平剖視圖。每個帶有字母後綴B的圖式是沿具有相同圖式編號和字母後綴「A」的圖式的平面B-B'的垂直橫截面視圖。每個字母後綴為C的圖式是沿具有相同的圖式編號和字母後綴「A」的圖式的平面C-C'的垂直剖視圖。每個帶有字母後綴D的圖式是沿具有相同圖式編號和字母後綴「A」的圖式的平面D–D'的垂直剖視圖。每個帶有字母後綴E的圖式是沿具有相同圖式編號和字母後綴「A」的圖式的平面E-E'的垂直剖視圖。每個帶有字母後綴F的圖式都是沿具有相同圖式編號和字母後綴「A」的圖式的平面F-F'的垂直剖視圖。 圖1是根據本公開實施例的在形成互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）電晶體、在低層級介電材料層中形成的第一金屬互連結構和隔離介電層之後的示例性結構的垂直截面圖。 圖2A、2B和2C是根據本公開的第一實施例的在絕緣基質層（insulating matrix layer）中形成位元線之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖3A、3B、3C、3D和3E是根據本公開的實施例在形成底部接觸通孔結構（bottom contact via structure）和底部電極之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖4A、4B、4C、4D和4E是根據本公開的實施例在形成內部電極層級介電層、內部閘介電質（inner gate dielectric）和內部閘極之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖5A、5B、5C、5D和5E是根據本公開的實施例在形成頂部電極層級介電層和頂部電極之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖6A、6B、6C、6D和6E是根據本公開的實施例在圖案化頂部電極層級介電層、內部電極層級介電層、電極間介電層和底部電極層級介電層之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖7A、7B、7C、7D和7E是根據本公開的實施例的在形成連續的主動層和外部閘極介電層之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖8A、8B、8C、8D和8E是根據本公開的實施例在形成犧牲材料部分和隔離溝渠之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖9A、9B、9C、9D和9E是根據本公開的實施例在形成介質隔離基質之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖10A、10B、10C、10D和10E是根據本公開的實施例在形成罩蓋介電板（capping dielectric plate）之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖11A、11B、11C、11D、11E和11F是根據本公開的實施例的在形成凹陷區之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖12A、12B、12C、12D、12E和12F是根據本公開的實施例在形成外部閘極之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖13A、13B、13C、13D、13E和13F是根據本公開的實施例在形成頂部接觸通孔結構之後的示例性結構的記憶陣列區的一部分的各種視圖。 圖14A、14B和14C是在形成頂部接觸通孔結構之後的示例性結構的記憶陣列區的一部分的透視圖。為清楚起見，未圖示接觸件層級介電層。 圖15是在形成上部介電材料層和上部金屬互連結構之後的示例性結構的垂直截面圖。 圖16是說明用於製造本公開的半導體器件的一般處理步驟的流程圖。
20:底部電極
26:層堆疊
30:主動層
40:內部閘極介電質
42:內部閘極
44:閘極罩蓋介電板
46:上部介電柱部分
50:外部閘極介電質
52:外部閘極
52S:閘極聯結區域
60:頂部電極
64:介質隔離基質
68:罩蓋介電板
80:頂部接觸通孔結構
hd1:第一水平方向
hd2:第二水平方向

Claims (1)

  1. 一種半導體結構，包括： 多個垂直堆疊，位於基底之上，其中所述多個垂直堆疊中的每一個從下至上包括底部電極、介電柱結構和頂部電極； 多個層堆疊，位於所述多個垂直堆疊之上，其中所述多個層堆疊中的每一個包括主動層和外部閘極介電質並且橫向圍繞所述多個垂直堆疊中的相應的一個； 多個內部閘極，穿過沿第一水平方向佈置的所述多個垂直堆疊的相應列中的所述多個介電柱結構的相應子集；以及 多個外部閘極，沿所述第一水平方向橫向延伸並橫向圍繞所述多個層堆疊的相應列。
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