CN113497156A - 晶体管和形成半导体器件的方法 - Google Patents

晶体管和形成半导体器件的方法 Download PDF

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蒋国璋
马礼修
杨世海
林佑明
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Abstract

本申请的实施例提供了一种晶体管器件及其制造方法，该晶体管器件包括：衬底；字线，设置在衬底上；栅极绝缘层，设置在字线上；双层半导体沟道，包括：第一沟道层，设置在栅极绝缘层上；和第二沟道层，设置在第一沟道层上，使得第二沟道层接触第一沟道层的侧面和顶面；以及源电极和漏电极，电耦合至第二沟道层。当向字线施加电压时，第一沟道层具有第一电阻，第二沟道层具有与第一电阻不同的第二电阻。根据本申请的其他实施例，还提供了形成半导体器件的方法。

Description

晶体管和形成半导体器件的方法
技术领域
本申请的实施例涉及晶体管以及形成半导体器件的方法。
背景技术
在半导体工业中，一直希望增加集成电路的区域密度。为此，各晶体管变得越来越小。但是，将各晶体管制造得更小的速度变慢。将外围晶体管从制造的前段制程(FEOL)移至后段制程(BEOL)可能是有利的，因为可以在BEOL处添加功能，同时可以在FEOL中获得有价值的芯片区域。使用氧化物半导体的晶体管是BEOL集成的有吸引力的选择，因为这种晶体管可以在低温下进行处理，因此不会损坏先前制造的器件。例如，薄膜晶体管(TFT)经常使用氧化物半导体材料。
各种存储器单元元件(例如，磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM或ReRAM))可以利用晶体管来选择或激励存储器单元。然而，由于CMOS晶体管的尺寸可能有限的，所以用作选择晶体管的CMOS晶体管可能会限制存储器单元元件的器件密度。
发明内容
根据本申请的一个实施例，提供了一种晶体管，包括：衬底；字线，设置在衬底上；栅极介电层，设置在字线上；双层半导体沟道，包括：第一沟道层，设置在栅极介电层上且具有第一电阻；和第二沟道层，设置在第一沟道层上且具有与第一电阻不同的第二电阻，使得第二沟道层接触第一沟道层的侧面和顶面；以及源电极和漏电极，电耦合至第二沟道层。
根据本申请的另一个实施例，提供了一种晶体管，包括：衬底；字线，设置在衬底上；栅极介电层，设置在字线上；双层沟道，设置在栅极介电层上，且包括：第一沟道层，设置在栅极介电层上；和第二沟道层，包括半导体材料且设置在第一沟道层上，使得第二沟道层接触第一沟道层的侧面和顶面；以及源电极和漏电极，电耦合至第二沟道层，其中，响应于向字线施加的电压，第一沟道层具有第一电阻，且第二沟道层具有高于第一电阻的第二电阻。
根据本申请的又一个实施例，提供了一种形成半导体器件的方法，包括：在半导体衬底上沉积第一介电层；在第一介电层中形成字线；在字线上方沉积栅极介电层；在栅极介电层上形成双层沟道，通过：在栅极介电层上沉积具有第一电阻的第一沟道层；和在第一沟道层上沉积具有不同于第一电阻的第二电阻的第二沟道层，使得第二沟道层接触第一沟道层的侧面和顶面，其中，第二沟道层包括半导体材料，在第二沟道层上沉积第二介电层；以及在第二介电层中形成源电极和漏电极。
本申请的实施例涉及双层沟道晶体管及其形成方法。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A是根据本公开的实施例的在形成晶体管的阵列之前的第一示例性结构的竖直截面图。
图1B是根据本公开的实施例的在形成晶体管的阵列期间的第一示例性结构的竖直截面图。
图1C是根据本公开的实施例的在形成上部层级金属互连结构之后的第一示例性结构的竖直截面图。
图2A是示出在衬底上方沉积电介质之后的实施例晶体管的中间结构的竖直截面图。
图2B是示出在沉积在衬底上方的电介质中形成字线沟槽之后的实施例晶体管的中间结构的竖直截面图。
图2C是示出在字线沟槽中沉积金属填充材料以形成字线之后的实施例晶体管的中间结构的竖直截面图。
图2D是示出在字线和第一介电层上方沉积栅极介电层和第一沟道材料之后的实施例晶体管的中间结构的竖直截面图。
图2E是示出在图案化第一沟道材料以形成第一沟道层之后的实施例晶体管的中间结构的竖直截面图。
图2F是示出在第一沟道层和栅极介电层上方沉积第二沟道材料之后的实施例晶体管的中间结构的竖直截面图。
图2G是示出在图案化第二沟道材料以形成第二沟道层之后的实施例晶体管的中间结构的竖直截面图。
图2H是示出在第二沟道层和栅极介电层上方沉积第二介电层之后的实施例晶体管的中间结构的竖直截面图。
图2I是示出在第二介电层中形成有源区域电极通孔腔体之后的实施例晶体管的中间结构的竖直截面图。
图2J是示出在有源区域电极通孔腔体中形成有源区域电极之后的实施例晶体管的竖直截面图。
图3A是根据本公开的第一实施例的晶体管的顶部半透明视图。
图3B是根据本公开的各种实施例的沿图3A的线A-A'截取的晶体管的竖直截面图。
图4A是示出在字线和第一介电层上方沉积栅极介电层和第一沟道材料之后的根据另一实施例的晶体管的中间结构的竖直截面图。
图4B是示出在图案化第一沟道材料以形成第一沟道层之后的根据另一实施例的晶体管的中间结构的竖直截面图。
图4C是示出在第一沟道层和栅极介电层上方沉积第二沟道材料之后的根据另一实施例的晶体管的中间结构的竖直截面图。
图4D是示出在图案化第二沟道材料以形成第二沟道层之后的根据另一实施例的晶体管的中间结构的竖直截面图。
图4E是示出在第二沟道层和栅极介电层上方沉积第二介电层之后的根据另一实施例的晶体管的中间结构的竖直截面图。
图4F是示出在第二介电层中形成有源区域电极通孔腔体之后的根据另一实施例的晶体管的中间结构的竖直截面图。
图4G是示出在有源区域电极通孔腔体中形成有源区域电极之后的根据另一实施例的晶体管的竖直截面图。
图5A是根据本公开的各种实施例的晶体管500的顶部半透明视图。
图5B是根据本公开的各种实施例的沿图5A的线A-A'截取的晶体管的竖直截面图。
图6A是根据本公开的各种实施例的晶体管600的顶部半透明视图。
图6B是根据本公开的各种实施例的沿图6A的线A-A'截取的晶体管的竖直截面图。
图7A是根据本公开的各种实施例的晶体管700的顶部半透明视图。
图7B是根据本公开的各种实施例的沿图7A的线A-A'截取的晶体管的竖直截面图。
图8是根据本公开的各种实施例的形成双层沟道晶体管的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。除非另有明确说明，否则假定具有相同附图标记的每个元件具有相同的材料组成并且具有在相同厚度范围内的厚度。如本文所使用的，词语“基本”和“约”是指+/-5％的变化。
本公开涉及半导体器件，并且具体地涉及双层沟道晶体管器件及其形成方法。
存储器件包括形成在衬底上的具有独立功能的存储器单元的栅格。存储器件可以包括易失性存储器单元或非易失性(NV)存储器单元。新兴的存储器技术寻求以比流行的消费电子产品所使用的昂贵的制造硅芯片更低的成本来存储更多的数据。这样的新兴存储器件可以在不久的将来用于替代诸如闪存的现有存储器技术。尽管现有的电阻式随机存取存储器通常已足以满足其预期目的，但随着器件的按比例缩小，它们没有在所有方面都完全令人满意。
在一些存储器件中，CMOS晶体管可以用作选择晶体管。然而，CMOS晶体管技术的尺寸限制可能是改善存储器件的尺寸和存储器单元密度的限制因素。本文描述的各种实施例提供了改进的晶体管，例如，可以用作各种器件中的选择晶体管的薄膜晶体管(TFT)。各种实施例的改进的晶体管可以包括双层沟道，其中在两个沟道层中使用的半导体材料可以提供不同的电阻以改善沟道迁移率并减轻寄生电阻。
参考图1A，根据本公开的各种实施例，在形成存储器结构的阵列之前，示出了根据本公开的实施例的第一示例性结构。第一示例性结构包括包含半导体材料层10的衬底8。衬底8可以包括：诸如硅衬底的块状半导体衬底，其中，半导体材料层从衬底8的顶面连续延伸到衬底8的底面；或绝缘体上半导体层，包括半导体材料层10作为位于掩埋绝缘体层(诸如氧化硅层)上面的顶部半导体层。该示例性结构可以包括各种器件区域，其可以包括存储器阵列区域50，其中可以随后形成至少一个非易失性存储器单元阵列。
例如，至少一个非易失性存储器单元阵列可以包括电阻式随机存取存储器(RRAM或ReRAM)、磁/磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)和相变存储器(PCM)器件。该示例性结构还可以包括外围逻辑区域52，其中可以随后形成非易失性存储器单元的每个阵列与包括场效应晶体管的外围电路之间的电连接。存储器阵列区域50和逻辑区域52的面积可以用来形成外围电路的各种元件。
在FEOL操作期间，可以在半导体材料层10上和/或中形成诸如场效应晶体管(FET)的半导体器件。例如，可以通过形成浅沟槽并随后用诸如氧化硅的介电材料填充该浅沟槽而在半导体材料层10的上部中形成浅沟槽隔离结构12。其他合适的介电材料在本公开的预期范围内。通过执行掩模离子注入工艺，可以在半导体材料层10的上部的各个区域中形成各种掺杂阱(未明确示出)。
可以通过沉积并图案化栅极介电层、栅电极层和栅极盖介电层来在衬底8的顶面上方形成栅极结构20。每个栅极结构20可以包括栅极电介质22、栅电极24和栅极盖电介质28的竖直堆叠件，其在本文中被称为栅极堆叠件(22、24、28)。可以执行离子注入工艺以形成延伸注入区域，其可以包括源极延伸区域和漏极延伸区域。可以在栅极堆叠件(22、24、28)周围形成介电栅极间隔件26。栅极堆叠件(22、24、28)和介电栅极间隔件26的每个组件构成栅极结构20。可以执行附加离子注入工艺，其使用栅极结构20作为自对准注入掩模来形成深有源区域。这样的深有源区域可以包括深源极区域和深漏极区域。深有源区域的上部可以与延伸注入区域的一部分重叠。延伸注入区域和深有源区域的每个组合可以构成有源区域14，其可以是源极区域或漏极区域，这取决于电偏置。在一些实施例中，可以外延生长有源区域14。可以在相邻的一对有源区域14之间的每个栅极堆叠件(22、24、28)下方形成半导体沟道15。可以在每个有源区域14的顶面上形成金属-半导体合金区域18。场效应晶体管可以形成在半导体材料层10上。每个场效应晶体管可以包括栅极结构20、半导体沟道15、一对有源区域14(其中之一用作源极区域，另一个用作漏极区域)以及可选的金属-半导体合金区域18。互补金属氧化物半导体(CMOS)电路75可以设置在半导体材料层10上，其可以包括用于随后形成的晶体管阵列的外围电路。
随后可以形成各种互连层级结构，其可以在形成选择器场效应晶体管阵列之前形成，并且在本文中被称为下部互连层级结构(L0、L1、L2)。在其中可以在两层级互连层级金属线上方依次形成晶体管的二维阵列的实施例中，下部互连层级结构(L0、L1、L2)可以包括接触层级结构L0、第一互连层级结构L1和第二互连层级结构L2。接触层级结构L0可以包括平坦化介电层31A，其包括诸如氧化硅的平坦化介电材料以及接触有源区域14或栅电极24中的相应一个并形成在平坦化介电层31A内的各种接触通孔结构41V。第一互连层级结构L1包括第一互连层级介电层31B和形成在第一互连层级介电层31B内的第一金属线41L。第一互连层级介电层31B也被称为第一线层级介电层。第一金属线41L可以接触接触通孔结构41V中的相应一个。第二互连层级结构L2包括第二互连层级介电层32，其可以包括第一通孔层级介电材料层和第二线层级介电材料层或线和通孔层级介电材料层的堆叠件。第二互连层级介电层32中可以形成有第二互连层级金属互连结构(42V、42L)，其包括第一金属通孔结构42V和第二金属线42L。第二金属线42L的顶面可以与第二互连层级介电层32的顶面共面。
参考图1B，非易失性存储器单元和晶体管选择器件的阵列95可以形成在第二互连层级结构L2上方的存储器阵列区域50中。随后在下面详细描述非易失性存储器单元和晶体管选择器件的阵列95的结构和处理步骤的细节。第三互连层级介电层33可以在非易失性存储器单元和晶体管选择器件的阵列95的形成期间形成。在非易失性存储器单元和晶体管选择器件晶体管的阵列95的层级上形成的所有结构的集合在本文中被称为第三互连层级结构L3。
参考图1C，可以在第三互连层级介电层33中形成第三互连层级金属互连结构(43V、43L)。第三互连层级金属互连结构(43V、43L)可以包括第二金属通孔结构43V和第三金属线43L。随后可以形成附加互连层级结构，其在本文中被称为上部互连层级结构(L4、L5、L6、L7)。例如，上部互连层级结构(L4、L5、L6、L7)可以包括第四互连层级结构L4、第五互连层级结构L5、第六互连层级结构L6和第七互连层级结构L7。第四互连层级结构L4可以包括第四互连层级介电层34，其中形成有第四互连层级金属互连结构(44V、44L)，其可以包括第三金属通孔结构44V和第四金属线44L。第五互连层级结构L5可以包括第五互连层级介电层35，其中形成有第五互连层级金属互连结构(45V、45L)，其可以包括第四金属通孔结构45V和第五金属线45L。第六互连层级结构L6可以包括第六互连层级介电层36，其中形成有第六互连层级金属互连结构(46V、46L)，其可以包括第五金属通孔结构46V和第六金属线46L。第七互连层级结构L7可以包括第七互连层级介电层37，其中形成有第六金属通孔结构47V(其为第七互连层级金属互连结构)和金属接合焊盘47B。金属接合焊盘47B可以被配置为用于焊料接合(其可以采用C4球接合或引线接合)，或者可以被配置为用于金属-金属接合(诸如铜-铜接合)。
每个互连层级介电层可以被称为互连层级介电层(ILD)层30。每个互连层级金属互连结构可以被称为金属互连结构40。位于同一互连层级结构(L2-L7)内的金属通孔结构和上面的金属线的每个连续组合可以通过采用两个单镶嵌工艺顺序形成为两个不同的结构，或者可以采用双镶嵌工艺同时形成为单一结构。每个金属互连结构40可以包括相应的金属衬里(诸如厚度在2nm至20nm范围内的TiN、TaN或WN层)和相应的金属填充材料(诸如W、Cu、Co、Mo、Ru、其他元素金属或其合金或组合)。用作金属衬里和金属填充材料的其他合适的材料在本公开的预期范围内。各种蚀刻停止介电层和电介质盖层可以插入在竖直相邻对的ILD层30之间，或者可以结合到一个或多个ILD层30中。
尽管采用其中可以将非易失性存储器单元和晶体管选择器件的阵列95形成为第三互连层级结构L3的组件的实施例来描述本公开，但是在一些实施例中，非易失性存储器单元和晶体管选择器件的阵列95可以形成为任何其他互连层级结构(例如，L1-L7)的组件。此外，尽管使用其中形成八个互连层级结构的集合的实施例描述了本公开，但是本文明确地设想了其中使用不同数量的互连层级结构的实施例。另外，本文明确地设想了其中可以在存储器阵列区域50中的多个互连层级结构内提供非易失性存储器单元和晶体管选择器件的两个或更多个阵列95的实施例。尽管采用其中可以将非易失性存储器单元和晶体管选择器件的阵列95形成在单个互连层级结构中的实施例来描述本公开，但是在一些实施例中，非易失性存储器单元和晶体管选择器件的阵列95可以形成在两个竖直邻近的互连层级结构上方。另外，尽管下面通过将晶体管选择器件示出为薄膜晶体管(TFT)来描述本公开的各种实施例，但是可以设想并可以形成和使用其他形式的晶体管选择器件。例如，可以形成受益于双层沟道的平面、全环栅和鳍式晶体管以及其他形式的晶体管并将其用作晶体管器件。
半导体晶体管器件包括与沟道接触并与通过栅极绝缘层与沟道分离的栅电极重叠的源电极和漏电极。然而，这样的配置可能导致电流流动路径延伸通过沟道的主体，从而引起沟道长度延长。另外，在源电极和/或漏电极接触沟道的地方可能出现寄生电阻。因此，由于增加的沟道电阻，诸如TFT的晶体管器件可能具有劣化的沟道迁移率。这样，需要提供减小的沟道电阻的晶体管。本文公开的各种实施例提供了减小沟道电阻并改善沟道迁移率的双层沟道晶体管。
参考图2A，第一介电层102可以沉积在衬底100上。衬底100可以是任何合适的衬底，诸如半导体衬底，并且可以包括在FEOL工艺期间形成的控制元件。衬底100还可以是诸如第二互连层级介电层32的互连层级介电层。第一介电层102可以由诸如氧化硅(SiO2)的任何合适的介电材料等或高k介电材料形成，诸如氮化硅(SiN4)、氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(Hf0.5Zr0.5O2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、二氧化铪-氧化铝(HfO2-Al2O3)、氧化锆(ZrO2)等。其他合适的介电材料也可以在本公开的预期范围内。可以使用任何合适的沉积工艺来沉积第一介电层102。这里，合适的沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)或溅射、激光烧蚀等。
参考图2B，可以在第一介电层102上方施加光刻胶层101。可以对光刻胶层101进行光刻图案化以形成线和间隔图案，其包括沿第一水平方向横向延伸的光刻胶材料带。可以执行各向异性蚀刻工艺以蚀刻第一介电层102的未掩蔽部分。沿第一水平方向横向延伸的线沟槽103可以形成在未被光刻胶材料带掩蔽的区域中。各向异性蚀刻工艺可以使用任何合适的蚀刻工艺，诸如湿蚀刻工艺或干蚀刻工艺。随后可以例如通过灰化去除光刻胶层101。
参考图2C，可以在字线沟槽103中形成字线110。具体地，可以在第一介电层102上方沉积导电材料并填充在字线沟槽103中。然后可以执行诸如CMP的平坦化工艺以平坦化第一介电层102和字线110的上表面，并从第一介电层102的上表面去除任何多余的导电材料。字线110可以使用如本文所述的任何合适的沉积方法，由任何合适的导电材料形成。这些合适的沉积方法可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)或溅射、激光烧蚀等。字线110可以由铜、铝、锆、钛、氮化钛、钨、钽、氮化钽、钌、钯、铂、钴、镍、铱、其合金等中的任何一种形成。用于形成字线110的其他合适的导电材料可以在本公开的预期范围内。
参考图2D，可以在第一介电层102和字线110上方沉积栅极介电层116和第一沟道材料120L。栅极介电层116的栅极介电材料可以包括诸如氧化硅、氮氧化硅、介电金属氧化物或其组合的栅极介电材料。在一些实施例中，栅极介电层116可以包括铁电材料，诸如PbZr/TiO3、BaTiO3、PbTiO3等。然而，其他合适的介电材料在本公开的预期范围内。栅极介电层116的厚度可以在从1nm至12nm的范围内，诸如从2nm到6nm，但是也可以使用更小和更大的厚度。通常，可以在第一介电层102和字线110上形成栅极介电层116。可以通过在第一介电层102和字线110上沉积栅极介电材料来形成栅极介电层116。
如本文所述，可以使用任何合适的沉积工艺来沉积第一沟道材料120L。在各种实施例中，第一沟道材料120L可以由诸如多晶硅、非晶硅的半导体材料或诸如InGaZnO(IGZO)、氧化铟锡(ITO)、InWO、InZnO、InSnO、GaOx、InOx等的金属氧化物半导体材料形成。可以选择金属氧化物半导体材料中的掺杂剂水平，使得在器件操作期间通过金属氧化物半导体材料的漏电流可以忽略不计。例如，金属氧化物半导体材料中的掺杂剂水平可以在1.0×1010/cm3至2.0×1016/cm3的范围内，但是也可以使用更小或更大的掺杂剂浓度。
第一沟道材料120L可以例如通过化学气相沉积来沉积。第一沟道材料120L可以沉积为具有整体上均匀厚度的层，诸如厚度在2nm至60nm范围内，诸如在4nm至20nm范围内，但是也可以使用更小或更大的厚度。
参考图2E，可以在第一沟道材料120L上方施加光刻胶层101。可以对光刻胶层101进行光刻图案化以形成线图案，其包括沿第一水平方向横向延伸的光刻胶材料带。可以执行各向异性蚀刻工艺以蚀刻第一沟道材料102L的未掩蔽部分。可以通过蚀刻掉第一沟道材料120L的未掩蔽部分来形成沿第一水平方向延伸的第一沟道层120。可以对第一沟道材料120L执行对下面的栅极介电层116具有选择性的各向异性蚀刻工艺。各向异性蚀刻工艺可以使用任何合适的蚀刻工艺，诸如湿蚀刻工艺或干蚀刻工艺。随后可以例如通过灰化去除光刻胶层101。
参考图2F，第二沟道材料122H可以共形地沉积在第一沟道层120和栅极绝缘层116上。在各种实施例中，第二沟道材料120H可以由诸如多晶硅、非晶硅的半导体材料或诸如InGaZnO(IGZO)、氧化铟锡(ITO)、InWO、InZnO、InSnO、GaOx、InOx等的半导体氧化物形成。然而，第一沟道材料120L和第二沟道材料122H可以由具有不同电阻(例如，不同的“导通”电阻)、带隙和/或阈值电压的相应半导体材料形成。
具体地，第二沟道材料122H可以包括任何合适的半导体材料，只要第二沟道材料122H具有比第一沟道层120的材料(即，第一沟道材料120L)更高的电阻、带隙和/或阈值电压即可。第二沟道材料122H可以直接接触第一沟道层120的顶面和侧面。
参考图2G，可以图案化第二沟道材料122H以形成第二沟道层122。具体地，可以在第二沟道材料122H上形成图案化的光刻胶层101，并且可以使用光刻胶层101作为掩模，使用任何合适的蚀刻工艺(诸如湿蚀刻或干蚀刻工艺)，来蚀刻第二沟道材料122H，以形成第二沟道层122。
在一些实施例中，蚀刻工艺可以可选地包括蚀刻栅极绝缘层116的一部分。具体地，可以在蚀刻工艺期间可选地去除栅极绝缘层116的与第二沟道层122不重叠的部分。
在各个实施例中，第一沟道层120和第二沟道层122可以具有不同的电阻。例如，在一些实施例中，第一沟道层120可以具有比第二沟道层122更低的电阻。第一沟道层120可以由具有比第二沟道层122的半导体材料(例如，半导体材料122L)更低的电阻、带隙和/或阈值电压的半导体材料(例如，半导体材料120L)形成。换句话说，当向字线110施加电压时，第一沟道层120可以具有比第二沟道层122更低的电阻。例如，第一沟道层120可以由多晶硅、InO、ITO、SnO2或第一类型的IGZO形成，第二沟道层122可以由Ga2O3、GZO或第二类型的IGZO形成。与第二类型的IGZO相比，第一类型的IGZO可以具有更低的Ga at％或更高的In at％。在一些实施例中，第一沟道层120的薄层电阻可以在1e3Ω/平方到1e4Ω/平方的范围内，并且第二沟道层122的薄层电阻可以在4e3Ω/平方到2e4Ω/平方的范围内。薄层电阻与沟道迁移率有关。
参考图2H，可以在第二沟道层122和栅极绝缘层116上沉积第二介电层106。具体地，可以例如通过灰化去除光刻胶层101，并且可以通过如本文所述的使用任何合适的沉积工艺沉积任何合适的介电材料来形成第二介电层106。
参考图2I，可以在第二介电层106上方施加光刻胶层101。可以对光刻胶层101进行光刻图案化，以在光刻胶层101中形成两个开口。可以使用各向异性蚀刻工艺来在第二介电层106中形成有源区域电极通孔腔体105，并且在每个有源区域电极通孔腔体105的底部暴露第二沟道层122的顶面。各向异性刻蚀可以使用任何合适的刻蚀工艺，诸如湿蚀刻或干刻蚀工艺来形成有源区域电极通孔腔体105。可以随后例如通过灰化去除光刻胶层101。
参考图2J，有源区域(源极和漏极)电极112、114可以形成在有源区域电极通孔腔体105中。具体地，可以在第二介电层106上和有源区域电极通孔腔体105中沉积导电材料。然后可以执行平坦化工艺，诸如CMP，以便平坦化源电极112和漏电极114以及第二介电层106的上表面，以去除多余的金属填充材料并形成源电极112和漏电极114以及第二介电层106的共面的顶面。在完成源电极112和漏电极114之后，可以形成双层沟道晶体管200。
图3A是根据本公开的各种实施例的双层沟道晶体管300的具有部分透明的层的俯视图。部分透明的层示出在实施例双层沟道晶体管300中特定元件相对于彼此的定位。图3B是沿图3A的线A-A'截取的对应竖直截面图。参考图3A和图3B，可以在后段制程(BEOL)处理期间在半导体衬底100上形成双层沟道晶体管300。具体地，如图1A-图1C所示，双层沟道晶体管300可以包括在半导体器件的互连结构中。实施例晶体管包括双层沟道125，其包括掩埋的第一沟道层120。具体地，第一沟道层120的至少一部分可以嵌入第二沟道层122中。第一沟道层120可以由半导体或导电材料形成，当向字线110施加电压时，该半导体或导电材料的电阻低于第二沟道层122。例如，第一沟道层120可以包括多晶硅、InO、ITO、SnO2或第一类型的IGZO，第二沟道层122可以包括Ga2O3、GZO或第二类型的IGZO。与第二类型的IGZO相比，第一类型的IGZO可以具有更低的Ga at％或更高的In at％。在一些实施例中，第一沟道层120的薄层电阻可以在1e3Ω/平方到1e4Ω/平方的范围内。例如，第一沟道层120可以是导电的并且包括诸如铜、铝、金、银、铂、其合金等的金属。第二沟道层122的薄层电阻可以在4e3Ω/平方到2e4Ω/平方的范围内。薄层电阻与沟道迁移率有关。
源电极112和漏电极114可以设置在双层沟道125上。具体地，源电极112可以电耦合至双层沟道125的源极区域，漏电极114可以电耦合至双层沟道125的漏极区域。如本文所述，源电极112和漏电极114可以由任何合适的导电材料形成。
字线110可以具有大于第一沟道层120的宽度W的宽度G。因此，第一沟道层120可以沿竖直方向(例如，垂直于衬底100的平面的方向)与字线110完全重叠。字线110的与双层沟道125重叠的部分可以用作晶体管300的栅电极。
源电极112和漏电极114可以通过沟道宽度C彼此分离。沟道宽度C可以小于字线110的宽度G，使得源电极112和漏电极114重叠字线110的相对部分。在一些实施例中，沟道宽度C可以小于第一沟道层120的宽度W。这样，源电极112和漏电极114可以竖直地重叠第一沟道层120的相对部分以及字线110的相对部分。然而，在一些实施例中，沟道宽度C可以大于第一沟道层120的宽度W，并且可以小于字线110的宽度G。这样，源电极112和漏电极114可以仅与字线110的相对部分竖直地重叠。
在操作中，当将栅极电压施加至字线110时，电流可以从源电极112经过双层沟道125流至漏电极114。具体地，由于第一沟道层120具有比第二沟道层122低的电阻，所以在电流通过双层沟道125时，至少一些电流可以优先流过第一沟道层120。换句话说，电流可以从源电极112通过第一沟道层120的宽度W进入第二沟道层122的第一区域122S(例如，源极区域)，并且在流入漏电极114之前，流入第二沟道层122的第二区域122D(例如，漏极区域)，如图3B中的虚线箭头所示。
因此，与第二沟道层122相比，由于第一沟道层120为电流提供了较低的电阻路径，所以第一沟道层120可以被配置为减小晶体管200的总沟道电阻。另外，在进入第一沟道层120之前和离开第一沟道层120之后，由于电流流经第二沟道层122的源极区域122S和第二沟道层122的漏极区域122D，所以第二沟道层122的源极区域122S和和漏极区域122D可以用作电流控制区域，因为第二沟道层122的阈值电压可以高于第一沟道层120的阈值电压。因此，有效沟道的总电阻(Rtotal)可以是以下表示的各串联电阻：Rtotal＝R沟道_源极112+(R第二沟道源极区域122S+R第一沟道层120+R第二沟道漏极区域122D)+R沟道_漏极114。可以通过包括第一沟道层120的较低电阻材料来减小总电阻。阈值电压Vth可以由与第一沟道层120材料的能隙相比具有较高能隙的第二沟道层122材料的能隙(Eg)限定。
在另一个实施例中，并参考图4A-图4G，可以使用与图2A-图2J所示相同的工艺步骤来形成双层沟道晶体管400。如上所述，在双层沟道晶体管300中，第二沟道层122可以由具有比用于形成第一沟道层120的材料更高的电阻的材料形成。然而，参考图5B所示的双层沟道晶体管400，与双层沟道晶体管300的双层沟道125不同，双层沟道125A的第一沟道层120可以具有比第二沟道层122更高的电阻、带隙和/或阈值电压。例如，在双层沟道晶体管400中，第一沟道层120和第二沟道层122可以由半导体材料形成，使得第一沟道层120具有第二沟道层122更高的电阻、带隙和/或阈值电压。
在一些实施例中，第二沟道层122可以由半导体材料形成，而第一沟道层120可以由具有比第二沟道层122的半导体材料更高的电阻的电阻性材料形成(在向字线110施加电压时)。
图4A-图4G是示出根据本公开的各个实施例的用于制造双层沟道晶体管400的各个步骤的竖直截面图。参考图4A，可以在如图2C所示的中间结构的第一介电层102和字线110上方沉积栅极介电层116和第一沟道材料120H。栅极介电层116的栅极介电材料可以包括诸如氧化硅、氮氧化硅、介电金属氧化物或其组合的栅极介电材料。其他合适的介电材料在本公开的预期范围内。栅极介电层116的厚度可以在从1nm至12nm的范围内，诸如从2nm到6nm，但是也可以使用更小和更大的厚度。通常，可以在第一介电层102和字线110上形成栅极介电层116。可以通过在第一介电层102和字线110上沉积栅极介电材料来形成栅极介电层116。
如本文所述，可以使用任何合适的沉积工艺来沉积第一沟道材料120H。在各种实施例中，第一沟道材料120H可以由诸如多晶硅、非晶硅的半导体材料或诸如InGaZnO(IGZO)、氧化铟锡(ITO)、InWO、InZnO、InSnO、GaOx、InOx等的金属氧化物半导体材料形成。可以选择金属氧化物半导体材料中的掺杂剂水平，使得在器件操作期间通过金属氧化物半导体材料的漏电流可以忽略不计。例如，金属氧化物半导体材料中的掺杂剂水平可以在1.0×1010/cm3至2.0×1016/cm3的范围内，但是也可以使用更小或更大的掺杂剂浓度。
第一沟道材料120H可以例如通过化学气相沉积来沉积。第一沟道材料120H可以为具有整体上均匀厚度的层，诸如厚度在2nm至60nm范围内，诸如在4nm至20nm范围内，但是也可以使用更小或更大的厚度。
参考图4B，可以在第一沟道材料120H上方施加光刻胶层101。可以对光刻胶层101进行光刻图案化以形成线图案，其包括沿第一水平方向横向延伸的光刻胶材料带。可以执行各向异性蚀刻工艺以蚀刻第一沟道材料102H的未掩蔽部分。可以通过蚀刻掉第一沟道材料120H的未掩蔽部分来形成沿第一水平方向延伸的沟道层120。可以对第一沟道材料120H执行对下面的栅极介电层116具有选择性的各向异性蚀刻工艺。各向异性蚀刻工艺可以使用任何合适的蚀刻工艺，诸如湿蚀刻工艺或干蚀刻工艺。随后可以例如通过灰化去除光刻胶层101。
参考图4C，第二沟道材料122L可以共形地沉积在第一沟道层120和栅极绝缘层116上。在各种实施例中，第二沟道材料120L可以由诸如多晶硅、非晶硅的半导体材料或诸如InGaZnO(IGZO)、氧化铟锡(ITO)、InWO、InZnO、InSnO、GaOx、InOx等的半导体氧化物形成。然而，第一沟道材料120H和第二沟道材料122L可以由具有不同电阻(例如，不同的“导通”电阻)、带隙和/或阈值电压的相应半导体材料形成。
具体地，第二沟道材料122L可以使用任何合适的沉积方法和任何合适的半导体材料来沉积，只要第二沟道材料122L具有比第一沟道层120的材料(即，第一沟道材料120H)更低的电阻、带隙和/或阈值电压即可。第二沟道材料122L可以直接接触第一沟道层120的顶面和侧面。
在各种实施例中，第一沟道材料120H和第二沟道材料122L可以具有不同的电阻、带隙和/或阈值电压。例如，在一些实施例中，第一沟道材料120H可以具有比第二沟道材料122L更高的电阻。
参考图4D，可以图案化第二沟道材料122L以形成第二沟道层122。具体地，可以在第二沟道材料122L上形成图案化的光刻胶层101，并且可以使用光刻胶层101作为掩模，使用任何合适的蚀刻工艺(诸如湿蚀刻或干蚀刻工艺)，来蚀刻第二沟道材料122L，以形成第二沟道层122。
在一些实施例中，蚀刻工艺可以可选地包括蚀刻栅极绝缘层116的一部分。具体地，可以在蚀刻工艺期间可选地去除栅极绝缘层116的与第二沟道层122不重叠的部分。
当向字线110施加电压时，第一沟道层120可以具有比第二沟道层122更高的电阻。例如，第一沟道层120可以包括非晶硅、Ga2O3、GZO、或第二类型的IGZO，第二沟道层122可以包括多晶硅、InO、ITO、SnO2或第一类型的IGZO，其中，第一类型的IGZO具有比第二类型的IGZO更低的Ga at％或更高的In at％。在一些实施例中，第一沟道层120的薄层电阻可以在4e3Ω/平方到2e4Ω/平方的范围内，并且第二沟道层122的薄层电阻可以在1e3Ω/平方到1e4Ω/平方的范围内。
参考图4E，可以在第二沟道层122和栅极绝缘层116上沉积第二介电层106。具体地，可以例如通过灰化去除光刻胶层101，并且可以通过如本文所述的使用任何合适的沉积工艺沉积任何合适的介电材料来形成第二介电层106。
参考图4F，可以在第二介电层106上方施加光刻胶层101。可以对光刻胶层101进行光刻图案化，以在光刻胶层101中形成两个开口。可以使用各向异性蚀刻工艺来蚀刻第二介电层106以在第二介电层106中形成有源区域电极通孔腔体105，并且在每个有源区域电极通孔腔体105的底部暴露第二沟道层122的顶面。各向异性刻蚀可以使用任何合适的刻蚀工艺，诸如湿蚀刻或干刻蚀工艺来形成有源区域电极通孔腔体105。可以随后例如通过灰化去除光刻胶层101。
参考图4G，有源区域(源极和漏极)电极112、114可以形成在有源区域电极通孔腔体105中。具体地，可以在第二介电层106上和有源区域电极通孔腔体105中沉积导电材料。然后可以执行平坦化工艺，诸如CMP，以便平坦化源电极112和漏电极114以及第二介电层106的上表面，以去除多余的金属填充材料并形成源电极112和漏电极114以及第二介电层106的共面的顶面。在完成源电极112和漏电极114之后，可以形成双层沟道晶体管400。
图5A是根据本公开的各种实施例的双层沟道晶体管500的顶部半透明平面图。图5B是沿图5A的线A-A'截取的竖直截面图。参考图5A和图5B，双层沟道晶体管500可以包括设置在栅极绝缘层116、源电极112和漏电极114之间的双层沟道125A。双层沟道125A可以包括第一沟道层120和覆盖第一沟道层120的顶面和侧面的第二沟道层122。
在源电极112和漏电极114之间截取的沟道宽度C可以小于第一沟道层120的宽度W。第一沟道层120的宽度W可以小于字线110的宽度G。源电极112和漏电极114可以与字线110的相对部分竖直地重叠。在一些实施例中，源电极112和漏电极114也可以与第一沟道层120的相对部分竖直地重叠。
在双层沟道晶体管500的操作期间，当将电压施加至字线110时，字线110的设置在双层沟道125A下方的部分可以用作栅电极。具体地，电流可以从源电极112流过第二沟道层122的设置在第一沟道层120上方的部分，进入第二沟道层122的源极区域122S，并在进入漏电极114之前，流入第二沟道层122的漏极区域122D，如虚线箭头所示。由于与第二沟道层122相比，第一沟道层120的电阻相对较高，所以电流可以优先流过第二沟道层122，而不是流过第一沟道层120。换句话说，由于电流被第一沟道层120引导离开双层沟道125A的主体，所说义第一沟道层120可以被配置为缩短通过双层沟道125A的电流路径。由于第二沟道122的电阻较低，所以如图所示的虚线所示，与第一沟道120相比，更多电流可以流过第二沟道122。这也可以通过Ec频带偏移来解释。例如，第二沟道122的电子亲和力大于第一沟道120的电子亲和力，这表明电荷可以容易地累积在第二沟道122中。在这种情况下，随着栅极电压的增加，在流过第一沟道120之前，电流倾向于首先流过第二沟道122。因此，可以减小双层沟道125A的电阻。掩埋的第一沟道层120可以增强载流子迁移率以减小散射效应。
图6A是根据本公开的另一实施例的双层沟道晶体管600的顶部半透明平面图。图6B是沿图6A的线A-A'截取的竖直截面图。双层沟道晶体管600可以类似于图3A和图3B所示的双层沟道晶体管300。这样，将仅详细讨论它们之间的区别，并且相似的附图标记指代相似的元件。
参考图6A和图6B，双层沟道晶体管600的源电极112和漏电极114之间的沟道宽度C可以大于双层沟道晶体管300的沟道宽度C。换句话说，沟道宽度C可以大于字线110的宽度G。这样，源电极112和漏电极114可以不与字线110或第一沟道层120竖直地重叠。在双层沟道125的位于字线110上方的部分内，可以通过施加至字线110的栅极电压来控制电流，并且源电极112和漏电极114不与字线110直接重叠。因此，可以减少与源电极112和漏电极114相邻的双层沟道125中的寄生电容。
图7A是根据本公开的另一实施例的双层沟道晶体管700的顶部平面图。图7B是沿图7A的线A-A'截取的竖直截面图。双层沟道晶体管700可以类似于图4A-图5B所示的双层沟道晶体管400、500。这样，将仅详细讨论它们之间的区别，并且相似的附图标记指代相似的元件。
参考图7A和图7B，双层沟道晶体管700的源电极112和漏电极114之间的沟道宽度C可以大于图4A-图5B中所示的双层沟道晶体管400、500的沟道宽度。换句话说，沟道宽度C可以大于字线110的宽度G。这样，源电极112和漏电极114可以不与字线110或第一沟道层120竖直地重叠。
图8是根据本公开的各种实施例的形成双层沟道晶体管200、300、400、500、600和700的方法的流程图。参考图8和图2A-图7B，在操作801中，可以在衬底100上方沉积第一介电层102。在操作802中，可以对第一介电层102进行图案化以形成字线沟槽103。在操作803中，金属填充材料可以沉积在第一介电层102上方和字线沟槽103中以形成字线110。第一介电层102和字线110可以被平坦化，使得第一介电层102和字线的顶面共面。在操作804中，栅极介电层116和第一沟道层120(L/H)材料可以顺序地沉积在第一介电层102和字线110上方。在操作805中，第一沟道层120(L/H)材料可以被图案化以形成第一沟道层120。在操作806中，可以在第一沟道层120和栅极介电层116上方沉积第二沟道层122(H/L)材料。
在形成双层沟道晶体管200、300和600的实施例中，第二沟道材料122H具有比第一沟道材料120L更高的电阻、带隙和/或阈值电压。在形成双层沟道晶体管400、500和700的实施例中，第二沟道材料122L具有比第一沟道材料120H更低的电阻、带隙和/或阈值电压。在操作807中，可以对第二沟道层122(H/L)进行图案化以形成第二沟道层122。在操作808中，可以在第二沟道层122和栅极介电层116上方沉积第二介电层106。在操作809中，可以对第二介电层106进行图案化以形成有源区域电极通孔腔体105。在操作810中，金属填充材料可以沉积在第二介电层106上方和有源区域电极通孔腔体105中以形成源电极112和漏电极114。第二介电层106以及源电极112和漏电极114可以被平坦化，使得第二介电层102、源电极112和漏电极114的顶面共面。
在各种实施例中，可以修改操作809和810，使得有源区域电极通孔腔体105可以被设置得更远，使得源电极112和漏电极114被比字线110的宽度W更大的沟道宽度C分离，以便形成图6A、图6B和图7A、图7B的双层沟道晶体管600和700。
根据各种实施例，提供了包括双层沟道的晶体管，该双层沟道包括低电阻沟道层和高电阻沟道层。双层沟道可以被配置为通过减小双层沟道的至少一部分的电阻和/或通过减小流过双层沟道的电流路径的长度来减小双层沟道晶体管的总沟道电阻。
各种实施例提供了一种双层沟道晶体管200、300、400、500、600、700，其包括：衬底100；字线110，设置在衬底100上；栅极介电层116，设置在字线110上；双层半导体沟道125，包括具有第一电阻且设置在栅极介电层116上的第一沟道层120和具有不同于第一电阻的第二电阻且设置在第一沟道层120上的第二沟道层122，使得第二沟道层122接触第一沟道层120的侧面和顶面；以及源电极112和漏电极114，电耦合至第二沟道层122。
各种实施例提供了一种形成双层沟道晶体管200、300、400、500、600、700的方法，其中该方法包括以下操作：在半导体衬底100上沉积第一介电层102；在第一介电层102中形成字线110；在字线110上方沉积栅极介电层116；通过以下步骤在栅极介电层116上形成双层沟道125：在栅极介电层116上沉积具有第一电阻的第一沟道层120L；在第一沟道层120上沉积具有不同于第一电阻的第二电阻的第二沟道层122，使得第二沟道层122接触第一沟道层120的侧面和顶面。实施例方法还包括以下操作：在第二沟道层122上沉积第二介电层106；以及在第二介电层106中形成源电极112和漏电极114。
根据本申请的一个实施例，提供了一种晶体管，包括：衬底；字线，设置在衬底上；栅极介电层，设置在字线上；双层半导体沟道，包括：第一沟道层，设置在栅极介电层上且具有第一电阻；和第二沟道层，设置在第一沟道层上且具有与第一电阻不同的第二电阻，使得第二沟道层接触第一沟道层的侧面和顶面；以及源电极和漏电极，电耦合至第二沟道层。在一些实施例中，其中，第一电阻高于第二电阻。在一些实施例中，其中：第一沟道层包括非晶硅、Ga2O3、GZO或第一类型的IGZO；第二沟道层包括多晶硅、InO、ITO、SnO2或第二类型的IGZO；并且第一类型的IGZO比第二类型的IGZO具有更高的Ga at％或更低的In at％。在一些实施例中，其中，第二电阻高于第一电阻。在一些实施例中，其中：第一沟道层包括多晶硅、InO、ITO、SnO2或第二类型的IGZO；第二沟道层包括非晶硅、Ga2O3、GZO或第一类型的IGZO；并且第一类型的IGZO比第二类型的IGZO具有更高的Ga at％或更低的In at％。在一些实施例中，其中，第一沟道层的宽度小于字线的宽度。在一些实施例中，其中，源电极和漏电极沿垂直于衬底的平面的竖直方向重叠字线的相对部分。在一些实施例中，其中，源电极和漏电极沿竖直方向重叠第一沟道层的相对部分。在一些实施例中，其中，源电极和漏电极之间的宽度大于字线的宽度。在一些实施例中，其中，第一沟道层具有比第二沟道层更高的带隙。在一些实施例中，其中，第一沟道层具有比第二沟道层更低的带隙。在一些实施例中，晶体管还包括设置在衬底上的第一介电层，其中，字线嵌入第一介电层中。在一些实施例中，晶体管还包括第二介电层，第二介电层设置在第二沟道层上且嵌入源电极和漏电极。在一些实施例中，其中，第一沟道层具有与第二沟道层不同的阈值电压。
根据本申请的另一个实施例，提供了一种晶体管，包括：衬底；字线，设置在衬底上；栅极介电层，设置在字线上；双层沟道，设置在栅极介电层上，且包括：第一沟道层，设置在栅极介电层上；和第二沟道层，包括半导体材料且设置在第一沟道层上，使得第二沟道层接触第一沟道层的侧面和顶面；以及源电极和漏电极，电耦合至第二沟道层，其中，响应于向字线施加的电压，第一沟道层具有第一电阻，且第二沟道层具有高于第一电阻的第二电阻。在一些实施例中，其中，第一沟道层包括具有第一电阻的金属或金属合金。在一些实施例中，其中，第一沟道层被配置为通过缩短通过双层沟道的导电路径的长度来减小晶体管的有效沟道的总电阻。
根据本申请的又一实施例，提供了一种形成半导体器件的方法，包括：在半导体衬底上沉积第一介电层；在第一介电层中形成字线；在字线上方沉积栅极介电层；在栅极介电层上形成双层沟道，通过：在栅极介电层上沉积具有第一电阻的第一沟道层；和在第一沟道层上沉积具有不同于第一电阻的第二电阻的第二沟道层，使得第二沟道层接触第一沟道层的侧面和顶面，其中，第二沟道层包括半导体材料，在第二沟道层上沉积第二介电层；以及在第二介电层中形成源电极和漏电极。在一些实施例中，其中：沉积第一沟道层包括沉积非晶硅、Ga2O3、GZO或第一类型的IGZO；沉积第二沟道层包括沉积多晶硅、InO、ITO、SnO2或第二类型的IGZO；并且第一类型的IGZO比第二类型的IGZO具有更高的Ga at％或更低的Inat％。在一些实施例中，其中：沉积第一沟道层包括沉积多晶硅、InO、ITO、SnO2或第二类型的IGZO；沉积第二沟道层包括沉积非晶硅、Ga2O3、GZO或第一类型的IGZO；并且第一类型的IGZO比第二类型的IGZO具有更高的Ga at％或更低的In at％。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域的技术人员应该理解，可以很容易地使用本公开作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种晶体管，包括：
衬底；
字线，设置在所述衬底上；
栅极介电层，设置在所述字线上；
双层半导体沟道，包括：
第一沟道层，设置在所述栅极介电层上且具有第一电阻；和
第二沟道层，设置在所述第一沟道层上且具有与所述第一电阻不同的第二电阻，使得所述第二沟道层接触所述第一沟道层的侧面和顶面；
以及
源电极和漏电极，电耦合至所述第二沟道层。
2.根据权利要求1所述的晶体管，其中，所述第一电阻高于所述第二电阻。
3.根据权利要求2所述的晶体管，其中：
所述第一沟道层包括非晶硅、Ga2O3、GZO或第一类型的IGZO；
所述第二沟道层包括多晶硅、InO、ITO、SnO2或第二类型的IGZO；并且
所述第一类型的IGZO比所述第二类型的IGZO具有更高的Ga at％或更低的In at％。
4.根据权利要求1所述的晶体管，其中，所述第二电阻高于所述第一电阻。
5.根据权利要求4所述的晶体管，其中：
所述第一沟道层包括多晶硅、InO、ITO、SnO2或第二类型的IGZO；
所述第二沟道层包括非晶硅、Ga2O3、GZO或第一类型的IGZO；并且
所述第一类型的IGZO比所述第二类型的IGZO具有更高的Ga at％或更低的In at％。
6.根据权利要求1所述的晶体管，其中，所述第一沟道层的宽度小于所述字线的宽度。
7.根据权利要求6所述的晶体管，其中，所述源电极和漏电极沿垂直于所述衬底的平面的竖直方向重叠所述字线的相对部分。
8.根据权利要求5所述的晶体管，其中，所述源电极和漏电极沿竖直方向重叠所述第一沟道层的相对部分。
9.一种晶体管，包括：
衬底；
字线，设置在所述衬底上；
栅极介电层，设置在所述字线上；
双层沟道，设置在所述栅极介电层上，且包括：
第一沟道层，设置在所述栅极介电层上；和
第二沟道层，包括半导体材料且设置在所述第一沟道层上，使得所述第二沟道层接触所述第一沟道层的侧面和顶面；以及
源电极和漏电极，电耦合至所述第二沟道层，
其中，响应于向所述字线施加的电压，所述第一沟道层具有第一电阻，且所述第二沟道层具有高于所述第一电阻的第二电阻。
10.一种形成半导体器件的方法，包括：
在半导体衬底上沉积第一介电层；
在所述第一介电层中形成字线；
在所述字线上方沉积栅极介电层；
在所述栅极介电层上形成双层沟道，通过：
在所述栅极介电层上沉积具有第一电阻的第一沟道层；和
在所述第一沟道层上沉积具有不同于所述第一电阻的第二电阻的第二沟道层，使得所述第二沟道层接触所述第一沟道层的侧面和顶面，其中，所述第二沟道层包括半导体材料，
在所述第二沟道层上沉积第二介电层；以及
在所述第二介电层中形成源电极和漏电极。
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