KR20240081473A - 메모리 디바이스의 크기 효과를 완화하기 위한 인터페이스 막 - Google Patents

메모리 디바이스의 크기 효과를 완화하기 위한 인터페이스 막 Download PDF

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KR20240081473A
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하이-당 트린
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Abstract

일부 실시예들에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은 기판 위에 하부 전극층을 형성하는 단계, 및 하부 전극층 위에 패터닝되지 않은 비정질 개시층을 형성하는 단계를 포함한다. 패터닝되지 않은 비정질 개시층 상에 실질적으로 균일한 비정질 상을 갖도록 중간 강유전성 재료층이 형성된다. 중간 강유전성 재료층을 실질적으로 균일한 사방정계 결정질 상을 갖는 강유전성 재료층으로 변경하기 위해 어닐링 공정이 수행된다. 강유전성 재료층 위에 상부 전극층이 형성된다. 상부 전극층, 강유전성 재료층, 패터닝되지 않은 비정질 개시층 및 하부 전극층에 대해 하나 이상의 패터닝 공정을 수행하여 강유전성 메모리 디바이스를 형성한다. 강유전성 메모리 디바이스 위에 상부 ILD 층이 형성되고, 강유전체 메모리 디바이스와 접촉하도록 상부 상호접속부가 형성된다.

Description

메모리 디바이스의 크기 효과를 완화하기 위한 인터페이스 막{INTERFACE FILM TO MITIGATE SIZE EFFECT OF MEMORY DEVICE}
[관련 출원의 참조]
본 출원은 2021년 5월 12일에 출원된 미국 가출원 번호 63/187,465의 이익을 주장하며, 그 내용은 그 전체가 참조로서 여기에 포함된다.
많은 현대의 전자 디바이스들은 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 공급될 때 데이터를 저장하고, 비휘발성 메모리는 전원이 제거될 때 데이터를 저장할 수 있다. 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스들은 차세대 비휘발성 메모리 기술을 위한 유망한 후보 중 하나이다. 이는, FeRAM 디바이스들이 빠른 기록 시간, 높은 내구성, 낮은 전력 소비, 및 방사선(radiation) 손상에 대한 낮은 민감성을 포함한 많은 이점을 제공하기 때문이다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부들이 비율에 맞게 그려지지 않는다는 점을 유념한다. 실제로, 다양한 특징부들의 치수들은 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 강유전성 데이터 저장 구조물의 성능을 개선하도록 구성된 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩의 일부 실시예들의 단면도를 예시한다.
도 2는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩의 일부 추가 실시예들의 단면도를 예시한다.
도 3a 내지 도 3b는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩들의 일부 추가 실시예들의 단면도들을 예시한다.
도 4a 내지 도 4c는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩들의 일부 추가 실시예들의 단면도들을 예시한다.
도 5 내지 도 7은 복수의 비정질 개시층들을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩들의 일부 추가 실시예들의 단면도들을 예시한다.
도 8은 비정질 개시층의 양 측면들 상에 배열된 복수의 강유전성 스위칭 층들을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩들의 일부 추가 실시예들의 단면도를 예시한다.
도 9는 상이한 크기들을 갖는 강유전성 메모리 디바이스들의 강유전성 응답들의 일부 실시예들을 나타내는 그래프를 예시한다.
도 10은 상이한 크기들을 갖는 강유전성 메모리 디바이스들의 강유전성 응답 비들의 일부 실시예들을 나타내는 그래프를 예시한다.
도 11a 내지 도 11b는 시간 경과에 따른 강유전성 메모리 디바이스들에 대한 메모리 윈도우들의 일부 실시예들을 보여주는 그래프들을 예시한다.
도 12는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 각각 갖는 강유전성 메모리 디바이스들을 포함하는 메모리 어레이를 갖는 메모리 회로의 예시적인 개략도를 예시한다.
도 13 내지 도 22는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 단면도들을 예시한다.
도 23 내지 도 32는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩을 형성하는 방법의 일부 추가 실시예들의 단면도들을 예시한다.
도 33은 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 예시한다.
이하의 개시는 제공된 주제의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 구성 요소들 및 배열들의 특정 예시들이 아래에 기술된다. 이들은 물론 단지 예시들이며, 제한하는 것을 의도하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 위에서의 또는 제2 특징부 상에서의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 추가적인 특징부들이 제1 및 제2 특징부 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예시들에서 도면 부호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
또한, "밑", "아래", "저부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부들의 관계를 설명하기 위해 설명의 용이성을 위해서 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 디바이스는 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로), 본 명세서에서 사용되는 공간적으로 상대적인 설명자들은 이에 따라 유사하게 해석될 수 있다.
강유전성 랜덤 액세스 메모리(FeRAM) 디바이스들은 강유전성 재료를 포함하는 강유전성 데이터 저장 구조물에 의해 상부 전극으로부터 분리되는 하부 전극을 갖는다. 강유전성 재료는 외부 전기장의 인가에 의해 반대 극성들 사이에서 스위칭 될 수 있는 고유 전기 쌍극자를 갖는다. 상이한 극성들은 상이한 커패시턴스들을 갖는 FeRAM 디바이스를 제공하며, 이는 비트 라인 상의 전압에 의해 판독 동작 중에 감지될 수 있다. 상이한 커패시턴스들은 상이한 데이터 상태들(예를 들어, 논리적 '0' 또는 '1')을 나타내고, 이에 따라 FeRAM 디바이스가 데이터를 디지털 방식으로 저장할 수 있다.
강유전성 데이터 저장 구조물 내에서 사용되는 일부 강유전성 재료들(예를 들어, 하프늄 지르코늄 산화물)은, 아래에 놓인 하부 전극의 영향 때문에 제조 중에 복수의 상이한 결정질 상들(crystalline phases)(예를 들어, 단사정계(monoclinic), 정방정계(tetragonal), 및/또는 사방정계(orthorhombic) 상)을 갖도록 형성될 수 있다는 것이 이해되었다. 강유전성 재료의 복수의 상이한 결정질 상들은, 메모리 어레이 내의 상이한 강유전성 메모리 디바이스들이 상이한 메모리 윈도우들(예를 들어, 낮은 데이터 상태(예를 들어, 논리적 "0")와 높은 데이터 상태(예를 들어, 논리적 "1") 사이의, 비트 라인 상의 전압들의 차이)을 갖도록 할 것이라는 것 또한 이해되었다. 예를 들어, 단사정계 상 78%, 사방정계 상 17%, 정방정계 상 5%인 강유전성 재료를 갖는 강유전성 메모리 디바이스는 0.2 볼트(V)의 메모리 윈도우를 가질 수 있는 반면, 단사정계 상 16%, 사방정계 상 62%, 정방정계 상 22%의 강유전성 재료를 갖는 강유전성 메모리 디바이스는 0.7V의 메모리 윈도우를 가질 수 있다. 따라서, 낮은 사방정계 상을 갖는 강유전성 재료를 갖는 강유전성 메모리 디바이스는 상대적으로 작은 메모리 윈도우를 가질 수 있으며, 이는 판독 동작 중에 서로 다른 데이터 상태들을 구별하기가 어렵게 한다.
FeRAM 디바이스들의 크기가 감소함에 따라, 강유전성 데이터 저장 구조물들 내의 사방정계 상 분포의 변동이 증가하여, 상이한 강유전성 메모리 디바이스들 간에 더 큰 디바이스 간(device-to-device) 변동이 존재한다. 예를 들어, 대략 135 nm의 셀 크기 미만에서 FeRAM 디바이스들의 비교적 큰 디바이스 간 변동은 관련 디바이스들의 메모리 윈도우를 감소시키고, 이에 따라 판독 동작 동안 낮은 데이터 상태(예를 들어, 논리적 "0")와 높은 데이터 상태(예를 들어, 논리적 "1") 사이를 구별하는 감지 회로(예를 들어, 감지 증폭기)의 능력을 감소시킨다.
일부 실시예들에서, 본 개시는 하부 전극과 상부 전극 사이에 배치된 강유전성 데이터 저장 구조물을 갖는 집적 칩에 관한 것이다. 강유전성 데이터 저장 구조물은 비정질 개시층 및 강유전성 스위칭 층을 포함한다. 비정질 개시층은 강유전성 스위칭 층의 결정질 상에 영향을 미치도록 구성된다. 강유전성 스위칭 층의 결정질 상에 영향을 미침으로써, 비정질 개시층은, 강유전성 스위칭 층이 실질적으로 균일한 사방정계 상을 갖도록 형성되게 할 수 있고, 이에 의해 메모리 어레이에 걸쳐 디바이스 간 변동들을 감소시키고 메모리 어레이에서 판독 동작들의 신뢰성을 향상시킨다.
도 1은 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩(100)의 일부 실시예들의 단면도를 예시한다.
집적 칩(100)은 기판(102) 위의 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)(예를 들어, FeRAM 디바이스)를 포함한다. 강유전성 메모리 디바이스(104)는 기판(102) 위에 배치된 하부 전극(108)을 포함한다. 저장 구조물(109)은 하부 전극(108)과 상부 전극(114) 사이에 배열된다. 강유전성 데이터 저장 구조물(109)은 하부 전극(108) 및/또는 상부 전극(114)에 인가되는 하나 이상의 전압에 기초하여 분극(polarization)을 변경하도록 구성된다. 상부 상호접속부(116)는 상부 전극(114)과 접촉하도록 유전 구조물(106)를 통해 연장된다.
강유전성 데이터 저장 구조물(109)은 비정질 개시층(110) 및 강유전성 스위칭 층(112)을 포함한다. 일부 실시예들에서, 비정질 개시층(110)은 강유전성 스위칭 층(112)과 직접 접촉할 수 있다. 일부 실시예들에서, 비정질 개시층(110)은 강유전성 스위칭 층(112)과 하부 전극(108) 사이에 배치될 수 있다. 다른 실시예들(미도시)에서, 비정질 개시층(110)은 강유전성 스위칭 층(112)에 의해 하부 전극(108)으로부터 분리될 수 있다. 일부 실시예들에서, 비정질 개시층(110)은 비정질 상(phase)을 포함할 수 있다.
비정질 개시층(110)은 강유전성 메모리 디바이스(104)의 제조 동안 강유전성 스위칭 층(112)의 결정질 상(즉, 결정 구조물)에 영향을 미치도록 구성된다. 예를 들어, 일부 실시예들에서, 비정질 개시층(110)은, 강유전성 메모리 디바이스(104)의 제조 동안(예를 들어, 강유전성 스위칭 층(112)의 에피택셜 성장 동안) 강유전성 스위칭 층(112)의 결정질 상에 영향을 미치는 핵 생성 사이트로서 작용하도록 구성될 수 있다. 일부 실시예들에서, 비정질 개시층(110)은 강유전성 스위칭 층(112)과 하부 전극(108) 사이의 상호작용을 방지하도록 구성되어, 하부 전극(108)이 강유전성 스위칭 층(112)의 결정 구조에 영향을 미치는 것을 방지하고, 강유전성 스위칭 층(112)이 비정질 상(즉, 비정질 구조)을 갖도록 형성되는 것을 허용한다. 이러한 일부 실시예들에서, 후속 어닐링 공정은 강유전성 스위칭 층(112)의 비정질 상을 사방정계 결정 구조로 변환하여, 강유전성 스위칭 층(112)에 실질적으로 균일한 사방정계 상을 제공하도록(예를 들어, 강유전성 스위칭 층에 주로(predominately) 사방정계 상을 제공하도록) 구성된다.
강유전성 스위칭 층(112)의 결정질 상에 영향을 줌으로써, 비정질 개시층(110)은 강유전성 스위칭 층(112)이 실질적으로 균일한 결정질 상을 갖도록 할 수 있다. 일부 실시예들에서, 실질적으로 균일한 사방정계 결정질 상은 강유전성 스위칭 층(112)의 최외측 표면들(예를 들어, 최외측 측벽들 및/또는 상부 및 하부 표면들) 사이에서 연장된다. 실질적으로 균일한 결정질 상은, 메모리 어레이에 걸쳐 발생할 수 있는 결정질 상의 디바이스 간 변동들을 감소시킬 수 있다. 디바이스 간 변동들을 감소시키는 것은, 메모리 디바이스들의 크기가 감소함에 따른 메모리 윈도우들의 감소를 완화하여 집적 칩(100)의 성능(예를 들어, 판독 윈도우)을 개선한다.
도 2는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩(200)의 일부 추가 실시예들의 단면도를 예시한다.
집적 칩(200)은 기판(102) 위의 복수의 적층된 레벨간 유전체(ILD) 층들을 포함하는 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)를 포함한다. 일부 실시예들에서, 복수의 적층된 ILD 층들은 강유전성 메모리 디바이스(104)와 기판(102) 사이에 배열된 하나 이상의 하부 ILD 층들(106L)과, 강유전성 메모리 디바이스(104)를 둘러싸는 상부 ILD 층(106U)을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 하부 ILD 층들(106L)은 하나 이상의 하부 상호접속부들(204a~204c)를 둘러싼다. 일부 실시예들에서, 상부 상호접속부(116)는 강유전성 메모리 디바이스(104)와 접촉하도록 상부 ILD 층(106U)을 통해 연장된다.
일부 실시예들에서, 하나 이상의 하부 상호접속부들(204a~204c)은 강유전성 메모리 디바이스(104)를 액세스 디바이스(202)에 결합할 수 있다. 다양한 실시예들에서, 액세스 디바이스(202)는 유니폴라(unipolar) 선택기(예를 들어, 다이오드), 바이폴라 선택기(예를 들어, 기판(102) 내에 배치된 트랜지스터 디바이스) 등을 포함할 수 있다. 일부 실시예들에서, 액세스 디바이스(202)는 평면형 FET, FinFET, 게이트 올 어라운드 구조(GAA) 트랜지스터, 나노시트 트랜지스터 등을 포함할 수 있다. 그러한 일부 실시예들에서, 하나 이상의 하부 상호접속부(204a~204c)는 강유전성 메모리 디바이스(104)를 소스 라인(SL)에 결합할 수 있고, 액세스 디바이스(202)는 강유전성 메모리 디바이스(104)를 워드 라인(WL)에 결합할 수 있고, 상부 상호접속부(116)는 강유전성 메모리 디바이스(104)를 비트 라인(BL)에 결합할 수 있다.
일부 실시예들에서, 하나 이상의 하부 상호접속부(204a~204c) 및/또는 상부 상호접속부(116)는 도전성 콘택트(204a), 상호접속 와이어(204b), 및/또는 상호접속 비아(204c)를 포함할 수 있다. 일부 실시예들에서, 하나 이상의 하부 상호접속부(204a~204c) 및 상부 상호접속부(116)는 텅스텐, 알루미늄, 구리, 루테늄 등을 포함할 수 있다. 일부 실시예들에서, 복수의 적층된 ILD 층들은 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물), 탄화물(예를 들어, 실리콘 탄화물), 산화물(예를 들어, 실리콘 산화물), BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), 저-k 산화물(예를 들어, 탄소 도핑된 산화물, SiCOH) 등을 포함할 수 있다.
강유전성 메모리 디바이스(104)는 하부 전극(108)과 상부 전극(114) 사이에 배치된 강유전성 데이터 저장 구조물(109)를 포함한다. 일부 실시예들에서, 하부 전극(108)은 제1 금속을 포함할 수 있고 상부 전극(114)은 제2 금속을 포함할 수 있다. 일부 실시예들에서, 제1 금속 및/또는 제2 금속은 텅스텐, 탄탈, 티타늄, 탄탈 질화물, 티타늄 질화물, 루테늄, 백금, 이리듐, 몰리브덴 등을 포함할 수 있다. 일부 실시예들에서, 하부 전극(108) 및 상부 전극(114)은 각각 대략 10 나노미터(nm)와 대략 100 nm 사이, 대략 5 nm와 대략 50 nm 사이, 또는 다른 유사한 값들의 두께들을 각각 가질 수 있다.
강유전성 데이터 저장 구조물(109)은 비정질 개시층(110) 및 강유전성 스위칭 층(112)을 포함한다. 일부 실시예들에서, 비정질 개시층(110)은 하부 전극(108)으로부터 강유전성 스위칭 층(112)을 분리한다. 일부 실시예들에서, 비정질 개시층(110)은 실리콘 산화물(예를 들어, SiOx), 실리콘 질화물(예를 들어, SixNy), 탄탈 산화물(예를 들어, TaOx), 탄탈 질화물(예를 들어, TaN), 알루미늄 산화물(예를 들어, AlOx), 알루미늄 질화물(예를 들어, AlN), 이트륨 산화물(예를 들어, YOx), 가돌리늄 산화물(예: GdOx), 란탄 산화물(예: LaOx), 스트론튬 산화물(예: SrOx) 등을 포함할 수 있다. 일부 실시예들에서, 강유전성 스위칭 층(112)은 하이-k 유전체 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 강유전성 스위칭 층(112)은 하프늄 산화물, 하프늄 지르코늄 산화물, 지르코늄 산화물 등을 포함할 수 있다.
일부 실시예들에서, 비정질 개시층(110)은 대략 10 옹스트롬(Å)과 대략 30Å 사이의 두께(208)를 가질 수 있다. 다른 실시예들에서, 두께(208)는 대략 20Å과 대략 30Å 사이, 대략 25Å 내지 대략 30Å 사이, 또는 다른 유사한 값들일 수 있다. 비정질 개시층(110)의 두께(208)가 대략 30Å보다 크면, 강유전성 스위칭 층(112)의 동작 전압이 증가할 것이다. 일부 실시예들에서, 강유전성 스위칭 층(112)은 대략 50Å과 대략 300Å 사이, 100Å과 대략 400Å 사이, 또는 다른 유사한 값들의 범위에 있는 두께(210)를 가질 수 있다.
일부 실시예들에서, 비정질 개시층(110)은 상대적으로 높은 결정화 온도를 갖는 재료를 포함하고/하거나 재료일 수 있다. 상대적으로 높은 결정화 온도는 비정질 개시층(110)이 고온 공정들 동안 비정질로 남아 있게 한다. 비정질 개시층(110)이 고온 공정들 동안 비정질로 남아있도록 함으로써, 비정질 개시층(110)은 비정질로 남아있을 수 있고 위에 놓이는 강유전성 스위칭 층(112)의 상이 비정질이 되도록 영향을 미칠 수 있다. 일부 실시예들에서, 비정질 개시층(110)은 강유전성 스위칭 층(112)보다 더 높은 결정화 온도를 가질 수 있어서, 비정질 개시층(110)은 강유전성 스위칭 층(112)이 결정질 상(예를 들어, 사방정계 결정질 상)으로 변화하는 동안에도 비정질로 남아있다. 일부 실시예들에서, 비정질 개시층(110)은 대략 섭씨 400 도씨(℃)보다 큰, 대략 500℃보다 큰, 대략 750℃ 보다 큰, 또는 다른 유사한 값들의 결정화 온도를 갖는 재료를 포함하고/하거나 재료일 수 있다.
일부 실시예들에서, 하부 전극(108)은 확산 장벽(206)에 의해 하나 이상의 하부 상호접속부(204a~204b) 및/또는 하나 이상의 하부 ILD 층(106L)으로부터 분리될 수 있다. 이러한 일부 실시예들에서, 확산 장벽(206)은 하부 전극(108)의 하부 표면과 접촉할 수 있다. 일부 실시예들에서, 확산 장벽(206)은 탄탈 질화물, 티타늄 질화물 등을 포함할 수 있다.
도 3a는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩(300)의 일부 추가 실시예들의 단면도를 예시한다.
집적 칩(300)은 메모리 영역(302) 및 논리 영역(304)을 포함한다. 메모리 영역(302)은 기판(102) 위의 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)를 포함한다. 일부 실시예들에서, 강유전성 메모리 디바이스(104)는 복수의 강유전성 메모리 디바이스들을 포함하는 어레이 내에 배열될 수 있다. 강유전성 메모리 디바이스(104)는 하나 이상의 하부 ILD 층(106L) 내의 하나 이상의 하부 상호접속부(204)를 통해 액세스 디바이스(202)에 결합된다. 일부 실시예들에서, 액세스 디바이스(202)는 기판(102) 위에 그리고 기판(102) 내에 배열된 소스/드레인 영역들(202b) 사이에 배치된 게이트 전극(202a)을 포함한다. 일부 실시예들에서, 게이트 전극(202a)은 게이트 유전체(202c)에 의해 상기 기판(102)으로부터 분리될 수 있다. 일부 실시예들에서, 하나 이상의 격리 구조물(303)은 액세스 디바이스(202)의 양 측을 따라 기판(102) 내에 배치될 수 있다. 하나 이상의 격리 구조물(303)은 인접 디바이스로부터 액세스 디바이스(202)를 전기적으로 격리하도록 구성된다. 일부 실시예들에서, 하나 이상의 격리 구조물(303)은 기판(102)의 측벽들에 의해 정의된 하나 이상의 트렌치 내에 배치된 하나 이상의 유전체 재료를 포함하는 얕은 트렌치 격리(STI) 구조물들을 포함할 수 있다.
일부 실시예들에서, 하부 절연 구조물(310)은 하나 이상의 하부 ILD 층(106L) 위에 배치된다. 하부 절연 구조물(310)은 하나 이상의 하부 상호접속부(204) 위에 배치된 개구를 정의하는 측벽들을 포함한다. 하부 전극 비아(306)는 하부 절연 구조물(310)의 측벽들에 의해 정의된 개구를 통해 연장된다. 하부 전극 비아(306)는 강유전성 메모리 디바이스(104)를 하나 이상의 하부 상호접속부(204)에 결합한다.
강유전성 메모리 디바이스(104)는 하부 전극(108)과 상부 전극(114) 사이에 배치된 강유전성 데이터 저장 구조물(109)을 포함한다. 강유전성 데이터 저장 구조물(109)은 비정질 개시층(110) 및 강유전성 스위칭 층(112)을 포함한다. 일부 실시예들에서, 하부 전극(108), 비정질 개시층(110), 강유전성 스위칭 층(112), 및 상부 전극(114)은 실질적으로 평탄한 층들을 포함할 수 있다. 이러한 실시예들에서, 하부 전극(108), 비정질 개시층(110), 강유전성 스위칭 층(112), 및 상부 전극(114)은 각각 최외측 측벽들 사이에서 측방향으로 연장되는 실질적으로 평탄한 상부 표면 및 실질적으로 평탄한 하부 표면을 가질 수 있다.
일부 실시예들에서, 확산 장벽(206)이 하부 전극(108)과 하부 절연 구조물(310) 사이에 배치될 수 있다. 일부 실시예들에서, 확산 장벽(206)은 하부 전극 비아(306)의 최외측 측벽들을 지나 상기 하부 절연 구조물(310)의 상부 표면 바로 위까지 측방향으로 연장할 수 있다. 일부 실시예들에서, 확산 장벽(206)은 또한 실질적으로 평탄한 층을 포함할 수 있다. 일부 대안적인 실시예들(미도시)에서, 확산 장벽(206)은 하부 전극 비아(306)의 하부 표면 및 외부 측벽들을 라이닝할 수 있다.
논리 영역(304)은 기판(102) 상에 및/또는 기판(102) 내에 배치된 논리 디바이스(307)를 포함한다. 일부 실시예들에서, 논리 디바이스(307)는 트랜지스터 디바이스(예를 들어, 평면형 FET, finFET, 게이트 올 어라운드 구조물(GAA) 트랜지스터, 나노시트 트랜지스터 등)를 포함할 수 있다. 일부 실시예들에서, 하나 이상의 격리 구조물(303)은 또한 논리 디바이스(307)의 양 측을 따라 기판(102) 내에 배치될 수 있다. 논리 디바이스(307)는 하나 이상의 하부 ILD 층(106L) 내에 배치된 하나 이상의 추가적인 하부 상호접속부(308)에 결합된다. 하나 이상의 추가적인 하부 상호접속부(308)는 또한, 상부 ILD 층(106U) 내에 배치되고, 하부 절연 구조물(310)을 통해 연장되는 상호접속부 비아(312)에 결합된다.
도 3b는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩(314)의 일부 대안적인 실시예들의 단면도를 예시한다.
집적 칩(314)은 하나 이상의 하부 상호접속부(204)를 둘러싸는 하나 이상의 하부 ILD 층(106L) 위에 배치된 하부 절연 구조물(310)을 포함한다. 강유전성 메모리 디바이스(104)는 하부 절연 구조물(310) 위에 배열된다. 하부 절연 구조물(310)은 하나 이상의 하부 상호접속부(204)를 노출시키는 개구를 정의하는 하나 이상의 측벽(310s)을 포함한다. 일부 실시예들에서, 하나 이상의 측벽(310s)은 각을 이룰 수 있다. 그러한 일부 실시예들에서, 하나 이상의 측벽(310s)은 하부 절연 구조물(310)을 통해 측정된 바와 같이, 하부 절연 구조물(310)의 하면으로부터 예각만큼 떨어질 수 있다.
강유전성 메모리 디바이스(104)는 하부 전극(108)과 상부 전극(114) 사이에 배치된 강유전성 데이터 저장 구조물(109)을 포함한다. 강유전성 데이터 저장 구조물(109)은 비정질 개시층(110) 및 강유전성 스위칭 층(112)을 포함한다. 일부 실시예들에서, 하부 전극(108), 비정질 개시층(110), 강유전성 스위칭 층(112), 및 상부 전극(114)은 컨포멀한 층들(예를 들어, 각각 실질적으로 V자형 구조물을 가지는 층들)이다. 그러한 일부 실시예들에서, 하부 전극(108)은, 개구를 정의하는 하부 절연 구조물(310)의 하나 이상의 측벽(310s)을 라이닝하고, 하부 전극(108)의 상부 표면 내에 제1 리세스를 정의하는 각진(angled) 내부 측벽들을 갖는다. 비정질 개시층(110)은, 하부 전극(108)의 각진 내부 측벽들을 라이닝하고, 비정질 개시층(110)의 상부 표면 내에 제2 리세스를 정의하는 각진 내부 측벽들을 갖는다. 강유전성 스위칭 층(112)은, 비정질 개시층(110)의 각진 내부 측벽들을 라이닝하고, 강자성 스위칭 층(112)의 상부 표면 내에 제3 리세스를 정의하는 각진 내부 측벽들을 갖는다. 상부 전극(114)은 강유전성 스위칭 층(112)의 각진 내부 측벽들을 라이닝한다. 일부 실시예들에서, 상부 전극(114)은 제3 리세스를 완전히 충전할 수 있다.
하부 전극(108), 비정질 개시층(110), 강유전성 스위칭 층(112) 및 상부 전극(114)은 컨포멀한 층들이므로, 측방향 및 수직 방향 모두로 연장되는 표면 영역을 갖는다. 측방향 및 수직 방향 모두로 연장함으로써, 층들은 더 큰 유효 폭(즉, 층의 상부 표면들을 따라 측정되는 층의 외부 측벽들 사이의 거리)을 갖는다. 더 큰 유효 폭은 강유전성 메모리 디바이스(104)의 풋프린트를 증가시키지 않으면서 강유전성 스위칭 층(112)의 크기를 증가시킨다. 강유전성 스위칭 층(112)의 크기를 증가시킴으로써, 강유전성 스위칭 층(112) 내에서 더 균일한 결정질 상(예를 들면, 사방정계 상)을 얻을 확률이 증가하고, 이에 따라 강자성 메모리 디바이스(104)의 성능을 향상시킨다.
도 4a는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩(400)의 일부 추가 실시예들의 단면도를 예시한다.
집적 칩(400)은 기판(102) 위에 배열된 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)를 포함한다. 일부 실시예들에서, 유전체 구조물(106)은 복수의 적층된 레벨간 유전체(ILD) 층들(106a~106e)을 포함한다. 복수의 적층된 ILD 층들(106a~106e)은 하나 이상의 하부 ILD 층(106a~106d) 및 상부 ILD 층(106e)을 포함한다. 하나 이상의 하부 ILD 층(106a~106d)은 강유전성 메모리 디바이스(104)를 액세스 디바이스(202)에 결합하도록 구성된 하나 이상의 하부 상호접속부(204)를 측방향으로 둘러싼다.
일부 실시예들에서, 하부 절연 구조물(310)은 하나 이상의 하부 ILD 층(106a~106d) 위에 배치된다. 하부 절연 구조물(310)은 하부 절연 구조물(310)을 통해 연장하는 개구를 형성하는 측벽들을 포함한다. 다양한 실시예들에서, 하부 절연 구조물(310)은 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물 등 중에서 하나 이상을 포함할 수 있다. 일부 실시예들에서, 상부 절연 구조물(406)은 강유전성 메모리 디바이스(104) 위에 그리고 하부 절연 구조물(310) 상에 배치된다. 상부 절연 구조물(406)은 강유전성 메모리 디바이스(104) 바로 위의 제1 위치로부터 하부 절연 구조물(310)의 상부 표면에 인접한 제2 위치까지 연속적으로 연장한다. 상부 절연 구조물(406)은 강자성 메모리 디바이스(104)를 상부 ILD 층(106e)으로부터 분리시킨다. 일부 실시예들에서, 상부 절연 구조물(406)은 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물, 테트라에틸 오르토실리케이트(TEOS) 등 중 하나 이상을 포함할 수 있다.
하부 전극 비아(306)는 하부 절연 구조물(310)을 통해 연장한다. 일부 실시예들에서, 하부 전극 비아(306)는 확산 장벽층(306a) 및 확산 장벽층(306a) 위의 하부 전극 비아 층(306b)을 포함할 수 있다. 강유전성 메모리 디바이스(104)는 하부 전극 비아(306) 및 하부 절연 구조물(310) 위에 배열된다. 일부 실시예들에서, 강유전성 메모리 디바이스(104)는 강유전성 데이터 저장 구조물(109)에 의해 상부 전극(114)으로부터 분리되는 하부 전극(108)을 포함한다. 일부 실시예들에서, 강유전성 데이터 저장 구조물(109)은 비정질 개시층(110) 및 강유전성 스위칭 층(112)을 포함할 수 있다.
일부 실시예들에서, 하드 마스크(402)가 상부 전극(114) 상에 배치될 수 있다. 일부 실시예들에서, 하나 이상의 측벽 스페이서(404)가 상부 전극(114) 및 하드 마스크(402)의 양 측면들 상에 배치될 수 있다. 하드 마스크(402)는 금속(예를 들어, 티타늄, 탄탈 등) 및/또는 유전체(예를 들어, 질화물, 탄화물 등)를 포함할 수 있다. 하나 이상의 측벽 스페이서(404)는 산화물(예를 들어, 실리콘이 풍부한 산화물), 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다. 일부 실시예들에서, 상부 상호접속부(116)는 상부 ILD 층(106e) 및 하드 마스크(402)를 통해 연장되어 상부 전극(114)과 전기적으로 접촉한다.
도 4b는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩(408)의 일부 대안적인 실시예들의 단면도를 예시한다.
집적 칩(408)은 기판(102) 위에 배열된 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)를 포함한다. 강유전성 메모리 디바이스(104)는 하부 전극(108)과 상부 전극(114) 사이에 배치된 강유전성 데이터 저장 구조물(109)을 포함한다. 강유전성 데이터 저장 구조물(109)은 비정질 개시층(110) 및 강유전성 스위칭 층(112)을 포함한다. 하부 전극(108), 비정질 개시층(110), 강유전성 스위칭 층(112), 및 상부 전극(114)은 컨포멀한 층들(예를 들어, 각각 실질적으로 V자형 구조를 갖는 층들)이다.
다양한 실시예들에서, 개시된 강유전성 데이터 저장 구조물은 상이한 유형의 디바이스들(예를 들어, FRAM, FTJ 디바이스들, MTJ 디바이스들, DRAM 디바이스들, FeFET 디바이스들 등) 내에 배치될 수 있다는 것이 이해될 것이다. 예를 들어, 도 4c는 FeFET 디바이스(412) 내에 배열된, 개시된 강유전성 데이터 저장 구조물을 갖는 집적 칩(410)의 일부 추가 실시예들의 단면도를 예시한다.
FeFET 디바이스(412)는 기판(102) 내의 소스/드레인 영역들(416) 사이에 배치된 게이트 구조물(414)을 갖는다. 게이트 구조물(414)은 기판(102) 상에 배치된 게이트 유전체(418), 및 게이트 유전체(418) 상에 배치된 도전성 재료(420)를 포함한다. 비정질 개시층(110)은 도전성 재료(420) 상에 배치되고 강유전성 스위칭 층(112)은 비정질 개시층(110) 상에 배치된다. 게이트 전극(422)은 강유전성 스위칭 층(112) 상에 배치된다. 하나 이상의 상부 상호접속부(424)는 기판(102) 위의 유전체 구조물(106) 내에 배치된다. 하나 이상의 상부 상호접속부(424)는 게이트 전극(422)과 접촉한다.
일부 실시예들에서, 게이트 유전체(418)는 실리콘 산화물, 실리콘 산질화물 등과 같은 산화물을 포함할 수 있다. 일부 실시예들에서, 도전성 재료(420) 및/또는 게이트 전극(422)은 티타늄 질화물, 탄탈 질화물, 텅스텐, 루테늄 등을 포함할 수 있다. 일부 실시예들에서, 강유전성 스위칭 층(112)은 하프늄 산화물, 하프늄 지르코늄 산화물, 지르코늄 산화물, 납 지르코네이트 티타네이트(PZT) 등을 포함할 수 있다. 일부 실시예들에서, 도전성 재료(420)는 티타늄 질화물, 탄탈 질화물, 텅스텐, 루테늄 등을 포함할 수 있다.
일부 대안적인 실시예들에서, 개시된 강유전성 데이터 저장 구조물은 FRAM 디바이스를 포함할 수 있는 메모리 디바이스에서 사용될 수 있다. 이러한 실시예에서, 상부 전극 및 하부 전극은 각각 티타늄 질화물, 탄탈 질화물, 텅스텐, 루테늄 등 중에서 하나 이상을 포함할 수 있다. 그러한 일부 실시예들에서, 강유전성 스위칭 층은 하프늄 산화물, 하프늄 지르코늄 산화물, 지르코늄 산화물, PZT 등을 포함할 수 있다.
다른 대안적인 실시예들에서, 개시된 강유전성 데이터 저장 구조물은 FTJ 디바이스를 포함할 수 있는 메모리 디바이스에 사용될 수 있다. 이러한 실시예들에서, 상부 전극 및 하부 전극은 각각 티타늄 질화물, 탄탈 질화물, 텅스텐, 루테늄, 백금, 니오븀 도핑된 스트론튬 티타네이트(Nb: STO) 등 중에서 하나 이상을 포함할 수 있다. 그러한 일부 실시예들에서, 강유전성 스위칭 층은 하프늄 산화물, 하프늄 지르코늄 산화물, 지르코늄 산화물, PZT, 바륨 티타네이트 등을 포함할 수 있다.
또 다른 대안적인 실시예들에서, 개시된 강유전성 데이터 저장 구조물은 MTJ 디바이스를 포함할 수 있는 메모리 디바이스에서 사용될 수 있다. 이러한 실시예들에서, 상부 전극 및 하부 전극은 각각 티타늄 질화물, 탄탈 질화물, 텅스텐, 루테늄 등 중에서 하나 이상을 포함할 수 있다. 이러한 일부 실시예들에서, 강유전성 스위칭 층은 하프늄 산화물, 하프늄 지르코늄 산화물, 지르코늄 산화물 등을 포함할 수 있다
또 다른 대안적인 실시예들에서, 개시된 강유전성 데이터 저장 구조물은 DRAM 디바이스를 포함할 수 있는 메모리 디바이스에 사용될 수 있다. 이러한 실시예들에서, 상부 전극 및 하부 전극은 각각 티타늄 질화물, 탄탈 질화물, 텅스텐, 루테늄 등 중에서 하나 이상을 포함할 수 있다. 이러한 일부 실시예들에서, 강유전성 스위칭 층은 하프늄 산화물, 하프늄 지르코늄 산화물, 알루미늄 하프늄 지르코늄 산화물, 니오븀 산화물 등을 포함할 수 있다.
도 5는 복수의 비정질 개시층들을 포함하는 강유전성 데이터 저장 구조물을 포함하는 강유전성 메모리 디바이스를 갖는 집적 칩(500)의 일부 추가 실시예들을 예시한다.
집적 칩(500)은 기판(102) 위의 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)를 포함한다. 강유전성 메모리 디바이스(104)는 하부 전극(108)과 상부 전극(114) 사이에 배치된 강유전성 데이터 저장 구조물(109)을 갖는다. 강유전성 데이터 저장 구조물(109)은 하부 전극(108) 상에 배치된 비정질 개시층(110), 비정질 개시층(110) 상에 배치된 강유전성 스위칭 층(112), 및 강유전성 스위칭 층(112) 상에 배치된 제2 비정질 개시층(502)을 포함한다. 일부 실시예들에서, 비정질 개시층(110)은 하부 전극(108)과 접촉하고, 제2 비정질 개시층(502)은 상부 전극(114)과 접촉한다. 일부 실시예들에서, 강유전성 스위칭 층(112)은 비정질 개시층(110)과 접촉하는 하부 표면으로부터 제2 비정질 개시층(502)과 접촉하는 상부 표면까지 연속적으로 연장될 수 있다.
일부 실시예들에서, 비정질 개시층(110) 및 제2 비정질 개시층(502)은 동일한 재료를 포함하고/하거나 동일한 재료일 수 있다. 예를 들어, 일부 실시예들에서 비정질 개시층(110) 및 제2 비정질 개시층(502)은 알루미늄 산화물을 포함할 수 있다. 다른 실시예에서, 비정질 개시층(110)은 제1 재료를 포함할 수 있고, 제2 비정질 개시층(502)은 제1 재료와 상이한 제2 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서 비정질 개시층(110)은 탄탈 질화물을 포함할 수 있고 제2 비정질 개시층(502)은 알루미늄 산화물을 포함할 수 있다.
도 6은 복수의 비정질 개시층들을 포함하는 강유전성 데이터 저장 구조물을 포함하는 강유전성 메모리 디바이스를 갖는 집적 칩(600)의 일부 추가 실시예들을 예시한다.
집적 칩(600)은 기판(102) 위의 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)를 포함한다. 강유전성 메모리 디바이스(104)는 하부 전극(108)과 상부 전극(114) 사이에 배치된 강유전성 데이터 저장 구조물(109)을 갖는다. 강유전성 데이터 저장 구조물(109)은, 하부 전극(108) 상에 배치된 비정질 개시층(110), 비정질 개시층(110) 상에 배치된 강유전성 스위칭 층(112), 강유전성 스위칭 층(112) 상에 배치된 제2 비정질 개시층(502), 및 제2 비정질 개시층(502) 상에 배치된 제2 강유전성 스위칭 층(602)을 포함한다. 일부 실시예들에서, 비정질 개시층(110)은 하부 전극(108)과 접촉하고 제2 강유전성 스위칭 층(602)은 상부 전극(114)과 접촉한다. 일부 실시예들에서, 강유전성 스위칭 층(112)은 비정질 개시층(110)과 접촉하는 하부 표면으로부터 제2 비정질 개시층(502)과 접촉하는 상부 표면까지 연속적으로 연장될 수 있고, 제2 강유전성 스위칭 층(602)은 제2 비정질 개시층(502)과 접촉하는 하부 표면으로부터 상부 전극(114)과 접촉하는 상부 표면까지 연속적으로 연장될 수 있다.
일부 실시예들에서, 강유전성 스위칭 층(112) 및 제2 강유전성 스위칭 층(602)은 동일한 재료를 포함하고/하거나 동일한 재료일 수 있다. 예를 들어, 일부 실시예들에서 강유전성 스위칭 층(112) 및 제2 강유전성 스위칭 층(602)은 하프늄 지르코늄 산화물을 포함할 수 있다. 다른 실시예들에서, 강유전성 스위칭 층(112)은 제1 재료를 포함할 수 있고 제2 강유전성 스위칭 층(602)은 제1 재료와 상이한 제2 재료를 포함할 수 있다. 일부 실시예들에서, 강유전성 스위칭 층(112) 및 제2 강유전성 스위칭 층(112) 둘 다는 실질적으로 사방정계 결정질 상들을 가질 수 있다.
도 7은 복수의 비정질 개시층들을 포함하는 강유전성 데이터 저장 구조물을 포함하는 강유전성 메모리 디바이스를 갖는 집적 칩(700)의 일부 추가 실시예들을 예시한다.
집적 칩(700)은 기판(102) 위의 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)를 포함한다. 강유전성 메모리 디바이스(104)는 하부 전극(108)과 상부 전극(114) 사이에 배치된 강유전성 데이터 저장 구조물(109)을 갖는다. 강유전성 데이터 저장 구조물(109)은 하부 전극(108) 상에 배치된 비정질 개시층(110), 비정질 개시층(110) 상에 배치된 강유전성 스위칭 층(112), 강유전성 스위칭 층(112) 상에 배치된 제2 비정질 개시층(502), 제2 비정질 개시층(502) 상에 배치된 제2 강유전성 스위칭 층(602), 및 제2 강유전성 스위칭 층(602) 상에 배치된 제3 비정질 개시층(702)을 포함한다. 일부 실시예들에서, 비정질 개시층(110)은 하부 전극(108)과 접촉하고 제3 비정질 개시층(702)은 상부 전극(114)과 접촉한다. 일부 실시예들에서, 강유전성 스위칭층(112)은 비정질 개시층(110)과 접촉하는 하부 표면으로부터 제2 비정질 개시층(502)과 접촉하는 상부 표면까지 연속적으로 연장될 수 있고, 제2 강유전성 스위칭 층(602)은 제2 비정질 개시층(502)과 접촉하는 하부 표면으로부터 제3 비정질 개시층(702)과 접촉하는 상부 표면까지 연속적으로 연장될 수 있다.
일부 실시예들에서, 비정질 개시층(110), 제2 비정질 개시층(502), 및 제3 비정질 개시층(702)은 동일한 재료를 포함하고/하거나 동일한 재료일 수 있다. 예를 들어, 일부 실시예들에서 비정질 개시층(110), 제2 비정질 개시층(502), 및 제3 비정질 개시층(702)은 알루미늄 산화물을 포함할 수 있다. 다른 실시예에서, 비정질 개시층(110), 제2 비정질 개시층(502), 및 제3 비정질 개시층(702) 중 하나 이상은 상이한 재료를 포함하고/하거나 상이한 재료일 수 있다. 예를 들어, 일부 실시예들에서 비정질 개시층(110)은 탄탈 질화물을 포함할 수 있는 반면, 제2 비정질 개시층(502) 및 제3 비정질 개시층(702)은 알루미늄 산화물을 포함할 수 있다.
도 8은 비정질 개시층에 의해 분리된 복수의 강유전성 스위칭 층들을 포함하는 강유전성 데이터 저장 구조물을 포함하는 강유전성 메모리 디바이스를 갖는 집적 칩(800)의 일부 추가 실시예들을 예시한다.
집적 칩(800)은 기판(102) 위의 유전체 구조물(106) 내에 배치된 강유전성 메모리 디바이스(104)를 포함한다. 강유전성 메모리 디바이스(104)는 하부 전극(108)과 상부 전극(114) 사이에 배치된 강유전성 데이터 저장 구조물(109)을 갖는다. 강유전성 데이터 저장 구조물(109)은 하부 전극(108) 상에 배치된 강유전성 스위칭 층(112), 강유전성 스위칭 층(112) 상에 배치된 비정질 개시층(110), 및 비정질 개시층(110) 상에 배치된 제2 강유전성 스위칭 층(602)을 포함한다. 일부 실시예들에서, 강유전성 스위칭 층(112)은 하부 전극(108)과 접촉하고 제2 강유전성 스위칭 층(602)은 상부 전극(114)과 접촉한다. 일부 실시예들에서, 비정질 개시층(110)은 강유전성 스위칭 층(112)과 접촉하는 하부 표면으로부터 제2 강유전성 스위칭 층(602)과 접촉하는 상부 표면까지 연속적으로 연장될 수 있다.
일부 실시예들에서, 강유전성 스위칭 층(112) 및 제2 강유전성 스위칭 층(602)은 동일한 재료를 포함하고/포함하거나 동일한 재료일 수 있다. 예를 들어, 일부 실시예들에서 강유전성 스위칭 층(112) 및 제2 강유전성 스위칭 층(602)은 하프늄 지르코늄 산화물을 포함할 수 있다. 다른 실시예에서, 강유전성 스위칭 층(112) 및 제2 강유전성 스위칭 층(602)은 상이한 재료들을 포함하고/포함하거나 상이한 재료들일 수 있다. 일부 실시예들에서, 제2 강유전성 스위칭 층(602)은 실질적으로 사방정계 결정질 상을 가질 수 있다. 일부 실시예들에서, 강유전성 스위칭 층(112)은 복수의 상이한 상들을 가질 수 있다.
도 9는 비정질 개시층을 갖지 않는 상이한 크기의 강유전성 메모리 디바이스들에 대한 강유전성 응답들의 일부 실시예들을 나타내는 그래프(900)를 예시한다.
그래프(900)는 강유전성 재료에 인가된 전압(x-축)의 함수로서 강유전성 재료 상의 커패시턴스(y-축)를 나타낸다. 인가된 전압이 변화함에 따라 그래프(900)에 도시된 바와 같이 강유전성 재료에 저장된 전하가 변화할 것이다. 강유전성 응답은 강유전성 재료의 최대 전하와 최소 전하의 차이에 대응한다. 강유전성 재료에 의해 저장된 전하의 차이는, 결과적으로 강유전성 재료에 의해 저장된 상이한 데이터 상태들에 대응한다. 예를 들어, 강유전성 재료가 제1 값을 갖는 전하를 저장하는 경우, 강유전성 재료는 제1 데이터 상태(예를 들어, 논리적 '0')를 저장할 것이며, 강유전성 재료가 제2 값을 갖는 전하를 저장하는 경우, 강유전성 재료의 제2 값은 제2 데이터 상태(예를 들어, 논리적 '1')를 저장할 것이다.
그래프(900)에 의해 도시된 바와 같이, 강유전성 응답의 크기는 상이한 크기의 강유전성 메모리 디바이스들에 대해 상이하다. 예를 들어, 라인(902)은 큰 폭(예를 들어, 대략 500 nm와 대략 550 nm 사이)을 갖는 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답을 나타내고, 라인(906)은 큰 폭보다 작은 중간 폭(예를 들어, 대략 250 nm와 대략 300 nm 사이)을 갖는 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답을 나타내고, 라인(910)은 중간 폭보다 작은 작은 폭(예를 들어, 대략 100 nm와 대략 150 nm 사이)을 갖는 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답을 나타낸다.
라인(902)에 의해 도시된 바와 같이, 큰 폭을 갖는 셀 크기와 연관된 강유전성 메모리 디바이스의 경우, 강유전성 응답은 제1 메모리 윈도우(예를 들어, 높은 데이터 상태와 낮은 데이터 상태 간의 차이)에 대응하는 제1 값(904)을 갖는다. 비교적 큰 제1 값(904)은 높은 데이터 상태가 낮은 데이터 상태와 비교적 쉽게 구별되게 한다. 그러나, 라인(906)에 의해 도시된 바와 같이, 중간 폭을 갖는 셀 크기와 연관된 강유전성 메모리 디바이스의 경우, 강유전성 응답은 제1 값(904)보다 작은 제2 값(908)을 갖는다. 제2 값(908)은 높은 데이터 상태가 낮은 데이터 상태로부터 구별되는 것을 더 어렵게 만든다. 게다가, 라인(910)에 의해 도시된 바와 같이, 작은 폭을 갖는 셀 크기와 연관된 강유전성 메모리 디바이스의 경우, 강유전성 응답은 제2 값(908)보다 작은 제3 값(912)을 갖는다. 제3 값(912)은 높은 데이터 상태가 낮은 데이터 상태로부터 구별되는 것을 더욱더 어렵게 만든다.
도 10은 상이한 크기들을 갖는 강유전성 메모리 디바이스들의 강유전성 응답 비(ratio)들의 일부 실시예들을 나타내는 막대 그래프(1000)를 예시한다.
막대(bar)들(1002a~1002b)은 비정질 개시층(AIL)을 갖지 않는 상이한 크기의 강유전성 메모리 디바이스들 사이의 강유전성 응답들의 비(ratio)들을 나타낸다. 막대(1002a)는 작은 셀 크기와 연관된(예를 들어, 도 9의 라인 910과 연관된) 강유전성 메모리 디바이스와 큰 셀 크기와 연관된(예를 들어, 도 9의 라인 902와 연관된) 강유전성 메모리 디바이스의 강유전성 응답의 비를 나타낸다. 막대(1002b)는 중간 셀 크기와 연관된(예를 들어, 도 9의 라인 906과 연관된) 강유전성 메모리 디바이스와 큰 셀 크기와 연관된(예를 들어, 도 9의 라인 902와 연관된) 강유전성 메모리 디바이스의 강유전성 응답의 비를 나타낸다. 막대들(1002a~1002b)에 의해 알 수 있는 바와 같이, 강유전성 메모리 디바이스들의 폭들의 차이는 강유전성 메모리 디바이스의 강유전성 응답에 큰 차이를 야기한다. 예를 들어, 작은 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은, 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 20%인 반면, 중간 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은, 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 40%이다.
막대들(1004a~1004b)은 (예를 들어, 도 8에 도시된 바와 같이) 강유전성 스위칭 층에 의해 하부 전극 및 상부 전극으로부터 분리된 비정질 개시층을 갖는, 상이한 크기의 강유전성 메모리 디바이스들 사이의 강유전성 응답들의 비들을 나타낸다. 막대(1004a)는 작은 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대(1004b)는 중간 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대들(1004a~1004b)에 의해 알 수 있는 바와 같이, 일부 실시예들에서 작은 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 40%인 반면, 중간 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 90%이다. 따라서, 비정질 개시층은 강유전성 메모리 디바이스의 크기가 감소함에 따라 메모리 윈도우의 열화를 감소시킨다.
막대들(1006a~1006b)은 (예를 들어, 도 1에 도시된 바와 같이) 하부 전극과 접촉하고 강유전성 스위칭 층에 의해 상부 전극으로부터 분리된 비정질 개시층을 갖는, 상이한 크기의 강유전성 메모리 디바이스들 사이의 강유전성 응답들의 비들을 보여준다. 막대(1006a)는 작은 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대(1006b)는 중간 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대들(1006a~1006b)에 의해 알 수 있는 바와 같이, 일부 실시예들에서 작은 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 100%이고, 중간 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 100%이다.
막대들(1008a~1008b)은 (예를 들어, 도 5에 도시된 바와 같이) 비정질 개시층에 의해 하부 전극으로부터 분리되고 제2 비정질 개시층에 의해 상부 전극으로부터 또한 분리되는 강유전성 스위칭 층을 갖는, 상이한 크기의 강유전성 메모리 디바이스들 사이의 강유전성 응답들의 비들을 나타낸다. 막대(1008a)는 작은 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비율을 보여준다. 막대(1008b)는 중간 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대들(1008a~1008b)에 의해 알 수 있는 바와 같이, 일부 실시예들에서 작은 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 100%이고, 중간 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 100%이다.
막대들(1010a~1010b)은 (예를 들어, 도 6에 도시된 바와 같이) 하부 전극 상의 비정질 개시층, 비정질 개시층 상의 강유전성 스위칭 층, 강유전성 스위칭 층 상의 제2 비정질 개시층, 및 제2 비정질 개시층 상의 제2 강유전성 스위칭 층을 갖는 상이한 크기의 강유전성 메모리 디바이스들 사이의 강유전성 응답들의 비들을 보여준다. 막대(1010a)는 작은 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대(1010b)는 중간 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대들(1010a~1010b)에 의해 알 수 있는 바와 같이, 일부 실시예들에서 작은 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 100%인 반면, 중간 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 90%이다.
막대들(1012a~1012b)은 (예를 들어, 도 7에 도시된 바와 같이) 하부 전극 상의 비정질 개시층, 비정질 개시층 상의 강유전성 스위칭 층, 강유전성 스위칭 층 상의 제2 비정질 개시층, 제2 비정질 개시층 상의 제2 강유전성 스위칭 층, 및 제2 강유전성 스위칭 층 상의 제3 비정질 개시층을 갖는 상이한 크기의 강자성 메모리 디바이스들 사이의 강자성 응답들의 비들을 보여준다. 막대(1012a)는 작은 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대(1012b)는 중간 셀 크기와 연관된 강유전성 메모리 디바이스와 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 비를 보여준다. 막대들(1012a~1012b)에 의해 알 수 있는 바와 같이, 일부 실시예들에서 작은 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 100%인 반면, 중간 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답은 큰 셀 크기와 연관된 강유전성 메모리 디바이스의 강유전성 응답의 대략 90%이다.
따라서, 막대 그래프(1000)에 의해 예시된 바와 같이, 개시된 강유전성 데이터 저장 구조물의 하나 이상의 비정질 개시층은 강유전성 메모리 디바이스의 크기가 감소함에 따른 메모리 윈도우의 열화를 감소시키며, 이에 따라 좋은 성능을 유지하면서 강유전성 메모리 디바이스들의 스케일링을 허용한다.
개시된 비정질 개시층은 또한 시간 경과에 따른 강유전성 데이터 저장 구조물의 메모리 윈도우의 변동들을 감소시키도록 구성된다는 것이 이해되었다. 예를 들어, 도 11a는 상이한 크기들을 갖는 강유전성 메모리 디바이스들에 대한 복수의 판독/기록 사이클들(x-축)에 걸친 강유전성 메모리 디바이스의 메모리 윈도우(y-축)의 일부 실시예들을 보여주는 그래프(1100)를 예시한다. 그래프(1100)에 의해 도시된 메모리 윈도우들은 개시된 비정질 개시층을 갖지 않는 강유전성 메모리 디바이스와 연관된다.
그래프(1100)에 도시된 바와 같이, 메모리 윈도우는 제1 셀 크기(라인 1102)와 연관된 강유전성 메모리 디바이스에 대해, 제1 셀 크기보다 작은 제2 셀 크기(라인 1104)와 연관된 강유전성 메모리 디바이스에 대해, 그리고 제2 셀 크기보다 작은 제3 셀 크기(라인 1106)와 연관된 강유전성 메모리 디바이스에 대해 도시된다. 강유전성 메모리 디바이스들의 메모리 윈도우는 결함 재분배로 인해 시간이 지남에 따라 대체로 증가한다. 그러나, 강유전성 메모리 디바이스의 크기가 작아짐에 따라, 메모리 윈도우의 변동은 제1 범위(1108)에 걸쳐 증가한다. 제1 범위가 커질수록, 강유전성 메모리 디바이스들의 신뢰성을 제어하기가 더 어려워진다.
도 11b는 상이한 크기들을 갖는 강유전성 메모리 디바이스들에 대한 복수의 판독/기록 사이클들(x-축)에 걸쳐 강유전성 메모리 디바이스의 메모리 윈도우(y-축)의 일부 실시예들을 보여주는 그래프(1110)를 예시한다. 그래프(1110)에 의해 도시된 메모리 윈도우들은 개시된 비정질 개시층을 갖는 강유전성 메모리 디바이스들과 연관된다.
그래프(1110)에 도시된 바와 같이, 메모리 윈도우는 제1 셀 크기(라인 1112)와 연관된 강유전성 메모리 디바이스에 대해, 제1 셀 크기보다 작은 제2 셀 크기(라인 1114)와 연관된 강유전성 메모리 디바이스에 대해, 그리고 제 2 셀 크기보다 작은 제 3 셀 크기(라인 1116)와 연관된 강유전성 메모리 디바이스에 대해 예시된다. 강유전성 메모리 디바이스들의 메모리 윈도우는 결함 재분배로 인해 시간이 지남에 따라 대체로 증가한다. 그러나, 강유전성 메모리 디바이스들의 크기가 감소함에 따라, 메모리 윈도우의 변동은 제1 범위(도 11a의 1108)보다 작은 제2 범위(1118)만큼 증가한다. 크기가 상이한 디바이스들의 메모리 윈도우에 대한 편차가 작을수록 메모리 디바이스들의 신뢰성이 향상된다.
도 12는 비정질 개시층을 각각 포함하는 강유전성 메모리 디바이스들을 갖는 강유전성 메모리 회로(1200)의 예시적인 개략도를 도시한다.
강유전성 메모리 회로(1200)는 복수의 강유전성 메모리 셀들(12041,1-1204n,m)을 포함하는 강유전성 메모리 어레이(1202)를 포함한다. 복수의 강유전성 메모리 셀들(12041,1~1204n,m)은 행들 및/또는 열들로 강유전성 메모리 어레이(1202) 내에 배열된다. 행 내의 복수의 강유전성 메모리 셀들(12041,x~1204n,x)은 워드 라인(WL x (x=1~m))에 작동 가능하게 결합된다. 열 내의 복수의 강유전성 디바이스들(1204x,1~1204x,m)은 비트 라인(BL x (x=1~n)) 및 소스 라인(SL x (x=1~n))에 작동 가능하게 결합된다. 일부 실시예들에서, 복수의 강유전성 메모리 셀들(12041,1~1204n,m)은 각각 대략 135 nm 미만인 셀 크기(예를 들어, 폭)를 가질 수 있다. 이 셀 크기에서, 개시된 비정질 개시층은 메모리 셀 스케일링으로부터 발생하는 성능 저하 효과의 상당한 완화를 갖도록 구성된다.
워드 라인들(WL 1 ~WL m ), 비트 라인들(BL 1 ~BL n ), 및 소스 라인들(SL 1 ~SL n )은 제어 회로(1206)에 결합된다. 일부 실시예들에서, 제어 회로(1206)는 워드 라인들(WL 1 ~WL m )에 결합된 워드 라인 디코더(1210), 비트 라인들(BL 1 ~BL n )에 결합된 비트 라인 디코더(1208), 및 소스 라인들(SL 1 ~SL n )에 결합된 소스 라인 디코더(1212)를 포함한다. 일부 실시예들에서, 제어 회로(1206)는 비트 라인들(BL 1 ~BL n ) 또는 소스 라인들(SL 1 ~SL n )에 결합된 감지 증폭기(1214)를 더 포함한다. 일부 실시예들에서 제어 회로(1206)는 복수의 강자성 메모리 셀들(12041,1~1204n,m) 중 하나 이상에 선택적으로 액세스하기 위해 어드레스 정보(S ADR )를 워드 라인 디코더(1210), 비트 라인 디코더(1208), 및/또는 소스 라인 디코더(1212)에 전송하여 제어 회로(1206)를 인에이블하도록 구성된 제어 유닛(1216)을 더 포함한다.
예를 들어, 동작 동안, 제어 유닛(1216)은 어드레스 정보(S ADR )를 워드 라인 디코더(1210), 비트 라인 디코더(1208), 및 소스 라인 디코더(1212)에 제공하도록 구성된다. 어드레스 정보(S ADR )에 기초하여, 워드 라인 디코더(1210)는 워드 라인들(WL 1 ~WL m ) 중 하나에 바이어스 전압을 선택적으로 인가하도록 구성된다. 동시에, 비트 라인 디코더(1208)는 비트 라인들(BL 1 ~BL n ) 중 하나에 바이어스 전압을 선택적으로 인가하도록 구성되고/되거나, 소스 라인 디코더(1212)는 소스 라인들(SL 1 ~SL n ) 중 하나에 바이어스 전압을 선택적으로 인가하도록 구성된다. 워드 라인들(WL 1 ~WL m ), 비트 라인들(BL 1 ~BL n ) 및/또는 소스 라인들(SL 1 ~SL n ) 중 선택적인 라인들에 바이어스 전압을 인가함으로써, 강유전성 메모리 회로(1200)는 상이한 데이터 상태들을 기록하고/기록하거나 복수의 강유전성 메모리 셀들(12041,1~1204n,m)로부터 데이터 상태들을 판독하도록 구성될 수 있다.
도 13 내지 도 22는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 단면도들(1300 내지 2200)을 예시한다. 도 13 내지 도 22는 방법과 관련하여 설명되지만, 도 13 내지 도 22에 개시된 구조물들이 이러한 방법에 제한되지 않고, 대신에 방법과 독립적인 구조물들로서 단독으로 존재할 수 있음이 이해될 것이다.
도 13의 단면도(1300)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예들에서, 기판(102)은, 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이뿐만 아니라, 이에 연관된 다른 유형의 반도체 및/또는 에피택셜 층들과 같은 임의의 유형의 반도체 바디(예를 들면, 실리콘, SiGe, SOI 등)일 수 있다. 일부 실시예들에서, 기판(102)은 메모리 영역(302) 및 논리 영역(304)을 포함할 수 있다. 일부 실시예들에서, 액세스 디바이스(202)는 메모리 영역(302) 내의 기판(102) 상에 및/또는 기판(102) 내에 형성된다. 일부 실시예들에서, 논리 디바이스(307)는 논리 영역(304) 내의 기판(102) 상에 및/또는 기판(102) 내에 형성된다. 일부 실시예들에서, 액세스 디바이스(202) 및/또는 논리 디바이스(307)는 트랜지스터를 포함할 수 있다. 이러한 일부 실시예들에서, 액세스 디바이스(202) 및/또는 논리 디바이스(307)는 기판(102) 위에 게이트 유전체막 및 게이트 전극막을 퇴적함으로써 형성될 수 있다. 게이트 유전체(예를 들어, 202c) 및 게이트 전극(예를 들어, 202a)을 형성하기 위해 게이트 유전체막 및 게이트 전극막이 후속하여 패터닝된다. 기판(102)은 게이트 전극(예를 들어, 202a)의 양 측에 소스/드레인 영역들(예를 들어, 202b)을 형성하기 위해 후속적으로 주입될 수 있다. 일부 실시예들에서, 하나 이상의 격리 구조물(303)은 액세스 디바이스(202) 및/또는 논리 디바이스(307)의 양 측을 따라 기판(102) 내에 형성될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 하나 이상의 하부 ILD 층(106L)이 기판(102) 위에 형성된다. 일부 실시예들에서, 하나 이상의 하부 상호접속부(204)가 메모리 영역(302) 내의 하나 이상의 하부 ILD 층(106L) 내에 형성되고, 하나 이상의 추가 하부 상호접속부(308)가 논리 영역(304) 내의 하나 이상의 ILD 층(106L) 내에 형성된다. 일부 실시예들에서, 하나 이상의 하부 상호접속부(204) 및/또는 하나 이상의 추가 하부 상호접속부(308)는 도전성 콘택트, 상호접속 와이어, 및/또는 상호접속 비아를 포함할 수 있다. 일부 실시예들에서, 하나 이상의 하부 ILD 층(106L)은 하나 이상의 적층된 레벨간 유전체(ILD) 층을 포함할 수 있다. 하나 이상의 하부 상호접속부(204) 및/또는 하나 이상의 추가 하부 상호접속부(308)는, 기판(102) 위에 하부 ILD 층(예를 들어, 산화물, 저-k 유전체, 또는 초저-k 유전체)을 형성하고, 하부 ILD 층 내에 비아 홀 및/또는 트렌치를 형성하기 위해 하부 ILD 층을 선택적으로 에칭하고, 비아 홀 및/또는 트렌치 내에 도전성 재료(예를 들어, 구리, 알루미늄 등)을 형성하고, 하부 ILD 층 위에서부터 과량의 도전성 재료를 제거하기 위해 평탄화 공정(예를 들어, 화학적 기계적 평탄화 공정)을 수행함으로써 형성된다.
도 15의 단면도(1500)에 도시된 바와 같이, 하부 절연 구조물(310)은 하나 이상의 하부 상호접속부(204) 및/또는 하나 이상의 하부 ILD 층(106L) 위에 형성된다. 일부 실시예들에서, 하부 절연 구조물(310)은 실리콘 풍부 산화물, 실리콘 탄화물, 실리콘 질화물 등 중 하나 이상을 포함한다. 일부 실시예들에서, 하부 절연 구조물(310)은 하나 이상의 퇴적 공정(예를 들어, PVD(Physical Vapor Deposition) 공정, CVD(Chemical Vapor Deposition) 공정, PE-CVD(Plasma Enhanced CVD) 공정 등)에 의해 수행될 수 있다.
일부 실시예들에서, 하부 절연 구조물(310)은 하나 이상의 하부 상호접속부(204)의 상부 표면을 노출시키기 위해 하부 절연 구조물(310)을 통해 연장하는 개구(1502)를 형성하도록 선택적으로 에칭될 수 있다. 일부 실시예들에서, 개구(1502)는, 하부 절연 구조물(310)을 통해 연장되는 하부 전극 비아(306)를 형성하기 위해 도전성 재료로 후속하여 채워질 수 있다. 일부 실시예들에서, 하부 전극 비아(306)는 금속, 금속 질화물 및/또는 이와 유사한 것을 포함할 수 있다. 예를 들어, 하부 전극 비아(306)는 텅스텐, 탄탈 질화물, 티타늄 질화물, 루테늄, 백금, 이리듐 등을 포함할 수 있다. 일부 실시예들에서, 도전성 재료는 퇴적 공정(예를 들어, PVD 공정, CVD 공정, PE-CVD 공정 등)에 의해 형성될 수 있다. 일부 실시예들에서, 평탄화 공정(예를 들어, 화학적 기계적 평탄화(CMP) 공정)이 하부 절연 구조물(310) 위에서 전도체의 과잉을 제거하기 위해 수행될 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 확산 장벽층(1602)이 하부 절연 구조물(310) 위에 형성된다. 일부 실시예들에서, 확산 장벽층(1602)은 티타늄 질화물, 탄탈 질화물 등과 같은 금속 질화물을 포함할 수 있다. 하부 전극층(1604)은 확산 장벽층(1602) 위에 형성된다. 일부 실시예들에서, 하부 전극층(1604)은 텅스텐, 탄탈, 탄탈 질화물, 티타늄, 티타늄 질화물, 루테늄, 백금, 이리듐 등을 포함할 수 있다. 일부 실시예들에서, 확산 장벽층(1602) 및 하부 전극층(1604)은 퇴적 공정(예를 들어, PVD 공정, CVD 공정, PE-CVD 공정 등)에 의해 형성될 수 있다. 다른 실시예들(미도시)에서, 확산 장벽 층(1602)은 하부 전극 비아(306)를 형성하기 위해 개구(예를 들어, 도 15의 1502) 내에 도전성 재료를 퇴적하기 전에 하부 절연 구조물(310)의 개구 내에 형성될 수 있다.
패터닝되지 않은 비정질 개시층(1606)이 하부 전극층(1604) 위에 형성된다. 다양한 실시예들에서, 패터닝되지 않은 비정질 개시층(1606)은 지르코늄 산화물(예를 들어, ZrOx), 하프늄 산화물(예를 들어, HfOx), 실리콘 산화물(예를 들어, SiOx), 탄탈 산화물(예를 들어, TaOx), 알루미늄 산화물(예를 들어, AlOx), 티타늄 산화물(예를 들어, TiOx), 이트륨 산화물(예를 들어, YOx), 가돌리늄 산화물(예를 들어, GdOx), 란탄 산화물(예를 들어, LaOx), 스트론튬 산화물(예를 들어, SrOx) 등을 포함할 수 있다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층(1606)은 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 다른 실시예들에서, 패터닝되지 않은 비정질 개시층(1606)은 노(furnace)에서 고온 산화 공정에 의해 형성될 수 있다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층(1606)은 비정질 상을 갖도록 형성될 수 있다.
일부 실시예들에서, 패터닝되지 않은 비정질 개시층(1606)은 상대적으로 높은 결정화 온도를 갖는 재료를 포함하고/포함하거나 재료일 수 있다. 상대적으로 높은 결정화 온도는 패터닝되지 않은 비정질 개시층(1606)이 후속 고온 공정들 동안 비정질로 남아 있게 한다. 패터닝되지 않은 비정질 개시층(1606)이 고온 공정들 동안 비정질로 유지되도록 함으로써, 패터닝되지 않은 비정질 개시층(1606)은 후속적으로 형성되는 중간 강유전성 재료층(예를 들어, 도 17의 1702)의 상에 영향을 미칠 수 있다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층(1606)은 후속적으로 형성되는 중간 강유전성 재료층(예를 들어, 도 17의 1702)의 제2 재료의 제2 결정화 온도보다 더 높은 제1 결정화 온도를 갖는 제1 재료를 포함할 수 있으며, 이에 의해 비정질 개시층(110)은 후속적으로 형성되는 중간 강유전성 재료층이 결정질 상(예를 들어, 사방정계 결정질 상)으로 변화하는 동안에도 비정질로 남아있다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층(1606)은 대략 400℃ 초과, 대략 500℃ 초과, 대략 750℃ 초과, 또는 다른 유사한 값인 결정화 온도를 갖는 재료를 포함하고/포함하거나 재료일 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 중간 강유전성 재료층(1702)은 패터닝되지 않은 비정질 개시층(1606) 상에 형성된다. 일부 실시예들에서, 중간 강유전성 재료층(1702)은 실질적으로 균일한 비정질 상을 갖도록 형성될 수 있다. 일부 실시예들에서, 중간 강유전성 재료층(1702)은 하프늄 산화물, 하프늄 지르코늄 산화물(HZO), 납 지르코네이트 티타네이트(PZT) 등을 포함할 수 있다. 일부 실시예들에서, 중간 강유전성 재료층(1702)은 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 다른 실시예들에서, 중간 강유전성 재료층(1702)은 PVD 공정, CVD 공정, PE-CVD 공정 등에 의해 형성될 수 있다.
일부 추가적인 실시예에서, 하나 이상의 추가적인 패터닝되지 않은 비정질 개시층 및/또는 하나 이상의 중간 강유전성 재료층이 하부 전극층(1604) 위에 형성될 수 있다. 하나 이상의 추가적인 패터닝되지 않은 비정질 개시층 및 /또는 하나 이상의 중간 강유전성 재료층은 도 5 내지 도 8에 도시된 실시예들에 대응할 수 있다. 예를 들어, 일부 실시예들에서, 제2 패터닝되지 않은 비정질 개시층(예를 들어, 도 5의 제2 비정질 개시층(502)에 대응함)이 중간 강유전성 재료층 상에 형성될 수 있다. 일부 추가 실시예들에서, 제2 중간 강유전성 재료층(예를 들어, 도 6의 제2 강유전성 스위칭 층(602)에 대응함)이 제2 비정질 개시층 상에 형성될 수 있다. 또 다른 추가적인 실시예들에서, 제3 비정질 개시층(예를 들어, 도 7의 제3 비정질 개시층(702)에 대응함)이 제2 중간 강유전성 재료층 상에 형성될 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 어닐링 공정(1802)은 중간 강유전성 재료층(도 17의 1702)의 퇴적 후에 수행될 수 있다. 어닐링 공정(1802)은 중간 강유전성 재료층(도 17의 1702)의 상을 변경하여 강유전성 재료층(1804)을 형성한다. 예를 들어, 어닐링 공정(1802)은 중간 강유전성 재료층의 비정질 상을 실질적으로 균일한 사방정계 결정질 상을 갖는 강유전성 재료층(1804)으로 변경하여, 강유전성 재료층(1804)이 주로 사방정계 결정질 상을 갖도록 한다. 일부 실시예들에서, 어닐링 공정(1802)은 대략 200℃와 대략 700℃ 사이, 대략 200℃ 와 대략 500℃ 사이, 대략 250℃와 대략 400℃ 사이, 대략 300℃와 대략 400℃ 사이, 또는 다른 유사한 값들의 범위에 있는 온도에서 수행될 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 상부 전극층(1902)이 강유전성 재료층(1804) 위에 형성된다. 상부 전극층(1902)은 금속, 금속 질화물 등을 포함할 수 있다. 일부 실시예들에서, 상부 전극층(1902)은 텅스텐, 탄탈, 탄탈 질화물, 티타늄, 티타늄 질화물, 루테늄, 백금, 이리듐 등을 포함할 수 있다. 일부 실시예들에서, 상부 전극층(1902)은 퇴적 공정(예를 들어, PVD 공정, CVD 공정, PE-CVD 공정 등)에 의해 형성될 수 있다. 일부 대안적인 실시예들에서, 상부 전극층(1902)의 퇴적 후에 어닐링 공정이 수행될 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 하나 이상의 패터닝 공정(2002)이 상부 전극층(도 19의 1902), 강유전성 재료층(도 19의 1804), 패터닝되지 않은 비정질 개시층(도 19의 1606), 하부 전극층(도 19의 1604), 및 확산 장벽층(도 19의 1602)에 대해 수행되어 강유전성 스위칭 층(112), 및 하부 전극(108)과 상부 전극(114) 사이에 배치된 비정질 개시층(110)을 갖는 강유전성 메모리 디바이스(104)를 형성한다. 하나 이상의 패터닝 공정(2002)은 상부 전극층(도 19의 1902)의 일부를 제거하여 상부 전극(114)을 형성하고, 강유전성 재료층(도 19의 1804)의 일부를 제거하여 강유전성 스위칭 층(112)을 형성하고, 패터닝되지 않은 비정질 개시층(도 19의 1606)의 일부를 제거하여 비정질 개시층(110)을 형성하고, 하부 전극층(도 19의 1604)의 일부를 제거하여 하부 전극(108)을 형성하고, 확산 장벽층(도 19의 1602)의 일부를 제거하여 확산 장벽(206)을 형성한다.
일부 실시예들에서, 하나 이상의 패터닝 공정(2002)은 마스킹 층에 따라 상부 전극층(도 19의 1902)을 에천트에 선택적으로 노출시키도록 구성된 패터닝 공정을 포함할 수 있다. 다양한 실시예들에서, 마스킹 층(2004)은 금속(예를 들어, 티타늄, 티타늄 질화물, 탄탈 등), 유전체 재료(예를 들어, 실리콘 질화물, 실리콘 탄화물 등), 감광성 재료(예를 들어, 포토레지스트) 등을 포함할 수 있다. 일부 추가적인 실시예들에서, 하나 이상의 패터닝 공정(2002)는 상부 전극(114)을 형성하기 위해 마스킹 층에 따라 상부 전극층(도 19의 1902)을 제1 에천트에 선택적으로 노출시키도록 구성된 제1 패터닝 공정을 포함할 수 있다. 일부 실시예들에서, 제1 패터닝 공정이 완료된 후에, 상부 전극(114)과 마스킹층의 양 측면을 따라 하나 이상의 측벽 스페이서가 형성될 수 있다. 일부 실시예들에서, 하나 이상의 패터닝 공정(2002)은 하나 이상의 측벽 스페이서를 형성한 후에 수행되는 제2 패터닝 공정을 더 포함할 수 있다. 제2 패터닝 공정은 강유전성 재료층(도 19의 1804), 비정질 개시층(도 19의 1606), 하부 전극층(도 19의 1604) 및 확산 장벽층(도 19의 1602)을 마스킹 층과 하나 이상의 측벽 스페이서에 의해 덮이지 않은 영역들에서 제2 에천트에 선택적으로 노출시키도록 구성된다.
도 21의 단면도(2100)에 도시된 바와 같이, 상부 ILD 층(106U)은 강유전성 메모리 디바이스(104) 위에 형성된다. 일부 실시예들에서, 상부 ILD 층(106U)은 퇴적 공정(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 다양한 실시예들에서, 상부 ILD 층(106U)은 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 실리콘 산질화물, BSG(borosilicate glass), PSG(phosphorus silicate glass), BPSG(borophosphosilicate), FSG(fluorosilicate glass), USG(undoped silicate glass), 다공성 유전체 재료 등을 포함할 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 상부 상호접속부(116)는 상부 전극(114) 상에 형성된다. 상부 상호접속부(116)는 상부 ILD 층(106U)을 통해 상부 전극(114)으로 연장된다. 일부 실시예들에서, 상부 상호접속부(116)는, 상부 ILD 층(106U)의 상부 표면으로부터 연장되어 상부 전극(114)의 상부 표면을 노출시키는 개구를 형성하도록 상부 ILD 층(106U)을 선택적으로 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 마스킹 층(예를 들어, 포토레지스트)에 따라 상부 ILD 층(106U)을 선택적으로 에칭하기 위해 제3 에천트를 사용하는 제3 패터닝 공정에 의해 개구가 형성될 수 있다. 도전성 재료(예: 구리, 알루미늄 등)이 개구부 내에 형성된다. 일부 실시예들에서, 개구 내에 도전성 재료를 형성한 후에, 상부 ILD 층(106U)의 상부로부터 과량의 도전성 재료를 제거하기 위해 평탄화 공정(예를 들어, CMP 공정)이 수행된다. 일부 실시예들에서, 상호접속 비아(312)가 또한 논리 영역(304) 내에 형성될 수 있다. 상호접속 비아(312)는 상부 ILD 층(106U)의 상부 표면으로부터 하나 이상의 추가적인 하부 상호접속부(308)까지 연장하도록 형성된다.
도 23 내지 도 32는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩을 형성하는 방법의 일부 대안적인 실시예들의 단면도들(2300 내지 3200)을 예시한다. 도 23 내지 도 32는 방법과 관련하여 기술되지만, 도 23 내지 도 32에 개시된 구조물들이 그러한 방법에 제한되지 않고, 대신 방법과 독립적인 구조물들로서 단독으로 존재할 수 있다는 것이 이해될 것이다.
도 23의 단면도(2300)에 도시된 바와 같이, 기판(102)이 제공된다. 일부 실시예들에서, 기판(102)은 메모리 영역(302) 및 논리 영역(304)을 포함할 수 있다. 일부 실시예들에서, 액세스 디바이스(202)는 메모리 영역(302) 내의 기판(102) 상에 및/또는 기판(102) 내에 형성된다. 일부 추가적인 실시예들에서, 논리 디바이스(307)는 논리 영역(304) 내의 기판(102) 상에 및/또는 기판(102) 내에 형성된다. 일부 실시예들에서, 액세스 디바이스(202) 및/또는 논리 디바이스(307)는 도 13과 관련하여 기술된 바와 같이 형성될 수 있다.
도 24의 단면도(2400)에 도시된 바와 같이, 하나 이상의 하부 ILD 층(106L)이 기판(102) 위에 형성된다. 일부 실시예들에서, 하나 이상의 하부 상호접속부(204)가 메모리 영역(302) 내의 하나 이상의 하부 ILD 층(106L) 내에 형성되고, 하나 이상의 추가적인 하부 상호접속부(308)가 논리 영역(304) 내의 하나 이상의 하부 ILD 층(106L) 내에 형성된다. 일부 실시예들에서, 하나 이상의 하부 상호접속부(204) 및/또는 하나 이상의 추가 하부 상호접속부(308)는 도 14와 관련하여 기술된 바와 같이 형성될 수 있다.
도 25의 단면도(2500)에 도시된 바와 같이, 하부 절연 구조물(310)은 하나 이상의 하부 ILD 층(106L) 및/또는 하나 이상의 하부 상호접속부(204) 위에 형성된다. 일부 실시예들에서, 하나 이상의 하부 상호접속부(204)의 상부 표면을 노출시키기 위해 하부 절연 구조물(310)을 통해 연장하는 개구(2502)를 정의하는 하부 절연 구조물(310)의 하나 이상의 측벽(310s)을 형성하도록, 하부 절연 구조물(310)은 선택적으로 에칭될 수 있다.
도 26의 단면도(2600)에 도시된 바와 같이, 확산 장벽 층(2602)이 하부 절연 구조물(310) 위에 형성된다. 확산 장벽층(2602)은 하부 절연 구조물(310) 위에서부터 개구(2502) 내로, 그리고 하부 절연 구조물(310)의 하나 이상의 측벽(310s)을 따라 연장한다. 확산 장벽층(2602)은 확산 장벽층(2602)의 상부 표면 내에 제1 리세스를 정의하는 각진 내부 측벽들을 갖도록 형성된다. 하부 전극층(2604)은 확산 장벽층(2602) 위에 형성된다. 하부 전극층(2604)은 확산 장벽층(2602) 위에서부터 개구(2502) 내로, 그리고 확산 장벽층(2602)의 각진 내부 측벽들을 따라 연장한다. 하부 전극층(2604)은 하부 전극층(2604)의 상부 표면 내에 제2 리세스를 정의하는 각진 내부 측벽들을 갖도록 형성된다. 패터닝되지 않은 비정질 개시층(2606)이 하부 전극층(2604) 위에 형성된다. 패터닝되지 않은 비정질 개시층(2606)은 하부 전극층(2604) 위에서부터 개구(2502) 내로, 그리고 하부 전극층(2604)의 각진 내부 측벽들을 따라 연장된다. 패터닝되지 않은 비정질 개시층(2606)은 패터닝되지 않은 비정질 개시층(2606)의 상부 표면 내에 제3 리세스를 정의하는 각진 내부 측벽들을 갖도록 형성된다.
도 27의 단면도(2700)에 도시된 바와 같이, 중간 강유전성 재료층(2702)이 패터닝되지 않은 비정질 개시층(2606) 위에 형성된다. 일부 실시예들에서, 중간 강유전성 재료층(2702)은 실질적으로 균일한 비정질 상을 갖도록 형성될 수 있다. 중간 강유전성 재료층(2702)은 패터닝되지 않은 비정질 개시층(2606) 위에서부터 개구(2502) 내로, 그리고 패터닝되지 않은 비정질 개시층(2606)의 각진 내부 측벽들을 따라 연장된다. 중간 강유전성 재료층(2702)은 중간 강유전성 재료층(2702)의 상부 표면 내에 제4 리세스를 정의하는 각진 내부 측벽들을 갖도록 형성된다.
도 28의 단면도(2800)에 도시된 바와 같이, 중간 강유전성 재료층(도 27의 2702)의 퇴적 후에 어닐링 공정(2802)이 수행될 수 있다. 어닐링 공정(2802)은 중간 강유전성 재료층(도 27의 2702)의 상을 변경한다. 예를 들어, 어닐링 공정(2802)은 중간 강유전성 재료층의 비정질 상을 실질적으로 균일한 사방정계 결정질 상을 갖는 강유전성 재료층(2804)으로 변경할 수 있다. 일부 실시예들에서, 어닐링 공정(2802)은 대략 200℃와 대략 700℃ 사이, 대략 200℃와 대략 500℃ 사이, 대략 250℃와 대략 400℃ 사이, 대략 300℃와 대략 400℃ 사이, 또는 다른 유사한 값들의 범위 내에 있는 온도에서 수행될 수 있다.
도 29의 단면도(2900)에 도시된 바와 같이, 상부 전극층(2902)이 강유전성 재료층(2804) 위에 형성된다. 상부 전극층(2902)은 강유전성 재료층(2804) 위에서부터 제4 리세스 내로, 그리고 강유전성 재료층(2804)의 내부 측벽들을 따라 연장한다.
도 30의 단면도(3000)에 도시된 바와 같이, 하나 이상의 패터닝 공정(3004)이 마스킹 층(3002)을 따라 상부 전극층(도 29의 2902), 강유전성 재료층(도 29의 2804), 패터닝되지 않은 비정질 개시층(도 29의 2606), 하부 전극층(도 29의 2604), 및 확산 방지층(도 29의 2602)에 대해 수행된다. 하나 이상의 패터닝 공정(3004)은 하부 전극(108)과 상부 전극(114) 사이에 배치된 비정질 개시층(110) 및 강유전성 스위칭 층(112)을 갖는 강유전성 메모리 디바이스(104)를 형성한다. 하나 이상의 패터닝 공정(3004)은 상부 전극층(도 29의 2902)의 일부를 제거하여 상부 전극(114)을 형성하고, 강유전성 재료층(도 29의 2804)의 일부를 제거하여 강유전성 스위칭 층(112)을 형성하고, 패터닝되지 않은 비정질 개시층(도 29의 2606)의 일부를 제거하여 비정질 개시층(110)을 형성하고, 하부 전극층(도 29의 2604)의 일부를 제거하여 하부 전극(108)을 형성하고, 확산 장벽층(도 29의 2602)의 일부를 제거하여 확산 장벽(206)을 형성한다.
도 31의 단면도(3100)에 도시된 바와 같이, 상부 ILD 층(106U)은 강유전성 메모리 디바이스(104) 위에 형성된다. 일부 실시예들에서, 상부 ILD 층(106U)은 도 21과 관련하여 기술된 바와 같이 형성될 수 있다.
도 32의 단면도(3200)에 도시된 바와 같이, 상부 상호접속부(116)가 상부 전극(114) 상에 형성된다. 상부 상호접속부(116)는 상부 ILD 층(106U)을 통해 상부 전극(114)으로 연장된다. 일부 실시예들에서, 상부 상호접속부(116)는 도 22와 관련하여 기술된 바와 같이 형성될 수 있다. 일부 실시예들에서, 상호접속 비아(312)가 또한 논리 영역(304) 내에 형성되어 상부 ILD 층(106U)을 통해 하나 이상의 추가적인 하부 상호접속부(308)로 연장될 수 있다.
도 33은 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물을 갖는 집적 칩을 형성하는 방법(3300)의 일부 실시예들의 흐름도를 예시한다.
방법이 여기에서 일련의 동작들 또는 사건들로 예시되고 기술되지만, 그러한 동작들 또는 사건들의 예시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것을 이해할 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기술된 것과는 다른 동작들 또는 사건들과 동시에 및/또는 다른 순서로 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 모든 예시된 동작들이 요구되지 않을 수 있다. 또한, 여기에 설명된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
동작 3302에서, 액세스 디바이스가 기판 상에 및/또는 기판 내에 형성될 수 있다. 도 13은 동작 3302에 대응하는 일부 실시예들의 단면도(1300)를 예시한다. 도 23은 동작 3302에 대응하는 대안적인 실시예의 단면도(2300)를 예시한다.
동작 3304에서, 하나 이상의 하부 상호접속부가 기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내에 형성된다. 도 14는 동작 3304에 대응하는 일부 실시예들의 단면도(1400)를 예시한다. 도 24는 동작 3304에 대응하는 대안적인 실시예의 단면도(2400)를 예시한다.
동작 3306에서, 하나 이상의 하부 ILD 층 및 하나 이상의 하부 상호접속부 위에 하부 절연 구조물이 형성된다. 도 15는 동작 3306에 대응하는 일부 실시예들의 단면도(1500)를 예시한다. 도 25는 동작 3306에 대응하는 대안적인 실시예의 단면도(2500)를 예시한다.
동작 3308에서, 확산 장벽층이 하부 절연층 상에 및/또는 하부 절연 구조물을 통해 하나 이상의 하부 상호접속부까지 연장하는 개구 내에 형성된다. 도 16은 동작 3308에 대응하는 일부 실시예들의 단면도(1600)를 예시한다. 도 26은 동작 3308에 대응하는 대안적인 실시예의 단면도(2600)를 예시한다.
동작 3310에서, 하부 전극층이 확산 장벽층 상에 형성된다. 도 16은 동작 3310에 대응하는 일부 실시예들의 단면도(1600)를 예시한다. 도 26은 단계 3310에 대응하는 대안적인 실시예의 단면도(2600)를 예시한다.
동작 3312에서, 패터닝되지 않은 비정질 개시층이 하부 전극층 상에 형성된다. 도 16은 동작 3312에 대응하는 일부 실시예들의 단면도(1600)를 예시한다. 도 26은 동작 3312에 대응하는 대안적인 실시예의 단면도(2600)를 예시한다.
동작(3314)에서, 실질적으로 균일한 비정질 상을 갖는 중간 강유전성 스위칭 층이, 패터닝되지 않은 비정질 개시층 상에 형성된다. 도 17은 동작 3314에 대응하는 일부 실시예들의 단면도(1700)를 예시한다. 도 27은 동작 3314에 대응하는 대안적인 실시예의 단면도(2700)를 도시한다.
동작 3316에서, 실질적으로 균일한 비정질 상을 갖는 중간 강유전성 스위칭 층을 실질적으로 균일한 사방정계 결정질 상을 갖는 강유전성 스위칭 층으로 변경하기 위해 어닐링 공정이 수행된다. 도 18은 동작 3316에 대응하는 일부 실시예들의 단면도(1800)를 예시한다. 도 28은 동작 3316에 대응하는 대안적인 실시예의 단면도(2800)를 도시한다.
동작 3318에서, 상부 전극층이 강유전성 스위칭 층 상에 형성된다. 도 19는 동작 3318에 대응하는 일부 실시예들의 단면도(1900)를 예시한다. 도 29는 동작 3318에 대응하는 대안적인 실시예의 단면도(2900)를 예시한다.
동작 3320에서, 하나 이상의 패터닝 공정이 수행되어 강유전성 메모리 디바이스를 형성한다. 도 20은 동작 3320에 대응하는 일부 실시예들의 단면도(2000)를 예시한다. 도 30은 동작 3320에 대응하는 대안적인 실시예의 단면도(3000)를 예시한다.
동작 3322에서, 상부 ILD 층이 강유전성 메모리 디바이스 위에 형성된다. 도 21은 동작 3322에 대응하는 일부 실시예들의 단면도(2100)를 예시한다. 도 31은 동작 3322에 대응하는 대안적인 실시예의 단면도(3100)를 예시한다.
동작 3324에서, 상부 ILD 층을 통해 강유전성 메모리 디바이스의 상부 전극까지 연장하도록 상부 상호접속부가 형성된다. 도 22는 동작 3324에 대응하는 일부 실시예들의 단면도(2200)를 도시한다. 도 32는 동작 3324에 대응하는 대안적인 실시예의 단면도(3200)를 도시한다.
따라서, 일부 실시예들에서, 본 개시는, 위에 놓이는 강유전성 스위칭 층이 실질적으로 균일한 사방정계 결정질 상을 갖고 형성되게 하도록 구성된 비정질 개시층을 갖는 강유전성 데이터 저장 구조물을 포함하는 강유전성 메모리 디바이스를 갖는 집적 칩에 관한 것이다. 실질적으로 균일한 사방정계 결정질 상은 강유전성 스위칭 층의 강유전성 응답을 향상시키고, 이에 따라 강유전성 메모리 디바이스의 성능을 향상시킨다.
일부 실시예들에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은, 기판 위에 하부 전극층을 형성하는 단계; 상기 하부 전극층 위에 패터닝되지 않은 비정질 개시층을 형성하는 단계; 상기 패터닝되지 않은 비정질 개시층 상에 실질적으로 균일한 비정질 상을 갖도록 형성된 중간 강유전성 재료층을 형성하는 단계; 상기 중간 강유전성 재료층을 실질적으로 균일한 사방정계 결정질 상을 갖는 강유전성 재료층으로 변경하도록 구성된 어닐링 공정을 수행하는 단계; 상기 강유전성 재료층 위에 상부 전극층을 형성하는 단계; 상기 상부 전극층, 상기 강유전성 재료층, 상기 패터닝되지 않은 비정질 개시층 및 상기 하부 전극층에 대해 하나 이상의 패터닝 공정을 수행하여 강유전성 메모리 디바이스를 형성하는 단계; 상기 강유전성 메모리 디바이스 위에 상부 레벨간 유전체(ILD) 층을 형성하는 단계; 및 상기 강유전성 메모리 디바이스와 접촉하기 위해 상부 ILD 층을 통해 연장되는 상부 상호접속부를 형성하는 단계를 포함한다. 일부 실시예들에서, 상기 방법은 어닐링 공정을 수행한 후 상부 전극층을 형성하는 단계를 더 포함한다. 일부 실시예들들에서, 어닐링 공정은 대략 섭씨 250도(°C)와 대략 400°C 사이의 범위에 있는 온도에서 수행된다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층은 산화물 또는 질화물을 포함한다. 일부 실시예들에서, 방법은 중간 강유전성 재료층 상에 제2 패터닝되지 않은 비정질 개시층을 형성하는 단계; 및 상기 제2 패터닝되지 않은 비정질 개시층을 패터닝하여 강유전성 메모리 디바이스를 형성하는 단계를 포함한다. 일부 실시예들에서, 제2 패터닝되지 않은 비정질 개시층은 패터닝되지 않은 비정질 개시층과 동일한 재료이다. 일부 실시예들에서, 제2 패터닝되지 않은 비정질 개시층은 패터닝되지 않은 비정질 개시층과 상이한 재료이다. 일부 실시예들에서, 방법은 제2 패터닝되지 않은 비정질 개시층 상에 제2 중간 강유전성 재료층을 형성하는 단계; 및 상기 제2 중간 강유전성 재료층을 패터닝하여 강유전성 메모리 디바이스를 형성하는 단계를 더 포함한다. 일부 실시예들에서, 방법은 제2 중간 강유전성 재료층 상에 제3 패터닝되지 않은 비정질 개시층을 형성하는 단계; 및 제3 패터닝되지 않은 비정질 개시층을 패터닝하여 강유전성 메모리 디바이스를 형성하는 단계를 더 포함한다.
다른 실시예들에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은, 기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내에 하나 이상의 하부 상호접속부를 형성하는 단계; 상기 하나 이상의 하부 ILD 층 위에 하부 절연 구조물을 형성하는 단계 - 상기 하부 절연 구조물은 상기 하부 절연 구조물을 통해 연장되는 개구를 정의하는 측벽들을 가짐 - ; 상기 하부 절연 구조물 위에 하부 전극층을 형성하는 단계; 상기 하부 전극층 상에 비정질 상을 갖는 패터닝되지 않은 비정질 개시층을 형성하는 단계; 상기 패터닝되지 않은 비정질 개시층의 상부 표면과 접촉하는 중간 강유전성 재료층을 형성하는 단계 - 상기 패터닝되지 않은 비정질 개시층은, 상기 중간 강유전성 재료층이 중간 강유전성 재료층의 최외측 측벽들 사이에 실질적으로 비정질 상을 갖고 형성되게 하도록 구성됨 - ; 상기 중간 강유전성 재료층을 비정질 상에서 결정질 상을 갖는 강유전성 재료층으로 변경하도록 구성된 어닐링 공정을 수행하는 단계; 상기 강유전성 재료층 위에 상부 전극층을 형성하는 단계; 상기 상부 전극층, 상기 강유전성 재료층, 상기 패터닝되지 않은 비정질 개시층 및 상기 하부 전극층에 대해 하나 이상의 패터닝 공정을 수행하여 강유전성 메모리 디바이스를 형성하는 단계; 하부 절연 구조물 위에 상부 레벨간 유전체(ILD) 층을 형성하는 단계; 및 상기 강유전성 메모리 디바이스와 접촉하도록 상부 ILD 층을 통해 연장되는 상부 상호접속부를 형성하는 단계를 포함한다. 일부 실시예들에서, 결정질 상은 사방정계 결정질 상이다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층은 제1 결정화 온도를 갖는 제1 재료를 포함하고 중간 강유전성 재료층은 제1 결정화 온도보다 더 낮은 제2 결정화 온도를 갖는 제2 재료를 포함한다. 일부 실시예들에서, 방법은 하부 절연 구조물의 측벽들을 따라 하부 전극층, 패터닝되지 않은 비정질 개시층, 및 중간 강유전성 재료층을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층은 실리콘 산화물, 탄탈 산화물, 알루미늄 산화물, 이트륨 산화물, 가돌리늄 산화물, 란탄 산화물, 또는 스트론튬 산화물을 포함한다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층은 실리몬 질화물, 탄탈 질화물, 또는 알루미늄 질화물을 포함한다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층은 하부 전극층과 접촉하는 하부 표면으로부터 중간 강유전성 재료층과 접촉하는 상부 표면까지 연속적으로 연장된다. 일부 실시예들에서, 패터닝되지 않은 비정질 개시층은 대략 30 옹스트롬 이하의 두께로 형성된다.
또 다른 실시예들에서, 본 개시는 집적 칩에 관한 것이다. 집적 칩은 기판 위에 배치된 제1 금속을 포함하는 하부 전극; 상기 하부 전극 위에 배치된 제2 금속을 포함하는 상부 전극; 상기 하부 전극과 상기 상부 전극 사이에 배열되고, 상기 강유전성 스위칭 층 및 상기 강유전성 스위칭층을 하부 전극으로부터 분리시키는 비정질 개시층을 포함하는 강유전성 데이터 저장 구조물; 강유전성 스위칭 층의 결정질 상에 영향을 미치도록 구성된 구조물을 갖는 비정질 개시층; 및 상기 강유전성 스위칭 층의 최외측 표면들 사이에 연장되는 실질적으로 균일한 사방정계 결정질 상을 포함하는 강유전성 스위칭 층을 포함한다. 일부 실시예들에서, 집적 칩은 기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내에 배치된 하나 이상의 하부 상호접속부; 상기 하나 이상의 하부 ILD 층 위에 배열되고, 상기 하부 절연 구조물을 통해 연장되는 개구를 정의하는 하나 이상의 측벽을 포함하는 하부 절연 구조물; 및 상기 하부 절연 구조물의 하나 이상의 측벽 사이에 직접 배열되는 비정질 개시층을 더 포함한다. 일부 실시예들에서, 강유전성 데이터 저장 구조물은 강유전성 스위칭 층에 의해 비정질 개시층으로부터 분리된 제2 비정질 개시층을 포함한다.
<부기>
실시예 1.집적 칩을 형성하는 방법으로서,
기판 위에 하부 전극층을 형성하는 단계;
상기 하부 전극층 위에 패터닝되지 않은 비정질 개시층(initiation layer)을 형성하는 단계;
상기 패터닝되지 않은 비정질 개시층 상에 중간 강유전성 재료층 - 상기 중간 강유전성 재료층은 실질적으로 균일한 비정질 상을 갖도록 형성됨 - 을 형성하는 단계;
상기 중간 강유전체 재료층을 실질적으로 균일한 사방정계(orthorhombic) 결정질 상을 갖는 강유전성 재료층으로 변경하도록 구성된 어닐링 공정을 수행하는 단계;
상기 강유전성 재료층 위에 상부 전극층을 형성하는 단계;
강유전성 메모리 디바이스를 형성하기 위해, 상기 상부 전극층, 상기 강유전성 재료층, 상기 패터닝되지 않은 비정질 개시층 및 상기 하부 전극층에 대해 하나 이상의 패터닝 공정을 수행하는 단계;
상기 강유전성 메모리 디바이스 위에 상부 레벨간 유전체(ILD) 층을 형성하는 단계; 및
상기 강유전성 메모리 디바이스와 접촉하도록 상기 상부 ILD 층을 통해 연장되는 상부 상호접속부를 형성하는 단계를 포함하는, 집적 칩 형성 방법.
실시예 2. 실시예 1에 있어서,
상기 어닐링 공정을 수행한 후에 상기 상부 전극층을 형성하는 단계를 더 포함하는, 집적 칩 형성 방법.
실시예 3. 실시예 1에 있어서, 상기 어닐링 공정은 대략 섭씨 250도(℃)와 대략 400°C 사이의 범위에 있는 온도에서 수행되는, 집적 칩 형성 방법.
실시예 4. 실시예 1에 있어서, 상기 패터닝되지 않은 비정질 개시층은 산화물 또는 질화물을 포함하는, 집적 칩 형성 방법.
실시예 5. 실시예 1에 있어서,
상기 중간 강유전성 재료층 상에 제2 패터닝되지 않은 비정질 개시층을 형성하는 단계; 및
상기 강유전성 메모리 디바이스를 형성하기 위해 상기 제2 패터닝되지 않은 비정질 개시층을 패터닝하는 단계를 더 포함하는, 집적 칩 형성 방법.
실시예 6. 실시예 5에 있어서, 상기 제2 패터닝되지 않은 비정질 개시층은 상기 패터닝되지 않은 비정질 개시층과 동일한 재료인 것인, 집적 칩 형성 방법.
실시예 7. 실시예 5에 있어서, 상기 제2 패터닝되지 않은 비정질 개시층은 상기 패터닝되지 않은 비정질 개시층과 상이한 재료인 것인, 집적 칩 형성 방법.
실시예 8. 실시예 5에 있어서,
상기 제2 패터닝되지 않은 비정질 개시층 상에 제2 중간 강유전성 재료층을 형성하는 단계; 및
상기 강유전성 메모리 디바이스를 형성하기 위해 상기 제2 중간 강유전성 재료 층을 패터닝하는 단계를 더 포함하는, 집적 칩 형성 방법.
실시예 9. 실시예 8에 있어서,
상기 제2 중간 강유전성 재료층 상에 제3 패터닝되지 않은 비정질 개시층을 형성하는 단계; 및
상기 강유전성 메모리 디바이스를 형성하기 위해 상기 제3 패터닝되지 않은 비정질 개시층을 패터닝하는 단계를 더 포함하는, 집적 칩 형성 방법.
실시예 10. 집적 칩을 형성하는 방법으로서,
기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내에 하나 이상의 하부 상호접속부를 형성하는 단계;
상기 하나 이상의 하부 ILD 층 위에 하부 절연 구조물 - 상기 하부 절연 구조물은 상기 하부 절연 구조물을 통해 연장되는 개구를 정의하는 측벽들을 가짐 - 을 형성하는 단계;
상기 하부 절연 구조물 위에 하부 전극층을 형성하는 단계;
상기 하부 전극층 위에 패터닝되지 않은 비정질 개시층 - 상기 패터닝되지 않은 비정질 개시층은 비정질 상을 가짐 - 을 형성하는 단계;
상기 패터닝되지 않은 비정질 개시층의 상부 표면과 접촉하는 중간 강유전성 재료층을 형성하는 단계 - 상기 패터닝되지 않은 비정질 개시층은, 상기 중간 강유전성 재료층이 상기 중간 강유전성 재료층의 최외측 측벽들 사이에서 실질적으로 비정질 상을 갖고 형성되게 하도록 구성됨 - ;
상기 중간 강유전성 재료층을 상기 비정질 상으로부터 결정질 상을 갖는 강유전성 재료층으로 변경하도록 구성된 어닐링 공정을 수행하는 단계;
상기 강유전성 재료층 위에 상부 전극층을 형성하는 단계;
강유전성 메모리 디바이스를 형성하기 위해, 상기 상부 전극층, 상기 강유전성 재료층, 상기 패터닝되지 않은 비정질 개시층 및 상기 하부 전극층에 대해 하나 이상의 패터닝 공정을 수행하는 단계;
상기 하부 절연 구조물 위에 상부 레벨간 유전체(ILD) 층을 형성하는 단계; 및
상기 강유전성 메모리 디바이스와 접촉하도록 상기 상부 ILD 층을 통해 연장되는 상부 상호접속부를 형성하는 단계를 포함하는, 집적 칩 형성 방법.
실시예 11. 실시예 10에 있어서, 상기 결정질 상은 사방정계 결정질 상인, 집적 칩 형성 방법.
실시예 12. 실시예 10에 있어서, 상기 패터닝되지 않은 비정질 개시층은 제1 결정화 온도를 갖는 제1 재료를 포함하고, 상기 중간 강유전성 재료층은 상기 제1 결정화 온도보다 낮은 제2 결정화 온도를 갖는 제2 재료를 포함하는, 집적 칩 형성 방법.
실시예 13. 실시예 10에 있어서,
상기 하부 절연 구조물의 측벽들을 따라 상기 하부 전극층, 상기 패터닝되지 않은 비정질 개시층 및 상기 중간 강유전성 재료층을 형성하는 단계를 더 포함하는, 집적 칩 형성 방법.
실시예 14. 실시예 10에 있어서, 상기 패터닝되지 않은 비정질 개시층은 실리콘 산화물, 탄탈 산화물, 알루미늄 산화물, 이트륨 산화물, 가돌리늄 산화물, 란탄 산화물, 또는 스트론튬 산화물을 포함하는, 집적 칩 형성 방법.
실시예 15. 실시예 10에 있어서, 상기 패터닝되지 않은 비정질 개시층은 실리콘 질화물, 탄탈 질화물, 또는 알루미늄 질화물을 포함하는, 집적 칩 형성 방법.
실시예 16. 실시예 10에 있어서, 상기 패터닝되지 않은 비정질 개시층은 상기 하부 전극층과 접촉하는 하부 표면으로부터 상기 중간 강유전성 재료층과 접촉하는 상기 상부 표면까지 연속적으로 연장되는 것인, 집적 칩 형성 방법.
실시예 17. 실시예 10에 있어서, 상기 패터닝되지 않은 비정질 개시층은 대략 30 옹스트롬 이하의 두께로 형성되는, 집적 칩 형성 방법.
실시예 18. 집적 칩으로서,
기판 위에 배치된 제1 금속을 포함하는 하부 전극;
상기 하부 전극 위에 배치된 제2 금속을 포함하는 상부 전극;
상기 하부 전극과 상기 상부 전극 사이에 배열된 강유전성 데이터 저장 구조물 - 상기 강유전성 데이터 저장 구조물은, 강유전성 스위칭 층 및 상기 강유전성 스위칭 층을 상기 하부 전극으로부터 분리하는 비정질 개시층을 포함함 - 을 포함하고,
상기 비정질 개시층은 상기 강유전성 스위칭 층의 결정질 상에 영향을 미치도록 구성된 구조를 갖고,
상기 강유전성 스위칭 층은 상기 강유전성 스위칭 층의 최외측 표면들 사이에서 연장하는 실질적으로 균일한 사방정계 결정질 상을 포함하는, 집적 칩.
실시예 19. 실시예 18에 있어서,
상기 기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내에 배치된 하나 이상의 하부 상호접속부;
상기 하나 이상의 하부 ILD 층 위에 배열된 하부 절연 구조물 - 상기 하부 절연 구조물은 상기 하부 절연 구조물을 통해 연장하는 개구를 정의하는 하나 이상의 측벽을 포함함 - 을 포함하고,
상기 비정질 개시층은 상기 하부 절연 구조물의 상기 하나 이상의 측벽들 사이에 직접 배열되는, 집적 칩.
실시예 20. 실시예 18에 있어서, 상기 강유전성 데이터 저장 구조물은 상기 강유전성 스위칭 층에 의해 상기 비정질 개시층으로부터 분리되는 제2 비정질 개시층을 포함하는, 집적 칩.
상술한 내용은 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징부들을 개략적으로 설명한다. 통상의 기술자는 본 명세서에서 소개된 실시예들과 동일한 목적들을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 통상의 기술자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 집적 칩을 형성하는 방법으로서,
    기판 위에 하부 전극층을 형성하는 단계;
    상기 하부 전극층 위에 패터닝되지 않은 비정질 개시층(initiation layer)을 형성하는 단계;
    상기 패터닝되지 않은 비정질 개시층 상에 중간 강유전성 재료층 - 상기 중간 강유전성 재료층은 균일한 비정질 상을 갖도록 형성되고, 상기 패터닝되지 않은 비정질 개시층은 상기 하부 전극층과 물리적으로 접촉하는 하부 표면으로부터 상기 중간 강유전성 재료층과 물리적으로 접촉하는 상부 표면까지 연속적으로 연장되는 비정질 상을 가짐 - 을 형성하는 단계;
    상기 중간 강유전성 재료층을, 균일한 사방정계(orthorhombic) 결정질 상을 갖는 강유전성 재료층으로 변경하도록 구성된 어닐링 공정을 수행하는 단계;
    상기 강유전성 재료층 위에 상부 전극층을 형성하는 단계;
    하부 전극과 상부 전극 사이에 비정질 개시층 및 강유전성 스위칭 층을 갖는 강유전성 메모리 디바이스를 형성하기 위해, 상기 상부 전극층, 상기 강유전성 재료층, 상기 패터닝되지 않은 비정질 개시층 및 상기 하부 전극층에 대해 하나 이상의 패터닝 공정을 수행하는 단계 - 상기 강유전성 스위칭 층과 상기 상부 전극 사이에 제2 비정질 개시층이 있고, 상기 제2 비정질 개시층은 상기 비정질 개시층과는 상이한 재료이고, 상기 제2 비정질 개시층은 알루미늄 산화물임 - ;
    상기 강유전성 메모리 디바이스 위에 상부 레벨간 유전체(ILD) 층을 형성하는 단계; 및
    상기 강유전성 메모리 디바이스와 접촉하도록 상기 상부 ILD 층을 통해 연장되는 상부 상호접속부를 형성하는 단계를 포함하는, 집적 칩 형성 방법.
  2. 제1항에 있어서,
    상기 어닐링 공정을 수행한 후에 상기 상부 전극층을 형성하는 단계를 더 포함하는, 집적 칩 형성 방법.
  3. 제1항에 있어서, 상기 어닐링 공정은 섭씨 250도(℃)와 400℃ 사이의 범위에 있는 온도에서 수행되는, 집적 칩 형성 방법.
  4. 제1항에 있어서, 상기 패터닝되지 않은 비정질 개시층은 산화물 또는 질화물을 포함하는, 집적 칩 형성 방법.
  5. 제1항에 있어서, 상기 제2 비정질 개시층과 상기 상부 전극 사이에 제2 강유전성 스위칭 층이 있는, 집적 칩 형성 방법.
  6. 제5항에 있어서, 제3 비정질 개시층이 상기 제2 강유전성 스위칭 층과 물리적으로 접촉하는 하부 표면과 상기 상부 전극과 물리적으로 접촉하는 상부 표면을 갖는, 집적 칩 형성 방법.
  7. 집적 칩을 형성하는 방법으로서,
    기판 위의 하나 이상의 하부 레벨간 유전체(ILD) 층 내에 하나 이상의 하부 상호접속부를 형성하는 단계;
    상기 하나 이상의 하부 상호접속부 위에 하부 전극층을 형성하는 단계;
    상기 하부 전극층 위에 비정질 개시층 - 상기 비정질 개시층은 비정질 상을 가짐 - 을 형성하는 단계;
    상기 비정질 개시층의 상부 표면과 접촉하는 강유전성 재료층을 형성하는 단계 - 상기 강유전성 재료층은 비정질 상을 갖도록 형성됨- ;
    상기 강유전성 재료층의 상기 비정질 상을 결정질 상으로 변경하기 위한 어닐링 공정을 수행하는 단계;
    상기 강유전성 재료층 위에 상부 전극층을 형성하는 단계; 및
    강유전성 메모리 디바이스를 형성하기 위해, 상기 상부 전극층, 상기 강유전성 재료층, 상기 비정질 개시층 및 상기 하부 전극층에 대해 하나 이상의 에칭 공정을 수행하는 단계를 포함하고,
    상기 비정질 개시층은 400℃보다 높은 제1 결정화 온도를 갖는 제1 재료를 포함하고, 상기 강유전성 재료층은 상기 제1 결정화 온도보다 낮은 제2 결정화 온도를 갖는 제2 재료를 포함하며, 상기 어닐링 공정은 상기 제1 결정화 온도와 상기 제2 결정화 온도 사이의 온도에서 수행되는 것인, 집적 칩 형성 방법.
  8. 제7항에 있어서, 상기 비정질 개시층은 알루미늄 산화물인, 집적 칩 형성 방법.
  9. 제7항에 있어서,
    상기 하부 전극층의 상부 표면과 물리적으로 접촉하고 상기 강유전성 재료층의 하부 표면과 물리적으로 접촉하도록 상기 비정질 개시층을 형성하는 단계를 더 포함하는, 집적 칩 형성 방법.
  10. 집적 칩으로서,
    기판 위에 배치된 제1 금속을 포함하는 하부 전극;
    상기 하부 전극 위에 배치된 제2 금속을 포함하는 상부 전극;
    상기 하부 전극과 상기 상부 전극 사이에 배열된 강유전성 데이터 저장 구조물 - 상기 강유전성 데이터 저장 구조물은, 상기 하부 전극과 상기 상부 전극 사이의 비정질 개시층 및 강유전성 스위칭 층을 갖고, 상기 강유전성 스위칭 층과 상기 상부 전극 사이에 제2 비정질 개시층이 있고, 상기 제2 비정질 개시층은 상기 비정질 개시층과는 상이한 재료이고, 상기 제2 비정질 개시층은 알루미늄 산화물임 - 을 포함하고,
    상기 비정질 개시층은 상기 강유전성 스위칭 층의 결정질 상에 영향을 미치도록 구성된 구조를 갖고,
    상기 강유전성 스위칭 층은 상기 강유전성 스위칭 층의 최외측 표면들 사이에서 연장하는 균일한 사방정계 결정질 상을 포함하는, 집적 칩.
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