TW202245234A - 集成晶片及其形成方法 - Google Patents

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Abstract

在某些實施例中，本揭露關於一種形成一集成晶片的方法。該方法包括形成一下電極層於一基板之上，以及形成一無圖案化的非晶形起始層於該下電極層之上。一中間鐵電材料層係形成以在該無圖案化的非晶形起始層上，具有一實質上均勻的非晶形相。執行一退火製程，使該中間鐵電材料層改變成為一鐵電材料層，具有一實質上均勻的正方晶形相。一上電極層係形成於該鐵電材料層之上。一或多個圖案化製成係執行於該上電極層、該鐵電材料層、該無圖案化的非晶形起始層以及該下電極層之上以形成一鐵電記憶體裝置。一上ILD層係形成於該鐵電記憶體裝置之上，以及一上互接件係形成以接觸該鐵電記憶體裝置。

Description

減輕記憶體裝置的尺寸效應的介面膜
本揭露實施例係關於一種減輕記憶體裝置的尺寸效應的介面膜。
許多現代的電子裝置都含有組構以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在供電時儲存資料，而非揮發性記憶體在不供電時能夠儲存資料。鐵電隨機存取記憶體(FeRAM)裝置係下一代非揮發性記憶體技術中有前景的一種選擇。這是因為FeRAM提供許多優點，包括快速寫入時間、高耐久性、低功耗以及對輻射損害的低磁化率。
本揭露提供一種形成一集成晶片的方法，包含：形成一下電極層於一基板之上；形成一無圖案化的非晶形起始層於該下電極層之上；形成一中間鐵電材料層於該無圖案化的非晶形起始層上，其中該中間鐵電材料層係形成以具有一實質上均勻的非晶形相；執行一退火製程，其係組構以將該中間鐵電材料層改變為一鐵電材料層，其具有一實質上均勻的正方晶形相；形成一上電極層於該鐵電材料層之上；執行一或多個圖案化製程於該上電極層、該鐵電材料層、該無圖案化的非晶形起始層以及該下電極層上以形成一鐵電記憶體裝置；形成一上層間介電(ILD)層於該鐵電記憶體裝置之上；以及形成一上互接件，延伸通過該上ILD層至接觸該鐵電記憶體裝置。
本揭露提供一種形成一集成晶片的方法，包含：形成一或多個下互接件於一或多個下層間介電(ILD)層內，於一基板之上；形成一下絕緣結構於該一或多個下ILD層之上，其中該下絕緣結構具有數個側壁，其界定一開口，延伸通過該下絕緣結構；形成一下電極層於該下絕緣結構之上；形成一無圖案化的非晶形起始層於該下電極層之上，其中該無圖案化的非晶形起始層具有一非晶形相；形成一中間鐵電材料層，其接觸該無圖案化的非晶形起始層的一上表面，其中該無圖案化的非晶形起始層係組構以造成被形成的該中間鐵電材料層在該中間鐵電材料層的最外的數個側壁之間具有一實質上的非晶形相；執行一退火製程，其係組構以從該非晶形相將該中間鐵電材料層改變成一鐵電材料層，其具有一晶形相；形成一上電極層於該鐵電材料層之上；執行一或多個圖案化製程於該上電極層、該鐵電材料層、該無圖案化的非晶形起始層以及該下電極層上以形成一鐵電記憶體裝置；形成一上層間介電(ILD)層於該下絕緣結構之上；以及形成一上互接件，延伸通過該上ILD層以接觸該鐵電記憶體裝置。
本揭露提供一種集成晶片，包含：一下電極，包含一第一材料，其設置於一基板之上；一上電極，包含一第二材料，其設置於該下電極之上；一鐵電資料儲存結構，配置在該下電極以及該上電極之間，其中鐵電資料儲存結構包含一鐵電切換層以及一非晶形起始層，其將該鐵電切換層從該下電極分開；其中該非晶形起始層具有一結構，其係組構以影響該鐵電切換層的一晶相；以及其中該鐵電切換層包含一實質上均勻的正方晶形相，延伸在該鐵電切換層的最外的數個表面之間。
本揭露提供用於實施本揭露的實施例的不同特徵的許多不同實施例或示範例。下文描述組件以及配置的特定示範例以簡化本揭露。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在以下描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種示範例中重複元件符號及/或字母。此重複是出於簡化以及清楚的目的，以及本身並不指示所論述的各種實施例及/或組構之間的關係。
再者，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本揭露中使用之空間相對描述符同樣可相應地解釋。
數個鐵電隨機存取記憶體(FeRAM)裝置有一下電極，其藉由一包含一鐵電材料的鐵電資料儲存結構從一上電極分開。該鐵電材料具有一內在電偶極(intrinsic electric dipole)，可以藉由施加一外電場而在相反的極性之間進行切換。該不同的極性為該FeRAM裝置提供了不同的電容值，在讀取操作期間，可藉由一位元線(bit-line)上的一電壓來感測這些電容值。數個不同的電容值代表數個不同的資料狀態(例如，一邏輯「0」或「1」)，從而允許FeRAM裝置能數位地儲存資料。
現已知的是，在鐵電資料儲存結構內使用的某些鐵電材料(如鉿鋯氧化物)在製造過程中，由於受到一下伏的下電極的一影響，可能會形成具有複數個不同的晶形相(例如單晶(monoclinic)、四晶(tetragonal)及/或正方晶(orthorhombic)形相)。還知道的是，鐵電材料的複數個不同晶形相會造成一記憶體陣列中的數個不同鐵電記憶體裝置具有數個不同的記憶體視窗(例如，一低資料狀態(例如，邏輯「0」)以及一高資料狀態(例如，邏輯「1」)之間的一位元線之電壓差異)。舉例而言，具有一78%單晶形相、17%正方晶形相、5%四晶形相的鐵電記憶體裝置，具有0.2伏的一記憶體視窗；而具有一16%單晶形相、62%正方晶形相、22%四晶形相的鐵電記憶體裝置，具有0.7伏的一記憶體視窗。因此，有著一低正方晶形相的一鐵電材料的一鐵電記憶體裝置可能具有一相對小的記憶體視窗，這使得在一讀取操作期間難以區分數個不同的資料狀態。
隨著數個FeRAM裝置的尺寸減小，鐵電資料儲存結構內的正方晶形相分佈的變化增加，使得在數個不同的鐵電記憶體裝置之間存在較大的裝置對裝置(device-to-device)的變化。舉例而言，在大約135奈米(nm)的晶胞尺寸之下，數個FeRAM裝置的相對較大的裝置對裝置的變化降低了相關裝置的記憶體視窗，以及從而降低了一感測電路(例如一感測放大器)在一讀取操作期間區分一低資料狀態(例如邏輯「0」)以及一高資料狀態(例如邏輯「1」)之間的能力。
在某些實施例中，本揭露關於一種集成晶片，具有設置在一下電極以及一上電極之間的一鐵電資料儲存結構。該鐵電資料儲存結構包含一非晶形起始層以及一鐵電切換層。該非晶形起始層係組構為影響該鐵電切換層的一晶形相。藉由影響該鐵電切換層的該晶形相，該非晶形起始層可造成該鐵電非晶形起始層形成以具有一實質上均勻的非晶形相，從而減少一記憶體陣列之上的裝置對裝置的變化以及提升該記憶體陣列上的讀取操作的一可靠度。
圖1繪一集成晶片100的某些實施例的一橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
該集成晶片100包含一鐵電記憶體裝置104(例如一FeRAM裝置)，設置於一基板102之上的一介電結構106內。該鐵電記憶體裝置104包含設置於該基板102之上的一下電極108。一鐵電資料儲存結構109係配置在該下電極108以及一上電極114之間。該鐵電資料儲存結構109係組構以基於施加至該下電極108及/或該上電極114的一或多個電壓來改變極化(polarization)。一上互接件116延伸通過該介電結構106以接觸該上電極114。
該鐵電資料儲存結構109包含一非晶形起始層110以及一鐵電切換層112。在某些實施例中，該非晶形起始層110可直接接觸該鐵電切換層112。在某些實施例中，該非晶形起始層110可為設置在該鐵電切換層112以及該下電極108之間。在其他實施例中(未顯示)，該非晶形起始層110可藉由該鐵電切換層112從該下電極108分開。在某些實施例中，該非晶形起始層110可包含一非晶形相。
該非晶形起始層110係組構以在該鐵電記憶體裝置104的製造過程影響該鐵電切換層112的一晶形相(即一晶形結構)。舉例而言，在某些實施例中，該非晶形起始層110可組構以做為在該鐵電記憶體裝置104的製造過程影響該鐵電切換層112的一晶形相的成核點(nucleation site)(例如在該鐵電切換層112的磊晶成長(epitaxial growth)的期間)。在某些實施例中，該非晶形起始層110係組構以防止該鐵電切換層112以及該下電極108之間的相互作用，從而防止該下電極108影響該鐵電切換層112的一晶形結構，以及允許該鐵電切換層112形成為具有一非晶形相(即非晶形結構)。在某些這樣的實施例中，隨後的一退火製程係組構為將該鐵電切換層112的該非晶形相轉換為一正方晶形結構，從而使鐵電切換層112具有一實質上均勻的正方晶形相(例如使該鐵電切換層具有一主要(predominately)正方晶形相)。
藉由影響該鐵電切換層112的晶形相，該非晶形起始層110係能造成該鐵電切換層112具有一實質上均勻的晶形相。在某些實施例中，該實質上均勻的正交晶形相在該鐵電切換層112的數個最外表面(例如數個最外側壁及/或數個頂部以及底部表面)之間延伸。該實質上均勻的晶形相可減少在一記憶體陣列之上可能出現的裝置對裝置的晶形相變化。減少裝置對裝置的變化可減輕隨著該記憶體裝置尺寸的減小讓記憶體視窗的減小，從而提升該集成晶片100的性能(例如一讀取視窗)。
圖2繪示了一集成晶片200的某些額外實施例的一橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
該集成晶片200包括一鐵電記憶體裝置104，設置在一介電結構106內，其包含於一基板102之上的複數個堆疊的層間介電(ILD)層。在某些實施例中，該複數個堆疊的ILD層可包含配置在該鐵電記憶體裝置104以及該基板102之間一或多個下ILD層106L，以及一圍繞該鐵電記憶體裝置104的上ILD層106U。在某些實施例中，該一或多個下ILD層106L圍繞著一或多個下互接件204a-204c。在某些實施例中，一上互接件116延伸通過該上ILD層106U以接觸該鐵電記憶體裝置104。
在某些實施例中，該一或多個下互接件204a-204c可將該鐵電記憶體裝置104耦合至一存取裝置202。在各種實施例中，存取裝置202可包含一單極選擇器(unipolar selector)(例如一二極體)、一雙極選擇器(例如一設置在該基板102內的一電晶體裝置)或類似裝置。在某些實施例中，該存取裝置202可包含一平面FET、一FinFET、一閘極全環結構(GAA)電晶體、一奈米片(nanosheet)電晶體等。在某些這樣的實施例中，該一或多個下互接件204a-204c可將該鐵電記憶體裝置104耦合至一源極線SL、該存取裝置202可將該鐵電記憶體裝置104耦合至一字元線WL，以及該上互接件116可將該鐵電記憶體裝置104耦合至一位元線BL。
在某些實施例中，該一或多個下互接件204a-204c及/或上互接件116可包括含一導電接點204a、一互接件導線204b及/或一互接件通路204c。在某些實施例中，該一或多個下互接件204a-204c以及該上互接件116可包含鎢、鋁、銅、釕及/或類似物。在某些實施例中，該複數個堆疊的ILD層可包含一氮化物(例如氮化矽、氮氧化矽)、一碳化物(例如碳化矽)、一氧化物(例如氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、一低介電氧化物(例如一碳摻雜氧化物，SiCOH)或類似物。
該鐵電記憶體裝置104包含設置在一下電極108以及一上電極114之間的一鐵電資料儲存結構109。在某些實施例中，該下電極108可包含一第一金屬以及該上電極114可包含一第二金屬。在某些實施例中，該第一金屬及/或該第二金屬可包含鎢、鉭、鈦、氮化鉭、氮化鈦、釕、鉑、銥、鉬或類似物。在某些實施例中，該下電極108以及該上電極114的厚度可分別在大約10 nm以及大約100 nm之間、在大約5 nm以及大約50 nm之間，或其他類似的值。
該鐵電資料儲存結構109包含一非晶形起始層110以及一鐵電切換層112。在某些實施例中，該非晶形起始層110將該鐵電切換層112從該下電極108分開。在某些實施例中，該非晶形起始層110可包含氧化矽(例如SiO x)、氮化矽(例如Si xN y)、氧化鉭(例如TaO x)、氮化鉭(例如TaN)、氧化鋁(例如AlO x)、氮化鋁(例如AlN)、氧化釔(例如YO x)、氧化釓(例如GdO x)、氧化鑭(例如LaO x)、氧化鍶(例如SrO x)，或類似物。在某些實施例中，該鐵電切換層112可包含一高介電材料(high-k dielectric material)。舉例而言，在某些實施例中，該鐵電切換層112可包含氧化鉿、氧化鋯鉿、氧化鋯或類似物。
在某些實施例中，該非晶形起始層110的一厚度208可在大約10埃(Å；Angstroms)以及大約30 Å之間。在其他實施例中，該厚度208可在大約20 Å以及大約30 Å之間、大約25 Å以及大約30 Å之間，或其他類似的值。若該非晶形起始層110的厚度208大於大約30 Å，該鐵電切換層112的運作電壓(operating voltage)將增加。在某些實施例中，該鐵電切換層112的一厚度210可以在大約50 Å以及大約300 Å的一範圍之間、在100 Å以及大約400 Å之間，或其他類似的值。
在某些實施例中，該非晶形起始層110可包含及/或為具有相對高的結晶溫度的一材料。該相對高的結晶溫度允許該非晶形起始層110在高溫過程期間保持非晶形。藉由讓該非晶形起始層110在高溫過程期間保持非晶形，該非晶形起始層110係能保持非晶形以及影響覆蓋的該鐵電切換層112的相為非晶形。在某些實施例中，該非晶形起始層110可具有比該鐵電切換層112更高的結晶溫度，以便該非晶形起始層110保持非晶形，即使該鐵電切換層112改變為一晶形相(例如，一正方晶形相)。在某些實施例中，該非晶形起始層110可包含及/或為具有一結晶溫度係大於大約400攝氏度(°C)、大於大約500°C、大於大約750°C或其他類似值的一材料。
在某些實施例中，該下電極108可藉由一擴散阻障206從該一或多個下互接件204a-204b及/或該一或多個下ILD層106L分開。在某些這樣的實施例中，該擴散阻障206可接觸該下電極108的一下表面。在某些實施例中，該擴散阻障206可包含氮化鉭、氮化鈦或類似物。
圖3A繪示了一集成晶片300的某些額外實施例的一橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
該集成晶片300包含一記憶體區域302以及一邏輯區域(logic region)304。該記憶體區域302包含一鐵電記憶體裝置104，設置在一基板102之上，於一介電結構106內。在某些實施例中，該鐵電記憶體裝置104可為配置在一陣列中，其包含複數個鐵電記憶體裝置。該鐵電記憶體裝置104藉由一或多個下ILD層106L內的一或多個下互接件204耦合至一存取裝置202。在某些實施例中，該存取裝置202包含一閘極電極202a，設置在該基板102之上以及在該基板102內的源極/汲極區域202b之間。在某些實施例中，該閘極電極202a可藉由一閘極介電體202c的方式從該基板102分開。在某些實施例中，一或多個隔離結構303可沿著該存取裝置202的數個相對側設置在該基板102內。該一或多個隔離結構303係組構為將該存取裝置202從一相鄰裝置電性隔離。在某些實施例中，該一或多個隔離結構303可包含數個淺溝槽隔離(STI；shallow trench isolation)結構，其包括一或多個介電材料，設置在藉由該基板102的數個側壁所界定的一或多個溝槽內。
在某些實施例中，在該一或多個下ILD層106L之上設置一下絕緣結構310。該下絕緣結構310包含數個側壁，其界定了設置在一或多個下互接件204之上的一開口。一下電極通路306延伸通過藉由該下絕緣結構310的數個側壁界定的該開口。該下電極通路306將該鐵電記憶體裝置104耦合至一或多個下互接件204。
該鐵電記憶體裝置104包含設置在一下電極108以及一上電極114之間的一鐵電資料儲存結構109。該鐵電資料儲存結構109包含一非晶形起始層110以及一鐵電切換層112。在某些實施例中，該下電極108、該非晶形起始層110、該鐵電切換層112以及該上電極114可包含數個實質平坦層(substantially planar layers)。在這樣的數個實施例中，該下電極108、該非晶形起始層110、該鐵電切換層112以及該上電極114可分別具有一實質平坦下表面以及一實質平坦上表面，其橫向地在數個最外側壁之間延伸。
在某些實施例中，一擴散阻障206可設置在該下電極108以及該下絕緣結構310之間。在某些實施例中，該擴散阻障206可橫向地延伸過該下電極通路306的數個最外側壁，以直接超過該下絕緣結構310的一上表面。在某些實施例中，該擴散阻障206亦可包含一實質平坦層。在某些替代實施例中(未顯示)，該擴散阻障206可以連通(line)數個外側壁以及該下電極通路306的一下表面。
該邏輯區域304包含設置在該基板102上及/或內的一邏輯裝置307。在某些實施例中，該邏輯裝置307可包含一電晶體裝置(例如一平面FET、一鰭式FET、一閘極全環結構(GAA)電晶體、一奈米片電晶體或類似裝置)。在某些實施例中，該一或多個隔離結構303也可沿著該邏輯裝置307的數個相對側設置在該基板102內。該邏輯裝置307係與設置在該一或多個下ILD層106L內的一或多個附加的下互接件308耦合。該一或多個附加的下互接件308還係與設置在該上ILD層106U內以及延伸通過該下絕緣結構310的一互接件通路312耦合。
圖3B繪示了一集成晶片314的某些替代實施例的一橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
該集成晶片314包括一下絕緣結構310，設置在圍繞一或多個下互接件204的一或多個下ILD層106L之上。一鐵電記憶體裝置104係配置在該下絕緣結構310之上。該下絕緣結構310包含一或多個側壁310s，界定一開口，其暴露該一或多個下互接件204。在某些實施例中，該一或多個側壁310s可為成角度的。在某些這樣的實施例中，如通過該下絕緣結構310所測量，該一或多個側壁310s可藉由一銳角(acute angle)從該下絕緣結構310的一下表面分開。
該鐵電記憶體裝置104包含設置在一下電極108以及一上電極114之間的一鐵電資料儲存結構109。該鐵電資料儲存結構109包含一非晶形起始層110以及一鐵電切換層112。在某些實施例中，該下電極108、該非晶形起始層110、該鐵電切換層112以及該上電極114係共形層(conformal layers)(例如分別具有一實質V形結構)。在某些這樣的實施例中，該下電極108與界定該開口的該下絕緣結構310的一或多個側壁310s連通，以及具有數個成角度的內部側壁，其界定在該下電極108的一上表面內的一第一凹槽。該非晶形起始層110連通該下電極108的數個成角度的內部側壁，以及具有數個成角度的內部側壁，其界定在該非晶形起始層110的一上表面內的一第二凹槽。該鐵電切換層112連通該非晶形起始層110的數個成角度的內部側壁，以及具有數個成角度的內部側壁，其界定在該鐵電切換層112的一上表面內的一第三凹槽。該上電極114連通該鐵電切換層112的數個成角度的內部側壁。在某些實施例中，該上電極114可以完整地填充該第三凹槽。
由於該下電極108、該非晶形起始層110、該鐵電切換層112以及該上電極114係為共形層，它們的表面積延伸在橫向以及垂直方向上。藉由延伸在橫向和垂直方向，這些層具有更大的有效寬度(effective width)(亦即沿著該層的一上表面測量的一層的數個外側壁之間的距離)。更大的有效寬度增加了該鐵電切換層112的一尺寸，而不用增加該鐵電記憶體裝置104的一佔用面積(footprint)。藉由增加該鐵電切換層112的一尺寸，在該鐵電切換層112內得到一更均勻的晶形相(例如正方經形相)的概率增加，從而提升該鐵電記憶體裝置104的性能。
圖4A繪示了一集成晶片400的某些額外實施例的一橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
該集成晶片400包含一鐵電記憶體裝置104，設置在一介電結構106內，配置於該基板102之上。在某些實施例中，該介電結構106包含複數個堆疊的層間介電(ILD)層106a-106e。該複數個堆疊的ILD層106a-106e包含一或多個下ILD層106a-106d以及一上ILD層106e。該一或多個下ILD層106a-106d橫向地圍繞一或多個下互接件204，其係組構以將該鐵電記憶體裝置104耦合至一存取裝置202。
在某些實施例中，在該一或多個下ILD層106a-106d之上設置一下絕緣結構310。該下絕緣結構310包含數個側壁，其形成一開口，延伸通過該下絕緣結構310。在各種實施例中，該下絕緣結構310可包含氮化矽、二氧化矽、碳化矽或類似物中之一種或多種。在某些實施例中，一上絕緣結構406係設置在該鐵電記憶體裝置104之上以及在該下絕緣結構310上。該上絕緣結構406從一第一位置連續延伸過該鐵電記憶體裝置104之上至一第二位置，其鄰接該下絕緣結構310的一上表面。該上絕緣結構406將該鐵電記憶體裝置104從該上ILD層106e分開。在某些實施例中，該上絕緣結構406可包含氮化矽、二氧化矽、碳化矽、四乙氧基矽烷(TEOS；Tetraethyl orthosilicate)或類似物中的一種或多種。
一下電極通路306延伸通過該下絕緣結構310。在某些實施例中，該下電極通路306可包含一擴散阻障層306a以及在該擴散阻障層306a之上的一下電極通路層306b。該鐵電記憶體裝置104係配置在該下電極通路306以及該下絕緣結構310之上。在某些實施例中，該鐵電記憶體裝置104包含一下電極108，其藉由該鐵電資料儲存結構109從該上電極114分開。在某些實施例中，該鐵電資料儲存結構109可包含一非晶形起始層110以及一鐵電切換層112。
在某些實施例中，一硬遮罩402可設置在該上電極114上。在某些實施例中，一或多個側壁間隔件404可設置在該上電極114以及該硬遮罩402的相對側。該硬遮罩402可包含一金屬(例如鈦、鉭或類似物)及/或一介電質(例如一氮化物、一碳化物或類似物)。該一或多個側壁間隔件404可包含一氧化物(例如富矽氧化物(silicon rich oxide))、一氮化物(例如氮化矽)、一碳化物(例如碳化矽)，或類似物。在某些實施例中，該上互接件116延伸通過該上ILD層106e以及該硬遮罩402以電性接觸該上電極114。
圖4B繪示了一集成晶片408的某些替代實施例的一橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
該集成晶片408包含一鐵電記憶體裝置104，其設置在一介電結構106內，配置在一基板102之上。該鐵電記憶體裝置104包含設置在一下電極108以及一上電極114之間的一鐵電資料儲存結構109。該鐵電資料儲存結構109包含一非晶形起始層110以及一鐵電切換層112。該下電極108、該非晶形起始層110、該鐵電切換層112以及該上電極114係共形層(例如分別具有一實質V形結構)。
應明白的是，在各種實施例中，所揭露的該鐵電資料儲存結構可設置在不同型式的裝置內(例如FRAM、FTJ裝置、MTJ裝置、DRAM裝置、FeFET裝置或類似裝置)。舉例而言，圖4C繪示了一集成晶片410的某些額外實施例的一橫剖面圖，具有所揭露的一鐵電資料儲存結構，其配置在一FeFET裝置412內。
該FeFET裝置412具有一閘極結構414，其設置在一基板102內的源極/汲極區域416之間。該閘極結構414包含設置在該基板102上的一閘極介電體418，以及設置在該閘極介電體418上的一導電材料420。在該導電材料420上設置了一非晶形起始層110以及在該非晶形起始層110上設置了一鐵電切換層112。一閘極電極422係設置在該鐵電切換層112上。一或多個上互接件424係設置在該介電質構106內，於該基板102之上。該一或多個上互接件424接觸該閘極電極422。
在某些實施例中，該閘極介電體418可包含一氧化物，諸如氧化矽、氮氧化矽或類似物。在某些實施例中，該導電材料420及/或該閘電極422可包含氮化鈦、氮化鉭、鎢、釕或類似物。在某些實施例中，該鐵電切換層112可包含氧化鉿、氧化鋯鉿、氧化鋯、鋯鈦酸鉛(PZT)或類似物。在某些實施例中，該導電材料420可包含氮化鈦、氮化鉭、鎢、釕或類似物。
在某些替代實施例中，所揭露的該鐵電資料儲存結構可用於包含一FRAM裝置的一記憶體裝置。在這樣的實施例中，該上電極以及該下電極可分別包含氮化鈦、氮化鉭、鎢、釕或類似物中的一種或多種。在某些這樣的實施例中，該鐵電切換層可以包含氧化鉿、氧化鋯鉿、氧化鋯、PZT或類似物。
在其他替代實施例中，所揭露的該鐵電資料儲存結構可用於可包含一FTJ裝置的一記憶體裝置。在這樣的實施例中，該上電極以及該下電極可分別包含氮化鈦、氮化鉭、鎢、釕、鉑、鈮摻雜的鈦酸鍶（Nb: STO）或類似物中的一種或多種。在某些這樣的實施例中，該鐵電切換層可包含氧化鉿、氧化鋯鉿、氧化鋯、PZT、鈦酸鋇或類似物。
在其他另外的數個替代實施例中，所揭露的該鐵電資料儲存結構可用於包含一MTJ裝置的一記憶體裝置。在這樣的實施例中，該上電極以及該下電極可分別包含氮化鈦、氮化鉭、鎢、釕或類似物中的一種或多種。在某些這樣的實施例中，該鐵電切換層可包含氧化鉿、氧化鋯鉿、氧化鋯或類似物。
在其他另外的數個替代實施例中，所揭露的該鐵電資料儲存結構可用於包含一DRAM裝置的一記憶體裝置。在這樣的實施例中，該上電極以及該下電極可分別包含氮化鈦、氮化鉭、鎢、釕或類似物中的一種或多種。在某些這樣的實施例中，該鐵電切換層可包含氧化鉿、氧化鋯鉿、氧化鋯鋁、氧化鈮或類似物。
圖5繪示了一集成晶片500的某些額外實施例，具有一鐵電記憶體裝置，其包含一鐵電資料儲存結構，包括複數個非晶形起始層。
該集成晶片500包含一鐵電記憶體裝置104，設置在一基板102之上的一介電結構106內。該鐵電記憶體裝置104具有設置在該下電極108以及該上電極114之間的一鐵電資料儲存結構109。該鐵電資料儲存結構109包含設置在該下電極108上的一非晶形起始層110、設置在非晶形起始層110上的一鐵電切換層112以及設置在該鐵電切換層112上的一第二非晶形起始層502。在某些實施例中，該非晶形起始層110接觸該下電極108以及該第二非晶形起始層502接觸該上電極114。在某些實施例中，該鐵電切換層112可從與該非晶形起始層110接觸的一下表面連續延伸至與該第二非晶形起始層502接觸的一上表面。
在某些實施例中，該非晶形起始層110以及該第二非晶形起始層502可包含及/或為同一材料。舉例而言，在某些實施例中，該非晶形起始層110以及該第二非晶形起始層502可包含氧化鋁。在其他實施例中，該非晶形起始層110可包含一第一材料以及該第二非晶形起始層502可包含與該第一材料不同的一第二材料。舉例而言，在某些實施例中，該非晶形起始層110可包含氮化鉭以及該第二非晶形起始層502可包含氧化鋁。
圖6繪示了一集成晶片600的某些額外實施例，具有一鐵電記憶體裝置，其包含一鐵電資料儲存結構，包括複數個非晶形起始層。
該集成晶片600包含一鐵電記憶體裝置104，其設置在一基板102之上的一介電結構106內。該鐵電記憶體裝置104具有設置在一下電極108以及一上電極114之間的一鐵電資料儲存結構109。該鐵電資料儲存結構109包含設置在該下電極108上的一非晶形起始層110、設置在該非晶形起始層110上的一鐵電切換層112、設置在該鐵電切換層112上的一第二非晶形起始層502，以及設置在該第二非晶形起始層502上的一第二鐵電切換層602。在某些實施例中，該非晶形起始層110接觸該下電極108以及該第二鐵電切換層602接觸該上電極114。在某些實施例中，該鐵電切換層112可從接觸該非晶形起始層110的一下表面連續延伸至接觸該第二非晶形起始層502的一上表面，以及該第二鐵電切換層602可從接觸該第二非晶形起始層502的一下表面連續延伸至接觸該上電極114的一上表面。
在某些實施例中，該鐵電切換層112以及該第二鐵電切換層602可包含及/或為同一材料。舉例而言，在某些實施例中，該鐵電切換層112以及該第二鐵電切換層602可包含氧化鋯鉿。在其他實施例中，該鐵電切換層112可包含一第一材料以及該第二鐵電切換層602可包含不同於第一材料的一第二材料。在某些實施例中，該鐵電切換層112以及該第二鐵電切換層112可都具有實質上正方的晶形相。
圖7繪示了一集成晶片700的某些額外實施例，具有一鐵電記憶體裝置，其包含一鐵電資料儲存結構，包括複數個非晶形起始層。
該集成晶片700包含一鐵電記憶體裝置104，其設置在一基板102之上的一介電結構106內。該鐵電記憶體裝置104具有設置在一下電極108以及一上電極114之間的一鐵電資料儲存結構109。該鐵電資料儲存結構109包含設置在該下電極108上的一非晶形起始層110、設置在該非晶形起始層110上的一鐵電切換層112、設置在該鐵電切換層112上的一第二非晶形起始層502、設置在該第二非晶形起始層502上的一第二鐵電切換層602，以及設置在該第二鐵電切換層602上的一第三非晶形起始層702。在某些實施例中，該非晶形起始層110接觸該下電極108以及該第三非晶形起始層702接觸該上電極114。在某些實施例中，該鐵電切換層112可從與該非晶形起始層110接觸的一下表面連續延伸至與該第二非晶形起始層502接觸的一上表面，以及該第二鐵電切換層602可從與該第二非晶形起始層502接觸的一下表面連續延伸至與該第三非晶形起始層702接觸的一上表面。
在某些實施例中，該非晶形起始層110、該第二非晶形起始層502以及該第三非晶形起始層702可包含及/或為同一材料。舉例而言，在某些實施例中，該非晶形起始層110、該第二非晶形起始層502以及該第三非晶形起始層702可包含氧化鋁。在其他實施例中，該非晶形起始層110、該第二非晶形起始層502以及該第三非晶形起始層702中的一或多個可包含及/或為不同的材料。舉例而言，在某些實施例中，該非晶形起始層110可包含氮化鉭，而該第二非晶形起始層502以及該第三非晶形起始層702可包含氧化鋁。
圖8繪示了一集成晶片800的某些額外實施例的，具有一鐵電記憶體裝置，包含一鐵電資料儲存結構，其包括複數個鐵電切換層，其藉由一非晶形起始層分開。
該集成晶片800包含一鐵電記憶體裝置104，設置在一基板102上的一介電結構106內。該鐵電記憶體裝置104具有設置在一下電極108以及一上電極114之間的一鐵電資料儲存結構109。該鐵電資料儲存結構109包含設置在該下電極108上的一鐵電切換層112、設置在該鐵電切換層112上的一非晶形起始層110，以及設置在該非晶形起始層110上的一第二鐵電切換層602。在某些實施例中，該鐵電切換層112接觸該下電極108以及該第二鐵電切換層602接觸該上電極114。在某些實施例中，該非晶形起始層110可從與該鐵電切換層112接觸的一下表面連續延伸至與該第二鐵電切換層602接觸的一上表面。
在某些實施例中，該鐵電切換層112以及該第二鐵電切換層602可包含及/或為同一材料。舉例而言，在某些實施例中，該鐵電切換層112以及該第二鐵電切換層602可包含氧化鋯鉿。在其他實施例中，該鐵電切換層112以及該第二鐵電切換層602可包含及/或為不同材料。在某些實施例中，該第二鐵電切換層602可以具有一實質上正方的晶形相。在某些實施例中，該鐵電切換層112可具有多個不同的相。
圖9繪示一圖表900，顯示具有不同尺寸的數個鐵電記憶體裝置的數個鐵電回應(ferroelectric responses)的某些實施例，其不具有一非晶形起始層。
圖表900顯示了一鐵電材料上的電容(Y軸)作為施加在該鐵電材料上的一電壓(X軸)的一函數。如圖表900所示，隨著所施加電壓的改變，儲存在該鐵電材料上的電荷亦將改變。一鐵電回應對應於該鐵電材料上一最大電荷以及一最小電荷之間的一差異。藉由該鐵電材料儲存的數個電荷的差異對應於藉由該鐵電材料所儲存的不同資料狀態。舉例而言，若該鐵電材料儲存的數個電荷具有一第一值，該鐵電材料則儲存一第一資料狀態(例如一邏輯「0」)，而若該鐵電材料儲存的數個電荷具有一第二值，該鐵電材料則儲存一第二資料狀態(例如邏輯「1」)。
如圖表900所示，對於不同尺寸的鐵電記憶體裝置，一鐵電回應的一尺寸是不同的。舉例而言，線902顯示了與具有一大寬度(例如在大約500nm以及大約550nm之間)的一晶胞尺寸有關的一鐵電記憶體裝置的一鐵電回應，線906顯示了與具有一中寬度(例如在大約250nm以及大約300nm之間)的一晶胞尺寸有關的一鐵電記憶體裝置的一鐵電回應，以及線910顯示了與具有一小寬度(例如在大約100nm以及大約150nm之間)的一晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應，該小寬度係小於該中寬度。
如線902所示，對於與具有該大寬度的一晶胞尺寸相關的一鐵電記憶體裝置，該鐵電回應具有對應於一第一記憶體視窗(例如一高資料狀態以及一低資料狀態之間的一差異)的一第一值904。該相對較大的第一值904允許一高資料狀態以及一低資料狀態相對容易區分。然而，如線906所示，對於與具有該中寬度的一晶胞尺寸相關的一鐵電記憶體裝置，該鐵電回應具有一比該第一值904小的第二值908。該第二值908使得區分一高資料狀態以及一低資料狀態更困難。此外，如線910所示，對於與具有該小寬度的一晶胞尺寸相關的一鐵電記憶體裝置，該鐵電回應具有一比該第二值908小的第三值912。該第三值912使得區分一高資料狀態以及一低資料狀態更困難。
圖10繪示一長條圖表，顯示具有不同尺寸的數個鐵電記憶體裝置的數個鐵電回應比的某些實施例。
長條1002a-1002b顯示了沒有一非晶形起始層(AIL)的不同尺寸的該數個鐵電記憶體裝置之間的數個鐵電回應的比率。長條圖1002a顯示了與一小晶胞尺寸相關的一鐵電記憶體裝置(例如與圖9的線910相關)以及與一大晶胞尺寸相關的一鐵電記憶體裝置(例如與圖9的線902相關)的鐵電回應的比率。長條1002b顯示了與一中晶胞尺寸相關的一鐵電記憶體裝置(例如與圖9的線906相關)以及與一大晶胞尺寸相關的一鐵電記憶體裝置(例如與圖9的線902相關)的鐵電回應的比率。由長條1002a-1002b可看出，該鐵電記憶體裝置的寬度差異造成一鐵電記憶體裝置的鐵電回應有一大的差異。舉例而言，與一小晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應係大約為與一大晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應的大約20%，而與一中晶胞尺寸相關的一鐵電記憶體裝置的該鐵電回應約為與一大晶胞尺寸相關的該鐵電記憶體裝置的鐵電回應的大約40%。
長條1004a-1004b顯示了不同尺寸的數個鐵電記憶體裝置之間的鐵電回應比率，該鐵電記憶體裝置具有一非晶形起始層，其藉由一鐵電切換層從一下電極以及一上電極分開(例如圖8所示)。長條1004a顯示了與一小晶胞尺寸相關的一鐵電記憶體裝置以及與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的比率。長條1004b顯示了與一中晶胞尺寸相關的一鐵電記憶體裝置以及與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的比率。由長條1004a-1004b可看出，在某些實施例中，與一小晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應為與一大晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應的大約40%，而與一中晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應為與一大晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應的大約90%。因此，隨著一鐵電記憶體裝置尺寸的減小，該非晶形起始層減少了該記憶體視窗的劣化。
長條1006a-1006b顯示了不同尺寸的鐵電記憶體裝置之間的鐵電回應比率，該鐵電記憶體裝置具有一非晶形起始層，其係與一下電極接觸，以及藉由一鐵電切換層從一上電極分開(例如如圖1所示)。長條1006a顯示了與一小晶胞尺寸相關的一鐵電記憶體裝置以及與大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的一比率。1006b條顯示了與一中晶胞尺寸相關的一鐵電記憶體裝置和與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的比率。由長條1006a-1006b可看出，在某些實施例中，與一小晶胞尺寸相關的一鐵電記憶體裝置的該鐵電回應為與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的大約100%，而與一中晶胞尺寸相關的一鐵電記憶體裝置的該鐵電回應為與一大晶胞尺寸相關的該鐵電記憶體裝置的該鐵電回應的大約100%。
長條1008a-1008b顯示了不同尺寸的鐵電記憶體裝置之間的鐵電回應比率，該鐵電記憶體裝置具有一鐵電切換層，其係藉由一非晶形起始層從一下電極分開，以及還藉由一第二非晶形起始層從一上電極分開(例如圖5所示)。長條1008a顯示了與一小晶胞尺寸相關的一鐵電記憶體裝置以及與一大晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應的比率。長條1008b顯示了與一中晶胞尺寸相關的一鐵電記憶體裝置以及與一大晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應的比率。由長條1008a-1008b可看出，在某些實施例中，與一小晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應為與一大晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應的大約100%，而與一中晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應約為與一大晶胞尺寸相關的該鐵電記憶體裝置的鐵電回應的大約100%。
長條1010a-1010b顯示了不同尺寸的鐵電記憶體裝置之間的鐵電回應的比率，這些鐵電記憶體裝置具有在一下電極上的一非晶形起始層、在該非晶形起始層上的一鐵電切換層、在該鐵電切換層上的一第二非晶形起始層，以及在該第二非晶形起始層上的一第二鐵電切換層(例如圖6中所示)。長條1010a表示與一小晶胞尺寸相關的一鐵電記憶體裝置以及與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的一比率。長條1010b顯示了與一中晶胞尺寸相關的一鐵電記憶體裝置以及與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的比率。由長條1010a-1010b可看出，在某些實施例中，與一小晶胞尺寸相關的鐵電記憶體裝置的鐵電回應係與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的大約100%，而與一中晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應係與一大晶胞尺寸相關的該鐵電記憶體裝置的該鐵電回應的大約90%。
長條1012a-1012b顯示了不同尺寸的鐵電記憶體裝置之間的鐵電回應的比率，這些鐵電記憶體裝置在一下電極上具有一非晶形起始層、在該非晶形起始層上具有一鐵電切換層、在該鐵電切換層上具有一第二非晶形起始層、在該第二非晶形起始層上具有一第二鐵電切換層，以及在該第二鐵電切換層上具有一第三非晶形起始層(例如如圖7所示)。長條1012a顯示與一小晶胞尺寸相關的一鐵電記憶體裝置以及與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的一比率。長條1012b顯示了與一中晶胞尺寸相關的一鐵電記憶體裝置以及與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的比率。由長條1012a-1012b可看出，在某些實施例中，與一小晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應為與一大晶胞尺寸相關的一鐵電記憶體裝置的一鐵電回應的大約100%，而與一中晶胞尺寸相關的一鐵電記憶體裝置的鐵電回應為與一大晶胞尺寸相關的該鐵電記憶體裝置的該鐵電回應的大約90%。
因此，如長條圖1000所示，所揭露的鐵電資料儲存結構的一或多個非晶形起始層隨著一鐵電記憶體裝置尺寸的減小而減少了記憶體視窗的劣化，從而允許數個鐵電記憶體裝置的按比例增減(scaling)，同時保持良好的性能。
應明白的是，所揭露的該非晶形起始層亦係組構以減少一鐵電資料儲存結構的一記憶體視窗的隨時間的變化。舉例而言，圖11A繪示一圖表1100，顯示用於具有不同尺寸的數個鐵電記憶體裝置的一鐵電記憶體裝置的一記憶體視窗(x軸)在複數個讀/寫週期(y軸)上的某些實施例。圖表1100所顯示的記憶體視窗與不具有一揭露的非晶形起始層的鐵電記憶體裝置有關。
如圖表1100所示，該記憶體視窗係繪示，用於與一第一晶胞尺寸相關的一鐵電記憶體裝置(線1102)、與小於該第一晶胞尺寸的一第二晶胞尺寸相關的一鐵電記憶體裝置(線1104)以及與小於該第二晶胞尺寸的一第三晶胞尺寸相關的一鐵電記憶體裝置(線1106)。由於缺陷重新分佈(defect redistribution)，該數個鐵電記憶體裝置的記憶體視窗通常會隨著時間的推移而增加。然而，隨著鐵電記憶體裝置尺寸的減小，該記憶體視窗的變化在一第一範圍1108內增加。隨著該第一範圍變大，控制該數個鐵電記憶體裝置的可靠度變得更困難。
圖11B繪示一圖表1110，顯示用於具有不同尺寸的數個鐵電記憶體裝置的一鐵電記憶體裝置的一記憶體視窗(x軸)在複數個讀/寫週期(y軸)上的某些實施例。圖表1110所顯示的記憶體視窗與具有一揭露的非晶形起始層的鐵電記憶體裝置有關。
如圖表1110所示，繪示了記憶體視窗，用於與一第一晶胞尺寸相關的一鐵電記憶體裝置(線1112)、與小於該第一晶胞尺寸的一第二晶胞尺寸相關的一鐵電記憶體裝置(線1114)以及與小於該第二晶胞尺寸的一第三晶胞尺寸相關的一鐵電記憶體裝置(線1116)。由於缺陷重新分佈，該數個鐵電記憶體裝置的該記憶體視窗通常會隨著時間的推移而增加。然而，隨著該數個鐵電記憶體裝置尺寸的減小，該記憶體視窗的變化藉由小於該第一範圍的一第二範圍1118增加(圖11A的1108)。不同尺寸的裝置的記憶體視窗的較小變化提升了該記憶體裝置的可靠度。
圖12繪示鐵電記憶體電路1200的示範性示意圖，具有數個鐵電記憶體裝置，其分別包含一非晶形起始層。
該鐵電記憶體電路1200包含一鐵電記憶體陣列1202，其包括複數個鐵電記憶體晶胞1204 1,1-1204 n,m。該複數個鐵電記憶體晶胞1204 1,1-1204 n,m係按列及/或行配置在該鐵電記憶體陣列1202內。一列內的該複數個鐵電記憶體晶胞1204 1,x-1204 n,x係與數個字元線WL x(x=1-m)可運作地耦合。一行內的該複數個鐵電裝置1204 x,1-1204 x,m係與數個位元線BL x(x=1-n)以及數個源極線SL x(x=1-n)可運作地耦合。在某些實施例中，該複數個鐵電記憶體晶胞1204 1,1-1204 n,m可分別具有小於大約135nm的一晶胞尺寸(例如寬度)。在此晶胞尺寸下，所揭露的該非晶形起始層係組構以對由記憶體晶胞尺寸的增減引起的性能劣化效應有顯著的減輕。
該數個字元線WL 1-WL m、該數個位元線BL 1-BL n以及該數個源極線SL 1-SL n係被耦合至控制電路1206。在某些實施例中，該控制電路1206包含與該數個字元線WL 1-WL m耦合的一字元線解碼器1210、與該數個位元線BL 1-BL n耦合的一位元線解碼器1208，以及與該數個源極線SL 1-SL n耦合的一源極線解碼器1212。在某些實施例中，該控制電路1206還包含與該數個位元線BL 1-BL n或該數個源極線SL 1-SL n耦合的一感測放大器1214。在某些實施例中，該控制電路1206還包含一控制單元1216，其被組構以發送位址資訊(address information)S ADR至該字元線解碼器1210、該位元線解碼器1208及/或該源極線解碼器1212，以使該控制電路1206選擇性地存取(access)複數個鐵電記憶體晶胞1204 1,1-1204 n,m中的一或多個。
舉例而言，在運作期間，該控制單元1216係組構以提供位址資訊S ADR至該字元線解碼器1210、該位元線解碼器1208以及該源極線解碼器1212。基於該位址資訊S ADR，該字元線解碼器1210係組構以選擇性地將一偏置電壓施加到該數個字元線WL 1-WL m中之一者。同時，該位元線解碼器1208係組構以選擇性地將一偏置電壓施加到該數個位元線BL 1-BL n中之一者及/或該源極線解碼器1212係組構以選擇性地將一偏置電壓施加到該數個源極線SL 1-SL n中之一者。藉由將數個偏置電壓選擇性施加到該數個字元線WL 1-WL m、該數個位元線BL 1-BL n及/或該數個源極線SL 1-SL n中，該鐵電記憶體電路1200可被操作以向複數個鐵電記憶體晶胞1204 1,1-1204 n,m寫入數個不同的資料狀態及/或從該複數個鐵電記憶體晶胞1204 1,1-1204 n,m讀取數個資料狀態。
圖13至圖22繪示形成一集成晶片的一方法的某些實施例的數個橫剖面圖1300-2200，具有一鐵電資料儲存結構，其包括一非晶形起始層。雖然圖13至圖22是關聯方法來描述的，但可明白的是，圖13至圖22中所揭露的結構並不限於此一方法，而是可以作為獨立於方法的結構以獨立存在。
如圖13的橫剖面圖1300所示，提供一基板102。在各種實施例中，該基板102可為任何型式的半導體本體(例如矽、SiGe、SOI等)，諸如一半導體晶圓及/或在一晶圓上的一或多個裸片(die)，以及任何其他型式的相關半導體及/或磊晶層。在某些實施例中，該基板102可包含一記憶體區域302以及一邏輯區域304。在某些實施例中，一存取裝置202係形成在該基板102上及/內，其於該記憶體區域302內。在某些實施例中，一邏輯裝置307係形成在該基板102上及/或內，其於該邏輯區域304內。在某些實施例中，該存取裝置202及/或該邏輯裝置307可包含一電晶體。在某些這樣的實施例中，該存取裝置202及/或該邏輯裝置307可藉由在該基板102之上沉積一閘極介電膜以及一閘極電極膜而形成。該閘極介電膜以及該閘極電極膜隨後被圖案化以形成一閘極介電體(例如202c)以及一閘極電極(例如202a)。該基板102隨後可被植入以在該閘極電極(例如202a)的數個相對側形成數個源極/汲極區域(例如202b)。在某些實施例中，一或多個隔離結構303可沿著該存取裝置202及/或該邏輯裝置307的數個相對側而形成在該基板102內。
如圖14的橫剖面圖1400所示，一或多個下ILD層106L係形成在該基板102之上。在某些實施例中，一或多個下互接件204係形成在該記憶體區域302內的一或多個下ILD層106L內，以及一或多個附加的下互接件308係形成在該邏輯區域304內的一或多個下ILD層106L內。在某些實施例中，該一或多個下互接件204及/或該一或多個附加的下互接件308可包含一導電接點、一互接件導線及/或一互接件通路。在某些實施例中，該一或多個下ILD層106L可包含一或多個堆疊的層間介電(ILD)層。形成該一或多個下互接件204及/或該一或多個附加的下互接件308，可藉由在該基板102之上形成一下ILD層(例如一氧化物、一低k介電質或一超低k介電質)，選擇性地蝕刻該下ILD層以在該下層ILD層內形成一通路孔及/或一溝槽，在該通路孔及/或該溝槽內形成一導電材料(例如銅、鋁等)，以及執行一平坦化製程(planarization process)(例如一化學機械平坦化製程)以從該下ILD層之上移除過多的導電材料。
如圖15的橫剖面圖1500所示，該下絕緣結構310係形成在該一或多個下互接件204及/或該一或多個下ILD層106L之上。在某些實施例中，該下絕緣結構310包含富矽氧化物、碳化矽、氮化矽及/或類似物中的一種或多種。在某些實施例中，該下絕緣結構310可藉由一或多種沉積製程(例如一物理氣相沉積(PVD)製程、一化學氣相沉積(CVD)製程、電漿增強CVD(PE-CVD)製程或類似製程)形成。
在某些實施例中，該下絕緣結構310可選擇性地蝕刻以形成延伸通過該下絕緣結構310的一開口1502，以暴露該一或多個下互接件204的一上表面。在某些實施例中，該開口1502可隨後用一導電材料填充，以形成延伸通過該下絕緣結構310的一下電極通路306。在某些實施例中，該下電極通路306可包含一金屬、一金屬氮化物及/或類似物。舉例而言，該下電極通路306可包含鎢、氮化鉭、氮化鈦、釕、鉑、銥或類似物。在某些實施例中，該導電材料可藉由一沉積製程(例如一PVD製程、一CVD製程、一PE-CVD製程或類似製程)形成。在某些實施例中，可執行一平坦化製程(例如一化學機械平坦化(CMP)製程)，以從該下絕緣結構310之上移除過多的導電物(conductive)。
如圖16的橫剖面圖1600所示，在該下絕緣結構310之上形成一擴散阻障層1602。在某些實施例中，該擴散阻障層1602可包含一金屬氮化物，諸如氮化鈦、氮化鉭或類似物。在該擴散阻障層1602之上形成一下電極層1604。在某些實施例中，該下電極層1604可包含鎢、鉭、氮化鉭、鈦、氮化鈦、釕、鉑、銥或類似物。在某些實施例中，該擴散阻障層1602以及該下電極層1604可藉由沉積製程(例如一PVD製程、一CVD製程、一PE-CVD製程或類似製程)形成。在其他實施例中(未顯示)，該擴散阻障層1602可在沉積該開口內的該導電材料(例如圖15的1502)以形成該下電極通路306之前，形成在該下絕緣結構310中的該開口內。
在該下電極層1604之上形成一無圖案化的非晶形起始層1606。在各種實施例中，該無圖案化的非晶形起始層1606可包含氧化鋯(例如ZrO x)、氧化鉿(例如HfO x)、氧化矽(例如SiO x)、氧化鉭(例如TaO x)、氧化鋁(例如AlO x)、氧化鈦(例如TiO x)、氧化釔(例如YO x)、氧化釓(例如GdO x)、氧化鑭(例如LaO x)、氧化鍶(例如SrO x)和/或類似物。在某些實施例中，該無圖案化的非晶形起始層1606可藉由一原子層沉積(ALD；atomic layer deposition)製程形成。在其他實施例中，該無圖案化的非晶形起始層1606可藉由在一爐中的高溫氧化製程(high temperature oxidation process)而形成。在某些實施例中，該無圖案化的非晶形起始層1606可形成以具有一非晶形相。
在某些實施例中，該無圖案化的非晶形起始層1606可包含及/或為具有一相對高的結晶溫度的一材料。該相對較高的結晶溫度允許該無圖案化的非晶形起始層1606在隨後的高溫過程期間保持非晶形。藉由讓該無圖案化的非晶形起始層1606在高溫製程期間保持非晶形，該無圖案化的非晶形起始層1606能夠影響一隨後形成的中間鐵電材料層(例如圖17的1702)的相。在某些實施例中，該無圖案化的非晶形起始層1606可包含具有一第一結晶溫度的一第一材料，該第一結晶溫度係高於隨後形成的一中間鐵電材料層(例如圖17的1702)的一第二材料的一第二結晶溫度，使得即使該隨後形成的中間鐵電材料層改變至晶形相(例如一正方晶形相)，該非晶形起始層110保持非晶形。在某些實施例中，該無圖案化的非晶形起始層1606可包含和/或為具有一結晶溫度大於大約400°C、大於大約500°C、大於大約750°C或其他類似值的一材料。
如圖17的橫剖面圖1700所示，一中間鐵電材料層1702係形成至該無圖案化的非晶形起始層1606上。在某些實施例中，該中間鐵電材料層1702可形成以具有一實質上均勻的非晶形相。在某些實施例中，該中間鐵電材料層1702可包括含氧化鉿、氧化鋯鉿(HZO)、鋯鈦酸鉛(PZT)或類似物。在某些實施例中，該中間鐵電材料層1702可藉由一原子層沉積(ALD)製程而形成。在其他實施例中，該中間鐵電材料層1702可藉由一PVD製程、一CVD製程、一PE-CVD製程或類似製程而形成。
在某些額外的實施例中，可在該下電極層1604之上形成一或多個附加的無圖案化的非晶形起始層及/或一或多個中間鐵電材料層。該一或多個附加的無圖案化的非晶形起始層及/或一或多個中間鐵電材料層可對應於圖5至圖8所示的實施例。舉例而言，在某些實施例中，一第二無圖案化的非晶形起始層(例如對應於圖5的第二非晶形起始層502)可形成至該中間鐵電材料層上。在某些額外的實施例中，一第二中間鐵電材料層(例如對應於圖6的第二鐵電切換層602)可形成至該第二非晶形起始層上。在額外的實施例中，一第三非晶形起始層(例如對應於圖7的第三非晶形起始層702)可形成至該第二中間鐵電材料層上。
如圖18的橫剖面圖1800所示，在沉積該中間鐵電材料層(圖18的1702)之後，可執行一退火製程1802。該退火製程1802改變該中間鐵電材料層(圖18的1702)的相，以形成一鐵電材料層1804。舉例而言，該退火製程1802可將該中間鐵電材料層的一非晶形相改變為具有一實質上均勻的正方晶形相的一鐵電材料層1804，使得鐵電材料層1804具有一主要正方晶形相。在某些實施例中，該退火製程1802可在一溫度下執行，其係在大約200°C以及大約700°C之間、大約200°C以及大約500°C之間、大約250°C以及大約400°C之間、大約300°C以及大約400°C之間或其他類似值的一範圍。
如圖19的橫剖面圖1900所示，在該鐵電材料層1804之上形成一上電極層1902。該上電極層1902可包含一金屬、一金屬氮化物或類似物。在某些實施例中，該上電極層1902可包含鎢、鉭、氮化鉭、鈦、氮化鈦、釕、鉑、銥或類似物。在某些實施例中，該上電極層1902可藉由一沉積製程(例如一PVD製程、一CVD製程、一PE-CVD製程或類似製程)形成。在某些替代實施例中，該退火製程可在該上電極層1902的沉積之後執行。
如圖20的橫剖面圖2000所示，在該上電極層(圖19的1902)、該鐵電材料層(圖19的1804)、該無圖案化的非晶形起始層(圖19的1606)、該下電極層(圖19的1604)以及該擴散阻障層(圖19的1602)上執行一或多個圖案化製程2002，以形成一鐵電記憶體裝置104，其具有設置在一下電極108以及一上電極114之間的一鐵電切換層112以及一非晶形起始層110。該一或多個圖案化製程2002移除該上電極層(圖19的1902)的一部分以形成該上電極114、移除該鐵電材料層(圖19的1802)的一部分以形成一鐵電切換層112、移除該無圖案化的非晶形起始層(圖19的1606)的一部分以形成一非晶形起始層110、移除該下電極層(圖19的1604)的一部分以形成一下電極108，以及移除該擴散阻障層(圖19的1602)的一部分以形成一擴散阻障206。
在某些實施例中，該一或多個圖案化製程2002可包含一圖案化過程，其係組構為根據一遮罩層(masking layer)而選擇性地將該上電極層(圖19的1902)暴露於一蝕刻劑。在各種實施例中，該遮罩層2004可包含一金屬(例如鈦、氮化鈦、鉭或類似物)、一介電材料(例如氮化矽、碳化矽或類似物)、一光敏材料(photosensitive material)(例如光阻劑(photoresist))或類似物。在某些額外的實施例中，該一或多個圖案化製程2002可包括一第一圖案化製程，組構以根據該遮罩層而選擇性地將該上電極層(圖19的1902)暴露於一第一蝕刻劑以形成該上電極114。在某些實施例中，在該第一圖案化製程完成後，可沿著該上電極114以及該遮罩層的數個相對側形成一或多個側壁間隔件。在某些實施例中，該一或多個圖案化製程2002還可包含在形成該一或多個側壁間隔件之後執行一第二圖案化製程。該第二圖案化製程係組構以在未被該遮罩層以及該一或多個側壁間隔件覆蓋的地區中選擇性地將該鐵電切換層(圖19的1802)、該非晶形起始層(圖19的1606)、該下電極層(圖19的1604)以及該擴散阻障層(圖19的1602)暴露於一第二蝕刻劑。
如圖21的橫剖面圖2100所示，在該鐵電記憶體裝置104之上形成一上ILD層106U。在某些實施例中，該上ILD層106U可藉由一沉積製程(例如PVD、CVD、PE-CVD、ALD或類似製程)形成。在各種實施例中，該上ILD層106U可包含二氧化矽、碳摻雜的二氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)、矽酸磷玻璃(PSG)、硼磷矽酸鹽(BPSG)、氟矽酸鹽玻璃(FSG)、未摻雜的矽酸鹽玻璃(USG)、一多孔介電材料或類似物中的一種或多種。
如圖22的橫剖面圖2200所示，在該上電極114上形成一上互接件116。該上互接件116延伸通過該上ILD層106U至該上電極114。在某些實施例中，該上互接件116可藉由選擇性地蝕刻該上ILD層106U以形成一開口而形成，該開口從該上ILD層106U的一頂部表面延伸至暴露該上電極114的一上表面。在某些實施例中，該開口可藉由一第三圖案化製程形成，其使用一第三蝕刻劑以根據一遮罩層(例如光阻劑)選擇性地蝕刻該上ILD層106U。在該開口內形成一導電材料(例如銅、鋁等)。在某些實施例中，在該開口內形成該導電材料之後，執行一平坦化製程(例如一CMP製程)，以從該上ILD層106U的一頂部之上移除過多的導電材料。在某些實施例中，在該邏輯區域304內還可形成一互接件通路312。該互接件通路312係形成以從該上ILD層106U的該頂部表面延伸至該一或多個附加的下互接件308。
圖23至圖32繪示形成一集成晶片的一方法的某些替代實施例的數個橫剖面圖2300-3200，具有一鐵電資料儲存結構，其包括一非晶形起始層。雖然圖23至圖32是關聯方法來描述的，但可明白的是，圖23至圖32中所揭露的結構並不限於此一方法，而是可以作為獨立於方法的結構以獨立存在。
如圖23的橫剖面圖2300所示，提供一基板102。在某些實施例中，該基板102可包含一記憶體區域302以及一邏輯區域304。在某些實施例中，一存取裝置202係形成在該記憶體區域302內的該基板102上及/或內。在某些額外的實施例中，一邏輯裝置307係形成在該邏輯區域304內的基板102上及/或內。在某些實施例中，該存取裝置202及/或該邏輯裝置307可如圖13的相關描述而形成。
如圖24的橫剖面圖2400所示，一或多個下ILD層106L係形成在該基板102之上。在某些實施例中，一或多個下互接件204係形成在該記憶體區域302內的該一或多個下ILD層106L內以及一或多個附加的下互接件308係形成在該邏輯區域304內的該一或多個下ILD層106L內。在某些實施例中，該一或多個下互接件204及/或該一或多個附加的下互接件308可如圖14的相關描述而形成。
如圖25的橫剖面圖2500所示，在該一或多個下ILD層106L及/或該一或多個下互接件204之上形成一下絕緣結構310。在某些實施例中，該下絕緣結構310可為選擇性地蝕刻以形成該下絕緣結構310的一或多個側壁310s，該一或多個側壁310s界定了延伸通過該下絕緣結構310的一開口2502，以暴露該一或多個下互接件204的一上表面。
如圖26的橫剖面圖2600所示，在該下絕緣結構310之上形成一擴散阻障層2602。該擴散阻障層2602從該下絕緣結構310之上延伸至該開口2502內，以及沿著該下絕緣結構310的該一或多個側壁310s。該擴散阻障層2602係形成以具有數個成角度的內部側壁，其在該擴散阻障層2602的該上表面內界定一第一凹槽。在該擴散阻障層2602之上形成一下電極層2604。該下電極層2604從該擴散阻障層2602之上延伸至該開口2502內，以及沿著該擴散阻障層2602的該數個成角度的內部側壁。下電極層2604係形成以具有數個成角度的內部側壁，其在該擴散阻障層2602的該上表面內界定一第二凹槽。在該下電極層2604之上形成一無圖案化的非晶形起始層2606。該無圖案化的非晶形起始層2606從該下電極層2604之上延伸至該開口2502內，以及沿著該下電極層2604的該數個成角度內部側壁。該無圖案化的非晶形起始層2606係形成以具有數個成角度的內部側壁，其在該無圖案化的非晶形起始層2606的該上表面內界定一第三凹槽。
如圖27的橫剖面圖2700所示，在該無圖案化的非晶形起始層2606之上形成一中間鐵電材料層2702。在某些實施例中，該中間鐵電材料層1702可形成以具有一實質上均勻的非晶形相。該中間鐵電材料層2702從該無圖案化的非晶形起始層2606之上延伸至該開口2502內，以及沿著該無圖案化的非晶形起始層2606的該數個成角度的內部側壁。該中間鐵電材料層2702係形成以具有數個成角度的內部側壁，其在該中間鐵電材料層2702的該上表面內界定一第四凹槽。
如圖28的橫剖面圖2800所示，在沉積該中間鐵電材料層(圖18的2702)之後可執行一退火製程2802。該退火製程2802改變中間鐵電材料層(圖18的2702)的相。舉例而言，該退火製程2802可將該中間鐵電材料層的非晶形相改變為一鐵電材料層2804，其具有一實質上均勻的正方晶形相。在某些實施例中，該退火製程2802可在一溫度下執行，該溫度在大約200°C以及大約700°C之間、大約200°C以及大約500°C之間、大約250°C以及大約400°C之間、大約300°C以及大約400°C之間或其他類似值的一範圍。
如圖29的橫剖面圖2900所示，在該鐵電材料層2804之上形成一上電極層2902。該上電極層2902從該鐵電材料層2804之上延伸至該第四凹槽內以及沿著該鐵電材料層2804的該數個內部側壁。
如圖30的橫剖面圖3000所示，根據一遮罩層3002，在該上電極層(圖29的2902)、該鐵電材料層(圖29的2802)、該無圖案化的非晶形起始層(圖29的2606)、該下電極層(圖29的2604)以及該擴散阻障層(圖29的2602)上執行一或多個圖案化製程3004。該一或多個圖案化製程3004形成一鐵電記憶體裝置104，其具有設置在一下電極108以及一上電極114之間的一鐵電切換層112以及一非晶形起始層110。該一或多個圖案化製程3004移除該上電極層(圖19的2902)的一部分以形成該上電極114、移除鐵電材料層(圖19的2802)的一部分以形成一鐵電切換層112、移除該無圖案化的非晶形起始層(圖19的2606)的一部分以形成一非晶形起始層、移除該下電極層(圖29的2604)的一部分以形成一下電極108，以及移除該擴散阻障層(圖29的2602)的一部分以形成一擴散阻障206。
如圖31的橫剖面圖3100所示，在該鐵電記憶體裝置104之上形成一上ILD層106U。在某些實施例中，該上ILD層106U可如圖21的相關描述而形成。
如圖32的橫剖面圖3200所示，在該上電極114之上形成一上互接件116。該上互接件116延伸通過該上ILD層106U至該上電極114。在某些實施例中，該上互接件116可如圖22的相關描述而形成。在某些實施例中，還可在該邏輯區域304內形成一互接件通路312，以延伸通過該上ILD層106U至該一或多個附加的下互接件308。
圖33繪示形成一集成晶片的一方法3300的某些實施例的一流程圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
雖然本文將該方法作為一系列行為或事件繪示以及描述，應明白的是，所繪示的此類行為或事件的順序不應解釋為限制性意義。舉例而言，某些行為可能以不同的順序發生及/或與除本文繪示及/或描述的行為或事件之外的其他行為或事件同時發生。另外，並非所有繪示的行為都需要實現本文描述的一或多個態樣或實施例。另外，本文所描述的一或多個行為可以在一或多個分開的行為及/或階段中實行。
在行為3302，可在一基板上及/或內形成一存取裝置。圖13繪示了對應於行為3302的某些實施例的一橫剖面圖1300。圖23繪示了對應於行為3302的替代實施例的一橫剖面圖2300。
在行為3304，在基板之上的一或多個下層間介電(ILD)層內形成一或多個下互接件。圖14繪示了對應於行為3304的某些實施例的一橫剖面圖1400。圖24繪示了對應於行為3304的一替代實施例的一橫剖面圖2400。
在行為3306，在該一或多個下ILD層以及該一或多個下互接件之上形成一下絕緣結構。圖15繪示了對應於行為3306的某些實施例的一橫剖面圖1500。圖25繪示了對應於行為3306的一替代實施例的一橫剖面圖2500。
在行為3308，一擴散阻障層係形成在該下絕緣層上及/或該開口內，該開口延伸通過該下絕緣結構至一或多個下互接件。圖16繪示了對應於行為3308的某些實施例的一橫剖面圖1600。圖26繪示了對應於行為3308的一替代實施例的橫剖面圖2600。
在行為3310，在該擴散阻障層上形成一下電極層。圖16繪示了對應於行為3310的某些實施例的一橫剖面圖1600。圖26繪示了對應於行為3310的一替代實施例的一橫剖面圖2600。
在行為3312，在該下電極層上形成了一無圖案化的非晶形起始層。圖16繪示了對應於行為3312的某些實施例的一橫剖面圖1600。圖26繪示了對應於行為3312的一替代實施例的一橫剖面圖2600。
在行為3314，一中間鐵電切換層(具有一實質上均勻的非晶形相)係形成在該無圖案化的非晶形起始層上。圖17繪示了對應於行為3314的某些實施例的一橫剖面圖1700。圖27繪示了對應於行為3314的一替代實施例的一橫剖面圖2700。
在行為3316，執行一退火製程以將具有一實質上均勻的非晶形相的該中間鐵電切換層改變為具有一實質上均勻的正方晶形相的一鐵電切換層。圖18繪示了對應於行為3316的某些實施例的一橫剖面圖1800。圖28繪示了對應於行為3316的一替代實施例的一橫剖面圖2800。
在行為3318，在該鐵電切換層上形成一上電極層。圖19繪示了對應於行為3318的某些實施例的一橫剖面圖1900。圖29繪示了對應於行為3318的一替代實施例的一橫剖面圖2900。
在行為3320，執行一或多個圖案化製程以形成一鐵電記憶體裝置。圖20繪示了對應於行為3320的某些實施例的一橫剖面圖2000。圖30繪示了對應於行為3320的一替代實施例的橫剖面圖3000。
在行為3322，在該鐵電記憶體裝置之上形成一上ILD層。圖21繪示了對應於行為3322的某些實施例的一橫剖面圖2100。圖31繪示了對應於行為3322的一替代實施例的一橫剖面圖3100。
在行為3324，形成一上互接件以延伸通過該上ILD層至該鐵電記憶體裝置的一上電極。圖22繪示了對應於行為3324的某些實施例的一橫剖面圖2200。圖32繪示了對應於行為3324的一替代實施例的一橫剖面圖3200。
因此，在某些實施例中，本揭露關於一種集成晶片，具有一鐵電記憶體裝置，包含一鐵電資料儲存結構，其具有一非晶形起始層，其係組構以造成一覆蓋的鐵電切換層被形成以具有一實質上均勻的正方晶形相。該實質上均勻的正方晶形相提升該鐵電切換層的一鐵電回應，從而提升該鐵電記憶體裝置的性能。
在某些實施例中，本揭露有關一種形成一集成晶片的方法。該方法包括形成一下電極層於一基板之上；形成一無圖案化的非晶形起始層於該下電極層之上；形成一中間鐵電材料層於該無圖案化的非晶形起始層上，該中間鐵電材料層係形成以具有一實質上均勻的非晶形相；執行一退火製程，其係組構以將該中間鐵電材料層改變為一鐵電材料層，其具有一實質上均勻的正方晶形相；形成一上電極層於該鐵電材料層之上；執行一或多個圖案化製程於該上電極層、該鐵電材料層、該無圖案化的非晶形起始層以及該下電極層上以形成一鐵電記憶體裝置；形成一上層間介電層於該鐵電記憶體裝置之上；以及形成一上互接件，延伸通過該上ILD層至接觸該鐵電記憶體裝置。在某些實施例中，該方法進一步包括執行該退火製程之後形成該上電極層。在某些實施例中，該退火製程係在一溫度執行，該溫度係在大約250攝氏度(°C)以及大約400°C之間的一範圍。在某些實施例中，該無圖案化的非晶形起始層包括一氧化物或一氮化物。在某些實施例中，該方法進一步包括形成一第二無圖案化的非晶形起始層到該中間鐵電材料層之上；以及圖案化該第二無圖案化的非晶形起始層以形成該鐵電記憶體裝置。在某些實施例中，該第二無圖案化的非晶形起始層係與該無圖案化的非晶形起始層為相同材料。在某些實施例中，該第二無圖案化的非晶形起始層係與該無圖案化的非晶形起始層為不同材料。在某些實施例中，該方法進一步包括形成一第二中間鐵電材料層到該第二無圖案化的非晶形起始層之上；以及圖案化該第二中間鐵電材料層以形成該鐵電記憶體裝置。在某些實施例中，該方法進一步包括形成一第三無圖案化的非晶形起始層到該第二中間鐵電材料層之上；以及圖案化該第三無圖案化的非晶形起始層以形成該鐵電記憶體裝置。
在其他實施例中，本揭露有關一種形成一集成晶片的方法。該方法包括形成一或多個下互接件於一或多個下層間介電(ILD)層內，於一基板之上；形成一下絕緣結構於該一或多個下ILD層之上，該下絕緣結構具有數個側壁，其界定一開口，延伸通過該下絕緣結構；形成一下電極層於該下絕緣結構之上；形成一無圖案化的非晶形起始層於該下電極層之上，該無圖案化的非晶形起始層具有一非晶形相；形成一中間鐵電材料層，其接觸該無圖案化的非晶形起始層的一上表面，該無圖案化的非晶形起始層係組構以造成被形成的該中間鐵電材料層在該中間鐵電材料層的最外的數個側壁之間具有一實質上的非晶形相；執行一退火製程，其係組構以從該非晶形相將該中間鐵電材料層改變成一鐵電材料層，其具有一晶形相；形成一上電極層於該鐵電材料層之上；執行一或多個圖案化製程於該上電極層、該鐵電材料層、該無圖案化的非晶形起始層以及該下電極層上以形成一鐵電記憶體裝置；形成一上層間介電(ILD)層於該下絕緣結構之上；以及形成一上互接件，延伸通過該上ILD層以接觸該鐵電記憶體裝置。在某些實施例中，該晶形相係一正方晶形相。在某些實施例中，該無圖案化的非晶形起始層包括一第一材料，其具有一第一結晶溫度，以及該中間鐵電材料層包括一第二材料，其具有一小於該第一結晶溫度的第二結晶溫度。在某些實施例中，該方法進一步包括沿著該下絕緣結構的數個側壁形成該下電極層、該無圖案化的非晶形起始層以及該中間介電材料層。在某些實施例中，該無圖案化的非晶形起始層包括氧化矽、氧化鉭、氧化鋁、氧化釔、氧化釓、氧化鑭或氧化鍶。在某些實施例中，該無圖案化的非晶形起始層包括氮化矽、氮化鉭或氮化鋁。在某些實施例中，該無圖案化的非晶形起始層從接觸該下電極層的一下表面連續地延伸至接觸該中間鐵電材料層的一上表面。在某些實施例中，該無圖案化的非晶形起始層係形成至一小於或等於大約30 Angstroms的厚度。
在另外的實施例中，本揭露有關一種集成晶片。該集成晶片包括一下電極，包括一第一材料，其設置於一基板之上；一上電極，包括一第二材料，其設置於該下電極之上；一鐵電資料儲存結構，配置在該下電極以及該上電極之間，鐵電資料儲存結構包括一鐵電切換層以及一非晶形起始層，其將該鐵電切換層從該下電極分開；該非晶形起始層具有一結構，其係組構以影響該鐵電切換層的一晶相；以及該鐵電切換層包括一實質上均勻的正方晶形相，延伸在該鐵電切換層的最外的數個表面之間。在某些實施例中，該集成晶片進一步包括一或多個下互接件，於該基板之上設置於一或多個下層間介電(ILD)層內；一下絕緣結構，配置於該一或多個下ILD層之上，該下絕緣結構包括一或多個側壁，其界定一延伸通過該下絕緣結構之開口。在某些實施例中，該鐵電資料儲存結構包括一第二非晶形起始層，其藉由該鐵電切換層從該非晶形起始層分開。
前述概述了幾個實施例的特徵，以便本領域技術之人士可更佳地理解本揭露的態樣。本領域技術之人士應當明白其可容易地使用本揭露作為設計或修改其他製程以及結構的基礎，以實現與本文介紹的實施例相同的目的及/或達成相同的優勢。本領域技術之人士也應該理解，這樣的等效構造並不脫離本揭露的精神以及範圍，以及在不脫離本揭露的精神以及範圍下，可對本揭露進行各種改變、替換和替代。
100:集成晶片 102:基板 104:鐵電記憶體裝置 106:介電結構 106a:ILD層/下ILD層 106b:ILD層/下ILD層 106c:ILD層/下ILD層 106d:ILD層/下ILD層 106e:ILD層/上ILD層 106L:下ILD層 106U:上ILD層 108:下電極 109:鐵電資料儲存結構 110:非晶形起始層 112:鐵電切換層 114:上電極 116:上互接件 200:集成晶片 202:存取裝置 202a:閘極電極 202b:源極/汲極區域 202c:閘極介電體 204:下互接件 204a:下互接件 204b:下互接件 204c:下互接件 206:擴散阻障 208:厚度 210:厚度 300:集成晶片 302:記憶體區域 303:隔離結構 304:邏輯區域 306:下電極通路 306a:擴散阻障層 306b:下電極通路層 307:邏輯裝置 308:下互接件 310:下絕緣結構 310s:側壁 312:互接件通路 314:集成晶片 400:集成晶片 402:硬遮罩 404:側壁間隔件 406:上絕緣結構 408:集成晶片 410:集成晶片 414:閘極結構 416:源極/汲極區域 418:閘極介電體 420:導電材料 422:閘極電極 500:集成晶片 502:第二非晶形起始層 600:集成晶片 602:第二鐵電切換層 700:集成晶片 702:第三非晶形起始層 800:集成晶片 900:圖表 902:線 904:第一值 906:線 908:第二值 910:線 912:第三值 1000:長條圖 1002a:長條 1002b:長條 1004a:長條 1004b:長條 1006a:長條 1006b:長條 1008a:長條 1008b:長條 1010a:長條 1010b:長條 1012a:長條 1012b:長條 1100:圖表 1102:線 1104:線 1106:線 1108:第一範圍 1110:圖表 1112:線 1114:線 1116:線 1118:第二範圍 1200:鐵電記憶體電路 1202:鐵電記憶體陣列 1204:鐵電記憶體晶胞/鐵電裝置 1206:控制電路 1208:位元線解碼器 1210:字元線解碼器 1212:源極線解碼器 1214:感測放大器 1216:控制單元 1300:橫剖面圖 1400:橫剖面圖 1500:橫剖面圖 1502:開口 1600:橫剖面圖 1602:擴散阻障層 1604:下電極層 1606:無圖案化的非晶形起始層 1700:橫剖面圖 1702:中間鐵電材料層 1800:橫剖面圖 1802:退火製程/鐵電材料層/鐵電切換層 1804:鐵電材料層 1900:橫剖面圖 1902:上電極層 2000:橫剖面圖 2002:圖案化製程 2004:遮罩層 2100:橫剖面圖 2200:橫剖面圖 2300:橫剖面圖 2400:橫剖面圖 2500:橫剖面圖 2502:開口 2600:橫剖面圖 2602:擴散阻障層 2604:下電極層 2606:無圖案化的非晶形起始層 2700:橫剖面圖 2702:中間鐵電材料層 2800:橫剖面圖 2802:退火製程/鐵電材料層 2804:鐵電材料層 2900:橫剖面圖 2902:上電極層 3000:橫剖面圖 3002:遮罩層 3004:圖案化製程 3100:橫剖面圖 3200:橫剖面圖 3300:方法 3302:行為 3304:行為 3306:行為 3308:行為 3310:行為 3312:行為 3314:行為 3316:行為 3318:行為 3320:行為 3322:行為 3324:行為 BL:位元線 SL:源極線 S ADR:位址資訊 WL:字元線
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵未按比例繪製。具體言之，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1繪示了一集成晶片的某些實施例的一橫剖面圖，具有一鐵電資料儲存結構，其包括被組構以提升鐵電資料存儲結構性能的一非晶形起始層。
圖2繪示了一集成晶片的某些額外實施例的一橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
圖3A至圖3B繪示了數個集成晶片的某些額外實施例的數個橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
圖4A至圖4C繪示了數個集成晶片的某些額外實施例的數個橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
圖5至圖7繪示了數個集成晶片的某些額外實施例的數個橫剖面圖，具有一鐵電資料儲存結構，其包括複數個非晶形起始層。
圖8繪示了數個集成晶片的某些額外實施例的數個橫剖面圖，具有一鐵電資料儲存結構，其包括複數個鐵電切換層，配置在一非晶形起始層的相對兩側。
圖9繪示一圖表，顯示具有不同尺寸的數個鐵電記憶體裝置的數個鐵電回應(ferroelectric responses)的某些實施例。
圖10繪示一圖表，顯示具有不同尺寸的數個鐵電記憶體裝置的數個鐵電回應比(ferroelectric response ratios)的某些實施例。
圖11A至圖11B繪示數個圖表，顯示數個鐵電記憶體裝置的數個記憶體視窗(memory window)隨時間變化的某些實施例。
圖12繪示一記憶體電路的示範性示意圖，具有一記憶體陣列，包含數個鐵電記憶體裝置，分別具有一鐵電資料儲存結構，其包括一非晶形起始層。
圖13至圖22繪示形成一集成晶片的一方法的某些實施例的數個橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
圖23至圖32繪示形成一集成晶片的一方法的某些額外實施例的數個橫剖面圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
圖33繪示形成一集成晶片的一方法的某些實施例的一流程圖，具有一鐵電資料儲存結構，其包括一非晶形起始層。
100:集成晶片
102:基板
104:鐵電記憶體裝置
106:介電結構
108:下電極
109:鐵電資料儲存結構
110:非晶形起始層
112:鐵電切換層
114:上電極
116:上互接件

Claims (20)

  1. 一種形成一集成晶片的方法，包含： 形成一下電極層於一基板之上； 形成一無圖案化的非晶形起始層於該下電極層之上； 形成一中間鐵電材料層於該無圖案化的非晶形起始層上，其中該中間鐵電材料層係形成以具有一實質上均勻的非晶形相； 執行一退火製程，其係組構以將該中間鐵電材料層改變為一鐵電材料層，其具有一實質上均勻的正方晶形相； 形成一上電極層於該鐵電材料層之上； 執行一或多個圖案化製程於該上電極層、該鐵電材料層、該無圖案化的非晶形起始層以及該下電極層上以形成一鐵電記憶體裝置； 形成一上層間介電(ILD；inter-level dielectric)層於該鐵電記憶體裝置之上；以及 形成一上互接件(interconnect)，延伸通過該上ILD層至接觸該鐵電記憶體裝置。
  2. 如請求項1所述之方法，進一步包含： 執行該退火製程之後形成該上電極層。
  3. 如請求項1所述之方法，其中該退火製程係在一溫度執行，該溫度係在大約250攝氏度(°C)以及大約400°C之間的一範圍。
  4. 如請求項1所述之方法，其中該無圖案化的非晶形起始層包含一氧化物或一氮化物。
  5. 如請求項1所述之方法，進一步包含： 形成一第二無圖案化的非晶形起始層到該中間鐵電材料層之上；以及 圖案化該第二無圖案化的非晶形起始層以形成該鐵電記憶體裝置。
  6. 如請求項5所述之方法，其中該第二無圖案化的非晶形起始層係與該無圖案化的非晶形起始層為相同材料。
  7. 如請求項5所述之方法，其中該第二無圖案化的非晶形起始層係與該無圖案化的非晶形起始層為不同材料。
  8. 如請求項5所述之方法，進一步包含： 形成一第二中間鐵電材料層到該第二無圖案化的非晶形起始層之上；以及 圖案化該第二中間鐵電材料層以形成該鐵電記憶體裝置。
  9. 如請求項8所述之方法，進一步包含： 形成一第三無圖案化的非晶形起始層到該第二中間鐵電材料層之上；以及 圖案化該第三無圖案化的非晶形起始層以形成該鐵電記憶體裝置。
  10. 一種形成一集成晶片的方法，包含： 形成一或多個下互接件於一或多個下層間介電(ILD；inter-level dielectric)層內，於一基板之上； 形成一下絕緣結構於該一或多個下ILD層之上，其中該下絕緣結構具有數個側壁，其界定一開口，延伸通過該下絕緣結構； 形成一下電極層於該下絕緣結構之上； 形成一無圖案化的非晶形起始層於該下電極層之上，其中該無圖案化的非晶形起始層具有一非晶形相； 形成一中間鐵電材料層，其接觸該無圖案化的非晶形起始層的一上表面，其中該無圖案化的非晶形起始層係組構以造成被形成的該中間鐵電材料層在該中間鐵電材料層的最外的數個側壁之間具有一實質上的非晶形相； 執行一退火製程，其係組構以從該非晶形相將該中間鐵電材料層改變成一鐵電材料層，其具有一晶形相； 形成一上電極層於該鐵電材料層之上； 執行一或多個圖案化製程於該上電極層、該鐵電材料層、該無圖案化的非晶形起始層以及該下電極層上以形成一鐵電記憶體裝置； 形成一上層間介電(ILD；inter-level dielectric)層於該下絕緣結構之上；以及 形成一上互接件，延伸通過該上ILD層以接觸該鐵電記憶體裝置。
  11. 如請求項10所述之方法，其中該晶形相係一正方晶形相。
  12. 如請求項10所述之方法，其中該無圖案化的非晶形起始層包含一第一材料，其具有一第一結晶溫度，以及該中間鐵電材料層包含一第二材料，其具有一小於該第一結晶溫度的第二結晶溫度。
  13. 如請求項10所述之方法，進一步包含： 沿著該下絕緣結構的數個側壁形成該下電極層、該無圖案化的非晶形起始層以及該中間介電材料層。
  14. 如請求項10所述之方法，其中該無圖案化的非晶形起始層包含氧化矽、氧化鉭、氧化鋁、氧化釔、氧化釓、氧化鑭或氧化鍶。
  15. 如請求項10所述之方法，其中該無圖案化的非晶形起始層包含氮化矽、氮化鉭或氮化鋁。
  16. 如請求項10所述之方法，其中該無圖案化的非晶形起始層從接觸該下電極層的一下表面連續地延伸至接觸該中間鐵電材料層的一上表面。
  17. 如請求項10所述之方法，其中該無圖案化的非晶形起始層係形成至一小於或等於大約30 埃(Angstroms)的厚度。
  18. 一種集成晶片，包含： 一下電極，包含一第一材料，其設置於一基板之上； 一上電極，包含一第二材料，其設置於該下電極之上； 一鐵電資料儲存結構，配置在該下電極以及該上電極之間，其中鐵電資料儲存結構包含一鐵電切換層以及一非晶形起始層，其將該鐵電切換層從該下電極分開； 其中該非晶形起始層具有一結構，其係組構以影響該鐵電切換層的一晶相；以及 其中該鐵電切換層包含一實質上均勻的正方晶形相，延伸在該鐵電切換層的最外的數個表面之間。
  19. 如請求項18所述之集成晶片，進一步包含： 一或多個下互接件，於該基板之上設置於一或多個下層間介電(ILD；inter-level dielectric)層內； 一下絕緣結構，配置於該一或多個下ILD層之上，其中該下絕緣結構包含一或多個側壁，其界定一延伸通過該下絕緣結構之開口。
  20. 如請求項18所述之集成晶片，其中該鐵電資料儲存結構包含一第二非晶形起始層，其藉由該鐵電切換層從該非晶形起始層分開。
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