JP2022022201A - メモリデバイスおよびその製造方法 - Google Patents

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Abstract

【課題】メモリデバイス及びその製造方法を提供する。【解決手段】メモリデバイス１０は、ワード線１０８、チャネル層１１０、ゲート誘電体層１１２、導電性ピラー１１８及びストレージピラー１２０を含む。ワード線は、基板上に第１の方向に沿って延在し、互いに縦方向に離間する。チャネル層は、ワード線の側壁に沿ってそれぞれ延在する。ゲート誘電体層は、１つのワード線と１つのチャネル層との間にそれぞれ並べられる。導電性ピラー及びストレージピラーは、チャネル層を貫通する。ストレージピラーは、内側電極１２６、スイッチング層１２４及び外側電極１２２を含む。スイッチング層は、内側電極を巻き付ける。外側電極は、スイッチング層を横方向に取り囲み、互いに縦方向に離間しかつ対応する１つのチャネル層とそれぞれ横方向に接触する環状部を含む。【選択図】図１Ａ

Description

本願は、２０２０年７月２４日に出願された米国特許仮出願第６３／０５５，９０８号の優先利益を主張するものである。上記特許出願は、その全体が参照により本明細書に組み込まれ、本明細書の一部となる。
本発明は、メモリデバイスおよびその製造方法に関する。
過去数十年で、データ記憶に対する需要が高まっていることにより、不揮発性メモリが継続的にスケーリングされ、不揮発性メモリ内のセルがシングルレベルセル（ＳＬＣ）からマルチレベルセル（ＭＬＣ）に開発される。しかし、これらの解決手段は、２次元設計の制約により限定される。不揮発性メモリ内の全てのセルはストリング状に隣り合って並んでいるが、セルのレベルは１つだけである。これにより、不揮発性メモリが提供可能な容量が最終的に制限される。
三次元メモリは、不揮発性メモリの記憶容量に関するいくつかの問題を解決する新たな進化である。セルを上下に積層することにより、不揮発性メモリのフットプリント領域を大幅に増大させることなく、記憶容量を飛躍的に増大させることができる。三次元フラッシュメモリの総合的な検討が行われる。一方、三次元１トランジスター１抵抗（１Ｔ１Ｒ）／１トランジスター１コンデンサ（１Ｔ１Ｃ）メモリは、３端子トランジスタではなく、２端子セレクタを用いることに限定される。
本開示の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本開示のいくつかの実施形態に係るメモリデバイスを示す立体概略図である。 図１Ａに示すメモリデバイスのメモリセルを示す立体概略図である。 図１Ａに示すＡ－Ａ’線に沿う断面概略図である。 図１Ａに示すストレージピラーにおける外側電極および内側電極を示す立体概略図である。 図１Ａに示すＢ－Ｂ’線に沿う断面概略図である。 図１Ａに示す導電性ピラーの１つの立体概略図である。 図１Ａに示すメモリデバイスを形成するための製造方法を示す流れ図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図２に示すメモリデバイスの製造プロセスにおける各段階の中間構造を示す立体概略図である。 図３Ｆに示すＡ－Ａ’線に沿う断面概略図である。 図３Ｇに示すＡ－Ａ’線に沿う断面概略図である。 図３Ｈに示すＡ－Ａ’線に沿う断面概略図である。 図３Ｉに示すＢ－Ｂ’線に沿う断面概略図である。 図３Ｊに示すＢ－Ｂ’線に沿う断面概略図である。 本開示のいくつかの実施形態に係るメモリデバイスを示す立体概略図である。 図５Ａに示すＣ－Ｃ’線に沿う断面概略図である。 図５Ａに示すＤ－Ｄ’線に沿う断面概略図である。 本開示のいくつかの実施形態に係るメモリデバイスを示す立体概略図である。 図６Ａに示すＥ－Ｅ’線に沿う断面概略図である。 図６Ａに示すＦ－Ｆ’線に沿う断面概略図である。 図６Ａに示すメモリデバイスの製造方法を示す流れ図である。 図７に示す製造方法による、ストレージピラーの１つの形成中の様々な段階での構造を示す断面概略図である。 図７に示す製造方法による、ストレージピラーの１つの形成中の様々な段階での構造を示す断面概略図である。 図７に示す製造方法による、ストレージピラーの１つの形成中の様々な段階での構造を示す断面概略図である。 図７に示す製造方法による、ストレージピラーの１つの形成中の様々な段階での構造を示す断面概略図である。 図７に示す製造方法による、ストレージピラーの１つの形成中の様々な段階での構造を示す断面概略図である。 図７に示す製造方法による、導電性ピラーの１つの形成中の段階での中間構造を示す断面概略図である。 本開示のいくつかの実施形態に係る半導体デバイスの一部を示す断面図である。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態または実施例を提供する。以下、本開示を簡略化するために、構成要素及び配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
図１Ａは本開示のいくつかの実施形態に係るメモリデバイス１０を示す立体概略図である。図１Ｂは図１Ａに示すメモリデバイス１０のメモリセルＭＣを示す立体概略図である。
図１Ａおよび図１Ｂを参照すると、メモリデバイス１０は三次元メモリデバイスであり、基板１００上に形成された複数のメモリセルＭＣの積層体を含む。いくつかの実施形態では、基板１００は、半導体ウェーハまたは半導体オンインシュレータ（ＳＯＩ）ウェーハ等の半導体基板（図示せず）上のエッチングストップ層である。これらの実施形態では、基板１００と半導体ウェーハ（またはＳＯＩウェーハ）との間には、能動デバイス（例えばトランジスタ）およびこれら能動素子の相互接続（いずれも図示せず）が形成されてもよい。代替の実施形態では、基板１００は、半導体ウェーハまたはＳＯＩウェーハである。
メモリセルＭＣは、複数対の積層構造１０２に形成される。各積層構造１０２は、方向Ｙに沿って延在してもよい。各対の積層構造１０２は、方向Ｙと交差する方向Ｘに沿って互いに横方向に離間してもよい。さらに、隣接する対の積層構造１０２は、方向Ｘに沿って互いに横方向に離間してもよい。積層構造１０２のそれぞれは、垂直方向Ｚに沿って積み重ねられた複数のフィルムセット１０４を含む。さらに、積層構造１０２のそれぞれは、スペーサ層１０６を含む。各積層構造１０２内のフィルムセット１０４は、スペーサ層１０６によって上下に分離される。いくつかの実施形態では、積層構造１０２の最下部のフィルムセット１０４は、スペーサ層１０６の最下部のものによって基板１００から分離される。各フィルムセット１０４は、ワード線１０８と、ワード線１０８に横方向に隣接するチャネル層１１０と、ワード線１０８とチャネル層１１０との間にライニングするゲート誘電体層１１２とを含む。ワード線１０８、チャネル層１１０およびゲート誘電体層１１２は、実質的に同一の厚さを有することができ、集合的に複合層１１４とみなすことができる。複合層１１４は、方向Ｙに沿って延在する。ワード線１０８の側壁およびチャネル層１１０の側壁は、複合層１１４の反対側の側壁を画定する。いくつかの実施形態では、複合層１１４の側壁は、隔離層１１６およびスペーサ層１０６の側壁と実質的に同一平面上にある。また、いくつかの実施形態では、積層構造１０２内の複合層１１４は、これらの積層構造１０２間の中心軸に対して、同じ対の別の積層構造１０２内の複合層１１４と鏡面対称であり、方向Ｙに沿って延在する。したがって、これらの積層構造１０２のワード線１０６は、これらの積層構造１０２のゲート誘電体層１１２の間に配置され、これらの積層構造１０２のゲート誘電体層１１２は、これらの積層構造１０２のチャネル層１１０の間に配置される。さらに、各フィルムセット１０４はまた、複合層１１４を垂直に隣接するスペーサ層１０６から分離する隔離層１１６を含む。隔離層１１６は、Ｙ方向に沿って延在してもよい。いくつかの実施形態では、隔離層１１６は、同じフィルムセット１０４内の複合層１１４の上にある。代替の実施形態では、隔離層１１６は、同一のフィルムセット１０４の複合層１１４の下に位置してもよい。ワード線１０８は導電性材料により形成され、チャネル層１１０は半導体材料により形成され、ゲート誘電体層１１２は誘電体材料により形成され、隔離層１１６は絶縁材料により形成される。例えば、導電性材料は、タングステン、窒化チタン、ルテニウム、窒化タンタル、モリブデン、窒化タングステン等またはこれらの組み合わせを含み、半導体材料は、金属酸化物材料（例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、その他のインジウム系酸化物材料等）を含み、誘電体材料は、酸化ケイ素または高ｋ誘電体材料（例えば、酸化ハフニウム、酸化ハフニウムアルミニウム、ケイ酸ハフニウム、酸化タンタル、酸化アルミニウム、酸化ジルコニウム等の誘電率（ｋ）が３．９より大きいかまたは７以上の誘電体材料またはこれらの組み合わせ）を含み、絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等またはこれらの組み合わせを含む。さらに、図３Ｆ、図３Ｉ、図４Ａ、図４Ｄを参照して説明するように、スペーサ層１０６は、導電性材料による堆積を防止しつつ、絶縁材料によって選択的に堆積可能な機能性材料により形成されてもよい。このような機能性材料の代替物としては、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド、ベンゾシクロブテン（ＢＣＢ）等のポリマー、窒化ケイ素等の窒化物、酸化ケイ素、フォスフォシリケイトガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホウ素リンドープシリケートガラス（ＢＰＳＧ）等の酸化物、またはこれらの組み合わせを含む。任意選択で、上記選択性を確保するために機能性材料に表面処理を施してもよい。
積層構造１０２内には、導電性ピラー１１８およびストレージピラー１２０が形成される。各積層構造１０２における導電性ピラー１１８とストレージピラー１２０とは、積層構造１０２の延在方向（例えばＹ方向）に沿って交互に配置され、互いに横方向に離間する。換言すれば、各積層構造１０２には、複数対の導電性ピラー１１８およびストレージピラー１２０が形成される。各対の導電性ピラー１１８と各対のストレージピラー１２０とは互いに離間し、隣接する対の導電性ピラー１１８とストレージピラー１２０とも互いに横方向に離間する。導電性ピラー１１８およびストレージピラー１２０は、積層構造１０２を上下方向に貫通し、基板１００上に立設されてもよい。これにより、各導電性ピラー１１８および各ストレージピラー１２０は、１つの積層構造１０２によって側面に取り囲まれる。いくつかの実施形態では、導電性ピラー１１８およびストレージピラー１２０は、１つの積層構造１０２に完全に囲まれ、積層構造１０２の側壁から横方向に突出してはならない。積層構造１０２内のスペーサ層１０６、チャネル層１１０および隔離層１１６は、導電性ピラー１１８およびストレージピラー１２０によって貫通されるが、積層構造１０２内のワード線１０８およびゲート誘電体層１１２は、導電性ピラー１１８およびストレージピラー１２０によって貫通されなくてもよい。いくつかの実施形態では、図１Ａおよび図１Ｂに示すように、導電性ピラー１１８およびストレージピラー１２０は、ワード線１０８およびゲート誘電体層１１２の脇に位置し、ゲート誘電体層１１２と横方向に接触する。さらに、導電性ピラー１１８およびストレージピラー１２０は、矩形状のピラーとして図示されるが、導電性ピラー１１８およびストレージピラー１２０は、他の形状（例えば、円形状のピラー）として形成されてもよく、本開示はそれに限定されない。
ストレージピラー１２０は、それぞれ、外側電極１２２、スイッチング層１２４、および内側電極１２６を含む。外側電極１２２は、内側電極１２６を側面に取り囲み、スイッチング層１２４は、外側電極１２２と内側電極１２６との間にまたがっている。このようにして、外側電極１２２は積層構造１０２に側面接触し、内側電極１２６はスイッチング層１２４および外側電極１２２によって積層構造体１０２から離間する。ストレージピラー１２０は、データを記憶するために機能する。いくつかの実施形態では、スイッチング層１２４は、抵抗変化材料で形成され、ストレージピラー１２０は、可変抵抗と見なすことができる。これらの実施形態では、外側電極１２２と内側電極１２６との間に設定された電圧バイアスを印加することにより、スイッチング層１２４を高抵抗状態（または論理「０」）から低抵抗状態（または論理「１」）に遷移させることができる。スイッチング層１２４が高抵抗状態から低抵抗状態に切り替わることにより、スイッチング層１２４内に導電性パス（例えば、導電性フィラメント）が形成され、スイッチング層１２４がソフトブレークダウンをもたらす可能性がある。一方、外側電極１２２と内側電極１２６とに反対極性の電圧バイアスを印加することで、導電性パスを遮断し、スイッチング層１２４を低抵抗状態から高抵抗状態に切り替えることができる。抵抗変化材料としては、例えば、酸化ハフニウム、酸化ジルコニウム、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、酸窒化ハフニウム（ＨｆＯＮ）、酸化ハフニウムストロンチウム（ＨｆＳｒＯ）、酸化ハフニウムイットリウム（ＨｆＹＯ）など、およびそれらの組み合わせを含むことができる。
他の実施形態では、スイッチング層１２４は相変化材料で形成され、ストレージピラー１２０は可変抵抗と見なすこともできる。これらの実施形態では、スイッチング層１２４の結晶性を局所的に変化させることができ、このような結晶性の変化により、スイッチング層１２４の高抵抗状態（または論理「０」）から低抵抗状態（または論理「１」）への、およびその逆の遷移を可能にする。このようなスイッチング層１２４の結晶性の変化を、外側電極１２２および内側電極１２６のいずれか一方で発生するジュール加熱によって行うことができる。例えば、内側電極１２６は、電圧パルスを受けて、スイッチング層１２４の遷移を行うためのジュール熱を発生するように構成されてもよい。相変化材料は、例えば、カルコゲナイド材料であり、Ｇｅ、ＴｅおよびＳｂのうちのいずれか１種類またはそれ以上を含むことができる。例えば、カルコゲナイド材料は、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ２２５）、Ｇｅ４Ｓｂ２Ｔｅ４（ＧＳＴ４２４）などのＧｅＳｂＴｅであってもよい。場合によっては、カルコゲナイド材料にＮ、Ｓｉ、Ｃ、Ｉｎ、Ｇａ等をドープしてもよく、そのようなカルコゲナイド材料の一例としては、Ｇｅ６Ｓｂ１Ｔｅ２（ＧＳＴ６１２）をドープしてもよい。
さらに他の実施形態では、スイッチング層１２４は、強誘電体材料で形成され、ストレージコンデンサ１２０は、可変容量のコンデンサと見なすことができる。ストレージコンデンサ１２０に電荷を蓄積するために、アクセストランジスタＡＴ（後述）をオンし、内側電極１２６に高電圧を印加する。スイッチング層１２４に蓄積された双極子モーメントにより電荷が誘起され、ストレージコンデンサ１２０の容量が変化する。一方、ストレージコンデンサ１２０を放電するためには、アクセストランジスタＡＴをオンし、内側電極１２６を接地するかまたは基準電圧に連結する。容量の切り替えは、コンデンサの論理ハイ状態または論理ロー状態を示している場合がある。例えば、強誘電体材料としては、酸化ハフニウム系の材料（例えば、酸化ハフニウムジルコニウム（Ｈｆ１－ｘＺｒｘＯ）、酸化ハフニウムエルビウム（Ｈｆ１－ｘＥｒｘＯ）、酸化ハフニウムランタン（Ｈｆ１－ｘＬａｘＯ）、酸化ハフニウムイットリウム（Ｈｆ１－ｘＹｘＯ）、酸化ハフニウムガドリニウム（Ｈｆ１－ｘＧｄｘＯ）、酸化ハフニウムアルミニウム（Ｈｆ１－ｘＡｌｘＯ）、酸化ハフニウムチタン（Ｈｆ１－ｘＴｉｘＯ）、酸化ハフニウムタンタル（Ｈｆ１－ｘＴａｘＯ）など）、チタン酸バリウム（例えば、ＢａＴｉＯ３）、チタン酸鉛（例えば、ＰｂＴｉＯ３）、シリコン酸鉛（例えば、ＰｂＺｒＯ３）、ニオブ酸リチウム（例えば、ＬｉＮｂＯ３）、ニオブ酸ナトリウム（ＮａＮｂＯ３）、ニオブ酸カリウム（例えば、ＫＮｂＯ３）、タンタル酸カリウム（ＫＴａＯ３）、スカンジウム酸ビスマス（ＢｉＳｃＯ３）、鉄酸ビスマス（例えばＢｉＦｅＯ３）、窒化アルミニウムスカンジウム（ＡｌＳｃＮ）などまたはこれらの組み合わせを含むことができる。
一方、スイッチング層１２４が抵抗変化材料で形成されるこれらの実施形態では、外側電極１２２および内側電極１２４はそれぞれ、例えば、窒化チタン、窒化タンタル、タングステン、チタン、タンタル、アルミニウム、銅、アルミニウム－銅合金（ＡｌＣｕ）などの導電性材料またはこれらの組み合わせで形成されてもよい。スイッチング層１２４が相変化材料で形成されるこれらの実施形態では、ヒ－タ－として機能する外側電極１２２および内側電極１２４のうちの一方は、高抵抗導電性材料で形成されてもよいが、外側電極１２２および内側電極１２４の他方は、前述の導電性材料で形成すされてもよい。例えば、高抵抗導電性材料は、窒化チタン、窒化タンタルなど、またはこれらの組み合わせを含むことができる。また、スイッチング層１２４が強誘電体材料で形成されるこれらの実施形態では、外側電極１２２および内側電極１２４はそれぞれ、前述の導電性材料で形成されてもよい。さらに、導電性ピラ－１１８は、上述した導電性材料によって形成されてもよい。
図１Ａおよび図１Ｂを参照すると、１つのワード線１０８の部分と、ワード線１０８の部分に横方向に接触するゲート誘電体層１１２の断面と、ゲート誘電体層１１２の部分に横方向に接触するチャネル層１１０の部分と、チャネル層１１０の部分を貫通する導電性ピラー１１８およびストレージピラー１２０とは、集合的に１つのメモリセルＭＣを形成する。メモリセルＭＣは、アクセストランジスタＡＴと、アクセストランジスタＡＴに接続される記憶素子ＳＥとを含む。ワード線１０８の部分は、アクセストランジスタＡＴのゲート端子として機能してもよい。また、導電性ピラー１１８をアクセストランジスタＡＴのソース端子とドレイン端子との一方として機能させ、ストレージピラー１２０の外側電極１２２をアクセストランジスタＡＴのソース端子とドレイン端子との他方として機能させてもよい。換言すれば、アクセストランジスタＡＴは、３端子トランジスタである。アクセストランジスタＡＴをオンにすると、導電性ピラー１１８とストレージピラー１２０との間のチャネル層１１０部分に導電性チャネルが形成される。また、導電性チャネルは、アクセストランジスタＡＴがオフ状態のときに遮断されるかまたは存在しない可能性がある。一方、ストレージピラー１２０は、記憶素子ＳＥとして機能してもよい。ストレージピラー１２０の外側電極１２２は、アクセストランジスタＡＴと記憶素子ＳＥとで共有され、アクセストランジスタＡＴと記憶素子ＳＥとの共通ノードとして機能してもよい。アクセストランジスタＡＴをオンにすると、導電性ピラー１１８が受ける電圧と、ストレージノードの内側電極１２６が受ける電圧とによって、スイッチング層１２４の両端の電圧バイアスを決定することができ、記憶素子ＳＥに対して書き込み動作または読み出し動作を行うことができる。一方、アクセストランジスタＡＴがオフ状態の場合には、共通ノードが電気的にフローティングとなり、記憶素子ＳＥへのアクセスが不可能となる。ストレージピラー１２０が可変抵抗であるこれらの実施形態では、メモリセルＭＣは、１Ｔ１Ｒメモリセルと見なすことができる。ストレージピラー１２０が可変コンデンサである他の実施形態では、メモリセルＭＣは、１Ｔ１Ｃメモリセルであると見なすことができる。図１Ａに示すように、メモリセルＭＣの積層体は、異なるワード線１０８によって制御されている間、導電性ピラー１１８およびストレージピラー１２０の同じ対を共有することができる。また、同じ高さのメモリセルＭＣの列は、導電性ピラー１１８およびストレージピラー１２０の異なる対によって制御されながら、同じワード線１０８、同じゲート誘電体層１１２、同じチャネル層１１０を共有してよい。
いくつかの実施形態では、各対の積層構造１０２は、分離壁１２８によって互いに横方向に分離される。また、隣接する複数対の積層構造１０２同士は、分離壁１３０によって横方向に分離されてもよい。いくつかの実施形態では、分離壁１３０の幅（即ちＸ方向に沿った寸法）は、分離壁１２８の幅よりも大きい。代替の実施形態では、分離壁１３０の幅は、分離壁１２８の幅と同じであってもよく、分離壁の幅よりも小さくてもよい。また、いくつかの実施形態では、メモリデバイス１０は、隔離ピラー１３２をさらに備える。隔離ピラー１３２は、積層構造１０２を上下に貫通し、積層構造１０２内の各チャネル層１１０を分離された部分に分離する。各チャネル層１１０の分離された部分はそれぞれ、一対の導電性ピラー１１８およびストレージピラー１２０によって貫通される。これにより、チャネル層１１０の各部分を１つのメモリセルＭＣに排他的に含めることができ、同じ高さのメモリセルＭＣの列のチャネル層１１０の部分を、Ｙ方向に沿って配列された隔離ピラー１３２の列によって分離することができる。いくつかの実施形態では、隔離ピラー１３２は、ゲート誘電体層１１２と横方向に接触し、ゲート誘電体層１１２内に横方向に突出しても、突出しなくてもよい。また、隔離ピラー１３２は、導電性ピラー１１８およびストレージピラー１２０から分離して図示されているが、隣接する導電性ピラー１１８およびストレージピラー１２０と横方向に接触するように、当業者が導電性ピラー１１８、ストレージピラー１２０および隔離ピラー１３２の位置を調整してもよい。分離壁１２８、１３０および隔離ピラー１３２は、それぞれ、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の絶縁材料またはこれらの組み合わせにより形成されてもよい。
図１Ｃは、図１Ａに示すＡ－Ａ’線に沿う断面概略図である。図１Ｄは、図１Ａに示すストレージピラー１２０における外側電極１２２および内側電極１２６を示す立体概略図である。
図１Ａ、図１Ｃおよび図１Ｄを参照すると、各ストレージピラー１２０の外側電極１２２は、上下に分離された環状部１２２ａを有する。環状部１２２ａは、それぞれ、同じ高さでゲート絶縁膜１１２とチャネル層１１０と横方向に接触し、ならびに隔離層１１６がゲート誘電体層１１２とチャネル層１１０とに接触する。一方、外側電極１２２の環状部１２２ａは、スペーサ層１０６の選択的な性質上、スペーサ層１０６の内側壁を覆っていない場合がある。あるいは、環状部１２２ａは、同一の外側電極１２２における環状部１２２ａ同士を上下方向に分離させることができるように、スペーサ層１０６の内側壁を部分的に覆っていてもよいが、スペーサ層１０６の内壁を完全に覆っていなくてもよい。また、各ストレージピラー１２０の内側電極１２６は、積層構造１０２を連続して貫通し、外側電極１２２の環状部１２２ａによって側方から取り囲まれる。また、スイッチング層１２４は、外側電極１２２と内側電極１２６との間、および、外側電極１２２の環状部１２２ａの間に埋め込まれる。図１Ｃに示すように、スイッチング層１２４は、壁部１２４ｗと、壁部１２４ｗから横方向に突出する突出部１２４ｐとを有する。突出部１２４ｐは、外側電極１２２の上下に離間した環状部１２２ａの間に埋め込まれ、スペーサ層１０６と横方向に接触する。
図１Ｅは、図１Ａに示すＢ－Ｂ’線に沿う断面概略図である。図１Ｆは、図１Ａに示す導電性ピラー１１８の１つの立体概略図である。
図１Ａ、図１Ｅおよび図１Ｆを参照すると、導電性ピラー１１８は、それぞれ、厚肉部１１８ｔと幅狭部１１８ｎとが上下方向Ｚに沿って交互に配置される。導電性ピラー１１８の厚肉部１１８ｔは、複合層１１４および隔離層１１６と横方向に接触するが、導電性ピラー１１８の幅狭部１１８ｎは、スペーサ層１０６に側方から取り囲まれ、スペーサ層１０６から離間する。また、メモリデバイス１０は、環状スペーサ１３４をさらに備えていてもよい。環状スペーサ１３４は、導電性ピラー１１８の上下に隣接する厚肉部１１８ｔの間に形成された側方凹みに埋め込まれ、スペーサ層１０６および導電性ピラー１１８の幅狭部１１８ｎに側方から接触する。換言すれば、導電性ピラー１１８の幅狭部１１８ｎは、環状スペーサ１３４を介してスペーサ層１０６に側方から接触する。いくつかの実施形態では、環状スペーサ１３４の外側壁は、導電性ピラー１１８の厚肉部１１８ｔの側壁と実質的に同一平面上にある。環状スペーサ１３４は、スペーサ層１０６の内側壁に選択的に形成され、ゲート誘電体層１１２、チャネル層１１０および隔離層１１６の内側壁を覆っていなくてもよい。あるいは、ゲート誘電体層１１２、チャネル層１１０および隔離層１１６の内側壁の一部が環状スペーサ１３４によって覆われてもよいが、ゲート誘電体層１１２およびチャネル層１１０の内壁が環状スペーサ１３４によって完全に覆われなくてもよい。環状スペーサ１３４を、絶縁材料で形成することができ、スペーサ層１０６の内側壁に選択的に形成することができる。スペーサ層１０６の内側壁を環状スペーサ１３４で覆うことにより、導電性ピラー１１８の選択的な堆積面を塞ぐことができ、堆積された導電性ピラー１１８を積層構造１０２内に連続的に延在させることができる。積層構造１０２を連続して延在させる導電性ピラー１１８は、メモリセルＭＣの積層体の共通のソース／ドレイン端子として機能することができる。
上述したように、メモリデバイス１０内のメモリセルＭＣが積層可能であるため、メモリデバイス１０は、もはや二次元設計によって制限されず、メモリデバイス１０の記憶密度を大幅に増加させることができる。さらに、メモリセルＭＣは、３端子アクセストランジスタを用いた１Ｔ１Ｒ又は１Ｔ１Ｃのメモリセルである。本開示の実施形態に係る３端子アクセストランジスタＡＴは、ゲート端子を有しない２端子セレクタ（例えば、オボニック閾値スイッチング（ＯＴＳ）セレクタ）と比較して、ゲート端子を有し、ゲート端子を用いてリーク電流を抑制することができる。これにより、リーク問題に対応するためにアクセストランジスタＡＴの閾値電圧を上昇させる必要がなく、そのためメモリデバイス１０の動作電圧が不必要に上昇することを防止することができる。また、各メモリセルＭＣ内のアクセストランジスタＡＴと記憶素子ＳＥとは共通のノード（即ち、ストレージピラーの外側電極１２２）を共有し、同一積層体内のメモリセルＭＣの共通のノード（即ち、外側電極１２２の垂直に分離された環状部１２２ａ）を互いに電気的に分離することができる。これにより、縦方向に隣接するメモリセルＭＣ間の干渉を防止することができる。
図２は、図１Ａに示すメモリデバイス１０を形成するための製造方法を示す流れ図である。図３Ａ－図３Ｍは、図２に示すメモリデバイス１０の製造プロセスにおける各段階の中間構造を示す立体概略図である。図４Ａ～図４Ｃは、それぞれ図３Ｆ－図３Ｈに示すＡ－Ａ’線に沿う断面概略図である。図４Ｄおよび図４Ｅは、それぞれ図３Ｉおよび図３Ｊに示すＢ－Ｂ’線に沿う断面概略図である。
図２及び図３Ａを参照すると、初期積層構造３０２を基板１００上に形成するステップＳ１００が実行される。初期積層構造３０２は、基板１００上に積層された複数のフィルムセット３０４と、フィルムセット３０４同士を分離するスペーサ層３０６とを有する。いくつかの実施形態では、最下部のフィルムセット３０４は、スペーサ層３０６の最下部のものによって基板１００から分離される。各フィルムセット３０４は、犠牲層３０８と、犠牲層３０８の上または下に積層された隔離層３１０とを含む。犠牲層３０８は、パターニングされ、図１Ａを参照して説明したワード線１０８、チャネル層１１０およびゲート誘電体層１１２に置換される。また、図１Ａを参照して説明したように、隔離層３１０をパターニングして隔離層１１６を形成し、図１Ａを参照して説明したように、スペーサ層３０６をパターニングしてスペーサ層１０６を形成する。犠牲層３０８は、隔離層３１０およびスペーサ層３０６に対して十分なエッチング選択性を有し、基板１００は、犠牲層３０８、隔離層３１０およびスペーサ層３０６に対して十分なエッチング選択性を有する。いくつかの実施形態では、基板１００、犠牲層３０８、隔離層３１０およびスペーサ層３０６は、例えば化学気相堆積（ＣＶＤ）プロセスなどの堆積プロセスにより形成される。
図２および図３Ｂを参照すると、初期積層構造３０２にトレンチＴＲ１（１つのトレンチＴＲ１のみ図示）を形成するステップＳ１０２が実行される。トレンチＴＲ１は、初期積層構造３０２を上下方向に貫通し、Ｙ方向に沿って延在する。トレンチＴＲ１を形成することにより、初期積層構造３０２は横方向に分離された部分に分離され、初期積層構造３０２のこれらの横方向に分離された部分の間の基板１００の部分が現在露出している。いくつかの実施形態では、トレンチＴＲ１の形成方法は、リソグラフィプロセスと、エッチングプロセス（例えば、異方性エッチングプロセス）と、を含む。基板１００は、犠牲層３０８、隔離層３１０およびスペーサ層３０６に対して十分なエッチング選択性を有するため、実質的にエッチングプロセス中に基板１００をほぼそのまま残すことができる。
図２および図３Ｃを参照すると、犠牲層３０８を横方向に後退させるステップＳ１０４が実行される。犠牲層３０８は、隔離層３１０およびスペーサ層３０６の側壁に対して横方向に後退する。換言すれば、犠牲層３０８の、トレンチＴＲ１に近い部分が除去される。図３Ｄを参照して説明するように、犠牲層３０８のこれらの部分によって以前に占められた空間は、ゲート誘電体層１１２およびチャネル層１１０で埋め込まれる。いくつかの実施形態では、犠牲層３０８を横方向に後退させる方法は、等方性エッチングプロセスなどのエッチングプロセスを含む。犠牲層３０８は、隔離層３１０、スペーサ層３０６および基板１００に対して十分なエッチング選択性を有するため、エッチングプロセス中に隔離層３１０、スペーサ層３０６および基板１００を実質的にそのまま残すことができる。
図２および図３Ｄを参照すると、隔離層３１０とスペーサ層３０６との間に形成された側方凹み内に、ゲート誘電体層１１２およびチャネル層１１０を埋め込むステップＳ１０６が実行される。各ゲート誘電体層１１２は、犠牲層３０８とチャネル層１１０との間に挟まれる。いくつかの実施形態では、チャネル層１１０のゲート誘電体層１１２とは反対側の側壁は、隔離層３１０およびスペーサ層３０６の側壁と同一平面にある。隔離層３１０とスペーサ層３０６との間に挟まれた犠牲層３０８、ゲート誘電体層１１２およびチャネル層１１０は、複合層３１２を形成する。また、隣接するトレンチＴＲ１の間に位置する複合層３１２、隔離層３１０およびスペーサ層３０６は、積層構造３０２となる。いくつかの実施形態では、ゲート誘電体層１１２およびチャネル層１１０の形成方法は、図３Ｃに示す構造体の露出表面を全体的に覆う誘電体材料層（図示せず）を堆積プロセス（例えば、ＣＶＤプロセス、原子層堆積（ＡＬＤ）プロセス）により形成するステップと、この誘電体材料層に対して１つ以上のエッチングプロセス（例えば、等方性エッチングプロセス、または異方性エッチングプロセスと等方性エッチングプロセスとの組み合わせ）を行うステップとを含む。なお、誘電体材料層の残りの部分はゲート誘電体層１１２を形成することができる。続いて、現在構造の露出表面に半導体材料層（図示せず）を堆積プロセス（例えば、ＣＶＤプロセスまたはＡＬＤプロセス）により全体的に形成した後、例えば、エッチングプロセス（例えば、異方性エッチングプロセス）と平坦化プロセス（例えば、研磨プロセス）とを組み合わせることによりトレンチＴＲ１内および積層構造３０２／３０２’上の半導体材料層の部分を除去する。半導体材料層の残り部分はチャネル層１１０を形成する。
図２および図３Ｅを参照すると、トレンチＴＲ１内に隔離壁１３０（単一の隔離壁１３０のみ図示）を形成するステップＳ１０８が実行される。いくつかの実施形態では、隔離壁１３０の形成方法としては、図３Ｄに示す構造体の上に絶縁材料を堆積プロセス（例えばＣＶＤプロセス）により形成する方法を含む。続いて、積層構造３０２’の上方の絶縁材料の部分を研磨プロセスにより除去する。トレンチＴＲ１内の絶縁材料の残り部分は、隔離壁１３０を形成することができる。
図２、図３Ｆおよび図４Ａを参照すると、図１Ａを参照して説明したようなストレージピラー１２０の外側電極１２２を形成するステップＳ１１０が実行される。外側電極１２２は、積層構造３０２を貫通する貫通孔内に形成される。積層構造３０２’内のチャネル層１１０は、貫通孔によって貫通される。また、積層構造３０２におけるゲート誘電体層１１２の犠牲層３０８とは反対側の側壁は、チャネル層１１０、隔離層３１０およびスペーサ層３０６の内側の側壁とともに、貫通孔の側壁に露出してもよい。図１Ａ、図１Ｃおよび図１Ｄを参照して説明したように、各外側電極１２２は、上下に分離した環状部１２２ａを有する。外側電極１２２の環状部１２２ａは、スペーサ層３０６の露出表面を覆わなくてもよい。あるいは、外側電極１２２の環状部１２２ａは、環状部１２２ａ同士が接触することを防止するように、スペーサ層３０６の露出表面を部分的に覆っているが、完全に覆わない。いくつかの実施形態では、外側電極１２２の形成方法は、リソグラフィプロセスおよびエッチングプロセス（例えば、異方性エッチングプロセス）により積層構造３０２’に貫通孔を形成するステップと、ＡＬＤプロセス等の堆積プロセスにより、これらの貫通孔に導電性材料を形成するステップとを含む。スペーサ層３０６の選択的な性質により、スペーサ層３０６の露出表面が導電性材料によって堆積されることを回避することができ、導電性材料の堆積後にスペーサ層３０６の露出表面は露出状態（少なくとも一部）を維持することができる。その後、エッチングプロセス（例えば、異方性エッチングプロセス）により、貫通孔の底面上にあり、および積層構造３０２’上にある導電性材料の部分を除去することができる。貫通孔の側壁に導電性材料の残り部分は、外側電極１２２の環状部１２２ａを形成する。
図２、図３Ｇおよび図４Ｂを参照すると、図１Ａを参照して説明したようなストレージピラー１２０のスイッチング層１２４を形成するステップＳ１１２が実行される。スイッチング層１２４の壁部１２４ｗは、筒状であり、外側電極１２２の円環部１２２ａによって側方から取り囲まれている。また、スイッチング層１２４は、スイッチング層１２４の壁部１２４ｗの外側壁から横方向に突出する突出部１２４ｐをさらに有することができる。突出部１２４ａは、外側電極１２２の環状部１２２ａの間に埋め込まれ、スペーサ層３０６の露出表面に横方向に接触する。いくつかの実施形態では、スイッチング層１２４の形成方法は、ＡＬＤプロセスおよびＣＶＤプロセス等の堆積プロセスにより、貫通孔内にスイッチング材料を形成することを含む。続いて、エッチングプロセス（例えば、異方性エッチングプロセス）またはエッチングプロセスと研磨プロセスとの組み合わせにより、スイッチング材料の不要な部分を除去する。スイッチング材料の残り部分は、スイッチング層１２４を形成する。
図２、図３Ｈおよび図４Ｃを参照すると、図１Ａを参照して説明したようなストレージピラー１２０の内側電極１２６を形成するステップＳ１１４が実行される。内側電極１２６は、貫通孔を埋め、スイッチング層１２４によって側方から取り囲まれる。いくつかの実施形態では、内側電極１２６の形成方法は、堆積プロセス（例えば、物理気相堆積（ＰＶＤ）プロセス、ＣＶＤプロセス又はＡＬＤプロセス）、めっきプロセス又はそれらの組み合わせにより導電性材料を貫通孔に埋め込むことを含む。続いて、積層構造３０２’上の導電性材料の部分を除去するために、研磨プロセス、エッチングプロセス（例えば、等方性エッチングプロセスまたは異方性エッチングプロセス）またはこれらの組み合わせを行う。これにより、導電性材料の残り部分は、貫通孔内に位置し、内側電極１２６を形成する。
図２、図３Ｉおよび図４Ｄを参照すると、次のステップで形成される導電性ピラー１１８を収容する貫通孔に環状スペーサ１３４を形成するステップＳ１１６が実行される（図３Ｊおよび図４Ｅを参照）。ストレージピラー１２０を収容するための貫通孔と同様に、環状スペーサ１３４が形成された貫通孔は、積層構造３０２を貫通する。積層構造３０２’内のチャネル層１１０は、貫通孔によって貫通される。また、積層構造３０２におけるゲート誘電体層１１２の犠牲層３０８とは反対側の側壁は、チャネル層１１０、隔離層３１０およびスペーサ層３０６の内側の側壁とともに、貫通孔の側壁に露出してもよい。環状スペーサ１３４は、スペーサ層３０６の露出表面上に形成され、チャネル層１１０、ゲート誘電体層１１２および隔離層３１０の露出表面まで延在しなくてもよい。あるいは、環状スペーサ１３４は、チャネル層１１０、ゲート誘電体層１１２および隔離層３１０の露出表面まで延在しているが、チャネル層１１０の露出表面を完全に覆わなくてもよい。いくつかの実施形態では、環状スペーサ１３４の形成方法としては、ＣＶＤプロセスおよびＡＬＤプロセス等の堆積プロセスにより貫通孔内に絶縁材料を形成することを含む。続いて、エッチングプロセス（例えば、異方性エッチングプロセス）またはエッチングプロセスと研磨プロセスとの組み合わせにより、絶縁材料の不要な部分を除去する。絶縁材料の残り部分は、環状スペーサ１３４を形成する。
図２、図３Ｊおよび図４Ｅを参照すると、環状スペーサ１３４を収容する貫通孔内に導電性ピラー１１８を形成するステップＳ１１８が実行される。導電性ピラー１１８は、これらの貫通孔を埋め尽くすことができる。図１Ａ、図１Ｅおよび図１Ｆを参照して説明したように、導電性ピラー１１８は、それぞれ厚肉部１１８ｔおよび幅狭部１１８ｎを有する。環状スペーサ１３４は、幅狭部１１８ｎを側方から取り囲み、厚肉部１１８ｔの間に位置する。いくつかの実施形態では、導電性ピラー１１８の形成方法は、堆積プロセス（例えば、ＰＶＤプロセス、ＣＶＤプロセス又はＡＬＤプロセス）、めっきプロセスまたはそれらの組み合わせにより導電性材料を貫通孔に埋め込むことを含む。続いて、積層構造３０２’上の導電性材料の部分を除去するために、研磨プロセス、エッチングプロセス（例えば、等方性エッチングプロセスまたは異方性エッチングプロセス）またはこれらの組み合わせを行う。これにより、導電性材料の残り部分は、貫通孔内に位置し、導電性ピラー１１８を形成する。
上述した実施形態では、導電性ピラー１１８および環状スペーサ１３４は、ストレージピラー１２０を形成した後に形成される。しかしながら、代替の実施形態では、導電性ピラー１１８および環状スペーサ１３４は、ストレージピラー１２０を形成する前に形成される。これらの実施形態では、ステップＳ１１６およびＳ１１８は、ステップＳ１１０、Ｓ１１２、Ｓ１１４の前に実行される。
図２および図３Ｋを参照すると、積層構造３０２にトレンチＴＲ２を形成するステップＳ１２０が実行される。各積層構造３０２’は、１つのトレンチＴＲ２によって分離される。トレンチＴＲ２は、Ｙ方向に沿って延在し、それぞれ隣接する隔離壁１３０の間に位置する。積層構造３０２’内の犠牲層３０８は、それぞれ、隔離層３１０およびスペーサ層３０６とともに、トレンチＴＲ２によって分離された線に切断される。これにより、犠牲層３０８、隔離層３１０およびスペーサ層３０６の残り部分は、トレンチＴＲ２の側壁に露出する。スペーサ層３０６の残り部分は、図１Ａを参照して説明したスペーサ層１０６となり、隔離層３１０の残り部分は、図１Ａを参照して説明した隔離層１１６となる。一方、ゲート誘電体層１１２およびチャネル層１１０は、トレンチＴＲ２から離間してもよい。いくつかの実施形態では、トレンチＴＲ２の形成方法は、リソグラフィプロセスと、エッチングプロセス（例えば、異方性エッチングプロセス）と、を含む。
図２および図３Ｌを参照すると、犠牲層３０８の残り部分をワード線１０８で置換するステップＳ１２２が実行される。このような置換後の積層構造３０２’は、図１Ａを参照して説明した積層構造１０２となる。いくつかの実施形態では、犠牲層３０８をワード線１０８に置換する方法としては、等方性エッチングプロセスなどのエッチングプロセスにより犠牲層３０８を除去する方法を含む。犠牲層３０８は、隔離層１１６、スペーサ層１０６、ゲート誘電体層１１２、および基板１００に対して十分なエッチング選択性を有することができるため、これらの層は、エッチングプロセス中にほぼそのまま残すことができる。また、チャネル層１１０は、隔離層１１６、スペーサ層１０６およびゲート誘電体層１１２によって覆われるため、チャネル層１１０も実質的に残すことができる。続いて、堆積プロセス（例えば、ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス等）、めっきプロセス、またはこれらの組み合わせにより、現在構造上に導電性材料を形成する。導電性材料は、トレンチＴＲ２内に埋め込まれるとともに、犠牲層３０８によって予め占有された空間内にも埋め込まれる。その後、エッチングプロセス（例えば、異方性エッチングプロセス）またはエッチングプロセスと研磨プロセスとの組み合わせにより、積層構造１０２の間および積層構造１０２の上方に位置する導電性材料を除去する。導電性材料の残り部分はワード線１０８を形成する。
図２および図３Ｍを参照すると、トレンチＴＲ２内に隔離壁１２８を形成するステップＳ１２４が実行される。いくつかの実施形態では、隔離壁１２８の形成方法としては、ＣＶＤプロセス等の堆積プロセスにより、トレンチＴＲ２内に絶縁材料を埋め込むことを含む。続いて、積層構造１０２上の絶縁材料の部分を研磨プロセスにより除去し、絶縁材料の残り部分は隔離壁１２８を形成する。
図２及び図１Ａを参照すると、隔離ピラー１３２を形成するステップＳ１２６は実行される。隔離ピラー１３２は、積層構造１０２を貫通する貫通孔内に形成され、各チャネル層１１０を分離部分に分ける。いくつかの実施形態では、隔離ピラー１３２の形成方法としては、リソグラフィプロセスおよびエッチングプロセス（例えば、異方性エッチングプロセス）により、積層構造１０２に貫通孔を形成することを含む。続いて、堆積プロセス（例えば、ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス）により、貫通孔内に絶縁材料を埋め込む。その後、研磨プロセスにより、積層構造１０２上の絶縁材料を除去し、絶縁材料の残り部分は隔離ピラー１３２を形成することができる。
これまでに、図１Ａに示すメモリデバイス１０の製造を完了した。なお、図示しないが、積層構造１０２は、積層構造１０２内のワード線１０８を駆動回路に引き出すように、階段構造に延在する。駆動回路は、基板１００の下にある半導体基板上に形成することができ、アレイ下の相補型金属酸化物半導体（ＣＭＯＳ）回路アンダーアレイ（ＣＵＡ）と呼ぶことができる。いくつかの実施形態では、階段構造を形成するプロセスは、図３Ｂに示すように、トレンチＴＲ１を形成する前に、図３Ａに示すように、初期積層構造３０２のエッジ部を整形することを含み、階段第１プロセスと呼ばれる。代替の実施形態では、階段構造を形成するプロセスは、図３３Ｋおよび図３Ｌを参照して説明したゲート置換プロセスの前に、図３Ｊに示すように、積層構造３０２のエッジ部を整形することを含み、このようなプロセスは階段最終プロセスと呼ばれる。例えば、初期積層構造３０２または積層構造３０２’を整形するプロセスは、複数のエッチ＆トリムステップを含むことができる。また、導電性ピラー１１８およびストレージピラー１２０の内側電極１２６は、さらにソース線およびビット線（いずれも図示せず）にルーティングされてもよい。あるいは、導電性ピラー１１８および内側電極１２６は、ソース線およびビット線として機能してもよい。いくつかの実施形態では、ソース線およびビット線は、メモリデバイス１０の上方に位置する。代替の実施形態では、ソース線がメモリ素子１０上に位置し、ビット線が基板１００下に延在してもよいか、またはビット線がメモリデバイス１０上に位置し、ソース線が基板１００下に延在してもよい。また、ソース線およびビット線は、ワード線１０８と共に、さらに下層の駆動回路にルーティングされてもよい。
図５Ａは、本開示のいくつかの実施形態に係るメモリデバイス１０ａを示す立体概略図である。
図５Ｂは、図５Ａに示すＣ－Ｃ’線に沿う断面概略図である。
図５Ｃは、図５Ａに示すＤ－Ｄ’線に沿う断面概略図である。図５Ａに示すメモリデバイス１０ａは、図１Ａに示すメモリデバイス１０と類似する。このため、メモリデバイス１０、１０ａの相違点についてのみ説明し、メモリデバイス１０、１０ａの同じまたは類似する構成については説明を省略する。
図５Ａ－図５Ｃを参照すると、いくつかの実施形態では、導電性ピラー１１８およびストレージピラー１２０は、ゲート誘電体層１１２から横方向に離間する。本実施形態では、図５Ｂに示すように、ストレージピラー１２０の外側電極１２２の環状部１２２ａは、チャネル層１１０によって側方から取り囲まれ、チャネル層１１０を介してゲート誘電体層１１２に横方向に接触する。また、図５Ｃに示すように、導電性ピラー１１８の厚肉部１１８ｔは、チャネル層１１０および隔離層１１６によって側方から取り囲まれ、チャネル層１１０を介してゲート誘電体層１１２に横方向に接触する。
図６Ａは本開示のいくつかの実施形態に係るメモリデバイス６０を示す立体概略図である。図６Ｂは、図６Ａに示すＥ－Ｅ’線に沿う断面概略図である。図６Ｃは、図６Ａに示すＦ－Ｆ’線に沿う断面概略図である。図６Ａに示すメモリデバイス６０は、図１Ａに示すメモリデバイス１０と類似する。このため、メモリデバイス１０、２０の相違点についてのみ説明し、メモリデバイス１０、２０の同じまたは類似する構成については説明を省略する。
図６Ａを参照すると、各積層構造１０２内のフィルムセット１０４は、スペーサ層６０６によって互いに分離される。いくつかの実施形態では、積層構造１０２の最下部のフィルムセット１０４は、最下部のスペーサ層６０６の１つによって基板１００から分離される。後述するように、スペーサ層６０６は、チャネル層１１０、ゲート誘電体層１１２および隔離層１１６に対して十分なエッチング選択性を有することができる。
図６Ａおよび図６Ｂを参照すると、複数の積層構造１０２を上下方向に貫通する複数のストレージピラー６２０が設けられる。チャネル層１１０は、隔離層１１６およびスペーサ層６０６と共に、ストレージピラー６２０によって貫通される。これにより、ストレージピラー６２０は、チャネル層１１０、隔離層１１６およびスペーサ層６０６に横方向に接触する。いくつかの実施形態では、ストレージピラー６２０は、さらに、ゲート誘電体層１１２に横方向に接触する。図６Ｂに示すように、スペーサ層６０６は、ストレージピラー６２０内に横方向に突出する。ストレージピラー６２０は、それぞれ、外側電極６２２、スイッチング層６２４、および内側電極６２６を含むことができる。内側電極６２６は、スイッチング層６２４によって側方から取り囲まれる。スイッチング層６２４は、スペーサ層６０６の突出部６０６ｐに横方向に接触し、外側電極６２２によってゲート誘電体層１１２、チャネル層１１０および隔離層１１６から横方向に離間する。いくつかの実施形態では、スイッチング層６２４は、図１Ｃを参照して説明したスイッチング層１２４の突出部１２４ｐと同様の突出部を有さない壁構造として形成される。これらの実施形態において、壁構造は、上下方向に沿って実質的に一定の壁厚を有する。外側電極６２２は、上下に分離した環状部６２２ａを有する。外側電極６２２の環状部６２２ａは、内側電極６２６の一部を側方から取り囲み、この内側電極６２６の一部から１つの隔離層１１６および１つのチャネル層１１０に跨っている。ストレージピラー６２０がゲート誘電体層１１２に横方向に接触するこれらの実施形態では、外側電極６２２の環状部６２２ａは、さらに、ゲート誘電体層１１２に横方向に接触する。また、外側電極６２２の環状部６２２ａは、スペーサ層６０６の突出部６０６ｐによって上下に離間する。これらの実施形態では、スペーサ層６０６の突出部６０６ｐは、上下に隣接する外側電極６２２の環状部６２２ａに挟まれる。外側電極６２２、スイッチング層６２４および内側電極６２６の形成材料は、図１Ａを参照して説明した外側電極１２２、スイッチング層１２４および内側電極１２６の形成材料と同様であるため、ここでは説明を省略する。
図６Ａおよび図６Ｃを参照すると、導電性ピラー６１８は、積層構造１０２を通って上下方向に延在する。また、導電性ピラー６１８は、チャネル層１１０および隔離層１１６とともに、スペーサ層６０６に横方向に接触する。いくつかの実施形態では、導電性ピラー６１８は、さらに、ゲート誘電体層１１２に横方向に接触する。導電性ピラー６１８とスペーサ層６０６との間には、環状スペーサ（例えば、図１Ｅを参照して説明したような環状スペーサ１３４）が存在しない。さらに、スペーサ層６０６は、導電性ピラー６１８内に突出せず、導電性ピラー６１８は、それぞれ、垂直方向Ｚに沿って実質的に一定の幅（例えば、方向Ｘに沿った寸法）を有する。また、導電性ピラー６１８と横方向に接触するスペーサ層６０６の側壁は、導電性ピラー６１８と横方向に接触する複合層１１４の側壁及び導電性ピラー６１８と横方向に接触する隔離層１１６の側壁と実質的に同一平面にある。導電性ピラー６１８の形成材料は、図１Ａを参照して説明した導電性ピラー１１８の形成材料と同様であるため、ここでは説明を省略する。
図７は、図６Ａに示すメモリデバイス６０の製造方法を示す流れ図である。図８Ａ－図８Ｅは、図７に示す製造方法による、ストレージピラー６２０の１つの形成中の様々な段階での構造を示す断面概略図である。図８Ｆは、図７に示す製造方法による、導電性ピラー６１８の１つの形成中の段階での中間構造を示す断面概略図である。
図７を参照すると、製造方法は、まず、図３Ａ－図３Ｅを参照して説明したステップＳ１００、Ｓ１０２、Ｓ１０４、Ｓ１０６、Ｓ１０８を実行し、スペーサ層３０６をスペーサ層６０６に置換する。その後、図８Ａに示すように、積層構造３０２に貫通孔ＴＨ１を形成するステップＳ７００が実行される。貫通孔ＴＨ１は、後のステップで形成されるストレージピラー６２０を収容するように構成される。貫通孔ＴＨ１は、チャネル層１１０、隔離層１１６及びスペーサ層６０６を貫通してよい。貫通孔ＴＨ１の側壁に露出するチャネル層１１０、隔離層１１６およびスペーサ層６０６の表面は、互いに実質的に同一平面にある。換言すれば、貫通孔ＴＨ１は、それぞれ、実質的に真っ直ぐな側壁を有する。いくつかの実施形態では、貫通孔ＴＨ１は、現在、チャネル層１１０の部分を介してゲート誘電体層１１２と横方向に接触する。これらの実施形態では、現在ステップにおいて、ゲート誘電体層１１２は、貫通孔ＴＨ１の側壁に露出しない。貫通孔ＴＨ１の形成方法は、リソグラフィプロセスと、異方性エッチングプロセス等のエッチングプロセスとを含むことができる。
図７および図８Ｂを参照すると、貫通孔ＴＨ１の側壁の一部を積層構造３０２内に後退させるステップＳ７０２が実行される。チャネル層１１０および隔離層１１６は、スペーサ層６０６に対して横方向に後退する。したがって、スペーサ層６０６は、貫通孔ＴＨ１内に延在する突出部６０６ｐを有するとみなすことができる。いくつかの実施形態では、ゲート誘電体層１１２は、現在、貫通孔ＴＨ１の側壁に露出している。貫通孔ＴＨ１の側壁を部分的に凹ませる方法は、等方性エッチングプロセスなどのエッチングプロセスを含んでよい。スペーサ層６０６がチャネル層１１０及び隔離層１１６に対して十分なエッチング選択比を有するため、チャネル層１１０及び隔離層１１６が横方向に凹んだ状態で、エッチングプロセス中にスペーサ層６０６をほぼそのまま無傷にすることができる。
図７及び図８Ｃを参照して、現在の構造上に電極層８００を形成するステップＳ７０４は実行される。電極層８００は、貫通孔ＴＨ１の側壁及び底面を共形的に覆い、積層構造３０２’上に延在してよい。したがって、電極層８００は、スペーサ層６０６の突出部６０６ ｐに対応して、貫通孔ＴＨ１内に横方向に突出してよい。電極層８００は、後の工程でパターニングされて外側電極６２２を形成する。いくつかの実施形態では、電極層８００の形成方法としては、堆積法（例えば、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法など）、めっき法又はそれらの組み合わせが挙げられる。
図７及び図８Ｄを参照して、電極層８００をパターニングして外側電極６２２を形成するステップＳ７０６は実行される。パターニング工程では、スペーサ層６０６の突出部６０６ｐに対応して横方向に突出した電極層８００の部分を除去する。また、貫通孔ＴＨ１の底面に位置する電極層８００の部分及び積層構造３０２’の上方に位置する電極層８００の部分も除去する。電極層８００の残りの部分は、外側電極６２２の環状部６２２ａを形成する。いくつかの実施形態では、電極層８００をパターニングして外側電極６２２を形成する方法としては、異方性エッチング処理などのエッチング処理が挙げられる。
図７及び図８Ｅを参照して、貫通孔ＴＨ１内にスイッチング層６２４を形成するステップＳ７０８は実行される。スイッチング層６２４は、外側電極１２２の露出した内側側壁を覆い、スペーサ層６０６と横方向に接触する。いくつかの実施形態では、スイッチング層６２４の形成方法は、ＡＬＤ法又はＣＶＤ法などの堆積法により、図７Ｅに示すような構造を共形的に覆うスイッチング材料層を形成することを含む。続いて、異方性エッチング処理などのエッチング処理により、貫通孔ＴＨ１の底面上及び積層構造３０２’の上方に位置するスイッチング材料層を除去する。スイッチング材料層の残りの部分は、スイッチング層６２４を形成する。
図７及び図６Ｂを参照して、内側電極６２６を形成するステップＳ７１０は実行される。内側電極６２６は、貫通孔ＴＨ１に埋め込む。いくつかの実施形態では、内側電極６２６の形成方法は、堆積法（例えば、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法）、めっき法又はそれらの組み合わせにより導電性材料を貫通孔ＴＨ１に埋め込むことを含む。続いて、積層構造３０２’上の導電性材料を除去するために、研磨処理、エッチング処理又はこれらの組み合わせを行う。導電性材料の残りの部分は、貫通孔ＴＨ１内に位置し、内側電極６２６を形成する。
図７及び図８Ｆを参照して、積層構造３０２’に貫通孔ＴＨ２を形成するステップＳ７１２は実行される。貫通孔ＴＨ２は、後の工程で形成される導電性ピラー６１８を収容するように構成される。貫通孔ＴＨ２は、チャネル層１１０、隔離層１１６及びスペーサ層６０６を貫通してよい。いくつかの実施形態では、ゲート誘電体層１１２は貫通孔ＴＨ２の側壁に露出し、これにより形成される導電性ピラー６１８はゲート誘電体層１１２と横方向に接触する。また、いくつかの実施形態では、貫通孔ＴＨ２は、直線状の側壁を有してよい。貫通孔ＴＨ２の形成方法は、リソグラフィ処理と、異方性エッチング処理などのエッチング処理とを含んでよい。
図７及び図６Ｃを参照して、導電性ピラー６１８を形成するステップＳ７１４は実行される。導電性ピラー６１８は、貫通孔ＴＨ２を埋め込む。いくつかの実施形態では、導電性ピラー６１８の形成方法は、堆積法（例えば、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法）、めっき法又はそれらの組み合わせにより導電性材料を貫通孔ＴＨ２に埋め込むことを含む。続いて、積層構造３０２’上の導電性材料を除去するために、研磨処理、エッチング処理又はこれらの組み合わせを行う。導電性材料の残りの部分は、貫通孔ＴＨ２内に位置し、導電性ピラー６１８を形成する。
上述した実施形態では、ストレージピラー６２０を形成した後に、導電性ピラー６１８を形成する。しかしながら、代替の実施形態では、導電性ピラー６１８は、ストレージピラー６２０を形成する前に形成される。これらの実施形態では、工程Ｓ７１２、Ｓ７１４は、工程Ｓ７００、Ｓ７０２、Ｓ７０４、Ｓ７０６、Ｓ７０８、Ｓ７１０の前に実行される。さらに、図３Ｋ、図３Ｌ、図３Ｍ及び図１Ａを参照して説明した工程Ｓ１２０、Ｓ１２２、Ｓ１２４、Ｓ１２６は、図１に示されるように、図６Ａに示すようなメモリデバイス６０の製造を完了するために続いて実行されてよい。
図９は、本開示のいくつかの実施形態の半導体デバイス９０の一部を示す断面図である。
図１Ａ及び図９を参照して、いくつかの実施形態では、図１Ａを参照して説明したメモリデバイス９０は、図９に示される半導体デバイス９０の配線工程（ＢＥＯＬ）構造９０ Ｂに組み込まれる。ＢＥＯＬ構造９０Ｂは、基板工程（ＦＥＯＬ）構造９０Ｆ上に形成されており、ＦＥＯＬ構造９０Ｆ内の能動デバイスに電気的に接続された導電性素子を含む。いくつかの実施形態では、ＦＥＯＬ構造９０Ｆは、半導体基板９００の表面領域に形成される。例えば、半導体基板９００は、半導体ウェハであってよく、ＳＯＩウェハであってもよい。ＦＥＯＬ構造９０Ｆは、能動デバイスＡＤを含んでよい。簡潔にするために、２つの能動デバイスＡＤのみは図示される。トランジスタなどの能動デバイスＡＤは、ゲート構造９０２と、ゲート構造９０２の両側に位置するソース／ドレイン構造９０４と、をそれぞれ有してよい。いくつかの実施形態では、ゲート構造９０２は、半導体基板９００の略平坦な表面上に配置され、ゲート構造９０２の両側に位置するソース／ドレイン構造９０４は、半導体基板９００の浅い領域に形成される。これらの実施形態では、能動デバイスＡＤは、プレーナ型電界効果トランジスタ（ＦＥＴ）と呼ばれてよく、ゲート構造９０２によって覆われ、ソース／ドレイン構造９０４の間に延在する半導体基板９００の外装部は、ＦＥＴの導電性チャネルとして機能する。代替の実施形態では、能動デバイスＡＤは、フィン型ＦＥＴ（又はｆｉｎＦＥＴと呼ばれる）又はゲートオールアラウンド（ＧＡＡ）ＦＥＴとして形成されてよい。これらの代替の変形例では、ゲート構造に交差して覆われた三次元構造は、これらのＦＥＴの導電性チャネルとして機能する。さらに、ＦＥＯＬ構造８０Ｆは、ゲート構造９０２及びソース／ドレイン構造９０４上に立設されたコンタクトプラグ９０６と、ゲート構造９０２及びコンタクトプラグ９０６を横方向に取り囲む誘電体層９０８と、を含んでよい。
ＢＥＯＬ構造９０Ｂは、誘電体層９１０の積層体と、誘電体層９１０の積層体に形成された導電性素子９１２と、を含んでよい。導電性素子９１２は、ＦＥＯＬ構造９０Ｆ内の能動デバイスＡＤと電気的に接続され、導電性トレース及び導電性ビアを含んでよい。導電性トレースは、それぞれ１つの誘電体層９１０上に延在し、これに対して、導電性ビアは、それぞれ、１層以上の誘電体層９１０を貫通して１つ以上の導電性トレースと電気的に接触する。基板１００上のメモリデバイス１０は、誘電体層９１０の積層体上に配置され、メモリデバイス１０内のメモリセルＭＣの端子は、基板１００を貫通する導電性ビア（図示せず）を介して下地の導電性素子９１２にルーティングされる。したがって、メモリデバイス１０は、能動デバイスＡＤにルーティングされ、これらの能動デバイスＡＤによって駆動され得る。いくつかの実施形態では、メモリデバイス１０は、少なくとも１つの誘電体層９１４によって横方向に取り囲まれてよい。さらに、図９に示されるメモリデバイス１０は、図４Ａに示されるメモリデバイス１０Ａ又は図６Ａに示されるメモリデバイス６０に置き換えられてよい。
上述したように、メモリデバイス内のメモリセルが積層可能であるため、メモリデバイスは、もはや二次元設計によって制限されず、メモリデバイスの記憶密度を大幅に増加させることができる。さらに、メモリセルは、３端子アクセストランジスタを用いた１Ｔ１Ｒ又は１Ｔ１Ｃのメモリセルである。本開示の３端子アクセストランジスタは、ゲート端子を有しない２端子セレクタ（例えば、オボニック閾値スイッチング（ＯＴＳ）セレクタ）と比較して、ゲート端子を有しており、ゲート端子を用いてリーク電流を抑制することができる。したがって、リーク問題に対応するためにアクセストランジスタの閾値電圧を上昇させる必要がなく、これによりメモリデバイスの動作電圧が不必要に上昇することを防止することができる。また、各メモリセル内のアクセストランジスタと記憶素子とは共通のノードを共有し、同一積層体内のメモリセルの共通のノードを互いに電気的に分離することができる。これにより、縦方向に隣接するメモリセル間の干渉を防止することができる。
本開示の一態様は、メモリデバイスを提供する。このメモリデバイスは、基板上に第１の方向に沿って延在し、互いに縦方向に離間したワード線と、それぞれ１つの上記ワード線の側壁に沿って並べられ、上記第１の方向と交差する第２の方向に沿って上記ワード線に隣接するチャネル層と、１つの上記ワード線と１つの上記チャネル層との間にそれぞれ並べられたゲート誘電体層と、上記チャネル層を貫通する導電性ピラーと、上記チャネル層を貫通し、上記第１の方向に沿って上記導電性ピラーから横方向に離間したストレージピラーと、を含み、上記ストレージピラーは、縦方向に沿って連続して延在する内側電極と、上記内側電極を巻き付けるスイッチング層と、上記スイッチング層を横方向に取り囲み、互いに縦方向に離間しかつ対応する１つの上記チャネル層とそれぞれ横方向に接触する環状部を含む外側電極と、を含む。
本開示の他の態様は、メモリデバイスを提供する。このメモリデバイスは、基板上に交互に積層された膜セットとスペーサ層とを含む積層構造であって、各前記膜セットは、複合層と、上記複合層の上方又は下方に位置する隔離層とを含み、上記複合層は、ワード線と、上記ワード線と横方向に隣接するチャネル層と、上記ワード線と上記チャネル層との間に並べられたゲート誘電体層とをそれぞれ含む、積層構造と、縦方向に沿って上記積層構造を貫通する導電性ピラーであって、上記積層構造内の上記チャネル層を貫通する導電性ピラーと、上記縦方向に沿って上記積層構造体を貫通し、上記導電性ピラーから横方向に離間したストレージピラーであって、上記積層構造体内の上記チャネル層を貫通し、内側電極と、上記内側電極を横方向に取り囲むスイッチング層と、上記スイッチング層を横方向に取り囲む外側電極と、を含み、上記外側電極は、縦方向に互いに分離され、対応する１つの前記チャネル層とそれぞれ接触する環状部を有する、ストレージピラーと、を含む。
本開示の更なる態様は、メモリデバイスを提供する。このメモリデバイスは、基板上に交互に積層された膜セットとスペーサ層とを含む積層構造であって、各前記膜セットは、複合層と、上記複合層の上方又は下方に位置する隔離層とを含み、上記複合層は、ワード線と、上記ワード線と横方向に隣接するチャネル層と、上記ワード線と上記チャネル層との間に並べられたゲート誘電体層とをそれぞれ含む、積層構造と、縦方向に沿って上記積層構造を個別に貫通する導電性ピラー及びストレージピラーであって、上記積層構造内の上記チャネル層を貫通し、前記ストレージピラーは、上記縦方向に沿って連続して延在する内側電極と、上記内側電極を巻き付けるスイッチング層と、上記スイッチング層を横方向に取り囲む外側電極と、を含む導電性ピラー及びストレージピラーと、を含むメモリデバイスであって、上記スペーサ層は、上記隔離層及び上記チャネル層に対して上記ストレージピラー内に横方向に突出し、上記ストレージピラーの上記外側電極は、上記スペーサ層の突出部によって互いに縦方向に分離された環状部を有する。
前述のことは、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

Claims (20)

  1. 基板上に第１の方向に沿って延在し、互いに縦方向に離間したワード線と、
    それぞれ１つの前記ワード線の側壁に沿って並べられ、前記第１の方向と交差する第２の方向に沿って前記ワード線に隣接するチャネル層と、
    １つの前記ワード線と１つの前記チャネル層との間にそれぞれ並べられたゲート誘電体層と、
    前記チャネル層を貫通する導電性ピラーと、
    前記チャネル層を貫通し、前記第１の方向に沿って前記導電性ピラーから横方向に離間したストレージピラーと、を含み、前記ストレージピラーは、
    縦方向に沿って連続して延在する内側電極と、
    前記内側電極を巻き付けるスイッチング層と、
    前記スイッチング層を横方向に取り囲み、互いに縦方向に離間しかつ対応する１つの前記チャネル層とそれぞれ横方向に接触する環状部を含む外側電極と、を含む、メモリデバイス。
  2. 前記スイッチング層は、前記外側電極の縦方向に隣接する環状部の間のスペースにそれぞれ埋め込まれた突出部を有する、請求項１に記載のメモリデバイス。
  3. 前記導電性ピラーは、前記縦方向に沿って交互に配置された厚肉部と幅狭部とを有する、請求項２に記載のメモリデバイス。
  4. 前記導電性ピラーの前記幅狭部を横方向に取り囲む環状スペーサをさらに含み、前記環状スペーサの外側側壁は、前記導電性ピラーの前記厚肉部の側壁と略面一である、請求項３に記載のメモリデバイス。
  5. 前記スイッチング層は、抵抗可変材料で形成される、請求項１に記載のメモリデバイス。
  6. 前記スイッチング層は、相変化材料で形成される、請求項１に記載のメモリデバイス。
  7. 前記スイッチング層は、強誘電体材料で形成される、請求項１に記載のメモリデバイス。
  8. 前記導電性ピラー及び前記ストレージピラーの前記外側電極は、前記ゲート誘電体層と横方向に接触する、請求項１に記載のメモリデバイス。
  9. 前記導電性ピラー及び前記ストレージピラーの前記外側電極は、前記チャネル層の一部によって前記ゲート誘電体層から横方向に離間する、請求項１に記載のメモリデバイス。
  10. 積層構造、導電性ピラー及びストレージピラーを含み、
    前記積層構造は、基板上に交互に積層された膜セットとスペーサ層とを含み、各前記膜セットが、複合層と、前記複合層の上方又は下方に位置する隔離層とを含み、前記複合層は、ワード線と、前記ワード線と横方向に隣接するチャネル層と、前記ワード線と前記チャネル層との間に並べられたゲート誘電体層とをそれぞれ含み、
    前記導電性ピラーは、縦方向に沿って前記積層構造を貫通し、前記積層構造内のチャネル層を貫通し、
    前記ストレージピラーは、前記縦方向に沿って前記積層構造体を貫通し、前記導電性ピラーから横方向に離間し、前記積層構造体内の前記チャネル層を貫通し、内側電極と、前記内側電極を横方向に取り囲むスイッチング層と、前記スイッチング層を横方向に取り囲む外側電極と、を含み、前記外側電極が、縦方向に互いに分離され、対応する１つの前記チャネル層とそれぞれ接触する環状部を有する、メモリデバイス。
  11. 前記スペーサ層の側壁は、前記隔離層の側壁と略面一である、請求項１０に記載のメモリデバイス。
  12. 前記スイッチング層は、壁部と、前記壁部から突出し、前記外側電極の縦方向に分離された環状部の間のスペースに埋め込まれた突出部と、を有する、請求項１０に記載のメモリデバイス。
  13. 前記導電性ピラーは、前記縦方向に沿って交互に配置された厚肉部と幅狭部と、を有し、前記メモリデバイスは、
    前記導電性ピラーの前記幅狭部を横方向に取り囲み、前記スペーサ層と横方向に接触する環状スペーサをさらに含む、請求項１０に記載のメモリデバイス。
  14. 前記環状スペーサは、絶縁材料で形成される、請求項１３に記載のメモリデバイス。
  15. 積層構造、導電性ピラー及びストレージピラーを含み、
    前記積層構造が、基板上に交互に積層された膜セットとスペーサ層とを含み、各前記膜セットが、複合層と、前記複合層の上方又は下方に位置する隔離層とを含み、前記複合層は、ワード線と、前記ワード線と横方向に隣接するチャネル層と、前記ワード線と前記チャネル層との間に並べられたゲート誘電体層とをそれぞれ含み、
    前記ストレージピラーが、縦方向に沿って前記積層構造を個別に貫通し、前記積層構造内のチャネル層を貫通し、前記ストレージピラーが、
    前記縦方向に沿って連続して延在する内側電極と、
    前記内側電極を巻き付けるスイッチング層と、
    前記スイッチング層を横方向に取り囲む外側電極と、を含み、
    前記スペーサ層は、前記隔離層及び前記チャネル層に対して前記ストレージピラー内に横方向に突出し、前記ストレージピラーの前記外側電極は、前記スペーサ層の突出部によって互いに縦方向に分離された環状部を有する、メモリデバイス。
  16. 前記スペーサ層は、前記スイッチング層と横方向に接触する、請求項１５に記載のメモリデバイス。
  17. 前記スペーサ層は、前記隔離層及び前記チャネル層に対してエッチング選択比を有する、請求項１５に記載のメモリデバイス。
  18. 前記導電性ピラーは、略直線状の側壁を有する、請求項１５に記載のメモリデバイス。
  19. 前記導電性ピラーと横方向に接触する前記スペーサ層の側壁は、前記導電性ピラーと横方向に接触する前記複合層の側壁及び前記導電性ピラーと横方向に接触する前記隔離層の側壁とは、略面一である、請求項１５に記載のメモリデバイス。
  20. 前記スイッチング層は、縦方向に沿って略一定の壁厚を有する壁構造として形成される、請求項１５に記載のメモリデバイス。
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