TWI833236B - 具有不同粗糙度之通道層的半導體元件結構 - Google Patents
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Abstract
本揭露提供一種半導體元件結構。該半導體元件結構包括一第一字元線、一第二字元線、一閘極介電結構、一通道層以及一位元線。該第一字元線與該第二字元線沿著一第一方向延伸。該閘極介電結構設置在該第一字元線的一第一側壁上以及在該第二字元線的一第二側壁上。該通道層設置在該閘極介電結構的一第一側壁上。該位元線設置在該通道層上並沿著一第二方向延伸，該第二方向大致垂直於該第一方向。該通道層具有沿著該第一方向延伸的一第一側壁以及沿著該第二方向延伸的一第二側壁。該通道層的該第一側壁具有一第一粗糙度。該通道層的該第二側壁具有一第二粗糙度，其大於該通道層的該第一粗糙度。
Description
本申請案主張美國第17/653,629及17/686,858號專利申請案之優先權(即優先權日為「2022年3月4日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件結構的製備方法。特別是有關於一種半導體元件結構的製備方法，該半導體元件結構具有一通道層，該通道層在不同側壁處具有不同粗糙度。
隨著電子產業的快速發展，積體電路(ICs)的發展已經達到高效能以及小型化。在IC材料以及設計的技術進步產生了數代的ICs，而其每一代均具有比上一代更小、更複雜的電路。
一動態隨機存取記憶體(DRAM)元件是一種隨機存取記憶體，其將資料的每一位元儲存在一積體電路內的一單獨電容器中。通常，一DRAM以每個單元之一個電容器以及一個電晶體而排列成一正方形陣列。一種垂直電晶體已經針對4F2 DRAM單元進行開發，其中F代表微影最小特徵寬度或臨界尺寸(CD)。然而，近來，隨著字元線間距不斷縮減，使得DRAM製造商面臨著縮減記憶體單元面積的巨大挑戰。舉例來
說，一位元線的通道容易與一字元線接觸，藉此由於一微影製程的一疊對誤差而導致一短路。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一第一字元線、一第二字元線、一閘極介電結構、一通道層以及一位元線。該第一字元線與該第二字元線沿著一第一方向延伸。該閘極介電結構設置在該第一字元線的一第一側壁上以及在該第二字元線的一第二側壁上。該通道層設置在該閘極介電結構的一第一側壁上。該位元線設置在該通道層上並沿著一第二方向延伸，該第二方向大致垂直於該第一方向。該通道層具有沿著該第一方向延伸的一第一側壁以及沿著該第二方向延伸的一第二側壁。該通道層的該第一側壁具有一第一粗糙度。該通道層的該第二側壁具有一第二粗糙度，其大於該通道層的該第一粗糙度。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一字元線、一第二字元線、一閘極介電結構、一通道層以及一位元線。該第一字元線沿著一第一方向延伸。該第二字元線實體地與該第一字元線分隔開並沿著該第一方向延伸。該閘極介電結構設置在該第一字元線與該第二字元線之間。該通道層被該閘極介電結構所圍繞。該位元線設置在該通道層上並沿著一第二方向延伸，該第二方向大致垂直於該第一方向。
本揭露之另一實施例提供一種半導體元件結構的製備方
法。該製備方法包括提供一基底；形成一第一字元線以及一第二字元線而沿著一第一方向延伸；共形地形成一介電材料在該第一字元線的一第一側壁上以及在該第二字元線的一第二側壁上，其中該第二字元線的該第二側壁面對該第一字元線的該第一側壁；形成一半導體材料在該介電材料的一側壁上；以及圖案化該介電材料與該半導體材料以形成一閘極介電結構以及一通道層在該第一字元線與該第二字元線之間。
本揭露的該等實施例提供一半導體元件結構，該半導體元件結構具有一通道層，在一頂視圖中，該通道層具有一矩形輪廓或是一正方形輪廓。該通道層設置在二單獨的字元線之間。因此，可省略在該字元線上所執行的一微影製程，而該微影製程用於形成開口以用一閘極介電結構以及一通道層進行填滿。再者，該通道層與該閘極介電結構的厚度可更靈活地進行調整。因此，可改善一半導體元件結構的良率以及效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100a:半導體元件結構
100b:半導體元件結構
100c:半導體元件結構
100d:半導體元件結構
102:基底
104:閘極介電結構
104’:介電材料
104s:側壁
104s1:側壁
104s2:側壁
106’:半導體材料
106-1:通道層
106-2:通道層
106s1:側壁
106s2:側壁
108a:電容器結構
108b:電容器結構
110:介電層
112:介電層
114:金屬化層
114o:開口
114R:凹陷
114s1:側壁
114s2:側壁
116:介電層
118:接觸栓塞
122o:開口
200:製備方法
1041:部分
1042:部分
A1:表面積
A2:表面積
BL1:位元線
BL2:位元線
L1:長度
L2:長度
L3:長度
S202:步驟
S204:步驟
S206:步驟
S208:步驟
S210:步驟
S212:步驟
S214:步驟
WL1:字元線
WL2:字元線
WL3:字元線
WL4:字元線
X:軸
Y:軸
Z:軸
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。
圖1A是頂視示意圖，例示本揭露一些實施例之半導體元件結構的佈局。
圖1B是剖視示意圖，例示本揭露一些實施例如圖1A所示之半導體元件結構沿剖線A-A’的剖面。
圖2是剖視示意圖，例示本揭露一些實施例的半導體元件結構。
圖3是剖視示意圖，例示本揭露一些實施例的半導體元件結構。
圖4A是頂視示意圖，例示本揭露一些實施例之半導體元件結構的佈局。
圖4B是剖視示意圖，例示本揭露一些實施例如圖4A所示之半導體元件結構沿剖線B-B’的剖面。
圖5是流程示意圖，例示本揭露一些實施例之半導體元件結構的製備方法。
圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A是剖視示意圖，例示本揭露一些實施例之半導體元件結構的製備方法的一例子之一或多個階段。
圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B是剖視示意圖，例示分別沿著圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A之剖線A-A’的剖面。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部
件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
應當理解，當一個元件被稱為「連接到(connected to)」1「耦接到(coupled to)」另一個元件時，則該初始元件可直接連接到或耦接到另一個元件，或是其他中間元件。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
應當理解，在本揭露的描述中，使用的術語「大約」(about)改變本揭露的成分、組成或反應物的數量，意指例如藉由用於製
備濃縮物或溶液的典型測量以及液體處理程序而可能發生的數量變化。再者，在測量程序中的疏忽錯誤、用於製造組合物或實施方法之成分的製造、來源或純度的差異等可能會導致變化。在一方面，術語「大約」(about)是指在報告數值的10%以內。在另一個方面，術語「大約」(about)是指在報告數值的5%以內。進而，在另一方面，術語「大約」(about)是指在所報告數值的10、9、8、7、6、5、4、3、2或1%以內。
圖1A是頂視示意圖，例示本揭露一些實施例之半導體元件結構100a的佈局。
半導體元件結構100a可包括一記憶體、記憶體元件、記憶體晶粒、記憶體晶片或是其他元件。半導體元件結構100a可為記憶體、記憶體元件、記憶體晶粒、記憶體晶片的一部分。舉例來說，記憶體可為一動態隨機存取記憶體(DRAM)。在一些實施例中，DRAM可為一雙資料速率第四代(double data rate fourth-generation，DDR4)DRAM。在一些實施例中，記憶體包括一或多個記憶體胞(或是記憶體位元、記憶體區塊)。
請參考圖1A，半導體元件結構100a可包括一基底102、複數個字元線WL1、WL2、WL3、複數個位元線BL1、BL2、一閘極介電結構104、通道層106-1、106-2以及一介電層116。
每一個字元線WL1、WL2、WL3可沿著Y軸延伸。每一個字元線WL1、WL2、WL3可相互平行。在一些實施例中，字元線WL1、WL2、WL3可實體地相互分隔開。字元線WL1、WL2、WL3可包括導電材料，例如鎢(W)、銅(Cu)、鋁(Al)、鉭(Ta)、鉬(Mo)、氮化鉭(TaN)、鈦、氮化鈦(TiN)、類似物及/或其組合。
每一個位元線BL1、BL2可沿著X軸延伸。每一個位元線BL1、BL2可相互平行。每一個位元線BL1、BL2可實體地相互分隔開。在一些實施例中，位元線BL1、BL2可位在高於字元線WL1、WL2、WL3的一水平位面處。位元線BL1、BL2可包括導電材料，例如鎢、銅、鋁、鉭、氮化鉭、鈦、氮化鈦、類似物及/或其組合。
在一些實施例中，閘極介電結構104可設置在該字元線的一側壁上。在一些實施例中，閘極介電結構104可設置在字元線WL1的一側壁114s1上。在一些實施例中，閘極介電結構104可設置在字元線WL2的一側壁114s2上。在一些實施例中，閘極介電結構104可設置在二相鄰的字元線之間。舉例來說，閘極介電結構104可設置在字元線WL1與WL2之間。在一些實施例中，閘極介電結構104可沿著Z軸而與位元線BL1或是BL2重疊。在一些實施例中，閘極介電結構104可包括氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)或其組合。在一些實施例中，閘極介電結構可包括介電材料，例如高介電常數的介電材料。高介電常數的介電材料可具有大於4的一介電常數(k值)。高介電常數的介電材料可包括氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)氧化釔(Y2O3)、氧化鋁(Al2O3)、氧化鈦(TiO2)或是其他可應用的材料。其他適合的材料在本揭露的預期範圍內。
在一些實施例中，閘極介電結構104可具有一側壁104s1以及一側壁104s2。閘極介電結構104的側壁104s1可與字元線WL1分隔開。閘極介電結構104的側壁104s2可在字元線WL1與閘極介電結構104的側壁104s1之間延伸。閘極介電結構104的側壁104s1可沿著Y軸延伸。閘極介電結構104的側壁104s2可沿著Z軸延伸。在一些實施例中，閘極
介電結構104之側壁104s1的長度可不同於閘極介電結構104的側壁104s2。在一些實施例中，閘極介電結構104之側壁104s1的長度可超過閘極介電結構104的側壁104s2。
在一些實施例中，閘極介電結構104之側壁104s1的粗糙度可不同於閘極介電結構104之側壁104s2的粗糙度。在一些實施例中，閘極介電結構104之側壁104s1的粗糙度小於閘極介電結構104之側壁104s2的粗糙度。在一些實施例中，閘極介電結構104的側壁104s1可沿著X軸與字元線WL1、WL2或是WL3重疊。在一些實施例中，閘極介電結構104的側壁104s2可沿著Y軸並不與字元線WL1、WL2或是WL3重疊。在一些實施例中，閘極介電結構104的側壁104s2可從字元線WL1、WL2或是WL3而暴露。
在一些實施例中，閘極介電結構104可包括一部分1041以及一部分1042，而部分1042實體地與部分1041分隔開。在一些實施例中，部分1041可設置在字元線WL1的側壁114s1上。部分1042可設置在字元線WL2的側壁114s2上。在一些實施例中，部分1041與部分1042的其中一個可被不同於閘極介電結構104的其他介電材料所替換。在一些實施例中，可省略部分1041與部分1042的其中一個。
在一些實施例中，每一個通道層106-1與106-2可設置在二相鄰字元線之間。舉例來說，通道層106-1可設置在字元線WL1與WL2之間。通道層106-2可設置在字元線WL2與WL3之間。在一些實施例中，每一個通道層106-1與106-2可設置在閘極介電結構104的側壁104s1上。在一些實施例中，通道層106-1或是106-2可設置在閘極介電結構104的部分1041與1042之間。在一些實施例中，每一個通道層106-1與106-2可接觸
閘極介電結構104。在一些實施例中，每一個通道層106-1與106-2可沿著Z軸而與位元線BL1或BL2重疊。
通道層106-1與106-2的材料可包括一非晶半導體、一多晶半導體及/或金屬氧化物。半導體可包括鍺(Ge)、矽(Si)、錫(Sn)、銻(Sb)，但並不以此為限。金屬氧化物可包括氧化銦；氧化錫；氧化鋅；一種雙元素金屬氧化物，例如一In-Zn基氧化物、一Sn-Zn基氧化物、一Al-Zn基氧化物、一Zn-Mg基氧化物、一Sn-Mg基氧化物、一In-Mg基氧化物或是一In-Ga基氧化物；一種三元素金屬氧化物，例如一In-Ga-Zn基氧化物(亦表示成IGZO)、一In-Al-Zn基氧化物、一In-Sn-Zn基氧化物、一Sn-Ga-Zn基氧化物、一Al-Ga-Zn基氧化物、一Sn-Al-Zn基氧化物、一In-Hf-Zn基氧化物、一In-La-Zn基氧化物、一In-Ce-Zn基氧化物、一In-Pr-Zn基氧化物、一In-Nd-Zn基氧化物、一In-Sm-Zm基氧化物、一In-Eu-Zn基氧化物、一In-Gd-Zn基氧化物、一In-Tb-Zn基氧化物、一In-Dy-Zn基氧化物、一In-Ho-Zn基氧化物、一In-Er-Zn基氧化物、一In-Tm-Zn基氧化物、一In-Yb-Zn基氧化物或是一In-Lu-Zn基氧化物；以及一種四元素金屬氧化物，例如一In-Sn-Ga-Zn基氧化物、一In-Hf-Ga-Zn基氧化物、一In-Al-Ga-Zn基氧化物、一In-Sn-Al-Zn基氧化物、一In-Sn-Hf-Zn基氧化物或是一In-Hf-Al-Zn基氧化物，但本揭露並不以此為限。
在一些實施例中，每一個通道層106-1與106-2可被閘極介電結構104所圍繞。在一些實施例中，每一個通道層106-1與106-2可部分被閘極介電結構104所圍繞。
在一些實施例中，每一個通道層106-1與106-2可包括一側壁106s1以及一側壁106s2。通道層106-1或106-2的側壁106s1可沿著Y軸
延伸。通道層106-1或106-2的側壁106s1可接觸閘極介電結構104。通道層106-1或106-2的側壁106s2可沿著X軸延伸。在一些實施例中，通道層106-1或106-2的側壁106s2可在閘極介電結構104的部分1041與1042之間延伸。
在一些實施例中，通道層106-1或106-2的側壁106s1可沿著X軸而與字元線WL1、WL2或WL3重疊。在一些實施例中，通道層106-1或106-2的側壁106s2沿著Y軸並不與字元線WL1、WL2或是WL3重疊。在一些實施例中，通道層106-1或106-2的側壁106s2可從字元線WL1、WL2或是WL3而暴露。在一些實施例中，通道層106-1或106-2的側壁106s1可沿著X軸而與閘極介電結構104重疊。在一些實施例中，通道層106-1或106-2的側壁106s2可沿著Y軸而不與閘極介電結構104重疊。在一些實施例中，通道層106-1或106-2的側壁106s2可從閘極介電結構104而暴露。在一些實施例中，通道層106-1或106-2的側壁106s2可與閘極介電結構104的側壁104s2呈共面。
每一個通道層106-1以及106-2可沿著Y軸而具有一長度L1。每一個通道層106-1以及106-2可沿著X軸而具有一長度L2。在一些實施例中，長度L1可不同於長度L2。在一些實施例中，長度L1可小於長度L2。在其他實施例中，長度L1可超過長度L2。每一個字元線WL1、WL2、WL3可沿著X軸而具有一長度L3。在一些實施例中，長度L2可超過長度L3。在其他實施例中，長度L3可超過長度L2。在一些實施例中，通道層106-1或106-2可藉由閘極介電結構104而與字元線WL1、WL2或是WL3分隔開。在一些實施例中，在一頂視圖中，每一個通道層106-1以及106-2可具有一矩形輪廓、一正方形輪廓或是其他適合的輪廓。
在一些實施例中，介電層116可設置在該字元線的該側壁上。舉例來說，介電層116可設置在字元線WL1的側壁114s1上。介電層116可設置在字元線WL2的側壁114s2上。在一些實施例中，介電層116可設置在二相鄰字元線之間。舉例來說，介電層116可設置在字元線WL1與WL2之間。在一些實施例中，閘極介電結構104的側壁104s2可接觸介電層116。在一些實施例中，通道層106-1或是106-2的側壁106s2可接觸介電層116。介電層116可包括氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)或其他適合的材料。介電層116的材料可不同於閘極介電結構104。
圖1B是剖視示意圖，例示本揭露一些實施例如圖1A所示之半導體元件結構100a沿剖線A-A’的剖面。
如圖1B所示，半導體元件結構100a還可包括一電容器結構108a、一介電層110、一介電層112以及一接觸栓塞118。
基底102可為一半導體基底，例如一塊狀(bulk)半導體、一絕緣體上覆半導體(SOI)基底或類似物。基底102可包括一元素半導體，包括呈一單晶型、一多晶型或是一非晶型的矽或鍺；一化合物半導體材料，包括以下至少其中之一：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦；一合金半導體材料，寶括以下至少其中之一：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及GaInAsP；任何其他適合的材料；或是其組合。在一些實施例中，合金半導體材料可包括具有一梯度Ge特徵的一SiGe合金，其中Si與Ge之組成是從該梯度SiGe特徵之一個位置處的一個比率改變到該梯度SiGe特徵之另一個位置處的另一個比率。在其他實施例中，SiGe合金形成在一矽基底上。在一些實
施例中，一SiGe合金可藉由與該SiGe合金接觸的另一種材料進行機械應變。在一些實施例中，基底102可具有一多層結構，或者是基底102可包括一多層化合物半導體結構。
雖然圖1B未顯示，但應當理解，基底102可包括設置在其中的多個絕緣結構。該等絕緣結構可包括淺溝隔離(STI)、一場氧化物(FOX)、一矽局部氧化物(LOCOS)特徵及/或其他適合的絕緣元件。絕緣結構可包括一介電材料，包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽(FSG)、一低介電常數的介電材料，其組合及/或其他適合的材料。再者，基底102可具有在其中的多個摻雜區。在一些實施例中，p型及/或n型摻雜物可摻雜在基底102中。在一些實施例中，p型摻雜物包括硼(B)、其他III族元素或其任意組合。在一些實施例中，n型摻雜物包括砷(As)、磷(P)、其他V族元素或其任意組合。
在一些實施例中，電容器結構108a可設置在基底102內。在一些實施例中，電容器結構108a可包括兩個電極以及在其間的一隔離層。該電極可包括一導電材料，例如鎢、銅、鋁、鉭或其他適合的材料。該隔離層可包括氧化矽、氧化鎢、氧化銅、氧化鋁、氧化鉿或類似物。在一些實施例中，電容器結構108a可包括一金屬-絕緣體-金屬(MIM)結構。在一些實施例中，電容器結構108a的二電極可沿著X軸配置。在一些實施例中，電容器結構108a的二電極可沿著Z軸配置。
在一些實施例中，接觸栓塞118可設置在電容器結構108a上。在一些實施例中，接觸栓塞118可設置在基底102內。接觸栓塞118可包括一導電材料，例如鎢、銅、鋁、鉭或其他適合的材料。在一些實施例中，接觸栓塞118可用於電性連接電容器結構108a與位元線BL1或
BL2。在一些實施例中，接觸栓塞118可用於電性連接電容器結構108a與字元線WL1、WL2或是WL3。在一些實施例中，一摻雜區(圖未示)可設置在接觸栓塞118與通道層106-1或106-2之間。
介電層110可設置在基底102上。介電層110可包括氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、一低介電常數的介電材料(k<4)或其他適合的材料。在一些實施例中，字元線WL1、WL2、WL3可設置在介電層110。
介電層112可設置在字元線WL1、WL2、WL3上。介電層112可包括氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、一低介電常數的介電材料(k<4)或其他適合的材料。在一些實施例中，多個位元線(例如BL1)可設置在介電層112上。
在一些實施例中，閘極介電結構104可穿過介電層112。在一些實施例中，閘極介電結構104可穿過介電層110。在一些實施例中，每一個通道層106-1與106-2可穿過介電層112。每一個通道層106-1與106-2可穿過介電層110。
在一些實施例中，閘極介電結構104的側壁104s1可垂直於基底102的上表面。閘極介電結構104可在基底102與位元線(例如BL1)之間延伸。在一些實施例中，通道層106-1與106-2的側壁106s1可垂直於基底102的上表面。每一個通道層106-1與106-2可在基底102與位元線(例如BL1)之間延伸。
在一些實施例中，一字元線(例如WL1、WL2或WL3)、一閘極介電結構104以及一通道層106-1或106-2可包括在一電晶體中。在
一讀取操作期間，一字元線(例如WL1、WL2或WL3)可被觸動(asserted)，而導通一電晶體。致動的電晶體允許電壓跨經一電容器(例如電容器結構108a)，以經由一位元線(例如BL1或BL2)而藉由一感測放大器進行讀取。在一寫入操作期間，當字元線(例如WL1、WL2或WL3)被觸動時，則被寫入的資料可提供在位元線(例如BL1或BL2)上。
相較於一比較的半導體元件結構，閘極介電層及/或通道層形成在一字元線內。該字元線的一中心部藉由一微影製程而移除。接著，一介電材料以及一半導體材料填滿在藉由該字元線所界定的多個開口中，藉此形成一閘極介電節狗以及一通道層。在一些實施例中，該微影製程具有一相對大的疊對誤差，該字元線的邊界可被移除，造成沉積的通道層超過該字元線的邊界。因此，當一外部電壓施加在該字元線上時，該位元線可能不響應該字元線的多個電訊號。在此實施例中，每一個通道層106-1與106-2形成在二單獨字元線之間。可省略在該字元線上所執行的一微影製程，其用於形成以該閘極介電結構與該通道層所填滿的一開口。再者，閘極介電結構104、通道層106-1與106-2的厚度可更靈活地進行調整。因此，可改善半導體元件結構100a的良率與效能。
圖2是剖視示意圖，例示本揭露一些實施例的半導體元件結構100b。如圖2所示的半導體元件結構100b可類似於如圖1B所示的半導體元件結構100a，其不同在於半導體元件結構100b可包括一電容器結構108b，其取代電容器結構108a。
在一些實施例中，電容器結構108b可沿著Z軸而不與字元線WL1、WL2、WL3重疊。在一些實施例中，電容器結構108b可不與閘極介電結構104重疊。在一些實施例中，接觸栓塞118可沿著Z軸而不與
字元線WL1、WL2、WL3重疊。相較於一比較的半導體元件結構，接觸栓塞118可具有從字元線WL1、WL2、WL3所測量的一較長距離。因此，當一高外部電壓施加在字元線WL1、WL2或WL3上時，可避免電性短路。
圖3是剖視示意圖，例示本揭露一些實施例的半導體元件結構100c。如圖3所示的半導體元件結構100c可類似於如圖1B所示的半導體元件結構100a，其不同在於半導體元件結構100c可具有一凹陷114R，其藉由該等字元線、介電層110與112所界定。
在一些實施例中，凹陷114R可從位元線(例如BL1)朝向基底102而逐漸變細。在一些實施例中，閘極介電結構104的側壁可相對於基底102的上表面而傾斜。在一些實施例中，通道層106-1的側壁可相對於基底102的上表面而傾斜。字元線(例如WL2)的下表面可具有一表面積A1。字元線(例如WL2)的上表面可具有一表面積A2。在一些實施例中，表面積A1可超過表面積A2。
在一些實施例中，每一個通道層106-1與106-2可從位元線BL1朝向基底102而逐漸變細。
圖4A是頂視示意圖，例示本揭露一些實施例之半導體元件結構100d的佈局。圖4B是剖視示意圖，例示本揭露一些實施例如圖4A所示之半導體元件結構100d沿剖線B-B’的剖面。如圖4A及圖4B所示的半導體元件結構100d可類似於如圖1A及圖1B所示的半導體元件結構100a，其不同在於半導體元件結構100d還可包括一字元線WL4。
在一些實施例中，通道層106-2可設置在字元線WL3與WL4之間。如圖4A及圖4B所示，通道層106-1還可藉由介電層116而沿著
X軸與通道層106-2分隔開。在一些實施例中，介電層116的一部分可沿著X軸而設置在通道層106-1與106-2之間。
圖5是流程示意圖，例示本揭露一些實施例之半導體元件結構的製備方法200。
製備方法200以步驟S202開始，其為提供一基底。一第一介電層可形成在該基底上。一金屬化層可形成在該基底上。該金屬化層可藉由該第一介電層而與該基底分隔開。一第二介電層可形成在該金屬化層上。
製備方法200以步驟S204繼續，其為圖案化該金屬化層。
可執行一蝕刻製程以蝕刻該第一介電層、該金屬化層以及該第二介電層的一部分。因此，可形成一第一字元線以及一第二字元線。再者，一開口可形成在該第一字元線與該第二字元線之間。
製備方法200以步驟S206繼續，其為一介電材料可形成在該第一字元線與該第二字元線的各側壁上。該介電材料可共形地形成在該第一介電層、該第二介電層、該第一字元線以及該第二字元線的各側壁上。
製備方法200以步驟S208繼續，其為一半導體材料可形成在該介電材料的一側壁上。在一些實施例中，該半導體材料可填滿在該第一字元線與該第二字元線之間的該開口。
製備方法200以步驟S210繼續，其為可圖案化該半導體材料以及該介電材料。因此，一閘極介電結構以及一通道層可形成在該第一字元線與該第二字元線之間。在一些實施例中，在圖案化該介電材料之後，該閘極介電結構的一側壁藉由該第一字元線以及該第二字元線而
暴露。在一些實施例中，在圖案化該半導體材料之後，該通道層的一側壁藉由該第一字元線與該第二字元線而暴露。在一些實施例中，在圖案化該半導體材料之後，該通道層可具有一矩形輪廓或是一正方形輪廓。在一些實施例中，該半導體材料與該介電材料可藉由相同的步驟及/或設備進行圖案化。在一些實施例中，可同時圖案化該半導體材料與該介電材料。舉例來說，該半導體材料與該介電材料可藉由執行相同製程之相同設備而進行圖案化。
製備方法200以步驟S212繼續，其為一第三介電層可形成在該第一字元線與該第二字元線之間。在一些實施例中，該第三介電層可接觸該閘極介電結構與該通道層之各暴露的側壁。
製備方法200以步驟S214繼續，其為一位元線可形成在該通道層上。因此，可生產出一半導體元件結構。
製備方法200僅為一例子，並不意指將本揭露限制在申請專利範圍中所明確記載的範圍之外。可以在製備方法200的每個步驟之前、期間或之後提供額外的操作，並且對於該製備方法的該等額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法200還可包括在圖5中並未描述的一些步驟。在一些實施例中，製備方法200可包括在圖5中所描述的一或多個步驟。
圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A是剖視示意圖，例示本揭露一些實施例之半導體元件結構100a的製備方法的一例子之一或多個階段。圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B是剖視示意圖，例示分別沿著圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A之剖線A-A’的剖面。應當理解，為簡潔起見，一
些元素以剖面圖而不是頂視圖進行說明。
如圖6A及圖6B所示，可提供一基底102。在一些實施例中，一電容器結構108a可形成在基底102內。在一些實施例中，一接觸栓塞118可形成在基底102內。在一些實施例中，接觸栓塞118可形成在電容器結構108a上。在一些實施例中，一介電層110可形成在基底102上。在一些實施例中，一金屬化層114可形成在介電層110上。在一些實施例中，介電層112可形成在金屬化層114上。介電層110與介電層112的製作技術可包含化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、低壓化學氣相沉積(LPCVD)或其他適合的製程。金屬化層114的製作技術可包含噴濺、PVD或其他適合的製程。
如圖7A及圖7B所示，可執行一圖案化製程以移除介電層110、介電層112以及金屬化層114的一部分。因此，形成字元線WL1、WL2、WL3。可形成複數個開口114o以暴露基底102的一上表面。該圖案化製程可包括一微影製程、一蝕刻製程以及其他適合的製程。該微影製程可包括光阻塗佈(例如旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影該光阻、沖洗與乾燥(例如硬烘烤)。舉例來說，該蝕刻製程可包括一乾蝕刻製程或是一濕蝕刻製程。
如圖8A及圖8B所示，一介電材料104’可共形地形成在字元線WL1、WL2、WL3的各側壁上。介電材料104’可形成在介電層110與112的各側壁上。介電材料104’可接觸基底102的上表面。介電材料104’的製作技術可包含一沉積製程，例如一ALD製程。
如圖9A及圖9B所示，一半導體材料106’可形成在介電材料104’的側壁104s上。半導體材料106’可填滿藉由字元線WL1、WL2、
WL3所界定的該等開口114o。半導體材料106’的製作技術可包含CVD、ALD、PVD、LPCVD或其他適合的製程。
如圖10A及圖10B所示，可圖案化介電材料104’與半導體材料106’，形成多個開口122o在字元線WL1、WL2、WL3之間。可形成一閘極介電結構104。在一些實施例中，閘極介電結構104可包括一部分1041以及一部分1042，而部分1042實體地與部分1041分隔開。閘極介電結構104可具有不同粗糙度的一側壁104s1與一側壁104s2。在一些實施例中，由於蝕刻製程，所以側壁104s2可具有一較大的粗糙度。通道層106-1與106-2可形成在部分1041與1042之間。通道層106-1或106-2可具有不同粗糙度的一側壁106s1以及一側壁106s2。在一些實施例中，由於蝕刻製程，所以側壁106s2可具有一較大的粗糙度。在一些實施例中，每一個通道層106-1與106-2可具有一矩形輪廓或是一正方形輪廓。在一些實施例中，通道層106-1或106-2的側壁106s2與閘極介電結構104的側壁104s2可大致呈共面。
如圖11A及圖11B所示，可形成一介電層116以填滿該等開口122o。介電層116可接觸閘極介電結構104的側壁104s2。介電層116可接觸通道層106-1或106-2的側壁106s2。介電層116的製作技術可包含CVD、ALD、PVD、LPCVD或其他適合的製程。
如圖12A及圖12B所示，位元線BL1與BL2可形成在介電層112上，藉此形成半導體元件結構100a。位元線BL1與BL2的製作技術可包含噴濺、PVD或其適合的製程。
如圖6A到圖12A以及圖6B到圖12B所示，每一個通道層106-1與106-2是形成在二單獨字元線之間。可省略用於形成一開口在一
字元線內的一微影製程。再者，閘極介電結構104、通道層106-1與106-2的厚度可更加靈活地進行調整。因此，可改善半導體元件結構100a的良率以及效能。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一第一字元線、一第二字元線、一閘極介電結構、一通道層以及一位元線。該第一字元線與該第二字元線沿著一第一方向延伸。該閘極介電結構設置在該第一字元線的一第一側壁上以及在該第二字元線的一第二側壁上。該通道層設置在該閘極介電結構的一第一側壁上。該位元線設置在該通道層上並沿著一第二方向延伸，該第二方向大致垂直於該第一方向。該通道層具有沿著該第一方向延伸的一第一側壁以及沿著該第二方向延伸的一第二側壁。該通道層的該第一側壁具有一第一粗糙度。該通道層的該第二側壁具有一第二粗糙度，其大於該通道層的該第一粗糙度。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一字元線、一第二字元線、一閘極介電結構、一通道層以及一位元線。該第一字元線沿著一第一方向延伸。該第二字元線實體地與該第一字元線分隔開並沿著該第一方向延伸。該閘極介電結構設置在該第一字元線與該第二字元線之間。該通道層被該閘極介電結構所圍繞。該位元線設置在該通道層上並沿著一第二方向延伸，該第二方向大致垂直於該第一方向。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該製備方法包括提供一基底；形成一第一字元線以及一第二字元線而沿著一第一方向延伸；共形地形成一介電材料在該第一字元線的一第
一側壁上以及在該第二字元線的一第二側壁上，其中該第二字元線的該第二側壁面對該第一字元線的該第一側壁；形成一半導體材料在該介電材料的一側壁上；以及圖案化該介電材料與該半導體材料以形成一閘極介電結構以及一通道層在該第一字元線與該第二字元線之間。
本揭露的該等實施例提供一半導體元件結構，該半導體元件結構具有一通道層，在一頂視圖中，該通道層具有一矩形輪廓或是一正方形輪廓。該通道層設置在二單獨的字元線之間。因此，可省略在該字元線上所執行的一微影製程，而該微影製程用於形成開口以用一閘極介電結構以及一通道層進行填滿。再者，該通道層與該閘極介電結構的厚度可更靈活地進行調整。因此，可改善一半導體元件結構的良率以及效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100a:半導體元件結構
102:基底
104:閘極介電結構
104s1:側壁
104s2:側壁
106-1:通道層
106-2:通道層
106s1:側壁
106s2:側壁
114s1:側壁
114s2:側壁
116:介電層
1041:部分
1042:部分
BL1:位元線
BL2:位元線
L1:長度
L2:長度
L3:長度
WL1:字元線
WL2:字元線
WL3:字元線
X:軸
Y:軸
Z:軸
Claims (10)
- 一種半導體元件結構，包括：一第一字元線，沿著一第一方向延伸；一第二字元線，沿著該第一方向延伸；一閘極介電結構，設置在該第一字元線的一第一側壁上以及在該第二字元線的一第二側壁上；一通道層，設置在該閘極介電結構的一第一側壁上；以及一位元線，設置在該通道層上並沿著一第二方向延伸，該第二方向大致垂直於該第一方向；其中該通道層具有沿著該第一方向延伸的一第一側壁以及沿著該第二方向延伸的一第二側壁，該通道層的該第一側壁具有一第一粗糙度，且該通道層的該第二側壁具有一第二粗糙度，其大於該通道層的該第一粗糙度。
- 如請求項1所述之半導體元件結構，其中該通道層具有沿著該第一方向的一第一長度以及沿著該第二方向的一第二長度，且該第一長度大於該第二長度。
- 如請求項1所述之半導體元件結構，還包括：一介電層，設置在該第一字元線的該第一側壁上以及在該第二字元線的該第二側壁上，其中該閘極介電結構接觸該介電層。
- 如請求項1所述之半導體元件結構，還包括：一介電層，設置在該第一字元線的該第一側壁上以及在該第二字元線的該第二側壁上，其中該通道層接觸該介電層。
- 如請求項1所述之半導體元件結構，其中該閘極介電結構具有一第二側壁，其大致垂直於該閘極介電結構的該第一側壁，該閘極介電結構的該第一側壁具有一第一粗糙度，且該閘極介電結構的該第二側壁具有一第二粗糙度，其大於該閘極介電結構的該第一粗糙度。
- 如請求項1所述之半導體元件結構，其中該閘極介電結構具有設置在該第一字元線之該第一側壁上的一第一部分以及設置在該第二字元線之該第二側壁上的一第二部分，且該第一部分實體地與該第二部分分隔開。
- 如請求項1所述之半導體元件結構，其中在一頂視圖中，該通道層具有一矩形輪廓或是一正方形輪廓。
- 如請求項1所述之半導體元件結構，其中該通道層的該第二側壁沿著該第一方向並不與該第一字元線重疊。
- 如請求項1所述之半導體元件結構，其中該閘極介電結構具有一第二側壁，其大致垂直於該閘極介電結構的該第一側壁，且該閘極介電結構的該第二側壁沿著該第一方向並不與該第一字元線重疊。
- 如請求項9所述之半導體元件結構，其中該閘極介電結構的該第二側壁大致與該通道層的該第二側壁呈共面。
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