TWI825867B - 具有突出的字元線的半導體元件 - Google Patents
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Abstract
本揭露提供一種半導體元件。該半導體元件包含一基板、一介電層、一第一金屬化層、一第一+道層、一第二金屬化層及一第二通道層。該介電層設置於該基板上，該第一金屬化層設置於該介電層內且沿著一第一方向延伸，該第一通道層被該第一金屬化層環繞，該第二金屬化層設置於該介電層內且沿著該第一方向延伸，該第二通道層被該第二金屬化層環繞，其中該第一金屬化層包含朝向該第二金屬化層突出的一第一突出部。
Description
本申請案主張美國第17/824,010及17/824,487號專利申請案之優先權(即優先權日為「2022年5月25日」)，其內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件，特別是關於一種包含具有突出部的字元線的半導體元件。
隨著電子工業的快速成長，積體電路(IC)的發展已經實現了高性能及小型化。IC材料及設計的技術進步產生了幾世代的IC，每一世代的電路都比上一世代更小、更複雜。
動態隨機存取記憶體(DRAM)元件為一種隨機存取記憶體，其將數據的每一位元儲存於積體電路內各別的電容中。通常，DRAM排列成每個單元一個電容及電晶體的方形陣列。已開發出用於4F2的DRAM單元的一種垂直電晶體，其中F代表光微影最小特徵寬度或臨界尺寸(CD)。然而，近來，隨著字元線間距持續縮小，DRAM製造商面臨著縮小記憶體單元面積的巨大挑戰。例如，位元線的通道容易與字元線接觸，進而造成因光微影製程的覆蓋誤差而導致短路。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之「先前技術」的任一部分，不構成本揭露之先前技術。
本揭露的一方面提供一種半導體元件，該半導體元件包含一基板、一介電層、一第一金屬化層、一第一通道層、一第二金屬化層及一第二通道層。該介電層設置於該基板上，該第一金屬化層設置於該介電層內且沿著一第一方向延伸，該第一通道層被該第一金屬化層環繞，該第二金屬化層設置於該介電層內且沿著該第一方向延伸，該第二通道層被該第二金屬化層環繞，其中該第一金屬化層包含朝向該第二金屬化層突出的一第一突出部。
本揭露的另一方面提供另一種半導體元件，該半導體元件包含一底部基板、一第一底部單元、一頂部基板、一第一頂部單元及一共享位元線。該第一底部單元包括設置於該底部基板內的一第一底部電容，該第一底部單元也包含設置在該底部基板上並沿著一第一方向延伸的一第一底部字元線，該第一底部單元還包括被該第一底部字元線環繞的一第一底部通道層。該第一頂部單元包括設置於該頂部基板內的一第一頂部電容，該第一頂部單元也包含設置在該頂部基板上並沿著該第一方向延伸的一第一頂部字元線，該第一頂部單元還包括被該第一頂部字元線環繞的一第一頂部通道層。該共享位元線設置於該第一底部單元和該第一頂部單元之間，並沿著大致上垂直於該第一方向的一第二方向延伸。
本揭露的另一方面提供一種半導體元件的製造方法，該方
法包含提供一基板。該方法也包含在該基板上形成一導電層。該方法還包含圖案化該導電層以形成沿著一第一方向延伸的一第一金屬化層及一第二金屬化層，其中該第一金屬化層包含朝向該第二金屬化層突出的一第一突出部。另外，該方法包含在該第一金屬化層內形成一第一通道層，且在該第二金屬化層內形成一第二通道層。
在一些實施例中，該第一通道層及該第二通道層的形成包括：在該第一金屬化層內形成一第一開口且在該第二金屬化層內形成一第二開口，其中該第一開口沿著大致上垂直於該第一方向的一第二方向與該第一突出部重疊；以及在該第一開口內形成該第一通道層，且在該第二開口內形成該第二通道層。
在一些實施例中，該第一開口沿著該第二方向與該第二開口錯位。
在一些實施例中，該導電層的圖案化還包括形成該第二金屬化層的一第二突出部分，且該第二突出部朝向該第一金屬化層突出。
在一些實施例中，該第一通道層沿著大致上垂直於該第一方向的一第二方向與該第一突出部重疊。
在一些實施例中，該第二通道層沿著該第二方向與該第二突出部重疊。
在一些實施例中，該第一通道層沿著該第二方向與該第二通道層錯位。
在一些實施例中，該第一金屬化層具有一第一側壁及與該第一側壁相對的一第二側壁，該第二側壁面向該第二金屬化層，且該第一側壁與該第一通道層之間的一第一距離不同於該第二側壁與該第一通道層
之間的一第二距離。
在一些實施例中，該第二距離大於該第一距離。
在一些實施例中，該第二金屬化層具有一第三側壁及一第四側壁，該第三側壁面向該第一金屬化層，且該第三側壁與該第二通道層之間的一第三距離不同於該第四側壁與該第二通道層之間的一第四距離。
在一些實施例中，該第三距離大於該第四距離。
在一些實施例中，該第一金屬化層的該第一側壁與該第二金屬化層的該第四側壁之間的一第五距離沿著該第一方向為一致的。
在一些實施例中，該第一金屬化層的該第二側壁與該第二金屬化層的該第三側壁之間的一第六距離沿著該第一方向變化。
本揭露的實施例提供一種半導體元件，半導體元件可包含具有突出部的字元線。突出部可允許將字元線圖案化以形成其中形成通道層的開口時相對較大的重疊誤差，其可防止字元線與通道層之間的漏電流。
上文已相當廣泛地概述本揭露之特徵及技術優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其他特徵和優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例作為修改或設計其他結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:半導體元件
102:基板
104-1:閘極介電質
104-2:閘極介電質
106-1:通道層
106-2:通道層
108-1:電容
108-2:電容
110:介電層
112:介電層
114:介電層
116-1:金屬化層
116-1p:突出部
116-2:金屬化層
116-2p:突出部
116s1:側壁
116s2:側壁
116s3:側壁
116s4:側壁
116r1:開口
116r2-1:開口
116r2-2:開口
118:接觸插塞
118-1:接觸插塞
118-2:接觸插塞
120-1:金屬化層
120-2:金屬化層
140-1:單元
140-2:單元
150:介電層
200:半導體元件
202:基板
204-1:閘極介電質
204-2:閘極介電質
206-1:通道層
206-2:通道層
208-1:電容
208-2:電容
216-1:金屬化層
216-2:金屬化層
216s1:側壁
216s2:側壁
216-1p:突出部
216s3:側壁
216s4:側壁
216-2p:突出部
218-1:接觸插塞
218-2:接觸插塞
212:介電層
240-1:單元
240-2:單元
300:方法
302:操作
304:操作
306:操作
308:操作
310:操作
312:操作
D1:距離
D2:距離
D3:距離
D4:距離
D5:距離
D6:距離
D7:距離
D8:距離
D9:距離
D10:距離
D11:距離
D12:距離
可結合圖式考量並參考實施方式和申請專利範圍，以更完
整地理解本揭露，其中相似的標號表示所有圖式中類似的元件且：
圖1A例示本揭露的一些實施例的半導體元件的平面示意圖。
圖1B例示本揭露的一些實施例的半導體元件沿著圖1A中所示之剖線A-A'的剖面示意圖。
圖2A例示本揭露的一些實施例的半導體元件的平面示意圖。
圖2B例示本揭露的一些實施例的半導體元件沿著圖2A中所示之剖線B-B'的剖面示意圖。
圖3是流程圖，例示本揭露一些實施例的半導體元件的製造方法。
圖4A例示本揭露的一些實施例的半導體元件的製造方法的一個或多個階段。
圖4B例示本揭露的一些實施例沿著圖4A的剖線A-A'的剖面示意圖。
圖5A例示本揭露的一些實施例的半導體元件的製造方法的一個或多個階段。
圖5B例示本揭露的一些實施例沿著圖5A的剖線A-A'的剖面示意圖。
圖6A例示本揭露的一些實施例的半導體元件的製造方法的一個或多個階段。
圖6B例示本揭露的一些實施例沿著圖6A的剖線A-A'的剖面示意圖。
圖7A例示本揭露的一些實施例的半導體元件的製造方法的一個或多個階段。
圖7B例示本揭露的一些實施例沿著圖7A的剖線A-A'的剖面示意圖。
圖8A例示本揭露的一些實施例的半導體元件的製造方法的一個或多個階段。
圖8B例示本揭露的一些實施例沿著圖8A的剖線A-A'的剖面示意圖。
圖9A例示本揭露的一些實施例的半導體元件的製造方法的一個或多個階段。
圖9B例示本揭露的一些實施例沿著圖9A的剖線A-A'的剖面示意圖。
以下使用特定語言描述例示於圖式中的本揭露的實施例或範例。應理解的是此處並不打算限制本揭露的範圍。對於與本揭露有關的領域的通常知識者而言，對所描述的實施例進行任何改變或修改、且對本文件中所描述的原理做任何進一步的應用都可視為一般常見的情況。可在所有實施例中重複使用標號，然而即使共享相同的標號也並不一定意味著一實施例的特徵適用於另一實施例。
應理解的是當一構件被稱為「連接至」或「耦接至」另一構件時，可以是直接連接或耦接至另一構件，或者可能存在中間構件。
應理解的是雖然此處可能使用第一、第二、第三等用語來描述各種構件、部件、區域、層或部分，但這些構件、部件、區域、層或部分並不受到這些用語的限制，而是這些用語僅用於將一構件、部件、區域、層或部分與另一區域、層或部分區分。因此，以下討論的第一構件、部件、區域、層或部分也可被稱為第二構件、部件、區域、層或部分，而並不脫離本發明概念的教示。
此處使用的術語僅出於描述特定範例實施例的目的，並非用於限制本發明的概念。除非內文另有明確指出，否則此處所使用的單數形式「一」及「該」也用以包含複數形式。應進一步理解，在說明書中所使用的用語「包括」是指所陳述的特徵、完整個體、步驟、操作、構件或部件的存在，但並不排除存在或添加一個或多個其他特徵、完整個體、步
驟、操作、構件、部件或其組成的群組。
需注意的是，形容本揭露的成分、組成或反應物的數量所使用的用語「大約」意指例如經由用於製作濃縮物或溶液的典型測量及液體處理過程中會發生的數值變化。再者，變化可能源自於測量過程中的疏忽錯誤、用於製造組合物或實施方法等的成分之製造、來源或純度的差異。在一方面，「大約」的用語表示介於報告數值的10%以內。另一方面，「大約」的用語表示介於報告數值的5%以內。又另一方面，「大約」的用語表示介於報告數值的10、9、8、7、6、5、4、3、2或1%以內。
圖1A例示本揭露的一些實施例的半導體元件100的平面示意圖。
在一些實施例中，半導體元件100可以包含一單元區，在其中形成一記憶體元件，例如圖1A及圖1B所示之結構。記憶體元件可以包括例如動態隨機存取記憶體(DRAM)元件、一次性可編程(OTP)記憶體元件、靜態隨機存取記憶體(SRAM)元件或其他適合的記憶體元件。在一些實施例中，DRAM可以包含例如電晶體、電容及其他部件。
在讀取操作期間，字元線能夠被斷言，開啟電晶體。啟用的電晶體允許讀出放大器經由位元線讀取橫跨電容的電壓。在寫入操作期間，當字元線被斷言時可以在位元線上提供要寫入的數據。
在一些實施例中，半導體元件100可以包含用於形成邏輯元件(例如，晶片上系統(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微控制器等)、射頻(RF)元件、感測元件、微機電系統(MEMS)元件、訊號處理元件(例如，數位訊號處理(DSP)元
件))、前端元件(例如，模擬前端(AFE)元件)或其他元件的外圍區域(未繪示)。
如圖1A所示，半導體元件100可包含一基板102、複數金屬化層116-1和金屬化層116-2、複數金屬化層120-1和金屬化層120-2、複數閘極介電質104-1和閘極介電質104-2、複數通道層106-1和通道層106-2、還有一介電層112。
基板102可為半導體基板，例如半導體塊材、絕緣體上半導體(SOI)基板或類似的基板。基板102可包括包含單晶形式、多晶形式或非晶形式的矽或鍺之元素半導體、包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦中的至少一種之化合物半導體材料、包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP中的至少一種之合金半導體材料、任何其他適合的材料或其組合。在一些實施例中，合金半導體基板可包含具有梯度Ge特徵的SiGe合金，其中Si和Ge成分隨著特徵的位置從一處的一個比例改變為另一個比例。在另一實施例中，SiGe合金形成於矽基板上。在一些實施例中，可藉由與SiGe合金接觸的另一種材料使得SiGe合金產生機械應變。在一些實施例中，基板102可具有多層結構，或基板102可包含多層化合物半導體結構。
基板102可在其中具有多個摻雜區(未繪示)。在一些實施例中，p型及/或n型摻雜劑可摻雜於基板102內。在一些實施例中，p型摻雜劑包含硼(B)、其他III族元素或其任何組合。在一些實施例中，n型摻雜劑包含砷(As)、磷(P)、其他V族元素或其任何組合。
每一金屬化層116-1和金屬化層116-2可沿著Y軸延伸，每一金屬化層116-1和金屬化層116-2可為平行的。在一些實施例中，每一金
屬化層116-1和金屬化層116-2可為物理分離的。金屬化層116-1和金屬化層116-2可包含導電材料，例如鎢(W)、銅(Cu)、鋁(Al)、鉭(Ta)、鉬(Mo)、氮化鉭(TaN)、鈦、氮化鈦(TiN)、類似的材料及/或其組合。在一些實施例中，金屬化層116-1和金屬化層116-2可被稱為字元線。
金屬化層116-1可包含一側壁116s1和與其相對的一側壁116s2，金屬化層116-1的側壁116s2可面向金屬化層116-2。在一些實施例中，金屬化層116-1可具有一突出部116-1p。在一些實施例中，金屬化層116-1的突出部116-1p可面向金屬化層116-2。在一些實施例中，金屬化層116-1的側壁116s2可朝金屬化層116-2突出，進而定義出突出部116-1p。
金屬化層116-2可包含一側壁116s3和與側壁116s3相對的一側壁116s4，金屬化層116-2的側壁116s3可面向金屬化層116-1。在一些實施例中，金屬化層116-2可具有一突出部116-2p。在一些實施例中，金屬化層116-2的突出部116-2p可面向金屬化層116-1。在一些實施例中，金屬化層116-2的側壁116s3可朝金屬化層116-1突出，進而定義出突出部116-2p。
在一些實施例中，金屬化層116-1的突出部116-1p和金屬化層116-2的突出部116-2p可交錯。在一些實施例中，金屬化層116-1的突出部116-1p與金屬化層116-2的突出部116-2p沿著X軸錯位。在一些實施例中，金屬化層116-1的突出部116-1p可不沿著X軸與金屬化層116-2的突出部116-2p重疊。在其他實施例中，金屬化層116-1的突出部116-1p可沿著X軸與金屬化層116-2的突出部116-2p局部重疊。在一些實施例中，從平面示意圖看，突出部116-1p及/或突出部116-2p可以具有半圓形或半橢圓
形的輪廓。然而，本揭露並非意圖加以限制。
金屬化層120-1和金屬化層120-2可設置於金屬化層116-1和金屬化層116-2上方，每一金屬化層120-1和金屬化層120-2可沿著X軸延伸，每一金屬化層120-1和金屬化層120-2可為平行的。每一金屬化層120-1和金屬化層120-2可為物理分離的。在一些實施例中，金屬化層120-1和金屬化層120-2所位於的水平面處高於金屬化層116-1和金屬化層116-2。金屬化層120-1和金屬化層120-2可包含導電材料，例如鎢、銅、鋁、鉭、氮化鉭、鈦、氮化鈦、類似的材料及/或其組合。在一些實施例中，金屬化層120-1和金屬化層120-2可被稱為位元線。
在一些實施例中，閘極介電質104-1和閘極介電質104-2可設置於字元線(例如，116-1和116-2)的一側壁(圖中未標註)上。在一些實施例中，閘極介電質104-1可埋入金屬化層116-1中。在一些實施例中，閘極介電質104-2可埋入金屬化層116-2中。在一些實施例中，閘極介電質104-1可被金屬化層116-1環繞。在一些實施例中，閘極介電質104-2可被金屬化層116-2環繞。在一些實施例中，每一閘極介電質104-1和閘極介電質104-2可沿著Z軸與金屬化層120-1或金屬化層120-2重疊。
在一些實施例中，閘極介電質104-1和閘極介電質104-2可包含氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)或其組合。在一些實施例中，閘極介電層可包含介電材料，例如高k介電材料。高k介電材料可具有大於4的介電常數(k值)。高k材料可包含氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鋁(Al2O3)、二氧化鈦(TiO2)或其他適用的材料。其他適合的材料在本揭露的預期範圍內。在一些實施例中，閘極介電質104-1和閘極介電質104-2可包含具有圓形、橢圓
形、橢圓形或其他輪廓的環。
在一些實施例中，每一通道層106-1和通道層106-2可設置於閘極介電質104-1或閘極介電質104-2的一側壁(圖中未標註)上。在一些實施例中，每一通道層106-1和通道層106-2可埋入閘極介電質104-1或閘極介電質104-2內。在一些實施例中，每一通道層106-1和通道層106-2可被閘極介電質104-1或閘極介電質104-2環繞。在一些實施例中，每一通道層106-1和通道層106-2可與閘極介電質104-1或閘極介電質104-2接觸。在一些實施例中，每一通道層106-1和通道層106-2可沿著Z軸與金屬化層120-1或金屬化層120-2重疊。在一些實施例中，從平面示意圖看，每一通道層106-1和通道層106-2可被閘極介電質104-1或閘極介電質104-2完全環繞。
在一些實施例中，每一通道層106-1和通道層106-2可設置於金屬化層116-1或金屬化層116-2的一側壁(圖中未標註)上。在一些實施例中，每一通道層106-1和通道層106-2可埋入金屬化層116-1或金屬化層116-2內。在一些實施例中，每一通道層106-1和通道層106-2可被金屬化層116-1或金屬化層116-2環繞。
在一些實施例中，通道層106-1和通道層106-2可為交錯的。在一些實施例中，通道層106-1可沿著X軸與通道層106-2錯位。在一些實施例中，通道層106-1可沿著X軸與金屬化層116-1的突出部116-1p重疊。在一些實施例中，通道層106-2可沿著X軸與金屬化層116-2的突出部116-2p重疊。
金屬化層116-1的側壁116s1與通道層106-1之間具有沿著X軸的一距離D1，金屬化層116-1的側壁116s2與通道層106-1之間具有沿著
X軸的一距離D2。在一些實施例中，距離D1可不同於距離D2。在一些實施例中，距離D2可大於距離D1。
金屬化層116-2的側壁116s3與通道層106-2之間具有沿著X軸的一距離D3，金屬化層116-2的側壁116s4與通道層106-2之間具有沿著X軸的一距離D4。在一些實施例中，距離D3可不同於距離D4。在一些實施例中，距離D3可大於距離D4。
在一些實施例中，金屬化層116-1的側壁116s1可具有相對直的邊緣。在一些實施例中，金屬化層116-2的側壁116s4可具有相對直的邊緣。金屬化層116-1的側壁116s1與金屬化層116-2的側壁116s4之間具有沿著X軸的一距離D5。在一些實施例中，距離D5可沿著Y軸大致上一致或無變化。
金屬化層116-1的側壁116s2與金屬化層116-2的側壁116s3之間具有沿著X軸的一距離D6。在一些實施例中，距離D6可沿著Y軸變化。
通道層106-1和通道層106-2的材料可包含非晶半導體、多晶半導體及/或金屬氧化物。半導體可包含但不限於鍺(Ge)、矽(Si)、錫(Sn)、銻(Sb)。金屬氧化物可包含但不限於氧化銦；氧化錫；氧化鋅；例如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物或In-Mg基氧化物的二元金屬氧化物，或In-Ga基氧化物；例如In-Ga-Zn基氧化物(也表示為IGZO)、In-Al-Zn基氧化物、In-S基氧化物(也表示為ITO)、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-
Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物的三元金屬氧化物；以及例如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物或In-Hf-Al-Zn基氧化物的四元金屬氧化物，但本發明並不限於此。
在一些實施例中，介電層112可設置於金屬化層116-1或金屬化層116-2的一側壁(圖中未標註)上。在一些實施例中，介電層112可設置於金屬化層116-1和金屬化層116-2之間。在一些實施例中，每一閘極介電質104-1和閘極介電質104-2可與介電層112物理性分隔。在一些實施例中，每一閘極介電質104-1和閘極介電質104-2可藉由金屬化層116-1或金屬化層116-2與介電層112物理性分隔。
在一些實施例中，每一通道層106-1或通道層106-2可與介電層112物理性分隔。在一些實施例中，每一通道層106-1或通道層106-2可藉由閘極介電質104-1和閘極介電質104-2還有金屬化層116-1或金屬化層116-2與介電層112物理性分隔。
介電層112可包含氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)或其他適合的材料。在一些實施例中，介電層112的材料可不同於閘極介電層104-1和閘極介電層104-2的材料。在一些實施例中，介電層112的材料可與閘極介電層104-1和閘極介電層104-2的材料相同，但具有不同的品質或膜密度。
圖1B例示本揭露的一些實施例的半導體元件100沿著圖1A中所示之剖線A-A'的剖面示意圖。
如圖1B所示，半導體元件100還可包含複數電容108-1和電容108-2、一介電層110、一介電層114和多個接觸插塞118。
在一些實施例中，電容108-1可經由接觸插塞118和通道層106-1電性連接至金屬化層120-1。在一些實施例中，電容108-2可經由接觸插塞118和通道層106-2電性連接至金屬化層120-2。
在一些實施例中，電容108-1和電容108-2可埋入基板102內。在一些實施例中，每一電容108-1和電容108-2可包含一第一電極、一電容介電質和一第二電極(圖中未標註)。在一些實施例中，從平面示意圖看，每一電容108-1和電容108-2可具有圓形、鵝蛋形、橢圓形或類似的輪廓。在一些實施例中，電容介電質可圍繞第一電極。在一些實施例中，第二電極可圍繞第一電極。在一些實施例中，第二電極可圍繞電容介電質。在一些實施例中，電容介電質可設置於第一電極與第二電極之間。
第一電極及/或第二電極可包含半導體材料或導電材料，半導體材料可包含多晶矽或其他適合的材料，導電材料可包含鎢、銅、鋁、鉭或其他適合的材料。
電容介電質可包含介電質材料，例如氧化矽、氧化鎢、氧化鋯、氧化銅、氧化鋁、氧化鉿或類似的材料。
在一些實施例中，接觸插塞118可設置於電容108-1與通道層106-1之間。接觸插塞118可包含半導體材料或導電材料。
介電層110可設置於基板102上，介電層110可包含氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、低k介電材料(k<4)或其他適合的材料。介電層110也可稱為下介電層。
介電層114可設置於金屬化層116-1和金屬化層116-2上，介電層114可包含氧化矽(SiOx)、氮化矽(SixNy)、氮氧化矽(SiON)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、低k介電材料(k<4)或其他適合的材料。在一些實施例中，金屬化層120-1和金屬化層120-2可設置於介電層114上。介電層115也可稱為上介電層。
在一些實施例中，每一閘極介電質104-1和閘極介電質104-2可貫穿介電層114。在一些實施例中，每一閘極介電質104-1和閘極介電質104-2可貫穿介電層110。在一些實施例中，每一閘極介電質104-1和閘極介電質104-2可貫穿金屬化層116-1或金屬化層116-2。
在一些實施例中，每一通道層106-1和通道層106-2可貫穿介電層114。在一些實施例中，每一通道層106-1和通道層106-2可貫穿介電層110。在一些實施例中，每一通道層106-1和通道層106-2可貫穿金屬化層116-1或金屬化層116-2。
在一些實施例中，電晶體可包含字元線(例如，金屬化層116-1或金屬化層116-2)、閘極介電質104-1或閘極介電質104-2以及通道層106-1或通道層106-2。在讀取操作期間，字元線(例如，金屬化層116-1或金屬化層116-2)可被斷言，開啟可形成於外圍區域中的電晶體。啟用的電晶體允許讀出放大器經由位元線(例如，金屬化層120-1或金屬化層120-2)讀取橫跨電容(例如，電容108-1或電容108-2)的電壓。在寫入操作期間，當字元線(例如，金屬化層116-1或金屬化層116-2)被斷言時可以在位元線(例如，金屬化層120-1或金屬化層120-2)上提供要寫入的數據。
在此實施例中，金屬化層116-1可具有一突出部116-1p，且通道層106-1可被突出部116-1p局部地環繞。突出部116-1p可允許在將金
屬化層116-1圖案化時具有相對較大的重疊誤差，其可防止金屬化層116-1與通道層106-1之間的漏電流。
在此實施例中，金屬化層116-1的突出部116-1p可面向金屬化層116-2，且金屬化層116-2的突出部116-2p可面向金屬化層116-1，進而縮小了半導體元件100的尺寸。
圖2A和圖2B例示本揭露一些實施例的半導體元件200，其中圖2A是平面示意圖且圖2B是沿著圖2A中所示之剖線B-B'的剖面示意圖。需注意的是，為了清楚起見，圖2A中省略了一些構件或特徵。半導體元件200類似於圖1A和圖1B所示之半導體元件100，其差異如下。
如圖2A所示，半導體元件200可包含一基板202、複數金屬化層216-1和金屬化層216-2、複數閘極介電質204-1和閘極介電質204-2、複數通道層206-1和通道層206-2、還有一介電層212。
每一金屬化層216-1和金屬化層216-2可沿著Y軸延伸，每一金屬化層216-1和金屬化層216-2可為平行的。在一些實施例中，每一金屬化層216-1和金屬化層216-2可為物理分離的。金屬化層216-1和金屬化層216-2的材料可與金屬化層116-1的材料相同或相似。在一些實施例中，金屬化層216-1和金屬化層216-2可稱為頂部字元線。在一些實施例中，金屬化層116-1和金屬化層116-2(如圖2B所示)可稱為底部字元線。
在一些實施例中，基板202的材料可與基板102的材料相同或相似。在一些實施例中，基板202也可稱為頂部基板。在一些實施例中，基板102(如圖2B所示)也可稱為底部基板。
金屬化層216-1可包含一側壁216s1和與其相對的一側壁216s2，金屬化層216-1的側壁216s2可面向金屬化層216-2。在一些實施
例中，金屬化層216-1可具有一突出部216-1p。在一些實施例中，金屬化層216-1的突出部216-1p可面向金屬化層216-2。在一些實施例中，金屬化層216-1的側壁216s2可朝金屬化層216-2突出，進而定義出突出部216-1p。
金屬化層216-2可包含一側壁216s3和與其相對的一側壁216s4，金屬化層216-2的側壁216s3可面向金屬化層216-1。在一些實施例中，金屬化層216-2可具有一突出部216-2p。在一些實施例中，金屬化層216-2的突出部216-2p可面向金屬化層216-1。在一些實施例中，金屬化層216-2的側壁216s3可朝金屬化層216-1突出，進而定義出突出部216-2p。
在一些實施例中，金屬化層216-1的突出部216-1p和金屬化層216-2的突出部216-2p可交錯。在一些實施例中，金屬化層216-1的突出部216-1p與金屬化層216-2的突出部216-2p沿著X軸錯位。在一些實施例中，金屬化層216-1的突出部216-1p可不沿著X軸與金屬化層216-2的突出部216-2p重疊。在其他實施例中，金屬化層216-1的突出部216-1p可沿著X軸與金屬化層216-2的突出部216-2p局部重疊。在一些實施例中，從平面示意圖看，突出部216-1p及/或突出部216-2p可以具有半圓形輪廓或半橢圓形輪廓，然而，本揭露並非意圖加以限制。
在一些實施例中，金屬化層216-1可設置於金屬化層120-1上。在一些實施例中，金屬化層216-2可設置於金屬化層120-2上。在一些實施例中，每一金屬化層216-1和金屬化層216-2所位於的水平面處高於金屬化層120-1和金屬化層120-2。
在一些實施例中，閘極介電質204-1和閘極介電質204-2可
設置於字元線的一側壁(圖中未標註)上。在一些實施例中，閘極介電質204-1可埋入金屬化層216-1中。在一些實施例中，閘極介電質204-2可埋入金屬化層216-2中。在一些實施例中，閘極介電質204-1可被金屬化層216-1環繞。在一些實施例中，閘極介電質204-2可被金屬化層216-2環繞。在一些實施例中，每一閘極介電質204-1和閘極介電質204-2可沿著Z軸與金屬化層120-1或金屬化層120-2重疊。
在一些實施例中，閘極介電質204-1和閘極介電質204-2的材料可與閘極介電質104-1的材料相同或相似。在一些實施例中，閘極介電質204-1和閘極介電質204-2可被稱為頂部閘極介電層，且閘極介電質104-1和閘極介電質104-2(如圖2B所示)可被稱為底部閘極介電層。
在一些實施例中，每一通道層206-1和通道層206-2可設置於閘極介電質204-1或閘極介電質204-2的一側壁(圖中未標註)上。在一些實施例中，每一通道層206-1和通道層206-2可埋入閘極介電質204-1或閘極介電質204-2內。在一些實施例中，每一通道層206-1和通道層206-2可被閘極介電質204-1或閘極介電質204-2環繞。在一些實施例中，每一通道層206-1和通道層206-2可與閘極介電質204-1或閘極介電質204-2接觸。
在一些實施例中，每一通道層206-1和通道層206-2可設置於金屬化層216-1或金屬化層216-2的一側壁(圖中未標註)上。在一些實施例中，每一通道層206-1和通道層206-2可埋入金屬化層216-1或金屬化層216-2內。在一些實施例中，每一通道層206-1和通道層206-2可被金屬化層216-1或金屬化層216-2環繞。
在一些實施例中，通道層206-1和通道層206-2的材料可與通道層106-1的材料相同或相似。在一些實施例中，通道層206-1和通道層
206-2可稱為頂部通道層，且通道層106-1和通道層106-2(如圖2B所示)可稱為底部通道層。
在一些實施例中，通道層206-1和通道層206-2可為交錯的。在一些實施例中，通道層206-1可沿著X軸與通道層206-2錯位。在一些實施例中，通道層206-1可不沿著X軸與通道層206-2重疊。在一些實施例中，通道層206-1可沿著X軸與突出部216-1p重疊。在一些實施例中，通道層206-2可沿著X軸與突出部216-2p重疊。
在一些實施例中，每一通道層206-1和通道層206-2可沿著Z軸與金屬化層120-1或金屬化層120-2重疊。在一些實施例中，從平面示意圖看，每一通道層206-1和通道層206-2可被閘極介電質204-1或閘極介電質204-2完全環繞。
金屬化層216-1的側壁216s1與通道層206-1之間具有沿著X軸的一距離D7，金屬化層216-1的側壁216s2與通道層206-1之間具有沿著X軸的一距離D8。在一些實施例中，距離D7可不同於距離D8。在一些實施例中，距離D8可大於距離D7。
金屬化層216-2的側壁216s3與通道層206-2之間具有沿著X軸的一距離D9，金屬化層216-2的側壁216s4與通道層206-2之間具有沿著X軸的一距離D10。在一些實施例中，距離D9可不同於距離D10。在一些實施例中，距離D9可大於距離D10。
在一些實施例中，金屬化層216-1的側壁216s1可具有相對直的邊緣。在一些實施例中，金屬化層216-2的側壁216s4可具有相對直的邊緣。金屬化層216-1的側壁216s1與金屬化層216-2的側壁216s4之間具有沿著X軸的一距離D11。在一些實施例中，距離D11可沿著Y軸大致上一
致或無變化。
金屬化層216-1的側壁216s2與金屬化層216-2的側壁216s3之間具有沿著X軸的一距離D12。在一些實施例中，距離D12可沿著Y軸變化。
在一些實施例中，介電層212可設置於金屬化層216-1或金屬化層216-2的側壁上。在一些實施例中，介電層212可設置於金屬化層216-1和金屬化層216-2之間。在一些實施例中，每一閘極介電質204-1和閘極介電質204-2可與介電層212物理性分隔。在一些實施例中，每一閘極介電質204-1和閘極介電質204-2可藉由金屬化層216-1或金屬化層216-2與介電層212物理性分隔。在一些實施例中，介電層212的材料可與介電層112的材料相同或相似。
在一些實施例中，每一通道層206-1或通道層206-2可與介電層212物理性分隔。在一些實施例中，每一通道層206-1或通道層206-2可藉由閘極介電質204-1和閘極介電質204-2還有金屬化層216-1或金屬化層216-2與介電層212物理性分隔。
如圖2B所示，半導體元件200可包含單元140-1、單元140-2、單元240-1和單元240-2。每一單元240-1和單元240-2所位於的水平面處高於單元140-1和單元140-2。在一些實施例中，每一單元140-1和單元140-2也可被稱為底部單元。在一些實施例中，每一單元240-1和單元240-2也可被稱為頂部單元。
單元140-1可包含電容108-1、通道層106-1、金屬化層116-1、接觸插塞118-1和金屬化層120-1。
單元140-2可包含電容108-2、通道層106-2、金屬化層116-
2、接觸插塞118-2和金屬化層120-2。
單元240-1可包含電容208-1、通道層206-1、金屬化層216-1、接觸插塞218-1和金屬化層120-1。
單元240-2可包含電容208-2、通道層206-2、金屬化層216-2、接觸插塞218-2和金屬化層120-2。
在一些實施例中，金屬化層216-1的突出部216-1p可沿著Z軸與金屬化層116-1的突出部116-1p局部或完全重疊。在一些實施例中，金屬化層216-2的突出部216-2p可沿著Z軸與金屬化層116-2的突出部116-2p局部或完全重疊。
在一些實施例中，金屬化層120-1和金屬化層120-2可設置於一介電層150內。在一些實施例中，金屬化層120-1可設置於單元140-1和單元240-1之間。在一些實施例中，金屬化層120-1可設置於通道層106-1和通道層206-1之間。
在一些實施例中，金屬化層120-1可設置於通道層106-1和通道層206-1之間。在一些實施例中，金屬化層120-1可設置於金屬化層116-1和金屬化層216-1之間。在一些實施例中，金屬化層120-1可設置於電容108-1和電容208-1之間。在一些實施例中，金屬化層120-1可設置於通道層106-1和電容208-1之間。在一些實施例中，金屬化層120-1可作為單元140-1和單元240-1的共享位元線。在一些實施例中，金屬化層120-2可作為單元140-2和單元240-2的共享位元線。
在一些實施例中，金屬化層120-1可作為共享位元線，因此，可縮小半導體元件200的尺寸。此外，可增加半導體元件200的電容。
圖3是流程圖，例示本揭露一些實施例的半導體元件的製造方法300。
方法300從操作302開始，其中可提供一基板。在一些實施例中，可在該基板內形成一第一電容和一第二電容。在一些實施例中，可在該基板內及該第一電容和該第二電容上方形成接觸插塞。在一些實施例中，可在該基板上形成一第一介電層。在一些實施例中，可在該第一介電層上形成一導電層。在一些實施例中，可在該導電層上形成一第二介電層。
方法300繼續進行操作304，其中可進行一圖案化製程以去除該第一介電層、該第二介電層及該導電層的一部分。結果，形成一第一字元線及一第二字元線。可形成複數開口以露出該基板的一上表面。
在一些實施例中，該導電層可被圖案化以形成該第一字元線的一第一突出部。在一些實施例中，該導電層可被圖案化以形成該第二字元線的一第二突出部。在一些實施例中，第一突出部可面向該第二字元線。在一些實施例中，第二突出部可面向該第一字元線。
方法300繼續進行操作306，其中可形成一第三介電層以填充開口。
方法300繼續進行操作308，其中可去除該第二介電層、該第一字元線、該第二字元線及該第一介電層的一部分，可在該第一字元線內形成一開口，可在該第二字元線內形成一開口。
方法300繼續進行操作310，其中可在該第一字元線的該開口內形成一第一閘極介電質及一第一通道層，可在該第二字元線的該開口內形成一第二閘極介電質及一第二通道層。
方法300繼續進行操作312，其中可分別在該第一通道層及該第二通道層上形成一第一位元線及一第二位元線，進而形成一半導體元件。
方法300僅為範例，並非意圖限制本揭露在申請專利範圍中明確記載的內容之外。可在方法300的每個操作之前、期間或之後提供額外的操作，且對於此方法的額外實施例，所描述的一些操作可以替換、刪除或重新排序。在一些實施例中，方法300可以包含圖3中未描繪的進一步操作。在一些實施例中，方法300可以包含圖3中所描繪的一個或多個操作。
圖4A至圖9A及圖4B至圖9B例示根據本揭露一些實施例的半導體元件的製造方法的一個或多個階段，其中圖4A至圖9A為平面示意圖，且圖4B至圖9B分別為沿著圖4A至圖9A的剖線A-A'的剖面示意圖。需注意的是，為了清楚起見，例示於剖面示意圖中的一些構件並未繪示於平面示意圖。
如圖4A及圖4B所示，可提供一基板102。在一些實施例中，可在基板102內形成電容108-1和電容108-2。在一些實施例中，可在基板102內及電容108-1和電容108-2上方形成接觸插塞118。在一些實施例中，可在基板102上形成一介電層110。在一些實施例中，可在介電層110上形成一導電層116。在一些實施例中，可在導電層116上形成一介電層114。可藉由化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、低壓化學氣相沉積(LPCVD)或其他適合的製程形成介電層110和介電層114。可藉由濺鍍、PVD或其他適合的製程形成導電層116。
如圖5A及圖5B，可進行圖案化製程以去除介電層110、介
電層114和導電層116的一部分。結果，形成金屬化層116-1和金屬化層116-2。可形成複數開口116r1以露出基板102的上表面。圖案化製程可包含光微影、蝕刻或其他適合的製程。光微影製程可包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、潤洗和乾燥(例如，硬烘烤)。蝕刻製程可包含例如乾式或濕式蝕刻。
在一些實施例中，導電層116可被圖案化以形成金屬化層116-1的一突出部116-1p。在一些實施例中，導電層116可被圖案化以形成金屬化層116-2的一突出部116-2p。在一些實施例中，突出部116-1p可面向金屬化層116-2。在一些實施例中，突出部116-2p可面向金屬化層116-1。
如圖6A和圖6B所示，可形成一介電層112以填充開口116r1。可藉由CVD、ALD、PVD、LPCVD或其他適合的製程形成介電層112。
如圖7A及圖7B所示，可去除介電層114、金屬化層116-1和金屬化層116-2以及介電層110的一部分，可形成金屬化層116-1的一開口116r2-1，可形成金屬化層116-2的一開口116r2-2。在一些實施例中，開口116r2-1和開口116r2-2可為交錯的。在一些實施例中，開口116r2-1可不沿著X軸與開口116r2-2重疊。在其他實施例中，開口116r2-1可沿著X軸與開口116r2-2局部重疊。
如圖8A及圖8B所示，可在開口116r2-1內形成一閘極介電質104-1和一通道層106-1，可在開口116r2-2內形成一閘極介電質104-2和通道層106-2。可藉由CVD、ALD、PVD、LPCVD或其他適合的製程形成閘極介電質104-1和閘極介電質104-2還有通道層106-1和通道層106-2。
如圖9A和圖9B所示，可在介電層112上形成金屬化層120-1和金屬化層120-2，進而形成半導體元件100。可藉由濺鍍、PVD或其他適合的製程形成金屬化層120-1和金屬化層120-2。
在此實施例中，字元線(例如，116-1及/或116-2)具有突出部(例如，116-1p和116-2p)。突出部可允許在將字元線圖案化以形成其中形成通道層(例如，106-1及/或106-2)的開口(例如，116r2-1及/或116r2-2)時具有相對較大的重疊誤差。因此，可防止字元線與通道層之間的漏電流。
本揭露的一方面提供一種半導體元件，該半導體元件包含一基板、一介電層、一第一金屬化層、一第一通道層、一第二金屬化層及一第二通道層。該介電層設置於該基板上，該第一金屬化層設置於該介電層內且沿著一第一方向延伸，該第一通道層被該第一金屬化層環繞，該第二金屬化層設置於該介電層內且沿著該第一方向延伸，該第二通道層被該第二金屬化層環繞，其中該第一金屬化層包含朝向該第二金屬化層突出的一第一突出部。
本揭露的另一方面提供一種半導體元件，該半導體元件包含一底部基板、一第一底部單元、一頂部基板、一第一頂部單元及一共享位元線。該第一底部單元包括設置於該底部基板內的一第一底部電容，該第一底部單元也包含設置在該底部基板上並沿著一第一方向延伸的一第一底部字元線，該第一底部單元還包括被該第一底部字元線環繞的一第一底部通道層。該第一頂部單元包括設置於該頂部基板內的一第一頂部電容，該第一頂部單元也包含設置在該頂部基板上並沿著該第一方向延伸的一第一頂部字元線，該第一頂部單元還包括被該第一頂部字元線環繞的一第一
頂部通道層。該共享位元線設置於該第一底部單元和該第一頂部單元之間，並沿著大致上垂直於該第一方向的一第二方向延伸。
本揭露的另一方面提供一種半導體元件的製造方法，該方法包含提供一基板。該方法也包含在該基板上形成一導電層。該方法還包含圖案化該導電層以形成沿著一第一方向延伸的一第一金屬化層及一第二金屬化層，其中該第一金屬化層包含朝向該第二金屬化層突出的一第一突出部。另外，該方法包含在該第一金屬化層內形成一第一通道層，且在該第二金屬化層內形成一第二通道層。
本揭露的實施例提供一種半導體元件，半導體元件可包含具有突出部的字元線。突出部可允許將字元線圖案化以形成其中形成通道層的開口時相對較大的重疊誤差，其可防止字元線與通道層之間的漏電流。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，以上所討論的許多製程可以以不同的方法實現且可以由其他製程或其組合代替。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。所屬技術領域中具有通常知識者可自本揭露的揭示內容理解，可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體元件
102:基板
104-1:閘極介電質
104-2:閘極介電質
106-1:通道層
106-2:通道層
112:介電層
116-1:金屬化層
116-1p:突出部
116-2:金屬化層
116-2p:突出部
116s1:側壁
116s2:側壁
116s3:側壁
116s4:側壁
120-1:金屬化層
120-2:金屬化層
D1:距離
D2:距離
D3:距離
D4:距離
D5:距離
D6:距離
Claims (11)
- 一種半導體元件，包括：一基板；一介電層，設置於該基板上；一第一金屬化層，設置於該介電層內且沿著一第一方向延伸；一第一通道層，被該第一金屬化層環繞；一第二金屬化層，設置於該介電層內且沿著該第一方向延伸；以及一第二通道層，被該第二金屬化層環繞，其中該第一金屬化層包括朝向該第二金屬化層突出的一第一突出部；其中該第一金屬化層具有一第一側壁及與該第一側壁相對的一第二側壁，該第二側壁面向該第二金屬化層，且該第一側壁與該第一通道層之間的一第一距離不同於該第二側壁與該第一通道層之間的一第二距離。
- 如請求項1所述之半導體元件，其中該第二金屬化層包括朝向該第一金屬化層突出的一第二突出部。
- 如請求項2所述之半導體元件，其中該第一突出部沿著大致上垂直於該第一方向的一第二方向與該第二突出部錯位。
- 如請求項2所述之半導體元件，其中該第一通道層沿著大致上垂直於該第一方向的一第二方向與該第一突出部重疊。
- 如請求項4所述之半導體元件，其中該第二通道層沿著該第二方向與該第二突出部重疊。
- 如請求項5所述之半導體元件，其中該第一通道層沿著該第二方向與該第二通道層錯位。
- 如請求項1所述之半導體元件，其中該第二距離大於該第一距離。
- 如請求項1所述之半導體元件，其中該第二金屬化層具有一第三側壁及一第四側壁，該第三側壁面向該第一金屬化層，且該第三側壁與該第二通道層之間的一第三距離不同於該第四側壁與該第二通道層之間的一第四距離。
- 如請求項8所述之半導體元件，其中該第三距離大於該第四距離。
- 如請求項8所述之半導體元件，其中該第一金屬化層的該第一側壁與該第二金屬化層的該第四側壁之間的一第五距離沿著該第一方向為一致的。
- 如請求項8所述之半導體元件，其中該第一金屬化層的該第二側壁與該第二金屬化層的該第三側壁之間的一第六距離沿著該第一方向變化。
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-
2022
- 2022-07-22 TW TW111127608A patent/TWI825867B/zh active
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