TW202420950A

TW202420950A - 半導體元件的製備方法

Info

Publication number: TW202420950A
Application number: TW113100567A
Authority: TW
Inventors: 莊英政
Original assignee: 南亞科技股份有限公司
Priority date: 2022-11-01
Filing date: 2023-04-25
Publication date: 2024-05-16

Abstract

本揭露提供一種半導體元件的製備方法。該製備方法包括提供一基底；形成一金屬化層在該基底上；形成一遮罩圖案在該金屬化上；形成一寬度控制結構在該遮罩圖案的一側表面上以界定一間隙以暴露該金屬化層；移除該遮罩圖案；以及圖案化該金屬化層以形成一字元線。該字元線的一寬度大致等於該間隙的一寬度。

Description

半導體元件的製備方法

本申請案是2023年4月25日申請之第112115321號申請案的分割案，第112115321號申請案主張2022年11月1日申請之美國正式申請案第17/978,320號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件的製備方法。特別是有關於一種使用一寬度控制結構以確定一字元線的寬度的方法。

隨著電子產業的快速發展，積體電路(ICs)的發展已經達到高效能以及小型化。在IC材料以及設計的技術進步產生了數代的ICs，而其每一代均具有比上一代更小、更複雜的電路。

一動態隨機存取記憶體(DRAM)元件是一種隨機存取記憶體，其將資料的每一位元儲存在一積體電路內的一單獨電容器中。通常，一DRAM以每個單元之一個電容器以及一個電晶體而排列成一正方形陣列。一種垂直電晶體已經針對4F ²DRAM單元進行開發，其中F代表微影最小特徵寬度或臨界尺寸(CD)。然而，近來，隨著字元線間距不斷縮減，使得DRAM製造商面臨著縮減記憶體單元面積的巨大挑戰。舉例來說，一位元線的通道容易與一字元線接觸，藉此由於一微影製程的一疊對誤差而導致一短路。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底；形成一金屬化層在該基底上；形成一遮罩圖案在該金屬化層上；形成一寬度控制結構在該遮罩圖案的一側表面上以界定一間隙以暴露該金屬化層；移除該遮罩圖案；以及圖案化該金屬化層以形成一字元線，其中該字元線的一寬度大致等於該間隙的一寬度。

本揭露的該等實施例提供一半導體元件的製備方法。在本實施例中，該字元線的該圖案可以由一寬度控制結構所確定。再者，該字元線的形成可能不採用微影製程，這可能會導致重疊錯誤，然後導致在一通道層與該字元線之間的漏電。再者，藉由確定該寬度控制結構的厚度，可以準確地控制該字元線的該尺寸(例如寬度)。因此，可以改善該半導體元件的效能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

應當理解，當一個元件被稱為「連接到(connected to)」或「耦接到(coupled to)」另一個元件時，則該初始元件可直接連接到或耦接到另一個元件，或是其他中間元件。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

應當理解，在本揭露的描述中，使用的術語「大約」(about)改變本揭露的成分、組成或反應物的數量，意指例如藉由用於製備濃縮物或溶液的典型測量以及液體處理程序而可能發生的數量變化。再者，在測量程序中的疏忽錯誤、用於製造組合物或實施方法之成分的製造、來源或純度的差異等可能會導致變化。在一方面，術語「大約」(about)是指在報告數值的10％以內。在另一個方面，術語「大約」(about)是指在報告數值的5％以內。進而，在另一方面，術語「大約」(about)是指在所報告數值的10、9、8、7、6、5、4、3、2或1％以內。

圖1A是頂視示意圖，例示本揭露一些實施例的半導體元件100。

在一些實施例中，半導體元件100可以包括一單元區，其形成在一記憶體元件中，例如圖1A與圖1B中所示的結構。舉例來說，記憶體元件可包括一動態隨機存取記憶體(DRAM)元件、一次性程式化(OTP)記憶體元件、一靜態隨機存取記憶體(SRAM)元件或其他合適的記憶體元件。在一些實施例中，舉例來說，DRAM可以包括一電晶體、一電容器以及其他元件。在一讀取操作期間，一字元線可以生效，導通電晶體。啟用的電晶體允許藉由一檢測放大器經由一位元線而讀取跨經電容器兩端的電壓。在一寫入操作期間，當字元線生效時，可以在位元線上提供待寫入的資料。

在一些實施例中，半導體元件100可以包括一周圍區(圖未示)，用於形成一邏輯元件(例如系統上晶片(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微控制器等)、一射頻(RF)元件、一感測器元件、一微機電系統(MEMS)元件、一訊號處理元件(例如數位訊號處理(DSP)元件)、一前端元件(例如一類比前端(AFE)元件)或其他元件。

如圖1A所示，半導體元件100可以包括一基底110、一介電結構120、多條字元線130、多個閘極介電層142、多個通道層144以及多個著陸墊150。

基底110可以是一半導體基底，例如一塊狀半導體、絕緣體上覆半導體(SOI)基底或類似物。基底110可以包括單晶形式、多晶形式或非晶形式的一元素半導體，其包含矽或鍺；一化合物半導體材料，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦與銻化銦中的至少一種；一合金半導體材料，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP與GaInAsP中的至少一種；任何其他合適的材料；或其組合。在一些實施例中，合金半導體基底可以包括具有梯度Ge特徵的SiGe合金，其中Si與Ge組成從梯度SiGe特徵的一個位置處的一個比率變化到另一個位置處的另一個比率。在另一個實施例中，SiGe合金形成在一矽基底上。在一些實施例中，SiGe合金可以被與一SiGe合金接觸的另一種材料機械應變。在一些實施例中，基底110可以具有一多層結構，或者基底110可以包括一多層化合物半導體結構。

基底110中可以具有多個摻雜區(圖未示)。在一些實施例中，可以在基底110中摻雜p型及/或n型摻雜物。在一些實施例中，p型摻雜物包括硼(B)、其他III族元素或其任何組合。在一些實施例中，n型摻雜物包括砷(As)、磷(P)、其他V族元素或其任何組合。

介電結構120可以設置在基底110上。在一些實施例中，介電結構120可以包括一多層結構。在一些實施例中，介電結構120可以包括氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或其他合適的材料。

每條字元線130(例如，130-1、130-2與130-3)可以沿Y軸延伸。每條字元線130-1、130-2與130-3可以是平行的。在一些實施例中，每條字元線130-1、130-2與130-3可以藉由介電結構120而實體分離。字元線130可以包括導電材料，例如鎢(W)、銅(Cu)、鋁(Al)、鉭(Ta)、鉬(Mo)、氮化鉭(TaN)、鈦、氮化鈦(TiN)、類似物，及/或其組合。

在一些實施例中，閘極介電層142可以設置在基底110上。在一些實施例中，每個閘極介電層142可以被相應的一字元線130所圍繞。在一些實施例中，閘極介電層142可以具有一環形或其他合適的輪廓。然而，本揭露並不意旨在限制。在一些實施例中，閘極介電層142可以包括氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或其組合。在一些實施例中，閘極介電層可以包括介電材料，例如高k介電材料。高k介電材料可以具有超過4的介電常數(k值)。高k材料可以包括氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鑭(La ₂O ₃)、氧化釔(Y ₂O ₃)、氧化鋁(Al ₂O ₃)、氧化鈦(TiO ₂)或其他適用材料。其他合適的材料在本揭露的預期範圍內。

在一些實施例中，通道層144(例如144-1、144-2與144-3)可以設置在基底110上。在一些實施例中，通道層144-1、144-2與144-3中的每一個可以被對應的一閘極介電層142所圍繞。在一些實施例中，通道層144可以被字元線130所圍繞。舉例來說，通道層144-1可以被字元線130-1所圍繞。通道層144-2可以被字元線130-2所圍繞。通道層144-3可以被字元線130-3所圍繞。通道層144-1可以沿著X軸而與通道層144-3對準。通道層144-2可以沿X軸而與通道層144-1(或通道層144-3)不對準。在一些實施例中，通道層144可以具有一圓形、橢圓形、卵形或其他合適的輪廓。然而，本揭露並不意旨在限制。

通道層144的材料可以包括一非晶半導體、一多晶半導體及/或金屬氧化物。半導體可以包括鍺(Ge)、矽(Si)、錫(Sn)、銻(Sb)，但並不以此為限。金屬氧化物可包括氧化銦、氧化錫、氧化鋅、例如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、或In-Ga基氧化物的二元金屬氧化物、例如In-Ga-Zn基氧化物(也表示為IGZO)、In-Al-Zn基氧化物、In-S基氧化物(也表示為ITO)、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物的三元金屬氧化物、以及例如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、 In-Sn-Hf-Zn基氧化物或In-Hf-Al-Zn基氧化物的四元金屬氧化物，但並不以此為限。然而，本揭露並不意旨在限制。

每個著陸墊150可以設置在通道層144上。每個著陸墊150可以是實體分離的。在一些實施例中，著陸墊150可位在一水平準位(或高度)處，其高於字元線130的準位(或高度)。著陸墊150可以覆蓋通道層144-1、144-2與144-3。在一些實施例中，每個著陸墊150可以電性連接到在著陸墊150上的一位元線(圖未示)。著陸墊150可以包括導電材料，例如鎢、銅、鋁、鉭、氮化鉭、鈦、氮化鈦、類似物及/或其組合。然而，本揭露並不意旨在限制。

圖1B是剖視示意圖，例示本揭露一些實施例如圖1A所示的半導體元件100沿剖線A-A'的剖面。

如圖1B所示，半導體元件100還包括電容器結構112(例如112-1與112-3)。在一些實施例中，通道層144-1可以覆蓋或垂直重疊電容器結構112-1。在一些實施例中，通道層144-3可以覆蓋或垂直重疊電容器結構112-3。在一些實施例中，電容器結構112-1與112-3中的每一個從頂視圖來看可以具有一圓形輪廓、一卵形輪廓、一橢圓形輪廓或類似形狀輪廓。

在一些實施例中，電容器結構112-1與112-3中的每一個可以包括一第一電極、一電容器介電質以及一第二電極。在一些實施例中，電容器介電質可以圍繞第一電極。在一些實施例中，第二電極可以圍繞第一電極。在一些實施例中，第二電極可以圍繞電容器介電質。在一些實施例中，電容器介電質可以設置在第一電極與第二電極之間。

第一電極及/或第二電極可以包括一半導體材料或一導電材料。半導體材料可以包括多晶矽或其他合適的材料。導電材料可以包括鎢、銅、鋁、鉭或其他合適的材料。

電容器介電質可以包括介電材料，例如氧化矽、氧化鎢、氧化鋯、氧化銅、氧化鋁、氧化鉿或類似物。

半導體元件100還可以包括多個接觸栓塞114。在一些實施例中，接觸栓塞114可以設置在電容器結構112上。在一些實施例中，接觸栓塞114可以經配置以連接電容器結構112與通道層144。在一些實施例中，接觸栓塞114可以包括金屬，例如鎢(W)、銅(Cu)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、釕(Rh)、鋁 (Al)、鉬(Mo)、鈷(Co)、其合金或其組合。

半導體元件100還可以包括一絕緣層116。絕緣層116可以分隔多個電容器結構112。絕緣層116可以包括例如氧化矽(SiO ₂)、氮化矽(Si ₃N ₄)、氮氧化矽(N ₂OSi ₂)、氧化氮化矽(N ₂OSi ₂)、高k材料或其組合。介電層接觸栓塞114也可以稱為一層間介電質。

如圖1B所示，閘極介電層142可以在接觸栓塞114與著陸墊150之間延伸。閘極介電層142可以穿透介電結構120。閘極介電層142可以穿透字元線130。

通道層144可以在接觸栓塞114與著陸墊150之間延伸。通道層144可以穿透介電結構120。通道層144可以穿透字元線130。

圖2是流程示意圖，例示本揭露一些實施例的半導體元件的製備方法200。

製備方法200可以從步驟201開始，其為提供一基底。該基底可以包括其中的多個電容器結構。

製備方法200可以繼續進行步驟202，其為一金屬化層形成在該基底上。

製備方法200可以繼續進行步驟203，其為形成一犧牲層以穿透該金屬化層。

製備方法200可以繼續進行步驟204，其為一遮罩圖案形成在該犧牲層上。

製備方法200可以繼續進行步驟205，其為一寬度控制結構形成在該遮罩圖案的一側表面上。

製備方法200可以繼續進行步驟206，其為形成一保護層。

製備方法200可以繼續進行步驟207，其為移除該寬度控制結構。

製備方法200可以繼續進行步驟208，其中圖案化該金屬化層以形成一字元線。

製備方法200可以繼續進行步驟209，其為移除該犧牲層以形成一開口。

製備方法200可以繼續進行步驟210，其為一通道層形成在該開口內。

製備方法200可以繼續進行步驟211，其為一著陸墊形成在該通道層上。

製備方法200僅僅是例子，並且不意旨在將本揭露限制在申請專利範圍中明確記載的之外。可以在製備方法200的每個步驟之前、期間或之後提供額外步驟，並且對於該製備方法的額外實施例，可以替換、消除或重新排序所描述的一些步驟。在一些實施例中，製備方法200可包括圖2中未描繪的其他步驟。在一些實施例中，製備方法200可以包括圖2中描繪的一個或多個步驟。

圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖 19A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B及圖19B分別為圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A及圖19A的剖視示意圖。應該注意的是，為簡潔起見，一些元件以剖視圖而非頂視圖進行圖解說明。

請參考圖3A及圖3B，可以提供一基底110。在一些實施例中，多個電容器結構112(例如112-1與112-3)可以形成在基底110內。電容器結構112-1可以沿著X軸與電容器結構112-3對準。在一些實施例中，電容器結構112可以具有一圓形、橢圓形、卵形或其他合適的輪廓。然而，本揭露並不意旨在限制。在一些實施例中，多個接觸栓塞114可以形成在電容器結構112上。在一些實施例中，一絕緣層116可以形成在基底110上。絕緣層116可以經配置以分離接觸栓塞114。

請參考圖4A及圖4B，一介電層121、一金屬化層132以及一介電層122可以形成在基底110上。在一些實施例中，介電層121(或一下介電層)可以形成在基底110上。在一些實施例中，金屬化層132可以形成在介電層121上。在一些實施例中，介電層122(或一上介電層)可以形成在金屬化層132上。介電層121及/或122可以包括氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或其他合適的材料。金屬化層132可以經配置以形成多個字元線。介電層121、介電層122以及金屬化層132的製作技術可包括化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、低壓化學氣相沉積(LPCVD)、電漿增強CVD(PECVD)或其他合適的製程。

請參考圖5A及圖5B，形成多個開口161r (例如161r-1、161r-2與161r-3)。可以移除介電層121、介電層122與金屬化層132的一部分。在一些實施例中，開口161r可以穿透介電層121、介電層122與金屬化層132。在一些實施例中，絕緣層116可以藉由開口161r而暴露。在一些實施例中，開口161r-1可沿X軸而與開口161r-3對準。開口161r-1可以沿著X軸而與開口161r-2不對準。

請參考圖6A及圖6B，可以形成多個犧牲層170 (例如170-1、170-2與170-3)。舉例來說，犧牲層170-1可以形成在開口161r-1內。犧牲層170-2可以形成在開口161r-2內。犧牲層170-3可以形成在開口161r-3內。在一些實施例中，犧牲層170可以沿Z軸與電容器結構112垂直重疊或對準。舉例來說，犧牲層170-1可以垂直地重疊電容器結構112-1。犧牲層170-3可以垂直地重疊電容器結構112-3。在一些實施例中，犧牲層170-1可以沿著X軸而與犧牲層170-3對準。犧牲層170-1可以沿著X軸而與犧牲層170-2不對準。

在一些實施例中，犧牲層170的材料不同於介電層121(或122)的材料。在一些實施例中，犧牲層170的材料不同於金屬化層132的材料。在一些實施例中，犧牲層170可以包括多晶矽、氮化鎵、氮化鋁鎵、氮化鈦、氮化鉭或其他合適的材料。犧牲層170的製作技術可包括CVD、ALD、PVD、LPCVD、PECVD或其他合適的製程。

請參考圖7A及圖7B，一遮罩元件181可以形成在介電層122上。遮罩元件181可以覆蓋犧牲層170。在一些實施例中，遮罩元件181的材料可以不同於介電層122的材料。遮罩元件181可以包括一介電層。在一些實施例中，遮罩元件181的材料可以包括碳、氧化矽(SiO ₂)，例如可流動氧化物(FOX)、東燃矽氮烷(tonen silazene，TOSZ)、未摻雜矽玻璃(USG)、硼矽玻璃(BSG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、電漿增強四乙基正矽酸鹽(PE-TEOS)、氟化矽玻璃(FSG)或其他合適的材料。在一些實施例中，舉例來說，遮罩元件181的製作技術可包括一旋塗技術、一沉積技術或其他合適的技術。

請參考圖8A及圖8B，可以形成一遮罩元件182。可以圖案化遮罩元件182。遮罩元件182可沿Y軸延伸。遮罩元件182的材料可以不同於遮罩元件181的材料。可以圖案化遮罩元件181。在一些實施例中，舉例來說，遮罩元件182的材料可以包括一光阻。

可以界定遮罩圖案180。在一些實施例中，遮罩圖案180可以包括遮罩層180-1以及遮罩層180-2。在一些實施例中，每個遮罩層180-1與180-2可以沿Y軸延伸。在一些實施例中，每個遮罩層180-1與180-2可以包括遮罩元件181與182。在一些實施例中，遮罩層180-1可以垂直地重疊犧牲層170-1。在一些實施例中，遮罩層180-2可以垂直地重疊犧牲層170-3。在一些實施例中，犧牲層170-2可以不垂直地重疊遮罩圖案180。犧牲層170-2可以藉由遮罩圖案180而暴露。遮罩圖案可以具有沿X軸的一間距P1。

請參考圖9A及圖9B，可以形成一寬度控制層190a。在一些實施例中，寬度控制層190a可以共形地形成在遮罩圖案180上。在一些實施例中，寬度控制層190a可以形成在介電層122上。在一些實施例中，寬度控制層190a可以覆蓋金屬化層132。

在一些實施例中，寬度控制層190a可以包括氮化矽(Si _xN _y)、氮氧化矽(SiON)或其他合適的材料。舉例來說，寬度控制層190a的製作技術可以包括ALD、CVD、PVD、LPCVD、PECVD或其他合適的製程。

寬度控制層190a可以具有一厚度T1。在一些實施例中，寬度控制層190a的厚度T1可以用於確定隨後將形成的一字元線的一寬度。

請參考圖10A及圖10B，可以形成一寬度控制結構190b。在一些實施例中，可以移除寬度控制層190a在遮罩圖案180的上表面上的部分。在一些實施例中，寬度控制結構190b可以形成或保留在遮罩圖案180的側表面(或側壁)上。在一些實施例中，寬度控制結構190b可以形成在遮罩層180-1的側表面180-1s1上。在一些實施例中，寬度控制結構190b可以形成在遮罩層180-2的側表面180-2s1上。遮罩層180-2的側表面180-2s1可以面對遮罩層180-1的側表面180-1s1。

寬度控制結構190b可以包括寬度控制元件190b-1與190b-2。每個寬度控制元件190b-1與190b-2可以沿Y軸延伸。每個寬度控制元件190b-1與190b-2可具有沿X軸的厚度T1。寬度控制元件190b-1可以形成在遮罩層180-1的側表面180-1s1上。寬度控制元件190b-2可以形成在遮罩層180-2的側表面180-2s1上。犧牲層170-2可以設置在寬度控制元件190b-1與190b-2之間。

寬度控制結構190b可以界定一間隙190r，其暴露金屬化層132的一部分。在一些實施例中，寬度控制結構190b的間隙190r的尺寸D1(或寬度)可以經配置以確定一字元線的尺寸(或寬度)。

在一些實施例中，寬度控制結構190b(或控制元件190b-1)的厚度T1可用於確定隨後將形成的一字元線的一尺寸(或寬度)。

請參考圖11A及圖11B，可以移除遮罩圖案。在一些實施例中，可以移除遮罩層180-1與180-2。可以暴露犧牲層170-1與170-3。可以形成多個開口180p。犧牲層170-1、170-2與170-3可以藉由開口180p而暴露。

請參考圖12A及圖12B，可以形成一保護層192。在一些實施例中，保護層192可填充進入開口180p中。在一些實施例中，保護層192可以覆蓋犧牲層170-1、170-2與170-3。在一些實施例中，保護層192可以覆蓋介電層122。保護層192可以包括氧化物(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或其他合適的材料。舉例來說，填充層125的製作技術可以包括CVD、ALD、PVD、LPCVD、PECVD或其他合適的製程。在一些實施例中，保護層192的材料可以不同於寬度控制結構190b的材料。

請參考圖13A及圖13B，可以執行例如一化學機械技術的一研磨技術。可以移除保護層192在寬度控制結構190b上的部分，並且寬度控制結構190b可以藉由保護層192而暴露。接下來，可以執行一蝕刻技術以移除寬度控制結構190b。在一些實施例中，介電層122的一部分可以藉由保護層192而暴露。在一些實施例中，金屬化層132的一部分可以藉由保護層192而暴露。保護層192可以包括一部分192-1以及與部分192-1間隔開的一部分192-2。在一些實施例中，部分192-1可沿Y軸延伸。在一些實施例中，部分192-2可沿Y軸延伸。在一些實施例中，部分192-1可以覆蓋犧牲層170-1與170-3。在一些實施例中，部分192-2可以覆蓋犧牲層170-2。部分192-1的尺寸D2可以大致上等於部分192-2的尺寸D3。可以形成多個開口190p。開口190p可以暴露金屬化層132的一部分。

請參考圖14A及圖14B，可以形成多個字元線130(例如130-1、130-2及130-3)。在一些實施例中，可以執行一蝕刻技術。可以移除藉由保護層192而暴露的金屬化層132。在一些實施例中，可以移除介電層121的一部分。在一些實施例中，可移除介電層122的一部分。在一些實施例中，字元線130的一尺寸D4(例如寬度或長度)可以由寬度控制結構190b的厚度T1所確定。在一些實施例中，字元線130的尺寸D4(例如寬度或長度)可以由間隙190r的尺寸D1所確定。可以形成一凹陷192p。在一些實施例中，凹陷192p可以位在字元線130之間。字元線130可具有沿X軸的一間距P2。在一些實施例中，間距P1可不同於間距P2。在一些實施例中，間距P2可大於間距P1。

請參考圖15A及圖15B，可以形成一絕緣層123。在一些實施例中，絕緣層123可以形成在凹陷192p內，藉此產生一介電結構120。隔離層123的材料可以相同於介電層121的材料。

請參考圖16A及圖16B，可以形成多個開口170p。在一些實施例中，可以移除犧牲層170-1、170-2與170-3以形成開口170p。在一些實施例中，開口170p可以穿透介電結構120與字元線130。

請參考圖17A及圖17B，可以形成閘極介電層142以及通道層144(例如144-1、144-2與144-3)。在一些實施例中，閘極介電層142可以形成在開口170p內。在一些實施例中，通道層144-1、144-2與144-3可以形成在開口170p內並且被閘極介電層142所圍繞。舉例來說，閘極介電層142的製作技術可以包括CVD、ALD、PVD、LPCVD、PECVD或其他合適的製程。舉例來說，通道層144的製作技術可以包含CVD、ALD、PVD、LPCVD、PECVD或其他合適的製程。

請參考圖18A及圖18B，可以形成金屬化層150a以覆蓋通道層144、閘極介電層142以及字元線130。舉例來說，金屬化層150a的製作技術可以包括CVD、ALD、PVD、LPCVD、PECVD或其他合適的製程。

請參考圖19A及圖19B，可以形成多個著陸墊150。在一些實施例中，可以圖案化金屬化層150a。可以保留在通道層144上的金屬化層150a以形成著陸墊150，藉此以產生半導體元件100。著陸墊150可以形成在通道層144之上。著陸墊150可以經配置以連接通道層144與位元線(圖未示)。

在本實施例中，字元線130的圖案可由寬度控制結構190b所確定。字元線130的形成可能沒有使用微影製程，這可能會導致重疊錯誤，進而導致通道層144與字元線130之間的漏電。此外，可以藉由確定寬度控制結構190b的厚度來精確地控制字元線130的寬度。因此，可以改善半導體元件100的效能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

100:半導體元件 110:基底 112:電容器結構 112-1:電容器結構 112-3:電容器結構 114:接觸栓塞 116:絕緣層 120:介電結構 121:介電層 122:介電層 123:絕緣層 125:填充層 130:字元線 130-1:字元線 130-2:字元線 130-3:字元線 132:金屬化層 142:閘極介電層 144:通道層 144-1:通道層 144-2:通道層 144-3:通道層 150:著陸墊 150a:金屬化層 161r:開口 161r-1:開口 161r-2:開口 161r-3:開口 170:犧牲層 170-1:犧牲層 170-2:犧牲層 170-3:犧牲層 170p:開口 180:遮罩圖案 180-1:遮罩層 180-1s1:側表面 180-2:遮罩層 180-2s1:側表面 180p:開口 181:遮罩元件 182:遮罩元件 190a:寬度控制層 190b:寬度控制結構 190b-1:寬度控制元件 190b-2:寬度控制元件 190p:開口 190r:間隙 192:保護層 192-1:部分 192-2:部分 192p:凹陷 200:製備方法 201:步驟 202:步驟 203:步驟 204:步驟 205:步驟 206:步驟 207:步驟 208:步驟 209:步驟 210:步驟 211:步驟 D1:尺寸 D2:尺寸 D3:尺寸 D4:尺寸 P1:間距 P2:間距 T1:厚度 X:軸 Y:軸 Z:軸

藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。圖1A是頂視示意圖，例示本揭露一些實施例的半導體元件。圖1B是剖視示意圖，例示本揭露一些實施例如圖1A所示的半導體元件沿剖線A-A'的剖面。圖2是流程示意圖，例示本揭露一些實施例的半導體元件的製備方法。圖3A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖3B是剖視示意圖，例示沿著圖3A的剖線A-A'的剖面。圖4A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖4B是剖視示意圖，例示沿著圖4A的剖線A-A'的剖面。圖5A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖5B是剖視示意圖，例示沿著圖5A的剖線A-A'的剖面。圖6A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖6B是剖視示意圖，例示沿著圖6A的剖線A-A'的剖面。圖7A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖7B是剖視示意圖，例示沿著圖7A的剖線A-A'的剖面。圖8A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖8B是剖視示意圖，例示沿著圖8A的剖線A-A'的剖面。圖9A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖9B是剖視示意圖，例示沿著圖9A的剖線A-A'的剖面。圖10A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖10B是剖視示意圖，例示沿著圖10A的剖線A-A'的剖面。圖11A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖11B是剖視示意圖，例示沿著圖11A的剖線A-A'的剖面。圖12A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖12B是剖視示意圖，例示沿著圖12A的剖線A-A'的剖面。圖13A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖13B是剖視示意圖，例示沿著圖13A的剖線A-A'的剖面。圖14A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖14B是剖視示意圖，例示沿著圖14A的剖線A-A'的剖面。圖15A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖15B是剖視示意圖，例示沿著圖15A的剖線A-A'的剖面。圖16A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖16B是剖視示意圖，例示沿著圖16A的剖線A-A'的剖面。圖17A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖17B是剖視示意圖，例示沿著圖17A的剖線A-A'的剖面。圖18A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖18B是剖視示意圖，例示沿著圖18A的剖線A-A'的剖面。圖19A是示意圖，例示本揭露一些實施例製備半導體元件的例示方法的一或多個階段。圖19B是剖視示意圖，例示沿著圖19A的剖線A-A'的剖面。

100:半導體元件

110:基底

112:電容器結構

112-1:電容器結構

112-3:電容器結構

114:接觸栓塞

116:絕緣層

120:介電結構

130:字元線

130-1:字元線

130-2:字元線

130-3:字元線

142:閘極介電層

144:通道層

144-1:通道層

144-3:通道層

150:著陸墊

X:軸

Y:軸

Z:軸

Claims

一種半導體元件結構的製備方法，包括：提供一基底；形成一金屬化層在該基底上；形成一遮罩圖案在該金屬化上；形成一寬度控制結構在該遮罩圖案的一側表面上以界定一間隙以暴露該金屬化層；移除該遮罩圖案；以及圖案化該金屬化層以形成一字元線，其中該字元線的一寬度大致等於該間隙的一寬度。
如請求項1所述之半導體元件的製備方法，更包含：在移除該遮罩圖案後形成一保護層，其中該保護層填充在該寬度控制結構界定的該間隙。
如請求項2所述之半導體元件的製備方法，其中該遮罩圖案包含一第一遮罩元件與在該第一遮罩元件上的一第二遮罩元件，以及該第一遮罩元件的材料與該第二遮罩元件的材料不同。
如請求項2所述之半導體元件的製備方法，更包含：在形成該保護層後移除該寬度控制結構。
如請求項4所述之半導體元件的製備方法，其中該寬度控制結構在該金屬化層被圖案化之前被移除。
如請求項1所述之半導體元件的製備方法，其中該遮罩圖案的一間距大於該字元線的一間距。
如請求項1所述之半導體元件的製備方法，更包含：移除由該保護層暴露的該金屬化層。
如請求項1所述之半導體元件的製備方法，更包含：形成一犧牲層穿透該金屬化層；在形成該字元線後移除該犧牲層，以形成一開口；以及在該開口中形成一通道層。