TWI833245B - 具有不同位元線接觸點之半導體元件的製備方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 239000011295 pitch Substances 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 68
- 239000010410 layer Substances 0.000 claims description 135
- 239000011241 protective layer Substances 0.000 claims description 118
- 238000004519 manufacturing process Methods 0.000 claims description 51
- 230000008569 process Effects 0.000 claims description 45
- 238000005530 etching Methods 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 21
- 238000001465 metallisation Methods 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000002360 preparation method Methods 0.000 description 28
- 239000003990 capacitor Substances 0.000 description 22
- 125000006850 spacer group Chemical group 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910045601 alloy Inorganic materials 0.000 description 10
- 239000000956 alloy Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910052741 iridium Inorganic materials 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910052703 rhodium Inorganic materials 0.000 description 4
- 229910052707 ruthenium Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- -1 HSO Inorganic materials 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910019044 CoSix Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910002244 LaAlO3 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- RRZKHZBOZDIQJG-UHFFFAOYSA-N azane;manganese Chemical compound N.[Mn] RRZKHZBOZDIQJG-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
- 229910052845 zircon Inorganic materials 0.000 description 1
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本揭露提供一種半導體元件的製備方法。該半導體元件具有一基底，界定多個溝槽；以及多個位元線接觸點，設置在該基底上，其中至少一個位元線接觸點設置在由該基底所界定的其中一個溝槽內，其中該多個溝槽具有一第一列以及一第二列，而該第一列的一間距不同於該第二列的一間距。
Description
本申請案主張美國第17/725,551及17/726,004號專利申請案之優先權(即優先權日為「2022年4月21日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件的製備方法。特別是有關於一種具有不同位元線接觸點之半導體元件的製備方法。
隨著電子產業的快速發展，積體電路(IC)已經實現高效能以及小型化。IC材料與設計方面的技術進步產生了數代IC，其中每一代均具有更小以及更複雜的電路。
位元線接觸點用於在一半導體結構的不同特徵中或之間而建立連接。位元線接觸點可形成在由一基底所界定的一溝槽中。該基底可切碎以形成一溝槽，而位元線接觸點形成在該溝槽內。在一些情況下，在一單元區之一邊緣中的該溝槽與相對在一中心區中的該溝槽相比可能僅具有一半輪廓。然而，這種具有半輪廓的該等溝槽會在一位元線與一單元接觸點之間發生漏電。因此，需要一種新的半導體元件以及改善這些問題的方法。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底，該基底包括相互分隔開的多個主動區。該製備方法亦包括形成多個遮罩結構在該基底上。該製備方法還包括形成一第一保護層以覆蓋該等第一遮罩結構與該基底。該第一保護層界定一區域，而該區域暴露該等第一遮罩結構之一部分以及該基底，而從一頂視圖來看，由該第一保護層所界定的該區域具有一鋸齒形邊緣。此外，該製備方法包括執行一第一蝕刻製程以形成由該基底所界定的多個溝槽。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底，該基底包括相互分隔開的多個主動區。該製備方法亦包括形成多個第一遮罩結構在該基底上。該製備方法還包括形成一第一保護層以覆蓋該等第一遮罩結構與該基底。該第一保護層界定一第一區域，該第一區域暴露該等第一遮罩結構與該基底。該等第一遮罩結構的一部分部分被該第一保護層所覆蓋。此外，該製備方法包括執行一第一蝕刻製程以移除從該等第一遮罩結構以及從該第一區域所暴露的該基底，以形成多個溝槽。
本揭露之再另一實施例提供一種半導體元件。該半導體元件包括一基底以及多個位元線接觸點。該基底界定多個溝槽。該多個位元線接觸點設置在該基底上。至少一個位元線接觸點設置在由該基底所界定的其中一個溝槽內。該多個溝槽具有一第一列以及一第二列，而該第一列
的一間距不同於該第二列的一間距。
本揭露的該等實施例繪示具有多個位元線接觸點的一半導體元件。在此實施例中，鄰接該位元線接觸點的該絕緣間隙子可具有一整體輪廓，藉此防止在該位元線與該電容器觸點或該溝槽之間的一電性短路。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
134e:邊緣
20:主動區
21:部分
22:部分
100a:半導體元件
100b:半導體元件
110A:單元區
110B:周圍區
112:基底
114:絕緣結構
116:位元線接觸點
116':導電層
116a:位元線接觸點
118:介電層
120:位元線堆疊
120':阻障層
122:位元線
122':金屬化層
124:介電層
132:遮罩結構
132p1:部分
134:保護層
134s1:側邊
134s2:側邊
136:溝槽
138:遮罩結構
140:間距調整結構
142:保護層
142s1:側邊
142s2:側邊
150:絕緣間隙子
150a:絕緣間隙子
152:電容器接觸點
154:堆疊結構
156:導電層
158:溝槽
200:製備方法
202:步驟
204:步驟
206:步驟
208:步驟
210:步驟
212:步驟
214:步驟
216:步驟
218:步驟
220:步驟
1161:列
1162:列
1163:行
1164:行
1221:位元線
1222:位元線
1321:列
1322:列
1323:列
1361:列
1362:列
1363:行
1364:行
D1:方向
D2:方向
P1:蝕刻製程
P2:蝕刻製程
R1:區域
R2:區域
T1:間距
T2:間距
T3:間距
T4:間距
T5:間距
T6:間距
T7:間距
T8:間距
X:方向
Y:方向
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。
圖1A是頂視示意圖，例示本揭露一些實施例的半導體元件。
圖1B是剖視示意圖，例示本揭露一些實施例如圖1A之半導體元件沿剖線A-A'的剖面。
圖2是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法。
圖3A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖3B是剖視示意圖，例示本揭露一些實施例沿圖3A之剖線A-A’的剖面。
圖4A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖4B是剖視示意圖，例示本揭露一些實施例沿圖4A之剖線A-A’的剖面。
圖5A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖5B是剖視示意圖，例示本揭露一些實施例沿圖5A之剖線A-A’的剖面。
圖6A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖6B是剖視示意圖，例示本揭露一些實施例沿圖6A之剖線A-A’的剖面。
圖7A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖7B是剖視示意圖，例示本揭露一些實施例沿圖7A之剖線A-A’的剖面。
圖8A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖8B是剖視示意圖，例示本揭露一些實施例沿圖8A之剖線A-A’的剖面。
圖9A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之
一例子的一或多個階段。
圖9B是剖視示意圖，例示本揭露一些實施例沿圖9A之剖線A-A’的剖面。
圖10A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖10B是剖視示意圖，例示本揭露一些實施例沿圖10A之剖線A-A’的剖面。
圖11A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖11B是剖視示意圖，例示本揭露一些實施例沿圖8A之剖線A-A’的剖面。
圖12A是示意圖，例示本揭露一些實施例之半導體元件的製備方法之一例子的一或多個階段。
圖12B是剖視示意圖，例示本揭露一些實施例沿圖8A之剖線A-A’的剖面。
圖13是剖視示意圖，例示本揭露一些實施例的半導體元件。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
請參考圖1A及圖1B，圖1A是頂視示意圖，例示本揭露一些實施例的半導體元件100a；圖1B是剖視示意圖，例示本揭露一些實施例如圖1A之半導體元件100a沿剖線A-A'的剖面。應當理解，為簡潔起見，在圖1B中省略一些元件。
在一些實施例中，半導體元件100a可包括一單元區110A以及一周圍區110B。
在一些實施例中，單元區110A可為一區域，而一記憶體元件形成在該區域中。舉例來說，該記憶體元件可包括一動態隨機存取記憶體(DRAM)元件、一單次程式化(OTP)記憶體元件、一靜態隨機存取記憶
體(SRAM)元件或其他適合的記憶體元件。在一些實施例中，舉例來說，一DRAM可包括一電晶體、一電容器以及其他元件。在一讀取操作期間，一字元線可被確立(asserted)，導通該電晶體。該致能的電晶體允許跨經該電容器的該電壓經由一位元線而被一感應放大器所讀取。在一寫入期間，當該字元線被確立時，則在該位元線上提供被寫入的該資料。
周圍區110B可為一區域，其用於形成一邏輯元件(例如系統單晶片(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微處理器等等)、一射頻(RF)元件、一感應器元件、一微機電系統(MEMS)元件、一訊號處理元件(例如數位訊號處理(DSP)元件)、一前端元件(例如類比前端(AFE)元件)或其他元件。
半導體元件100a可包括一基底112。基底112可為一半導體基底，例如一塊狀(bulk)半導體、一絕緣體上覆半導體(SOI)基底或類似物。基底112可包括一元素半導體，包括呈一單結晶形式、一多結晶形成或一非結晶形式的矽或鍺；一化合物半導體材料，包括以下至少其一：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦；一合金半導體材料，包括以下至少其一：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP；任何其他適合的材料；或其組合。在一些實施例中，合金半導體基底可為具有梯度Ge特徵的SiGe合金，其中Si與Ge的組成從梯度SiGe特徵的一個位置處的一個比率改變為梯度SiGe特徵的另一個位置處的另一個比率。在另外的實施例中，SiGe合金形成在一矽基底上。在一些實施例中，一SiGe合金可被與SiGe合金接觸的另一種材料機械應變。在一些實施例中，基底112可具有一多層結構，或者是基底112可包括一多層化合物半導體結構。
在一些實施例中，基底112可包括多個主動區20。舉例來說，主動區20可當作用於電性連接的一通道。在一些實施例中，主動區20可設置在半導體元件100a的單元區110A內。
在一些實施例中，半導體元件100a可包括一絕緣結構114。在一些實施例中，多個主動區20可藉由該等絕緣結構114而分隔開。在一些實施例中，絕緣結構114可嵌設在基底112中。在一些實施例中，舉例來說，絕緣結構114可包括氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(N2OSi2)、氧化氮化矽(N2OSi2)或其他適合的材料。
在一些實施例中，半導體元件100a可包括多個位元線接觸點116。在一些實施例中，至少一個位元線接觸點116可設置在基底112的主動區20上。位元線接觸點116可包括金屬，例如W、Cu、Ru、Ir、Ni、Os、Rh、Al、Mo、Co、其合金、其組合或是具有適合電阻與間隙填充能力的任何金屬材料。在一些實施例中，至少一個位元線接觸點116可設置在一溝槽136內，而溝槽136是從基底112的一上表面所凹陷。
在一些實施例中，半導體元件100a可包括一介電層118。介電層118可設置在基底112上。在一些實施例中，介電層118可覆蓋絕緣結構114的一部分。在一些實施例中，介電層118可用於界定溝槽136。在一些實施例中，舉例來說，介電層118可包括氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(N2OSi2)、氧化氮化矽(N2OSi2)、一高介電常數的材料或其組合。該高介電常數之材料的例子包括具有高於二氧化矽之一介電常數的一介電材料，或是具有高於大約3.9之一介電常數的一介電材料。在一些實施例中，介電層118可包括至少一個金屬元件，例如HfO2、HSO、La2O3、LaAlO3、ZrO2、ZrSiO4、Al2O3或其組合。
在一些實施例中，至少一主動區20可具有一部分，在一頂視圖中，該部分並未與介電層118重疊。
在一些實施例中，半導體元件100a可包括多個位元線堆疊120。在一些實施例中，至少一位元線堆疊120可沿著X方向延伸。在一些實施例中，該等位元線堆疊120的一部分可設置在位元線接觸點116上。在一些實施例中，該等位元線堆疊120的一部分可接觸位元線接觸點116。在一些實施例中，該等位元線堆疊120的一部分可電性連接到位元線接觸點116。在一些實施例中，該等位元線堆疊120的一部分可設置在介電層118上。在一些實施例中，該等位元線堆疊120的一部分可接觸介電層118。在一些實施例中，該等位元線堆疊120的一部分可與位元線接觸點116電性絕緣。位元線堆疊120可包括鈦、鉭、氮化鈦、氮化鉭、氮化錳或其組合。
在一些實施例中，半導體元件100a可包括多個位元線122。在一些實施例中，至少一個位元線122可沿著一X方向延伸。在一些實施例中，至少一個位元線122可設置在位元線堆疊120上。在一些實施例中，該等位元線122的一部分可設置在位元線接觸點116上。在一些實施例中，該等位元線122的一部分可電性連接到位元線接觸點116。在一些實施例中，該等位元線122的一部分可設置在介電層118上。在一些實施例中，該等位元線122的一部分可與位元線接觸點116電性絕緣。位元線122可包括金屬，例如W、Cu、Ru、Ir、Ni、Os、Rh、Al、Mo、Co、其合金或其組合。
在一些實施例中，半導體元件100a可包括多個介電層124。在一些實施例中，至少一個介電層124可沿著X方向延伸。在一些實
施例中，至少一個介電層124可設置在位元線122上。在一些實施例中，舉例來說，介電層124可包括氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(N2OSi2)、氧化氮化矽(N2OSi2)、一高介電常數的材料或其組合。該高介電常數之材料的例子包括具有高於二氧化矽之一介電常數的一介電材料，或是具有高於大約3.9之一介電常數的一介電材料。在一些實施例中，介電層124可包括至少一個金屬元件，例如HfO2、HSO、La2O3、LaAlO3、ZrO2、ZrSiO4、Al2O3或其組合。
在一些實施例中，半導體元件100a還可包括多個字元線(圖未示)。至少一個字元線可沿著Y方向延伸。該字元線可大致垂直於位元線122。
如圖1B所示，溝槽136可從基底112的上表面凹陷。在一些實施例中，絕緣結構114的一部分可從溝槽136暴露。在一些實施例中，溝槽136可被介電層118所圍繞。雖然圖1A說明溝槽136具有相對於介電層118的一邊界凹面，但溝槽136可具有其他輪廓，例如圓形、橢圓形或是在其他實施例中的其他適合輪廓。
如圖1A所示，該等溝槽136可具有一列1361以及一列1362。在一些實施例中，該等溝槽136之列1361的一間距T1可不同於該等溝槽136之列1362的一間距T2。在一些實施例中，該等溝槽136之列1361的間距T1可超過該等溝槽136之列1362的間距T2。在一些實施例中，間距T1可大致是間距T2的兩倍。在一些實施例中，該等溝槽136的列1361可為最外列。在一些實施例中，從在一單元區110A內的頂視圖來看，該等溝槽136的列1361可為最上列(或最下列)。
在一些實施例中，該等溝槽136可具有一行1363以及一行
1364。在一些實施例中，該等溝槽136之行1363的一間距T3可不同於該等溝槽136之行1364的一間距T4。在一些實施例中，該等溝槽136之行1363的間距T3可超過該等溝槽136之行1364的間距T4。在一些實施例中，間距T3可大致是間距T4的兩倍。在一些實施例中，該等溝槽136的行1363可為最外行。在一些實施例中，從在一單元區111A內的頂視圖來看，該等溝槽136的行1363可為最左行(或最右行)。
如圖1A所示，該等位元線接觸點116可具有一列1161以及一列1162。在一些實施例中，該等位元線接觸點116之列1161的一間距T5可不同於該等位元線接觸點116之列1162的一間距T6。在一些實施例中，該等位元線接觸點116之列1161的間距T5可超過該等位元線接觸點116之列1162的間距T6。在一些實施例中，間距T5可大致是間距T6的兩倍。在一些實施例中，該等位元線接觸點116的列1161可為最外列。在一些實施例中，從在一單元區110A內的一頂視圖來看，該等位元線接觸點116的列1161可為最上列(或最下列)。
在一些實施例中，該等位元線接觸點116可具有一行1163以及一行1164。在一些實施例中，該等位元線接觸點116之行1163的一間距T7可不同於該等位元線接觸點116之行1164的一間距T8。在一些實施例中，該等位元線接觸點116之行1163的間距T7可超過該等位元線接觸點116之行1164的間距T8。在一些實施例中，間距T7可大致是間距T8的兩倍。在一些實施例中，該等位元線接觸點116的行1163可為最外行。在一些實施例中，從在一單元區110A的一頂視圖來看，該等位元線接觸點116的行1163可為最左行(或最右行)。
在此實施例中，在最外列(或行)中的溝槽136可具有與一內
行相同的一整體輪廓。舉例來說，在列1361中之溝槽136的輪廓可與列1362的輪廓大致上相同。在此實施例中，在最外列(例如1361)之溝槽136的間距不同於該等溝槽136之一內列(例如1362)中的溝槽136的間距。在一比較半導體元件中，與在一內列中的溝槽相比，在最外列(或行)中的溝槽可能僅具有一半輪廓。結果，在最外列(或行)中之位元線接觸點的一側壁可能沒有一個絕緣間隙子，導致一位元線與一電容器接觸點之間的漏電。在此實施例中，由於最外列(或行)的溝槽136具有一整體輪廓，因此可在位元線接觸點的兩側均形成絕緣間隙子，藉此防止位元線122與該電容器接觸點之間的一電性短路。
圖2是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法200。
製備方法200以步驟202開始，其為提供一基底。該基底可包括多個主動區。該多個主動區可藉由一絕緣結構而分隔開。一第一介電層可形成在該基底上。該第一介電層可覆蓋該主動區以及該等絕緣結構。
製備方法200以步驟204繼續，其為可形成多個第一遮罩結構。該等第一遮罩結構可交錯。該等第一遮罩結構可具有一第一列、一第二列以及一第三列。在該第一列中的至少一個第一遮罩結構可對準在該第三列中的一對應結構。在該第一列中的該等第一遮罩結構與在該第二列中的該等第二遮罩結構可交錯。至少一主動區可具有一第一部分，該第一部分並未與該等第一遮罩結構垂直重疊。從一頂視圖來看，該第一主動區的該第一部分可被該等第一遮罩結構所圍繞。至少一主動區可具有一第二部分，該第二部分與該等第一遮罩結構垂直重疊。至少一主動區可與其中兩個第一遮罩結構垂直重疊。
製備方法200以部驟206繼續，其為可形成一第一保護層。該第一保護層可用於界定一第一區域，以藉由一接續的第一蝕刻而進行蝕刻。該第一保護層可覆蓋該等第一遮罩結構的一部分。該第一保護層可包括一感光材料。該等第一遮罩結構的一部分可部分地被該第一保護層所覆蓋。該等第一遮罩結構的該部分可藉由該等第一遮罩結構而部分暴露。該第一保護層可覆蓋該基底的一部分。從一頂視圖來看，該第一保護層可具有一鋸齒形邊緣。該第一保護層的該邊緣不與該主動區的該第一部分相交。
該第一保護層可具有一第一側以及一第二側，該第一側沿著一第一方向而延伸，該第二側沿著一第二方向延伸，而該第二方向不同於該第一方向。該第一方向可相對該X方向傾斜。該第一方向可相對該Y方向傾斜。該第二方向可相對該X方向傾斜。該第二方向可相對該Y方向傾斜。該第一保護層的該第一側大致垂直於該第一保護層的該第二側。該第一保護層的該第一側可不與該主動區的該第一部分相交。該第一保護層的該第二側可不與該主動區的該第一部分相交。該第一保護層的該第一側可跨經不同列的兩個或多個第一遮罩結構。該第一保護層的該第二側可跨經不同列的兩個或多個第一遮罩結構。
再者，該半導體元件可包括多個字元線，嵌設在該基底中。至少一個字元線可大致平行於Y方向。從一頂視圖來看，該第一保護層的該第一側可相對於該字元線傾斜。從一頂視圖來看，該第一保護層的該第二側可相對於該字元線傾斜。
製備方法200以步驟208繼續，其為執行一第一蝕刻製程。可移除藉由該第一保護層而暴露以及藉由該等第一遮罩結構而暴露的該第
一介電層。可移除藉由該第一保護層而暴露以及藉由該等第一遮罩結構而暴露的該基底。
可移除該絕緣結構的一部分。可移除該等主動區的一部分。該第一介電層的一部分可維持在該基底上。可形成多個溝槽。多個溝槽的製作技術可包含該等第一蝕刻製程。該等溝槽可從該基底凹陷。該等溝槽可從該第一介電層凹陷。至少一溝槽可藉由該第一介電層、該基底以及該絕緣結構所界定。
在該第一蝕刻製程之後，可移除該等第一遮罩結構。在該第一蝕刻製程之後，可移除該第一保護層。該第一介電層的一部分可藉由一化學機械研磨製程所移除。
該等溝槽可具有一第一列以及一第二列。該等溝槽之該第一列的一間距可不同於該等溝槽之該第二列的一間距。該等溝槽之該第一列的該間距可超過該等溝槽之該第二列的該間距。該等溝槽的該第一列可為最外列。該等溝槽之該第一列的該間距可大致為該等溝槽之該第二列的該間距的兩倍。從一頂視圖來看，該等溝槽的該第一列可為最上列(或最下列)。
該等溝槽可具有一第一行以及一第二行。該等溝槽之該第一行的一間距可不同於該溝槽之該第二行的一間距。該等溝槽之該第一行的該間距可超過該溝槽之該第二行的該間距。該等溝槽之該第一行的該間距可大致為該溝槽之該第二行的該間距的兩倍。該等溝槽的該第一行可為最外行。從一頂視圖來看，該等溝槽的該第一行可為最左行(或是最右行)。
製備方法200以步驟210繼續，其為可形成一導電層。該導
電層可填滿該等溝槽。該導電層可被該第一介電層所圍繞。
製備方法200以步驟212繼續，其為形成一阻障層、一金屬化層以及一第二介電層。該阻障層可覆蓋該基底。該阻障層可覆蓋該第一介電層。該金屬化層可經配置以形成多個位元線。該金屬化層可覆蓋該阻障層。該第二介電層可覆蓋該金屬化層。
製備方法200以步驟214繼續，其為形成多個第二遮罩結構以及一間距調整結構。該等第二遮罩結構可覆蓋該第二介電層。該金屬化層的一部分可從該等第二遮罩結構而暴露。該阻障層的一部分可從該等第二遮罩結構而暴露。該第二介電層的一部分可從該等第二遮罩結構而暴露。該導電層的一部分可不與該等第二遮罩結構垂直重疊。
該間距調整結構可共形地形成在該等第二遮罩結構上。該間距調整結構可用於縮減由該等第二遮罩結構所界定的該隙縫。該間距調整結構的一部分可設置在由該等第二遮罩結構所界定的多個開口之間。
製備方法200以步驟216繼續，其為可形成一第二保護層。該第二保護層可用於界定一第二區域以藉由接續執行之一第二蝕刻製程進行蝕刻。該第二區域可為矩形或是正方形。該基底的一部分可藉由該第二保護層而暴露。該等第二遮罩結構的一部分可藉由該第二保護層而暴露。該間距調整結構的一部分可藉由該第二保護層而暴露。
該第二保護層可包括一第一側以及一第二側，該第二側大致垂直於該第一側。該第一保護層的該第一側可相對該第二保護層的該第一側傾斜。該第一保護層的該第一側可相對該第二保護層的該第二側傾斜。該第一保護層的該第二側可相對該第二保護層的該第一側傾斜。該第一保護層的該第二側可相對該第二保護層的該第二側傾斜。
製備方法200以步驟218繼續，其為執行一第二蝕刻製程。可移除藉由該第二保護層而暴露以及藉由該等第二遮罩結構而暴露的該第二介電層。可移除藉由該第二保護層而暴露以及藉由該等第二遮罩結構而暴露的該金屬化層，藉此形成沿著該X方向延伸的多個位元線。可移除藉由該第二保護層而暴露以及藉由該等第二遮罩結構而暴露的該阻障層，藉此形成沿著該X方向延伸的多個位元線堆疊。
在該第二蝕刻製程之後，可移除該第二保護層。在該第二蝕刻製程之後，可移除該等第二遮罩結構。在該第二蝕刻製程之後，可移除該間距調整層。該導電層的一部分可藉由該等位元線堆疊而暴露。該導電層的該部分可藉由該等位元線而暴露。該導電層的該部分可藉由該第二導電層而暴露。該等位元線的一部分可設置在該導電層上。該等位元線的一部分可設置在該第一導電層上。該等位元線的一部分可設置在該絕緣結構上。
製備方法200以步驟220繼續，其為移除該導電層的一部分，藉此生產一半導體元件。
在一些實施例中，可移除藉由該等位元線而暴露之該導電層的該部分，藉此形成多個位元線接觸點。至少一位元線接觸點可形成在由該基底所界定的該溝槽內。至少一個位元線接觸點可藉由該位元線而連接。在一些實施例中，該等位元線接觸點可具有一第一列以及一第二列。在一些實施例中，該等位元線接觸點的該第一列可藉由一第一位元線而連接。在一些實施例中，該等位元線接觸點的該第二列可藉由一第二位元線而連接。該等位元線接觸點之該第一列的一間距可不同於該等位元線接觸點之該第二列的一間距。在一些實施例中，該等位元線接觸點之該第一列
的該間距可超過該等位元線接觸點之該第二列的該間距。該等位元線接觸點之該第一列的該間距可大致為該等位元線接觸點之該第二列的該間距的兩倍。在一些實施例中，該等位元線接觸點的該第一列可為最外列。在一些實施例中，從在該半導體元件之一單元區內的一頂視圖來看，該等位元線接觸點的該第一列可為最上列(或最下列)。
在一些實施例中，該等位元線接觸點可具有一第一行以及一第二行。該等位元線接觸點之該第一行的一間距可不同於該等位元線接觸點之該第二行的一間距。在一些實施例中，該等位元線接觸點之該第一行的該間距可超過該等位元線接觸點之該第二行的該間距。該等位元線接觸點之該第一行的該間距可大致為該等位元線接觸點之該第二行的該間距的兩倍。在一些實施例中，該等位元線接觸點的該第一行可為最外行。在一些實施例中，從在該半導體元件之一單元區內的一頂視圖來看，該等位元線接觸點的該第一行可為最左行(或最右行)。
在此實施例中，具有例如一鋸齒形狀之一特定輪廓的該第一保護層是用於界定一區域，而在該區域上執行一蝕刻。藉由使用前述的第一保護層，相較於一內溝槽，在該最外列(或行)中的該溝槽可具有一整體輪廓，藉此避免在該位元線與該電容器接觸點之間的一電性短路。
製備方法200僅為一個例子，並不意指在將本揭露限制在申請專利範圍中所明確記載的範圍之外。可以在製備方法200的每個步驟之前、期間或之後提供額外的步驟，並且對於該製備方法的額外實施例可以替換、消除或重新排序所描述的一些步驟。在一些實施例中，製備方法200可包括在圖2中未繪示之進一步的步驟。在一些實施例中，製備方法200可包括在圖2中所繪示的一個或多個步驟。
圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A以及圖12A繪示依據本揭露一些實施例用於製造半導體元件之例示方法的一個或多個階段；以及圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B以及圖12B是分別沿著圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A以及圖12A之剖線A-A’的剖視圖。應當理解，為了簡潔起見，圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A以及圖12A省略一些元件。
請參考圖3A及圖3B，提供一基底112。在一些實施例中，基底112可包括多個主動區20。在一些實施例中，多個主動區20可藉由一絕緣結構114而分隔開。一介電層118可形成在基底112上。在一些實施例中，基底112可覆蓋主動區20以及該等絕緣結構114。在一些實施例中，多個字元線(圖未示)可形成在基底112內。至少一字元線可沿著Y方向延伸。在一些實施例中，該字元線相對於至少一主動區20的一長軸傾斜。該半導體元件可包括一單元區110A以及一周圍區110B。
請參考圖4A及圖4B，可形成多個遮罩結構132。在一些實施例中，該等遮罩結構的製作技術可包含化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、低壓化學氣相沉積(LPCVD)或其他適合的製程。在一些實施例中，從一頂視圖來看，該等遮罩結構132可為圓形或其他適合的形狀。
在一些實施例中，該等遮罩結構132可交錯。在一些實施例中，該等遮罩結構132可具有多列1321、1322以及1323。列1322可設置在列1321與1323之間。在列1321中的至少一遮罩結構132可對準在列1323中的一對應的結構。在一些實施例中，在列1321中的該等遮罩結構
132以及在列1322中的該等遮罩結構132可交錯。
至少一主動區20可具有一部分，該部分並不與該等遮罩結構132垂直重疊。在一些實施例中，從一頂視圖來看，主動區20的該部分可被該等遮罩結構132所圍繞。至少一主動區20可具有一部分22，其與該等遮罩結構132垂直重疊。至少一主動區20可垂直重疊二個或多個遮罩結構132。
請參考圖5A及圖5B，可形成一保護層134。在一些實施例中，保護層134可用於界定一區域R1以依序進行蝕刻。在一些實施例中，保護層134可覆蓋該等遮罩結構132的一部分。在一些實施例中，保護層134可包括一感光材料。
在一些實施例中，該等遮罩結構132的一部分132p1可部分地被該等遮罩結構132所覆蓋。在一些實施例中，該等遮罩結構132的該部分132p1可藉由保護層134而部分暴露。在一些實施例中，保護層134可覆蓋基底112的一部分。
在一些實施例中，保護層134可具有一邊緣134e。在一實施例中，從一頂視圖來看，邊緣134e可具有一鋸齒形狀。在一些實施例中，從一頂視圖來看，保護層134的邊緣134e可不與主動區20的該部分21相交。
在一些實施例中，保護層134可具有一側邊134s1以及一側邊134s2，側邊134s1沿著一方向D1延伸，側邊134s2沿著一方向D2延伸，而方向D2不同於方向D1。在一些實施例中，方向D1可相對於該X方向傾斜。在一些實施例中，方向D1可相對於該Y方向傾斜。在一些實施例中，方向D2可相對於該X方向傾斜。在一些實施例中，方向D2可相對於
該Y方向傾斜。在一些實施例中，多個字元線(圖未示)形成在基底112中。該字元線可沿著Y方向延伸。在一些實施例中，保護層134的側邊134s1可相對於該字元線傾斜。在一些實施例中，保護層134的側邊134s2可相對於該字元線傾斜。
在一些實施例中，保護層134的側邊134s1可大致垂直於保護層134的側邊134s2。在一些實施例中，從一頂視圖來看，保護層134的側邊134s1可不與主動區20的該部分21相交。在一些實施例中，從一頂視圖來看，保護層134的側邊134s2可不與主動區20的該部分22相交。在一些實施例中，從一頂視圖來看，保護層134的側邊134s1可跨經不同列的兩個或多個遮罩結構132。在一些實施例中，從一頂視圖來看，保護層134的側邊134s2可跨經不同列的兩個或多個遮罩結構132。
請參考圖6A及圖6B，執行一蝕刻製程P1。蝕刻製程P1可包括一乾蝕刻、一濕蝕刻或其他適合的製程。在一些實施例中，可移除藉由保護層134而暴露以及藉由等遮罩結構132而暴露的介電層118。在一些實施例中，可移除藉由保護層134而暴露以及藉由該等遮罩結構132而暴露的基底112。在一些實施例中，可移除該等絕緣結構114的一部分。
在一些實施例中，可移除該等主動區20的一部分。在一些實施例中，介電層118的一部分可維持在基底112上。
在一些實施例中，可形成多個溝槽136。在一些實施例中，多個溝槽136的製作技術可包含蝕刻製程P1。在一些實施例中，該等溝槽136可從基底112凹陷。在一些實施例中，該等溝槽136可從介電層118凹陷。至少一溝槽136可藉由介電層118、基底112以及該等絕緣結構114所界定。
在一些實施例中，在蝕刻製程P1之後，可移除該等遮罩結構132。在一些實施例中，在蝕刻製程P1之後，可移除保護層134。在一些實施例中，介電層118可藉由一化學機械研磨製程而移除。
在一些實施例中，該等溝槽136可具有列1361與1362。在一些實施例中，該等溝槽136之列1361的一間距T1可不同於該等溝槽136之列1362的一間距T2。在一些實施例中，該等溝槽136之列1361的間距T1可超過該等溝槽136之列1362的間距T2。在一些實施例中，間距T1可大致為間距T2的兩倍。在一些實施例中，該等溝槽136的列1361可為在單元區110A內的最外列。在一些實施例中，從一頂視圖來看，該等溝槽136的列1361可為最上列(或最下列)。
在一些實施例中，該等溝槽136可具有行1363與1364。在一些實施例中，該等溝槽136之行1363的一間距T3可不同於該等溝槽136之行1364的一間距T4。在一些實施例中，該等溝槽136之行1363的間距T3可超過該等溝槽136之行1364的間距T4。在一些實施例中，間距T3可大致為間距T4的兩倍。在一些實施例中，該等溝槽136的行1363可為在單元區110A內的最外行。在一些實施例中，從一頂視圖來看，該等溝槽136的行1363可為最左行(或最右行)。
請參考圖7A及圖7B，可形成一導電層116'。在一些實施例中，導電層116'可填滿等溝槽136。在一些實施例中，導電層116'可被介電層118所圍繞。在一些實施例中，導電層116'的製作技術可包含CVD、ALD、PVD、LPCVD或其他適合的製程。
請參考圖8A及圖8B，可形成一阻障層120'、一金屬化層122'以及一介電層124。阻障層120'的製作技術可包含CVD、ALD、
PVD、LPCVD或其他適合的製程。金屬化層122'的製作技術可包含CVD、ALD、PVD、LPCVD或其他適合的製程。介電層124的製作技術可包含CVD、ALD、PVD、LPCVD或其他適合的製程。
在一些實施例中，阻障層120'可覆蓋基底112。在一些實施例中，阻障層120'可覆蓋介電層118。
在一些實施例中，金屬化層122'可經配置以形成多個位元線122。在一些實施例中，金屬化層122'可覆蓋阻障層120'。
在一些實施例中，介電層124可覆蓋金屬化層122'。
請參考圖9A及圖9B，可形成多個遮罩結構138以及一間距調整結構140。在一些實施例中，該等遮罩結構138可覆蓋介電層124。
在一些實施例中，導電層116'的一部分可不與該等遮罩結構138垂直重疊。在一些實施例中，間距調整結構140可共形地形成在該等遮罩結構138上。在一些實施例中，間距調整結構140可用於縮減由該等遮罩結構138所界定的該縫隙。在一些實施例中，間距調整結構140的一部分可設置在由該等遮罩結構138所界定的多個開口之間。
請參考圖10A及圖10B，可形成一保護層142。在一些實施例中，保護層142可用於界定一區域R2以進行接下來的蝕刻。在一些實施例中，區域R2可為矩形或正方形。
在一些實施例中，基底112的一部分藉由保護層142而暴露。在一些實施例中，該等遮罩結構138的一部分可藉由保護層142而暴露。在一些實施例中，間距調整結構140可藉由保護層142而暴露。
在一些實施例中，保護層142可包括一側邊142s1以及一側邊142s2，而側邊142s2大致垂直於側邊142s1。在一些實施例中，保護層
134的側邊134s1(如圖5A所示)可相對於保護層142的側邊142s1傾斜。在一些實施例中，保護層134的側邊134s1可相對於保護層142的側邊142s2傾斜。在一些實施例中，保護層134的側邊134s2可相對於保護層142的側邊142s1傾斜。在一些實施例中，保護層134的側邊134s2可相對於保護層142的側邊142s2傾斜。
請參考圖11A及圖11B，執行一蝕刻製程P2。蝕刻製程P2可包括一乾蝕刻、一濕蝕刻或其他適合的蝕刻製程。在一些實施例中，可移除藉由保護層142而暴露以及藉由該等遮罩結構138而暴露的介電層124。
在一些實施例中，可移除藉由保護層142而暴露以及藉由該等遮罩結構138而暴露的金屬化層122'，藉此形成多個位元線122。至少一個位元線122可沿著X方向延伸。
在一些實施例中，可移除藉由保護層142而暴露以及藉由該等遮罩結構138而暴露的阻障層120'，藉此形成多個位元線堆疊120。至少一個位元線堆疊120可沿著X方向延伸。
在一些實施例中，在蝕刻製程P2之後，可移除保護層142。在一些實施例中，在蝕刻製程P2之後，可移除該等遮罩結構138。在一些實施例中，在蝕刻製程P2之後，可移除該間距調整結構。
在一些實施例中，導電層116'的一部分可藉由該等位元線堆疊120而暴露。在一些實施例中，導電層116'的該部分可藉由該等位元線122而暴露。在一些實施例中，導電層116'的該部分可藉由介電層124而暴露。
在一些實施例中，該等位元線122的一部分可設置在導電
層116'上。在一些實施例中，該等位元線堆疊120的一部分可設置在導電層116'上。在一些實施例中，該等位元線122的一部分可設置在該等絕緣結構114上。
請參考圖12A及圖12B，移除導電層116'的一部分，藉此形成多個位元線接觸點116。結果，可生產一半導體元件100a。
在一些實施例中，可移除藉由該等位元線122而暴露之導電層116'的該部分。在一些實施例中，可移除藉由介電層118而暴露之導電層116'的該部分。
至少一個位元線接觸點116可藉由一對應的位元線122連接。在一些實施例中，該等位元線接觸點116可具有列1161與1162。在一些實施例中，在列1161中的該等位元線接觸點116可藉由一位元線1221連接。在一些實施例中，在列1162中的該等位元線接觸點116可藉由一位元線1222連接。
在一些實施例中，該等位元線接觸點116之列1161的一間距T5可不同於該等位元線接觸點116之列1162的一間距T6。在一些實施例中，該等位元線接觸點116之列1161的間距T5可超過該等位元線接觸點116之列1162的間距T6。在一些實施例中，間距T5可大致為間距T6的兩倍。在一些實施例中，該等位元線接觸點116的列1161可為在單元區110A內的最外列。在一些實施例中，從一頂視圖來看，該等位元線接觸點116的列1161可為最上列(或最下列)。
在一些實施例中，該等位元線接觸點116可具有行1163與1164。在一些實施例中，該等位元線接觸點116之行1163的一間距T7可不同於該等位元線接觸點116之行1164的一間距T8。在一些實施例中，該等
位元線接觸點116之行1163的間距T7可超過該等位元線接觸點116之行1164的間距T8。在一些實施例中，間距T7可大致為間距T8的兩倍。在一些實施例中，該等位元線接觸點116的行1163可為在單元區110A內的最外行。在一些實施例中，從一頂視圖來看，該等位元線接觸點116的行1163可為最左行(或最右行)。
在此實施例中，具有例如一鋸齒形狀之一特定輪廓的一保護層132是用於界定一區域R1，而在區域R1上執行一蝕刻製程P1。藉由使用前述的保護層，相較於一內溝槽，在該最外列(或行)中的該溝槽可具有一整體輪廓。結果，多個絕緣間隙子(如圖13所示)可形成在該最外列(或行)中之位元線接觸點116的兩側上，藉此避免在位元線122與該電容器接觸點(如圖13所示)之間的一電性短路。
圖13是剖視示意圖，例示本揭露一些實施例的半導體元件100b。半導體元件100b類似於半導體元件100a，除了半導體元件100b還可包括一絕緣間隙子150、一電容器接觸點152、一堆疊結構154、一導電層156以及一溝槽158之外。半導體元件100b的製作技術可包含執行多個製程，例如沉積、蝕刻、微影或在半導體元件100a上的其他適合的製程。
在一些實施例中，絕緣間隙子152可設置在位元線接觸點116的側壁上、在位元線堆疊120上、在位元線122上以及在介電層124上。在一些實施例中，位元線接觸點116與電容器接觸點152藉由絕緣間隙子150而分隔開。
在一些實施例中，位元線堆疊120與電容器接觸點152可藉由絕緣間隙子150而分隔開。在一些實施例中，位元線122與電容器接觸點152可藉由絕緣間隙子150而分隔開。
在一些實施例中，舉例來說，絕緣間隙子152可包括氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(N2OSi2)、氧化氮化矽(N2OSi2)、一高介電常數的材料或其組合。該高介電常數之材料的例子包括具有高於二氧化矽之一介電常數的一介電材料，或是具有高於大約3.9之一介電常數的一介電材料。在一些實施例中，絕緣間隙子150可包括至少一個金屬元件，例如HfO2、HSO、La2O3、LaAlO3、ZrO2、ZrSiO4、Al2O3或其組合。
在一些實施例中，電容器接觸點152可設置在基底112上。在一些實施例中，電容器接觸點152可設置在該等絕緣間隙子150之間。在一些實施例中，電容器接觸點152的一部分可設置在由基底112所界定的該溝槽內。在一些實施例中，電容器接觸點152可包括金屬，例如W、Cu、Ru、Ir、Ni、Os、Rh、Al、Mo、Co、其合金、其組合或是具有適合電阻與間隙填充能力的任何金屬材料。
在一些實施例中，堆疊結構154可設置在電容器接觸點152上。在一些實施例中，堆疊結構154可包括一多層結構。在一些實施例中，舉例來說，堆疊結構154可包括金屬矽化物層(例如CoSix)、金屬氮化物層(例如TiN)以及其他適合的層。
在一些實施例中，導電層156可設置在堆疊結構154上。舉例來說，導電層156可用於連接多個電容器結構(圖未示)以及電容器接觸點152。在一些實施例中，導電層156可覆蓋絕緣間隙子150以及介電層124。在一些實施例中，導電層156可包括金屬，例如W、Cu、Ru、Ir、Ni、Os、Rh、Al、Mo、Co、其合金或其組合。
在一些實施例中，溝槽158可設置在單元區110A與周圍區
110B之間的一邊界處。舉例來說，溝槽158可用於保護周圍區110B避免缺陷。溝槽158可跨經單元區110A與周圍區110B。溝槽158的材料可與導電層156的材料相同。
在此實施例中，在最外列(或行)中的該溝槽可具有與一內溝槽相同的整體輪廓。在一比較半導體元件中，在該最外列(或行)中的該溝槽與一內溝槽相比可僅具有一半輪廓，導致該位元線接觸點僅在其上形成一側絕緣間隙子。位元線接觸點的另一側可鄰接該基底的該主動區。結果，可能發生從該位元線經由該位元線堆疊、該位元線接觸點、該基底的該主動區以及該電容器接觸點到該溝槽的漏電。在此實施例中，由於最外列(或行)中的溝槽136具有一整體輪廓，因此可多個絕緣間隙子(例如150a)可形成在位元線接觸點116a的兩側，而位元線接觸點116a是位在最外列(或行)的溝槽136中。因此，可避免在位元線122與電容器接觸點152之間的漏電。
本揭露之一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底，該基底包括相互分隔開的多個主動區。該製備方法亦包括形成多個遮罩結構在該基底上。該製備方法還包括形成一第一保護層以覆蓋該等第一遮罩結構與該基底。該第一保護層界定一區域，而該區域暴露該等第一遮罩結構之一部分以及該基底，而從一頂視圖來看，由該第一保護層所界定的該區域具有一鋸齒形邊緣。此外，該製備方法包括執行一第一蝕刻製程以形成由該基底所界定的多個溝槽。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底，該基底包括相互分隔開的多個主動區。該製備方法亦包括形成多個第一遮罩結構在該基底上。該製備方法還包括形成一
第一保護層以覆蓋該等第一遮罩結構與該基底。該第一保護層界定一第一區域，該第一區域暴露該等第一遮罩結構與該基底。該等第一遮罩結構的一部分部分被該第一保護層所覆蓋。此外，該製備方法包括執行一第一蝕刻製程以移除從該等第一遮罩結構以及從該第一區域所暴露的該基底，以形成多個溝槽。
本揭露之再另一實施例提供一種半導體元件。該半導體元件包括一基底以及多個位元線接觸點。該基底界定多個溝槽。該多個位元線接觸點設置在該基底上。至少一個位元線接觸點設置在由該基底所界定的其中一個溝槽內。該多個溝槽具有一第一列以及一第二列，而該第一列的一間距不同於該第二列的一間距。
本揭露的該等實施例繪示具有多個位元線接觸點的一半導體元件。在此實施例中，鄰接該位元線接觸點的該絕緣間隙子可具有一整體輪廓，藉此防止在該位元線與該電容器觸點或該溝槽之間的一電性短路。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、
機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
20:主動區
100a:半導體元件
110A:單元區
110B:周圍區
112:基底
114:絕緣結構
116:位元線接觸點
118:介電層
122:位元線
136:溝槽
1161:列
1162:列
1163:行
1164:行
1361:列
1362:列
1363:行
1364:行
T1:間距
T2:間距
T3:間距
T4:間距
T5:間距
T6:間距
T7:間距
T8:間距
X:方向
Y:方向
Claims (20)
- 一種半導體元件的製備方法，包括：提供一基底，該基底包括相互分隔開的多個主動區；形成多個第一遮罩結構在該基底上；形成一第一保護層以覆蓋該等第一遮罩結構與該基底，其中該第一保護層界定一區域，而該區域暴露該等第一遮罩結構之一部分以及該基底，而從一頂視圖來看，由該第一保護層所界定的該區域具有一鋸齒形邊緣；以及執行一第一蝕刻製程以形成由該基底所界定的多個溝槽。
- 如請求項1所述之半導體元件的製備方法，其中該等第一遮罩結構之該部分的至少一個部分被該保護層所覆蓋，而該保護層包括一感光材料。
- 如請求項1所述之半導體元件的製備方法，其中至少一個主動區具有被該等第一遮罩結構圍繞的一部分，而從一頂視圖來看，該至少一主動區的該部分並不與該第一保護層相交。
- 如請求項1所述之半導體元件的製備方法，其中該等溝槽包括一第一列以及一第二列，且該等溝槽之該第一列的一間距不同於該等溝槽之該第二列的一間距。
- 如請求項4所述之半導體元件的製備方法，其中該等溝槽之該第一列 的該間距大於該等溝槽之該第二列的該間距，而該等溝槽的該第一列是該等溝槽的最外列。
- 如請求項1所述之半導體元件的製備方法，其中該等溝槽包括一第一行以及一第二行，而該等溝槽之該第一行的一間距不同於該等溝槽之該第二行的一間距。
- 如請求項6所述之半導體元件的製備方法，其中該等溝槽之該第一行的該間距大於該等溝槽之該第二行的該間距，而該等溝槽的該第一行是該等溝槽的最外行。
- 如請求項1所述之半導體元件的製備方法，還包括：形成一導電層以填滿該等溝槽；形成一金屬化層在該導電層上；形成多個第二遮罩結構在該金屬化層上；以及執行一第二蝕刻製程而移除該金屬化層的一部分，以形成多個位元線。
- 如請求項8所述之半導體元件的製備方法，還包括形成一第二保護層以界定一區域，該區域暴露該等第二遮罩結構的一部分，且由該第二保護層所界定的該區域具有一矩形形狀或是一正方形形狀。
- 如請求項9所述之半導體元件的製備方法，還包括移除該導電層的一 部分以形成多個位元線接觸點，其中該等位元線接觸點包括一第一列以及一第二列，而該等位元線接觸點之該第一列的一間距不同於該等位元線接觸點之該第二列的一間距。
- 如請求項10所述之半導體元件的製備方法，其中該等位元線接觸點之該第一列的該間距大於該等位元線接觸點之該第二列的該間距，而該第一列是該等位元線接觸點的最外列。
- 如請求項10所述之半導體元件的製備方法，其中該等位元線接觸點包括一第一行以及一第二行，而該等位元線接觸點之該第一行的一間距不同於該等位元線接觸點之該第二行的一間距。
- 如請求項12所述之半導體元件的製備方法，其中該等位元線接觸點之該第一行的該間距大於該等位元線接觸點之該第二行的該間距。
- 一種半導體元件的製備方法，包括：提供一基底，該基底包括相互分隔開的多個主動區；形成多個第一遮罩結構在該基底上；形成一第一保護層以覆蓋該等第一遮罩結構與該基底，其中該第一保護層界定一第一區域，該第一區域暴露該等第一遮罩結構與該基底，而該等第一遮罩結構的一部分部分被該第一保護層所覆蓋；執行一第一蝕刻製程以移除從該等第一遮罩結構以及從該第一區域所暴露的該基底，以形成多個溝槽。
- 如請求項14所述之半導體元件的製備方法，其中該第一保護層具有一第一側，該第一側沿著一第一方向延伸，在一頂視圖中，該第一保護層的該第一側與該等第一遮罩結構的該部分相交。
- 如請求項15所述之半導體元件的製備方法，其中該第一保護層具有一第二側，該第二側沿著一第二方向延伸，該第二方向不同於該第一方向，在一頂視圖中，該第一保護層的該第二側與該等第一遮罩結構的該部分相交，其中至少一個主動區具有一部分，在該頂視圖中，該部分並未與該等第一遮罩結構重疊，在該頂視圖中，該至少一個主動區的該部分並未與該第一保護層的該第一側相交，且在該頂視圖中，該至少一個主動區的該部分並未與該第一保護層的該第二側相交。
- 如請求項15所述之半導體元件的製備方法，還包括：形成一導電層以填滿該等溝槽；形成一金屬化層在該導電層上；形成多個第二遮罩結構在該金屬化層上；執行一第二蝕刻製程而移除該金屬化層的一部分，以形成多個位元線；以及形成一第二保護層以覆蓋該等第二遮罩結構，其中該第二保護層界定一第二區域，該第二區域暴露該等第二遮罩結構的一部分，而該第二區域的一輪廓不同於該第一區域的一輪廓。
- 如請求項17所述之半導體元件的製備方法，其中該第二保護層具有一第三側以及一第四側，該第四側不同於該第三側，且該第二保護層的該第三側與該第四側兩者均相對該第一保護層的該第一側傾斜。
- 如請求項18所述之半導體元件的製備方法，其中該第二保護層的該第三側與該第四側兩者均相對該第一保護層的該第二側傾斜。
- 如請求項17所述之半導體元件的製備方法，還包括形成一間距調整結構在該等第二遮罩結構上以及在該金屬化層上，其中該等溝槽包括一第一列以及一第二列，而該等溝槽之該第一列的一間距不同於該等溝槽之該第二列的一間距。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/725,551 US20230345701A1 (en) | 2022-04-21 | 2022-04-21 | Semiconductor device with bit line contacts of different pitches |
| US17/725,551 | 2022-04-21 | ||
| US17/726,004 US11903186B2 (en) | 2022-04-21 | 2022-04-21 | Method for manufacturing semiconductor device with bit line contacts of different pitches |
| US17/726,004 | 2022-04-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202343681A TW202343681A (zh) | 2023-11-01 |
| TWI833245B true TWI833245B (zh) | 2024-02-21 |
Family
ID=89720193
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111122445A TWI833245B (zh) | 2022-04-21 | 2022-06-16 | 具有不同位元線接觸點之半導體元件的製備方法 |
| TW111122443A TWI825786B (zh) | 2022-04-21 | 2022-06-16 | 具有不同間距之位元線接觸點的半導體元件 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111122443A TWI825786B (zh) | 2022-04-21 | 2022-06-16 | 具有不同間距之位元線接觸點的半導體元件 |
Country Status (1)
| Country | Link |
|---|---|
| TW (2) | TWI833245B (zh) |
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| US20160329399A1 (en) * | 2013-05-30 | 2016-11-10 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US20200020697A1 (en) * | 2018-07-13 | 2020-01-16 | SK Hynix Inc. | Semiconductor device with air gap and method for fabricating the same |
| TW202201732A (zh) * | 2020-03-17 | 2022-01-01 | 南韓商三星電子股份有限公司 | 半導體記憶體元件 |
| TW202209161A (zh) * | 2020-05-11 | 2022-03-01 | 台灣積體電路製造股份有限公司 | 半導體裝置及其製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202343681A (zh) | 2023-11-01 |
| TW202343741A (zh) | 2023-11-01 |
| TWI825786B (zh) | 2023-12-11 |
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