CN112420668A - 集成电路器件及制造其的方法 - Google Patents

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Abstract

提供了一种集成电路器件和制造集成电路器件的方法，所述集成电路器件包括：导电线，包括金属层；以及绝缘盖结构，覆盖导电线。绝缘盖结构包括：第一绝缘盖图案，在绝缘盖结构中与金属层相邻并且具有第一密度；以及第二绝缘盖图案，与金属层间隔开且第一绝缘盖图案位于第二绝缘盖图案与金属层之间，第二绝缘盖图案具有比第一密度大的第二密度。为了制造所述集成电路器件，在基底上形成具有金属层的导电线，直接在金属层上形成具有第一密度的第一绝缘盖层，并且在第一绝缘盖层上形成具有比第一密度大的第二密度的第二绝缘盖层。

Description

集成电路器件及制造其的方法
本申请要求于2019年8月21日在韩国知识产权局提交的第10-2019-0102456号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种集成电路器件和制造该集成电路器件的方法，具体地，涉及一种包括位线的集成电路器件。
背景技术
随着集成电路器件已经快速地缩小，多条布线之间的间隔减小，并且由多条布线和置于多条布线之间的多个导电结构占据的面积也减小。因此，难以在多条布线和多个导电结构之中确保足够的接触面积。因此，期望开发一种能够抑制在有限区域内密集布置的布线的电阻的增加的结构以及实现该结构的方法。
发明内容
根据发明构思的方面，提供了一种集成电路器件，该集成电路器件具有能够抑制布线的电阻的增加的结构，该布线密集布置在根据集成电路器件的缩小而具有精细单位单元尺寸的集成电路器件中的有限区域内。
根据发明构思的另一方面，提供了一种制造集成电路器件的方法，该集成电路器件具有能够抑制布线的电阻的增加的结构，该布线密集地布置在根据集成电路器件的缩小而具有精细单位单元尺寸的集成电路器件中的有限区域内。
根据实施例，提供了一种集成电路器件，该集成电路器件包括：导电线，形成在基底上，导电线包括金属层并且在相对于基底的上表面的第一水平方向上延伸；以及绝缘盖结构，覆盖导电线。其中，绝缘盖结构包括：第一绝缘盖图案，具有第一密度，第一绝缘盖图案与金属层相邻；以及第二绝缘盖图案，与金属层竖直地间隔开且第一绝缘盖图案位于第二绝缘盖图案与金属层之间，第二绝缘盖图案具有比第一密度大的第二密度。
根据另一实施例，提供了一种集成电路器件，该集成电路器件包括：一对位线，在基底上沿相对于基底的上表面的第一水平方向彼此平行地延伸，所述一对位线在相对于基底的上表面的第二水平方向上彼此相邻；一对绝缘盖结构，分别覆盖所述一对位线；以及接触结构，在竖直方向上从所述一对位线之间延伸至所述一对绝缘盖结构之间，其中，所述一对位线均包括金属层，并且所述一对绝缘盖结构中的每个包括：第一绝缘盖图案，位于金属层上，第一绝缘盖图案具有第一密度；以及第二绝缘盖图案，与金属层间隔开且第一绝缘盖图案位于第二绝缘盖图案与金属层之间，第二绝缘盖图案具有比第一密度大的第二密度。
根据另一实施例，提供了一种集成电路器件，该集成电路器件包括：基底，包括单元阵列区域和外围电路区域；位线，在单元阵列区域中位于基底上，位线包括第一金属层；第一绝缘盖结构，在单元阵列区域中覆盖位线；栅电极，在外围电路区域中位于基底上，栅电极包括第二金属层；以及第二绝缘盖结构，在外围电路区域中覆盖栅电极，其中，第一绝缘盖结构和第二绝缘盖结构中的每个包括：第一绝缘盖图案，具有第一密度；以及第二绝缘盖图案，与基底间隔开且第一绝缘盖图案位于第二绝缘盖图案与基底之间，第二绝缘盖图案具有比第一密度大的第二密度，第一金属层与包括在第一绝缘盖结构中的第一绝缘盖图案接触，第一金属层包括掺杂有氮(N)原子的第一区域，第一区域从第一金属层与第一绝缘盖结构中的第一绝缘盖图案之间的界面朝向基底延伸并且具有第一金属层的部分厚度。
根据另一实施例，提供了一种制造集成电路器件的方法，该方法包括：在基底上形成导电线，导电线包括金属层；在导电线上形成绝缘盖结构，绝缘盖结构包括多个绝缘盖图案。形成绝缘盖结构的步骤包括直接在金属层上形成第一绝缘盖层，第一绝缘盖层具有第一密度。在第一绝缘盖层上形成第二绝缘盖层，第二绝缘盖层具有比第一密度大的第二密度。
根据另一实施例，提供了一种制造集成电路器件的方法，该方法包括：形成堆叠在基底上的多个导电层，多个导电层具有作为多个导电层中的最上层的金属层。在金属层上形成绝缘盖结构，绝缘盖结构包括具有第一密度的第一绝缘盖图案和具有比第一密度大的第二密度的第二绝缘盖图案。通过利用绝缘盖结构作为蚀刻掩模来通过蚀刻多个导电层形成位线。
根据另一实施例，提供了一种制造集成电路器件的方法，该方法包括：在单元阵列区域和外围电路区域中在基底上形成多个导电层，多个导电层包括作为多个导电层中的最上层的金属层。在单元阵列区域中在多个导电层上形成第一绝缘盖结构，第一绝缘盖结构包括第一绝缘盖图案和第二绝缘盖图案，第一绝缘盖图案具有第一密度，第二绝缘盖图案具有比第一密度大的第二密度。在外围电路区域中在多个导电层上形成第二绝缘盖结构，第二绝缘盖结构包括第三绝缘盖图案和第四绝缘盖图案，第三绝缘盖图案具有第一密度，第四绝缘盖图案具有第二密度。在单元阵列区域中通过利用第一绝缘盖结构作为掩模来通过蚀刻多个导电层形成位线。在外围电路区域中通过利用第二绝缘盖结构作为蚀刻掩模来通过蚀刻多个导电层形成栅电极。
附图说明
通过以下结合附图的详细描述，将更清晰地理解发明构思的实施例，在附图中：
图1是根据发明构思的实施例的集成电路器件的框图；
图2是示出根据发明构思的实施例的集成电路器件中的布置的示例的平面图；
图3是示出在根据发明构思的实施例的图2的集成电路器件的单元阵列区域中的元件的布局图；
图4A和图4B是根据发明构思的实施例的集成电路器件的沿着图3的线A-A'和B-B'截取的剖视图；
图4C是根据发明构思的实施例的图2的集成电路器件的外围电路区域CORE/PERI的剖视图；
图5是图4A中的虚线区域“Q1”的放大剖视图；
图6A至图6C是根据发明构思的实施例的集成电路器件的剖视图；
图7是图6A中的虚线区域“Q2”的放大剖视图；
图8A至图8Q是用于按照处理顺序描述根据一个或更多个实施例的制造集成电路器件的方法的剖视图；以及
图9A至图9C是用于按照处理顺序描述根据一个或更多个实施例的制造集成电路器件的方法的剖视图。
具体实施方式
在下文中，将参照附图详细描述一个或更多个实施例。在附图上同样的附图标记表示相同的元件，并且省略其详细描述。
图1是根据一个或更多个实施例的集成电路器件100的框图。图1示出了包括动态随机存取存储器(DRAM)器件的集成电路器件100的示例。
参照图1，集成电路器件100包括第一区域22和第二区域24。第一区域22可以是DRAM器件的存储器单元区域，第二区域24可以是DRAM器件的外围电路区域。第一区域22可以包括存储器单元阵列22A。在存储器单元阵列22A中，用于存储数据的多个存储器单元可以布置在行方向和列方向上。第二区域24可以包括行解码器52、感测放大器54、列解码器56、自刷新控制电路58、接收命令CMD的命令解码器60、模式寄存器组/扩展模式寄存器组(MRS/EMRS)电路62、接收地址ADD的地址缓冲器64和输入/输出数据DQ的数据输入/输出电路66。
图2是示出图1的集成电路器件100的示例性布置结构的平面图。
参照图2，集成电路器件100包括多个第一区域22。多个第一区域22中的每个可以被第二区域24包围。多个第一区域22中的每个可以包括DRAM器件的单元阵列区域MCA，第二区域24可以包括核心区域和用于形成DRAM器件的外围电路的区域和核心区域(在下文中，称为“外围电路区域”)。在多个第一区域22中，单元阵列区域MCA可以包括上面参照图1描述的存储器单元阵列22A。
第二区域24可以包括子字线驱动器块SWD、感测放大器块S/A和结块CJT。在感测放大器块S/A中，可以布置多个位线感测放大器。结块CJT可以在子字线驱动器块SWD和感测放大器块S/A彼此相交的点处。在结块CJT中，接地驱动器和用于驱动位线感测放大器的电力驱动器可以交替地布置。在第二区域24中，可以进一步形成诸如反相器链、输入/输出电路等的外围电路。
图3是用于示出图2中所示的单元阵列区域MCA的元件的布局图。
参照图3，单元阵列区域MCA可以包括多个单元有源区域A1。多个单元有源区域A1中的每个可以被布置为在相对于第一水平方向(X方向)和第二水平方向(Y方向)的倾斜方向上具有长轴。多条字线WL可以在与多个单元有源区域A1交叉的X方向上彼此平行地延伸。多条位线(或称为导电线)BL可以在多条字线WL上沿第二水平方向(Y方向)彼此平行地延伸。多条位线BL可以经由直接接触件DC连接到多个单元有源区域A1。多个掩埋接触件BC可以形成在来自多条位线BL之中的两条相邻位线之间。多个掩埋接触件BC可以沿着第一水平方向(X方向)和第二水平方向(Y方向)布置成行。多个导电接合垫LP可以分别形成在多个掩埋接触件BC上。多个掩埋接触件BC和多个导电接合垫LP可以将形成在多条位线BL上的电容器的下电极(未示出)连接到单元有源区域A1。多个导电接合垫LP中的每个可以与掩埋接触件BC中的对应一个部分地叠置。
图4A至图4C是示出根据一个或更多个实施例的集成电路器件200的剖视图。图4A和图4B是示出集成电路器件200中的单元阵列区域MCA的一部分的示例性结构的剖视图，图4C是示出集成电路器件200中的外围电路区域CORE/PERI的一部分的示例性结构的剖视图。集成电路器件200的单元阵列区域MCA可以具有如图3中所示的布局。图4A示出了沿着图3的线A-A'截取的剖面，图4B示出了沿着图3的线B-B'截取的剖面。
图5是图4A中的虚线区域“Q1”的放大剖视图。
参照图4A至图4C和图5，集成电路器件200可以是图1至图3中所示的集成电路器件100的一部分。集成电路器件200包括具有单元阵列区域MCA和外围电路区域CORE/PERI的基底210。隔离沟槽T1形成在基底210中，隔离层212形成在隔离沟槽T1中。多个单元有源区域A1中的每个在基底210的单元阵列区域MCA中通过隔离层212限定在基底210中。外围有源区域A2可以在外围电路区域CORE/PERI中通过隔离层212限定在基底210中。
基底210可以包括硅，例如单晶硅、多晶硅或非晶硅。在一些实施例中，基底210可以包括选自Ge、SiGe、SiC、GaAs、InAs和InP中的至少一种。在一些实施例中，基底210可以包括掺杂有杂质的导电区(例如，阱区)或掺杂有杂质的结构。隔离层212可以包括氧化物层、氮化物层或它们的组合。
在单元阵列区域MCA中，在第一水平方向(X方向)上延伸的多个字线沟槽T2形成在基底210中，并且在多个字线沟槽T2中，形成多个栅极介电层216、多条栅极线218和多个掩埋绝缘层220。多条栅极线218可以与图3中所示的多条字线WL对应。多个凹陷空间220R可以形成在掩埋绝缘层220的上表面中。多个栅极介电层216均可以包括氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)层或具有介电常数比氧化硅层的介电常数的大的高k介电层。例如，多个栅极介电层216均可以包括HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。多条栅极线218均可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或它们的组合。多个掩埋绝缘层220均可以包括氧化硅层、氮化硅层、氮氧化硅层或它们的组合。
在单元阵列区域MCA中，缓冲层222可以形成在基底210上。缓冲层222可以包括第一绝缘层222A和第二绝缘层222B。第一绝缘层222A和第二绝缘层222B中的每个可以包括氧化物层、氮化物层或它们的组合。多个直接接触件DC可以布置在多个单元有源区域A1上。每个直接接触件DC可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或它们的组合。
多条位线BL可以在基底210和多个直接接触件DC上沿着第二水平方向(Y方向)延伸。多条位线BL中的每条可以经由直接接触件DC中的对应的一个连接到单元有源区域A1。多条位线BL中的每条可以包括顺序地堆叠在基底210上的下导电图案230B、中间导电图案232B和上导电图案234B。上导电图案234B(即，位线BL的最上层)可以包括金属。下导电图案230B可以包括掺杂多晶硅。中间导电图案232B可以包括TiN、TiSiN、W、硅化钨或它们的组合。在一个或更多个实施例中，中间导电图案232B可以包括TiN、TiSiN或它们的组合，而上导电图案234B可以包括W。
在示例实施例中，多个绝缘盖结构CSC可以分别竖直地堆叠在多条位线BL上。多条位线BL可以分别被多个绝缘盖结构CSC覆盖。例如，多个绝缘盖结构CSC中的每个可以覆盖多条位线BL中的对应的一条的上表面。多条位线BL和多个绝缘盖结构CSC可以在第二水平方向(Y方向)上彼此平行地延伸。
每个绝缘盖结构CSC可以包括顺序地堆叠在位线BL的上导电图案234B上的第一绝缘盖图案236C、第二绝缘盖图案238C、绝缘薄膜图案244C和第三绝缘盖图案250C。在多个绝缘盖结构CSC中，第一绝缘盖图案236C的底表面可以与上导电图案234B的上表面接触。第二绝缘盖图案238C的底表面可以与第一绝缘盖图案236C的上表面接触。除非上下文另有指示，否则如这里使用的术语“接触”或短语“与……接触”是指直接连接(即，触摸)。
在多个绝缘盖结构CSC中的每个中，第一绝缘盖图案236C和第二绝缘盖图案238C可以具有彼此不同的密度。在一个或更多个实施例中，在第一绝缘盖图案236C和第二绝缘盖图案238C中，更靠近位线BL的上导电图案234B的第一绝缘盖图案236C可以具有第一密度，与位线BL的上导电图案234B分开且它们之间有第一绝缘盖图案236C的第二绝缘盖图案238C可以具有比第一密度大的第二密度。绝缘薄膜图案244C和第三绝缘盖图案250C可以具有与第二绝缘盖图案238C的密度相似的第二密度。在第一水平方向(X方向)上，第一绝缘盖图案236C、第二绝缘盖图案238C、绝缘薄膜图案244C和第三绝缘盖图案250C可以具有基本上相同的宽度。除非上下文或其他陈述另外指出，否则可以在这里使用术语“基本上”来强调该含义。例如，被描述为“基本上相同”或“基本上相等”的项目可以完全相同或相等，或者可以在例如由于制造工艺而可能发生的可接受的变化内相同或相等。
在一个或更多个实施例中，第一绝缘盖图案236C和第二绝缘盖图案238C可以包括彼此相同的材料。在其他实施例中，第一绝缘盖图案236C和第二绝缘盖图案238C可以包括彼此不同的材料。第一绝缘盖图案236C可以包括氮化硅层、碳氮化硅层或它们的组合。第二绝缘盖图案238C、绝缘薄膜图案244C和第三绝缘盖图案250C均可以包括氮化硅层。第一绝缘盖图案236C在竖直方向(Z方向)上的厚度可以比第二绝缘盖图案238C在竖直方向(Z方向)上的厚度小。例如，第一绝缘盖图案236C可以具有约
Figure BDA0002459462080000071
至约
Figure BDA0002459462080000072
的厚度，第二绝缘盖图案238C的厚度可以比第一绝缘盖图案236C的厚度大。诸如“约”或“近似”的术语可以反映仅以微小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、尺寸、取向或布局。例如，“约0.1至约1”的范围可以涵盖诸如在0.1附近的0％-5％的偏差和在1附近的0％至5％的偏差的范围，尤其是如果这样的偏差保持与所列范围相同的效果。
在一个或更多个实施例中，上导电图案234B可以在其上部区域中包括氮原子扩散区域(即，掺杂有氮原子的区域)。氮原子扩散区域可以在上导电图案234B中在从上导电图案234B与第一绝缘盖图案236C之间的界面朝向基底210至上导电图案234B的部分厚度的范围内。氮原子扩散区域的厚度(Z方向上的长度)可以是上导电图案234B的总厚度(Z方向上的长度)的约0.01％至约10％。例如，氮原子扩散区域可以从上导电图案234B与第一绝缘盖图案236C之间的界面延伸到约
Figure BDA0002459462080000081
至约
Figure BDA0002459462080000082
的厚度，或者具有上导电图案234B中的约
Figure BDA0002459462080000083
至约
Figure BDA0002459462080000084
的厚度，但是氮原子扩散区域的厚度不限于此。
在氮原子扩散区域中，氮(N)原子可以处于扩散状态，而不与包括在上导电图案234B中的其它原子化学键合。在一个或更多个实施例中，当上导电图案234B包括钨(W)层并且第一绝缘盖图案236C包括氮化硅层时，上导电图案234B中的氮原子扩散区域可以包括由钨(W)原子形成的钨(W)层、分布在包括在W层中的钨晶体结构之中(即，钨(W)原子之间)而不与W层的钨晶体结构的钨(W)原子化学键合的氮(N)原子以及在W层中扩散的氮化钨颗粒。氮化钨颗粒可以包括W与N之间的化学键。在示例实施例中，氮原子扩散区域可以是W层的上部，W层的上部掺杂有氮(N)原子并且包括分布在W层的上部内的氮化钨颗粒。第一区域(即氮原子扩散区域)的厚度可以是W层的总厚度的约0.01％至约10％。
多条位线BL的侧壁和绝缘盖结构CSC的侧壁可以被多个绝缘间隔件252覆盖。多个绝缘间隔件252可以在第二水平方向(Y方向)上与多条位线BL平行地延伸。多个绝缘间隔件252均可以包括氧化物层、氮化物层、空气间隔件或它们的组合。在说明书中，术语“空气”可以表示大气或包括可以在制造工艺期间存在的其他气体的空间。
多个绝缘栅栏254和多个导电插塞256可以在第二水平方向(Y方向)上在多条位线BL之间和多个绝缘盖结构CSC之间布置成行。多个绝缘栅栏254填充形成在掩埋绝缘层220的上表面中的多个凹陷空间220R，并且每个绝缘栅栏254可以布置在沿第二水平方向(Y方向)彼此间隔开的两个导电插塞256之间。多个导电插塞256中的每个在第二水平方向(Y方向)上的相对侧壁可以被多个绝缘栅栏254覆盖。在第二水平方向(Y方向)上布置成行的多个导电插塞256可以通过多个绝缘栅栏254彼此绝缘。多个绝缘栅栏254均可以包括氮化硅层。多个导电插塞256可以构成图3中示出的多个掩埋接触件BC。一个直接接触件DC和彼此面对且直接接触件DC位于它们之间的一对导电插塞256可以连接到来自多个单元有源区域A1之中的彼此不同的单元有源区域A1。
多个金属硅化物层258A和多个导电接合垫LP可以形成在多个导电插塞256上。金属硅化物层258A和导电接合垫LP可以被布置为在竖直方向上与导电插塞256叠置。多个导电接合垫LP中的每个可以经由金属硅化物层258A连接到导电插塞256。多个导电接合垫LP可以至少部分地覆盖第三绝缘盖图案250C的上表面，以与多条位线BL中的一些竖直地叠置。导电插塞256、金属硅化物层258A和导电接合垫LP可以构成接触结构CST，接触结构CST将形成在导电接合垫LP上的电容器下电极(未示出)连接到单元有源区域A1。
金属硅化物层258A可以包括硅化钴、硅化镍或硅化锰。多个导电接合垫LP中的每个可以包括导电阻挡层262和主导电层264。导电阻挡层262可以包括Ti、TiN或它们的组合。主导电层264可以包括金属、金属氮化物、导电多晶硅或它们的组合。例如，主导电层264可以包括W。多个导电接合垫LP可以在平面上具有岛型图案形状。多个导电接合垫LP可以通过填充多个导电接合垫LP中的每个周围的绝缘空间270S的绝缘层270彼此电绝缘。绝缘层270可以包括氮化硅层、氧化硅层或它们的组合。
在外围电路区域CORE/PERI中，栅极结构PG可以形成在基底210上。栅极结构PG可以包括顺序地堆叠在外围有源区域A2上的栅极介电层224、栅电极240和绝缘盖结构CSP。
栅极介电层224可以包括选自氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)和介电常数比氧化硅层的介电常数大的高k介电层中的至少一种。栅电极240可以包括下导电图案230P、中间导电图案232P和上导电图案234P。下导电图案230P、中间导电图案232P和上导电图案234P可以分别包括与包括在单元阵列区域MCA中的位线BL中的下导电图案230B、中间导电图案232B和上导电图案234B的材料相同的材料。
绝缘盖结构CSP可以包括第一绝缘盖图案236P和第二绝缘盖图案238P。在绝缘盖结构CSP中，第一绝缘盖图案236P的底表面可以与栅电极240的上导电图案234P的上表面接触。第二绝缘盖图案238P的底表面可以与第一绝缘盖图案236P的上表面接触。在绝缘盖结构CSP中，第一绝缘盖图案236P和第二绝缘盖图案238P可以具有彼此不同的密度。在一个或更多个实施例中，在第一绝缘盖图案236P和第二绝缘盖图案238P中，与单元阵列区域MCA中的第一绝缘盖图案236C一样，更靠近栅电极240的上导电图案234P的第一绝缘盖图案236P可以具有第一密度。与单元阵列区域MCA中的第二绝缘盖图案238C一样，与栅电极240的上导电图案234P分开且在它们之间有第一绝缘盖图案236P的第二绝缘盖图案238P可以具有比第一密度大的第二密度。在与基底210的主表面210M平行的水平方向上，第一绝缘盖图案236P的宽度与第二绝缘盖图案238P的宽度基本上相同。
在一个或更多个实施例中，第一绝缘盖图案236P和第二绝缘盖图案238P可以包括彼此相同的材料。在另一实施例中，第一绝缘盖图案236P和第二绝缘盖图案238P可以具有彼此不同的材料。第一绝缘盖图案236P可以包括氮化硅层、碳氮化硅层或它们的组合。第二绝缘盖图案238P可以包括氮化硅层。
在一个或更多个实施例中，栅电极240的上导电图案234P可以在其中的上部区域的一部分中包括氮原子扩散区域。氮原子扩散区域可以在上导电图案234P中从栅电极240的上导电图案234P与第一绝缘盖图案236P之间的界面朝向基底210延伸到上导电图案234P的厚度中的点。氮原子扩散区域的厚度(Z方向上的长度)可以为上导电图案234P的总厚度(Z方向上的长度)的约0.01％至约10％。例如，氮原子扩散区域可以从上导电图案234P与第一绝缘盖图案236P之间的界面延伸到约
Figure BDA0002459462080000101
至约
Figure BDA0002459462080000102
的厚度，或者具有上导电图案234P中的约
Figure BDA0002459462080000104
至约
Figure BDA0002459462080000103
的厚度，但是氮原子扩散区域的厚度不限于此。
在氮原子扩散区域中，N原子可以处于扩散状态，而不与包括在上导电图案234P中的其它原子化学键合。在一个或更多个实施例中，当上导电图案234P包括W层并且第一绝缘盖图案236P包括氮化硅层时，上导电图案234P中的氮原子扩散区域可以包括由W原子形成的W层、分布在包括在W层中的钨晶体结构之中(即，W原子之间)而不与W层的钨晶体结构的W原子化学键合的N原子以及在W层中扩散的氮化钨颗粒。氮化钨颗粒可以包括W与N之间的化学键。
栅极结构PG的相对侧壁可以被绝缘间隔件242覆盖。绝缘间隔件242可以包括氧化物层、氮化物层或它们的组合。栅极结构PG和绝缘间隔件242可以被绝缘薄膜244覆盖。绝缘薄膜244可以包括氮化硅层。填充栅极结构PG周围的空间的层间绝缘层246可以形成在绝缘薄膜244上。层间绝缘层246可以包括东燃硅氮烷(TOSZ)，但不限于此。栅极结构PG、绝缘薄膜244和层间绝缘层246可以被第三绝缘盖层250覆盖。第三绝缘盖层250可以包括氮化硅层。
在外围电路区域CORE/PERI中，接触件空间CS2在竖直方向上穿过第三绝缘盖层250、层间绝缘层246和绝缘薄膜244，然后延伸到基底210的外围有源区域A2中。多个导电图案CNP可以形成在第三绝缘盖层250上。多个导电图案CNP可以在第三绝缘盖层250上以各种平面形状延伸。多个导电图案CNP均可以用作接触插塞，该接触插塞通过经由接触件空间CS2穿过第三绝缘盖层250、层间绝缘层246和绝缘薄膜244而在竖直方向上延伸。与形成在单元阵列区域MCA中的多个导电接合垫LP一样，多个导电图案CNP均可以包括导电阻挡层262和主导电层264。金属硅化物层258B可以在外围有源区域A2与多个导电图案CNP中的每个之间。金属硅化物层258B可以包括硅化钴、硅化镍或硅化锰。
图6A至图6C是示出根据一个或更多个实施例的集成电路器件300的剖视图。图6A和图6B是示出集成电路器件300中的单元阵列区域MCA的一部分的示例性结构的剖视图，图6C是示出集成电路器件300中的外围电路区域CORE/PERI的一部分的示例性结构的剖视图。集成电路器件300的单元阵列区域MCA可以具有如图3中所示的布局。图6A示出了沿着图3的线A-A'截取的剖面，图6B示出了沿着图3的线B-B'截取的剖面。
图7是示出包括在图6A中的虚线区域“Q2”中的一些元件的放大剖视图。
参照图6A至图6C和图7，集成电路器件300具有与上面参照图4A至图4C和图5所示的集成电路器件200的结构类似的结构。集成电路器件300可以包括覆盖多条位线BL的多个绝缘盖结构CSC3。绝缘盖结构CSC3可以具有与参照图4A和图5示出的绝缘盖结构CSC的结构类似的结构。然而，绝缘盖结构CSC3包括第一绝缘盖图案336C，而不是图4A的绝缘盖结构CSC的第一绝缘盖图案236C。
第一绝缘盖图案336C的底表面可以与上导电图案234B的上表面接触。第二绝缘盖图案238C的底表面可以与第一绝缘盖图案336C的上表面接触。
在多个绝缘盖结构CSC3中的每个中，第一绝缘盖图案336C和第二绝缘盖图案238C可以具有彼此不同的密度。在一个或更多个实施例中，第一绝缘盖图案336C可以具有第一密度，第二绝缘盖图案238C可以具有比第一密度大的第二密度。
在第一水平方向(X方向)上，第一绝缘盖图案336C和第二绝缘盖图案238C可以具有彼此不同的最小宽度。也就是说，在第一水平方向(X方向)上，第一绝缘盖图案336C的最小宽度比第二绝缘盖图案238C的最小宽度小。由于在第一水平方向(X方向)上第一绝缘盖图案336C与第二绝缘盖图案238C之间的宽度差，使得底切区域可以在第一绝缘盖图案336C的侧壁和第二绝缘盖图案238C的底表面彼此交汇的点附近形成在第二绝缘盖图案238C下。第一绝缘盖图案336C的详细结构类似于参照图4A、图4B和图5描述的第一绝缘盖图案236C的结构。
多条位线BL的侧壁和绝缘盖结构CSC3的侧壁可以被多个绝缘间隔件352覆盖。多个绝缘间隔件352均可以包括朝向第一绝缘盖图案336C突出的突出侧壁352S。多个绝缘间隔件352的详细结构类似于上面参照图4A、图4B和图5描述的多个绝缘间隔件252的详细结构。
多个导电插塞256和多个绝缘栅栏354可以在多条位线BL之间和多个绝缘盖结构CSC3之间沿第二水平方向(Y方向)布置成行。多个绝缘栅栏354中的每个可以包括朝向第一绝缘盖图案336C突出的突出侧壁354S。多个绝缘栅栏354的详细结构类似于上面参照图4A、图4B和图5描述的多个绝缘栅栏254的详细结构。
多个金属硅化物层258A和多个导电接合垫LP3可以形成在多个导电插塞256上。导电接合垫LP3可以在竖直方向上与导电插塞256和金属硅化物层258A叠置。导电插塞256、金属硅化物层258A和导电接合垫LP3可以构成将形成在导电接合垫LP3上的电容器下电极(未示出)连接到单元有源区域A1的接触结构CST3。接触结构CST3的一部分可以包括朝向第一绝缘盖图案336C突出的突出侧壁。例如，如图6A中所示，多个导电接合垫LP3均可以包括朝向第一绝缘盖图案336C突出的突出侧壁LP3S。多个导电接合垫LP3中的每个可以包括导电阻挡层362和主导电层364。导电阻挡层362和主导电层364均可以包括在与突出侧壁LP3S对应的部分处朝向第一绝缘盖图案336C突出的突出侧壁。导电接合垫LP3在第一水平方向(X方向)上的相对侧处包括突出侧壁LP3S，因此，导电接合垫LP3可以具有不均匀的宽度。例如，导电接合垫LP3可以具有拥有第一宽度的第一部分和拥有第二宽度的第二部分。第一部分位于两个相邻的第一绝缘盖图案336C之间，第二部分位于两个相邻的第二绝缘盖图案238C之间。第一宽度和第二宽度是在第一水平方向(X方向)上测量的。第一宽度可以比第二宽度大。因此，位于两个相邻的第一绝缘盖图案336C之间的导电接合垫LP3的体积可以比不包括突出侧壁LP3S的导电接合垫LP3的体积大。如上所述，由于导电接合垫LP3包括具有由于突出侧壁LP3S引起的增大的体积部分，所以导电接合垫LP3的电阻可以减小。
在图6A中，接触结构CST3中的导电接合垫LP3的侧壁面对第一绝缘盖图案336C，相应地，突出侧壁LP3S形成在导电接合垫LP3上，但是一个或更多个实施例不限于此。例如，当包括在接触结构CST3中的导电插塞256的上表面具有比图6A中所示的水平高的水平并且导电插塞256的侧壁面对第一绝缘盖图案336C时，导电插塞256可以具有朝向第一绝缘盖图案336C突出的突出侧壁。
多个导电接合垫LP3的详细结构类似于上面参照图4A、图4B和图5描述的多个导电接合垫LP的详细结构。导电阻挡层362和主导电层364的详细结构类似于上面参照图4A、图4B和图5描述的导电阻挡层262和主导电层264的详细结构。
在外围电路区域CORE/PER1中，栅极结构PG3可以形成在外围有源区域A2上。栅极结构PG3包括绝缘盖结构CSP3。绝缘盖结构CSP3可以具有与图4C中所示的绝缘盖结构CSP的结构类似的结构。然而，绝缘盖结构CSP3包括第一绝缘盖图案336P而不是图4C的第一绝缘盖图案236P。
在水平方向上，第一绝缘盖图案336P的最小宽度比第二绝缘盖图案238P的最小宽度小。由于在水平方向上第一绝缘盖图案336P与第二绝缘盖图案238P之间的宽度差，使得底切区域可以在第一绝缘盖图案336P的侧壁和第二绝缘盖图案238P的底表面彼此交汇的点附近形成在第二绝缘盖图案238P下。第一绝缘盖图案336P的详细结构类似于参照图4C描述的第一绝缘盖图案236P的结构。
栅极结构PG3的相对侧壁可以被绝缘间隔件342覆盖。绝缘间隔件342可以包括朝向第一绝缘盖图案336P突出的突出侧壁342S。绝缘间隔件342的详细结构类似于上面参照图4C描述的绝缘间隔件242的详细结构。
图8A至图8Q是用于按照处理顺序描述根据一个或更多个实施例的制造集成电路器件的方法的剖视图。下面将参照图8A至图8Q描述制造参照图4A至图4C示出的集成电路器件200的方法。在图8A至图8Q中，(a)表示根据制造顺序的沿着图3的线A-A'截取的剖视图，(b)表示根据处理顺序的外围电路区域CORE/PERI的一部分的剖视图。
参照图8A，在具有单元阵列区域MCA和外围电路区域CORE/PERI的基底210中形成多个隔离沟槽T1和填充多个隔离沟槽T1的多个隔离层212。多个隔离层212可以限定基底210的单元阵列区域MCA中的多个单元有源区域A1，并且限定外围电路区域CORE/PERI中的外围有源区域A2。
可以在单元阵列区域MCA中的基底210中形成彼此平行延伸的多个字线沟槽T2(见图4B)。为了形成在其底表面上具有台阶的多个字线沟槽T2，通过单独的蚀刻工艺蚀刻隔离层212和基底210，以区分隔离层212的蚀刻深度与基底210的蚀刻深度。在清洗具有多个字线沟槽T2的所得结构之后，可以在多个字线沟槽T2中顺序地形成多个栅极介电层216、多条栅极线218和多个掩埋绝缘层220。将杂质离子注入到多个单元有源区域A1中的多条栅极线218的相对侧中，以在多个单元有源区域A1上形成多个源区/漏区。在一个或更多个实施例中，可以在形成多条栅极线218之前形成多个源区/漏区。
之后，在单元阵列区域MCA中的基底210上形成缓冲层222，在外围电路区域CORE/PERI中的基底210上形成栅极介电层224。
参照图8B，在单元阵列区域MCA中的缓冲层222上以及外围电路区域CORE/PERI中的栅极介电层224上形成下导电层230。下导电层230可以包括掺杂多晶硅。
参照图8C，在下导电层230上形成掩模图案M21，之后，在单元阵列区域MCA中蚀刻通过掩模图案M21的开口M21O暴露的下导电层230。然后，蚀刻作为蚀刻结果的基底210的暴露部分和隔离层212的一部分，以形成暴露基底210的单元有源区域A1的直接接触件孔DCH。掩模图案M21可以包括氧化物层、氮化物层或它们的组合。可以执行光刻工艺来形成掩模图案M21。
参照图8D，去除掩模图案M21(见图8C)，在直接接触件孔DCH中的每个中形成直接接触件DC。
在用于形成直接接触件DC的示例性工艺中，在直接接触件孔DCH中和下导电层230的上部上形成导电层至足够填充直接接触件孔DCH的厚度，并且可以仅将导电层回蚀为保留在直接接触件孔DCH中。导电层可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或它们的组合。
参照图8E，在单元阵列区域MCA和外围电路区域CORE/PERI中的下导电层230和直接接触件DC上顺序地形成中间导电层232和上导电层234。中间导电层232和上导电层234中的每个可以包括TiN、TiSiN、W、硅化钨或它们的组合。在一个或更多个实施例中，中间导电层232包括TiN、TiSiN或它们的组合，并且上导电层234可以包括W。
参照图8F，在单元阵列区域MCA和外围电路区域CORE/PERI中的上导电层234上形成第一绝缘盖层236。
为了形成第一绝缘盖层236，可以在相对低温的第一温度下执行化学气相沉积(CVD)或原子层沉积(ALD)工艺。第一温度可以在约500℃至约700℃的范围内选择。例如，第一温度可以在约600℃至约650℃的范围内选择。第一绝缘盖层236可以包括氮化硅层。在这种情况下，在用于形成第一绝缘盖层236的CVD或ALD工艺中，使用包括SiH4、Si2Cl2H2、SiH6、Si2H6、Si3H8或它们的组合的气体作为含Si前驱体，并且可以使用包括NH3、N2、NO、N2O或它们的组合的气体作为含N前驱体。然而，一个或更多个实施例不限于上面的示例。
由于当形成第一绝缘盖层236时在相对低的第一温度下执行沉积工艺，所以可以抑制在第一绝缘盖层236的形成期间由于含氮(N)前驱体与包括在上导电层234中的金属(例如，W)之间的反应或N原子从第一绝缘盖层236到上导电层234的不期望的扩散而导致的WN的形成。因此，可以抑制或减少在上导电层234与第一绝缘盖层236之间的绝缘金属氮化物(例如，WN)的形成。
在一个或更多个实施例中，在第一绝缘盖层236的形成期间，包括在第一绝缘盖层236中的N原子可以扩散到上导电层234。结果，在形成第一绝缘盖层236之后，会从第一绝缘盖层236与上导电层234之间的界面在上导电层234中的厚度的一部分之上形成氮原子扩散区域。上面参照图4A至图4C描述了氮原子扩散区域的详细结构。
参照图8G，在单元阵列区域MCA和外围电路区域CORE/PERI中的第一绝缘盖层236上形成第二绝缘盖层238。
为了形成第二绝缘盖层238，可以在相对高的温度的第二温度下执行CVD或ALD工艺。第二温度比第一温度高。例如，第二温度可以在约700℃至约800℃的范围内选择。第二绝缘盖层238可以包括氮化硅层。在这种情况下，形成第二绝缘盖层238的方法与上面参照图8F描述的形成第一绝缘盖层236的方法相同。
可以原位或非原位执行上面参照图8F描述的形成第一绝缘盖层236的工艺和上面参照图8G描述的形成第二绝缘盖层238的工艺。在实施例中，为了在同一腔室中原位连续地形成第一绝缘盖层236和第二绝缘盖层238，可以通过CVD工艺分别形成第一绝缘盖层236和第二绝缘盖层238，第一绝缘盖层236的沉积温度可以比第二绝缘盖层238的沉积温度低。在另一实施例中，为了非原位地形成第一绝缘盖层236和第二绝缘盖层238，可以在相对低的第一温度下通过ALD工艺形成第一绝缘盖层236，可以在相对高的第二温度下通过CVD工艺形成第二绝缘盖层238。
由于第二绝缘盖层238的沉积温度比形成第一绝缘盖层236时的沉积温度高，所以第二绝缘盖层238的密度可以比第一绝缘盖层236的密度大。
参照图8H，在外围电路区域CORE/PERI中，通过使用掩模图案(未示出)作为蚀刻掩模来使栅极介电层224、下导电层230、中间导电层232、上导电层234、第一绝缘盖层236和第二绝缘盖层238图案化，然后在外围电路区域CORE/PERI中形成包括栅极介电层224、栅电极240、第一绝缘盖图案236P和第二绝缘盖图案238P的栅极结构PG。栅电极240可以包括下导电图案230P、中间导电图案232P和上导电图案234P。
参照图8I，在外围电路区域CORE/PERI中的栅极结构PG的相对侧壁上形成绝缘间隔件242，并且执行离子注入工艺用于在栅极结构PG的相对侧处的外围有源区域A2中形成源区/漏区。
之后，形成绝缘薄膜244以完全覆盖单元阵列区域MCA和外围电路区域CORE/PERI的暴露的表面。绝缘薄膜244可以与单元阵列区域MCA中的第二绝缘盖层238的上表面接触并且可以与外围电路区域CORE/PER中的第二绝缘盖图案238P的上表面接触。绝缘薄膜244可以通过与上面参照图8G描述的形成第二绝缘盖层238的工艺相同或相似的工艺形成。
在外围电路区域CORE/PERI中，形成填充栅极结构PG和绝缘薄膜244周围的空间的层间绝缘层246。层间绝缘层246可以具有平坦化的上表面。
参照图8J，在单元阵列区域MCA和外围电路区域CORE/PERI中的绝缘薄膜244和平坦化的层间绝缘层246上形成第三绝缘盖层250。第三绝缘盖层250可以通过与上面参照图8G描述的形成第二绝缘盖层238的工艺相同或相似的工艺形成。
参照图8K，在其中在外围电路区域CORE/PERI中用掩模图案M22覆盖第三绝缘盖层250的状态下，在单元阵列区域MCA中通过光刻工艺使第三绝缘盖层250、绝缘薄膜244、第二绝缘盖层238和第一绝缘盖层236图案化，然后形成均包括顺序地堆叠在上导电层234上的第一绝缘盖图案236C、第二绝缘盖图案238C、绝缘薄膜图案244C和第三绝缘盖图案250C的多个绝缘盖结构CSC。
参照图8L，在其中在外围电路区域CORE/PERI中用掩模图案M22覆盖第三绝缘盖层250的状态下，在单元阵列区域MCA中通过使用多个绝缘盖结构CSC作为蚀刻掩模来蚀刻上导电层234、中间导电层232和下导电层230，然后形成均包括下导电图案230B、中间导电图案232B和上导电图案234B的多条位线BL。可以对具有多条位线BL的所得结构进行清洁和干燥。在一个或更多个实施例中，可以通过使用稀释的HF(DHF)来执行具有多条位线BL的所得结构的清洁工艺。可以通过使用异丙醇(IPA)来执行干燥工艺。在形成多条位线BL之后，线空间LS可以保留在位线BL之间。由于用于形成多条位线BL的蚀刻工艺，绝缘盖结构CSC中的第三绝缘盖图案250C的高度可以减小。
参照图8M，形成多个绝缘间隔件252，以覆盖多条位线BL的侧壁和多个绝缘盖结构CSC的侧壁。多个绝缘间隔件252可以填充直接接触件DC周围的直接接触件孔DCH。
参照图8N，在其中在外围电路区域CORE/PERI中用掩模图案M22覆盖第三绝缘盖层250的状态下，在单元阵列区域MCA中的多条位线BL之间分别形成多个绝缘栅栏254(见图4B)，以将线空间LS划分为多个接触件空间CS1。多个绝缘栅栏254均可以在竖直方向上与栅极线218叠置。一个线空间LS可以被多个绝缘栅栏254划分，使得多个接触件空间CS1均可以具有柱形形状。之后，可以部分地去除通过多个接触件空间CS1暴露的结构，以形成多个凹陷空间RS，每个凹陷空间RS暴露基底210的位于位线BL之间的单元有源区域A1。在形成多个绝缘栅栏254和多个凹陷空间RS的同时，第三绝缘盖图案250C和绝缘间隔件252暴露于各种蚀刻工艺气氛，可以进一步减小第三绝缘盖图案250C和绝缘间隔件252的高度。
参照图8O，在其中在外围电路区域CORE/PERI中用掩模图案M22(见图8M)覆盖第三绝缘盖层250的状态下，在单元阵列区域MCA中形成多个导电插塞256，其中，多个导电插塞256分别填充位线BL之间的多个凹陷空间RS并且部分地填充位线BL之间的接触件空间CS1。
去除掩模图案M22(见图8N)以使外围电路区域CORE/PERI中的第三绝缘盖层250暴露，之后，在其中掩模图案(未示出)覆盖单元阵列区域MCA的状态下，在外围电路区域CORE/PERI中蚀刻第三绝缘盖层250、层间绝缘层246和绝缘薄膜244，以在基底210上形成暴露外围有源区域A2的多个接触件空间CS2。之后，去除覆盖单元阵列区域MCA的掩模图案(未示出)，然后，在单元阵列区域MCA中在通过多个接触件空间CS1暴露的导电插塞256上形成金属硅化物层258A，在外围电路区域CORE/PERI中在外围有源区域A2的通过多个接触件空间CS2暴露的表面上形成金属硅化物层258B。在一个或更多个实施例中，金属硅化物层258A和258B可以同时形成。在另一实施例中，金属硅化物层258A和258B可以通过彼此分开的工艺形成。
参照图8P，导电层260在单元阵列区域MCA和外围电路区域CORE/PERI中覆盖基底210上的暴露表面。导电层260可以包括导电阻挡层262和主导电层264。
参照图8Q，在单元阵列区域MCA和外围电路区域CORE/PERI中使导电层260图案化，然后从单元阵列区域MCA中的导电层260形成多个导电接合垫LP并从外围电路区域CORE/PERI中的导电层260形成多个导电图案CNP。多个导电接合垫LP可以设置在金属硅化物层上，并且可以在竖直方向上与多条位线BL部分地叠置。
根据上面参照图8A至图8Q描述的制造集成电路器件200的方法，当形成覆盖多条位线BL的多个绝缘盖结构CSC时，在相对低的温度下形成绝缘盖结构CSC中的直接在位线BL上的第一绝缘盖层236，以抑制或减少在多条位线BL与绝缘盖结构CSC之间的界面处形成不期望的绝缘金属氮化物层。因此，可以减小多条位线BL的电阻的增加。
图9A至图9C是用于按照处理顺序描述根据一个或更多个实施例的制造集成电路器件300的方法的剖视图。下面将参照图9A至图9C描述制造参照图6A至图6C示出的集成电路器件300的方法。在图9A至图9C中，(a)表示根据制造顺序的沿着图3的线A-A'截取的剖视图，(b)表示根据处理顺序的外围电路区域CORE/PERI的一部分的剖视图。
参照图9A，在外围电路区域CORE/PERI中以与上面参照图8A至图8H描述的方式相同的方式形成包括栅极介电层224、栅电极240、第一绝缘盖图案236P和第二绝缘盖图案238P的栅极结构PG3。之后，通过利用第一绝缘盖图案236P的密度与第二绝缘盖图案238P的密度之间的差异的选择性蚀刻工艺部分地去除第一绝缘盖图案236P的暴露的侧壁，然后形成具有比第二绝缘盖图案238P的最小宽度小的最小宽度的第一绝缘盖图案336P。可以使用诸如DHF的蚀刻剂来执行用于形成第一绝缘盖图案336P的选择性蚀刻工艺。
参照图9B，根据上面参照图8I至图8L描述的制造工艺，对图9A的所得结构执行用于在单元阵列区域MCA中形成多个绝缘盖结构CSC和多条位线BL的工艺。然而，在实施例中，在上面参照图8I描述的工艺中，形成具有朝向第一绝缘盖图案336P突出的突出侧壁342S的绝缘间隔件342。
之后，在单元阵列区域MCA中，通过选择性蚀刻工艺部分地去除图8K的第一绝缘盖图案236C的暴露侧壁以形成第一绝缘盖图案336C，所述选择性蚀刻工艺利用图8K的第一绝缘盖图案236C的密度与绝缘盖结构CSC中的第二绝缘盖图案238C、绝缘薄膜图案244C和第三绝缘盖图案250C的密度之间的差异。第一绝缘盖图案336C具有比第二绝缘盖图案238C的最小宽度小的最小宽度。可以使用诸如DHF的蚀刻剂来执行用于形成第一绝缘盖图案336C的选择性蚀刻工艺。
参照图9C，可以对图9B的所得结构执行上面参照图8M描述的工艺。然而，代替图8M的多个绝缘间隔件252，在实施例中可以形成具有朝向第一绝缘盖图案336C突出的突出侧壁352S的多个绝缘间隔件352。
之后，对图9C的所得结构执行图8N至图8Q中所示的工艺，以制造图6A至图6C中所示的集成电路器件300。
根据上面参照图9A至图9C描述的制造集成电路器件300的方法，当形成覆盖多条位线BL的多个绝缘盖结构CSC3时，绝缘盖结构CSC3中的第一绝缘盖图案336C(其中第一绝缘盖图案336C与位线BL接触)从在相对低的温度下形成的膜获得。因此，可以抑制或减少在多条位线BL与绝缘盖结构CSC3之间的界面处形成不期望的绝缘金属氮化物层，并且可以防止多条位线BL的电阻的增加。此外，在绝缘盖结构CSC3中，可以通过利用第一绝缘盖图案336C的密度与第二绝缘盖图案238C的密度之间的差异来优化绝缘盖结构CSC3的侧壁轮廓，因此，可以增加位线BL之间的多个导电结构(例如，多个导电接合垫LP3)的体积，以抑制多个导电结构的电阻的增加并提高集成电路器件的可靠性。
虽然已经参照发明构思的实施例具体地示出和描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (24)

1.一种集成电路器件，所述集成电路器件包括：
导电线，形成在基底上，导电线包括金属层并且在相对于基底的上表面的第一水平方向上延伸；以及
绝缘盖结构，覆盖导电线，
其中，绝缘盖结构包括：
第一绝缘盖图案，具有第一密度，第一绝缘盖图案与金属层相邻；以及
第二绝缘盖图案，与金属层竖直地间隔开且第一绝缘盖图案位于第二绝缘盖图案与金属层之间，第二绝缘盖图案具有比第一密度大的第二密度。
2.根据权利要求1所述的集成电路器件，其中，
第一绝缘盖图案和第二绝缘盖图案彼此接触，并且
第一绝缘盖图案在相对于基底的上表面的第二水平方向上的宽度等于第二绝缘盖图案在第二水平方向上的宽度，第二水平方向垂直于第一水平方向。
3.根据权利要求1所述的集成电路器件，其中，
第一绝缘盖图案与金属层接触，并且
金属层包括掺杂有氮原子的第一区域，第一区域从金属层与第一绝缘盖图案之间的界面朝向基底延伸并且具有比金属层的厚度小的第一厚度。
4.根据权利要求3所述的集成电路器件，其中，
金属层的第一区域的第一厚度在
Figure FDA0002459462070000011
至
Figure FDA0002459462070000012
之间。
5.根据权利要求1所述的集成电路器件，其中，
第一绝缘盖图案的底表面与金属层的上表面接触，并且
第二绝缘盖图案的底表面与第一绝缘盖图案的上表面接触。
6.根据权利要求1所述的集成电路器件，其中，
第一绝缘盖图案和第二绝缘盖图案均包括氮化硅层。
7.根据权利要求1所述的集成电路器件，其中，
第一绝缘盖图案包括碳氮化硅层，第二绝缘盖图案包括氮化硅层。
8.根据权利要求1所述的集成电路器件，所述集成电路器件还包括：
接触结构，在相对于基底的上表面的第二水平方向上面对导电线的侧壁和绝缘盖结构的侧壁，第二水平方向垂直于第一水平方向。
9.根据权利要求1所述的集成电路器件，其中，
导电线包括顺序地堆叠在基底上的下导电图案、中间导电图案和上导电图案，并且
下导电图案包括掺杂多晶硅，中间导电图案包括TiN、TiSiN或它们的组合，上导电图案包括钨。
10.一种集成电路器件，所述集成电路器件包括：
一对位线，在基底上沿相对于基底的上表面的第一水平方向彼此平行地延伸，所述一对位线在相对于基底的上表面的第二水平方向上彼此相邻；
一对绝缘盖结构，分别覆盖所述一对位线，以及
接触结构，在竖直方向上从所述一对位线之间延伸至所述一对绝缘盖结构之间，
其中，所述一对位线均包括金属层，并且
所述一对绝缘盖结构中的每个包括：
第一绝缘盖图案，位于金属层上，第一绝缘盖图案具有第一密度；以及
第二绝缘盖图案，与金属层间隔开且第一绝缘盖图案位于第二绝缘盖图案与金属层之间，第二绝缘盖图案具有比第一密度大的第二密度。
11.根据权利要求10所述的集成电路器件，其中，
在所述一对绝缘盖结构的至少一个中，第一绝缘盖图案的在第二水平方向上的宽度等于第二绝缘盖图案的在第二水平方向上的宽度。
12.根据权利要求10所述的集成电路器件，其中，
第一绝缘盖图案与金属层接触，并且
金属层包括与第一绝缘盖图案接触的钨层和分布在钨层中的氮化钨颗粒，钨层包括钨原子和氮原子，氮原子分布在钨层的与第一绝缘盖图案接触的局部区域的钨原子之间而不与钨原子发生任何化学反应。
13.根据权利要求10所述的集成电路器件，其中，
在所述一对绝缘盖结构中的至少一个中，第一绝缘盖图案的底表面与金属层的上表面接触，并且
第二绝缘盖图案的底表面与第一绝缘盖图案的上表面接触。
14.根据权利要求10所述的集成电路器件，其中，
在所述一对绝缘盖结构中，第一绝缘盖图案和第二绝缘盖图案中的每个包括氮化硅层。
15.根据权利要求10所述的集成电路器件，其中，
在所述一对绝缘盖结构中，第一绝缘盖图案包括碳氮化硅层，并且
第二绝缘盖图案包括氮化硅层。
16.一种集成电路器件，所述集成电路器件包括：
基底，包括单元阵列区域和外围电路区域；
位线，在单元阵列区域中位于基底上，位线包括第一金属层；
第一绝缘盖结构，在单元阵列区域中覆盖位线；
栅电极，在外围电路区域中位于基底上，栅电极包括第二金属层；以及
第二绝缘盖结构，在外围电路区域中覆盖栅电极，
其中，第一绝缘盖结构和第二绝缘盖结构中的每个包括：第一绝缘盖图案，具有第一密度；以及第二绝缘盖图案，与基底间隔开且第一绝缘盖图案位于第二绝缘盖图案与基底之间，第二绝缘盖图案具有比第一密度大的第二密度，并且
第一金属层与包括在第一绝缘盖结构中的第一绝缘盖图案接触，并且第一金属层包括掺杂有氮原子的第一区域，第一区域从第一金属层与第一绝缘盖结构中的第一绝缘盖图案之间的界面朝向基底延伸并且具有第一金属层的部分厚度。
17.根据权利要求16所述的集成电路器件，其中，
第一金属层的第一区域具有
Figure FDA0002459462070000031
至
Figure FDA0002459462070000032
之间的厚度。
18.根据权利要求16所述的集成电路器件，其中，
第一金属层包括与第一绝缘盖结构中的第一绝缘盖图案接触的钨层和分布在钨层中的氮化钨颗粒，钨层包括氮原子和钨原子，氮原子分布在钨层的与第一绝缘盖图案接触的局部区域的钨原子之间而不与钨原子发生任何化学反应。
19.根据权利要求16所述的集成电路器件，其中，
第二绝缘盖图案的底表面与第一绝缘盖图案的上表面接触，
第一绝缘盖图案包括氮化硅层、碳氮化硅层或它们的组合，并且
第二绝缘盖图案包括氮化硅层。
20.一种制造集成电路器件的方法，所述方法包括：
在基底上形成导电线，导电线包括金属层；以及
在导电线上形成绝缘盖结构，绝缘盖结构包括多个绝缘盖图案，
其中，形成绝缘盖结构的步骤包括：直接在金属层上形成第一绝缘盖层，第一绝缘盖层具有第一密度；以及在第一绝缘盖层上形成第二绝缘盖层，第二绝缘盖层具有比第一密度大的第二密度。
21.根据权利要求20所述的方法，其中，
在第一温度下执行形成第一绝缘盖层的步骤，第一温度在500℃至700℃的范围内选择，并且
在第二温度下执行形成第二绝缘盖层的步骤，第二温度比第一温度高并且在700℃至800℃的范围内选择。
22.根据权利要求20所述的方法，其中，
在同一腔室中原位连续地执行形成第一绝缘盖层的步骤和形成第二绝缘盖层的步骤。
23.根据权利要求20所述的方法，其中，
通过原子层沉积方法形成第一绝缘盖层，通过化学气相沉积方法形成第二绝缘盖层。
24.根据权利要求20所述的方法，其中，
金属层包括钨并且第一绝缘盖层和第二绝缘盖层中的每个包括氮。
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