KR20040083758A - 반도체 장치에서 하드 마스크 형성 방법 - Google Patents

반도체 장치에서 하드 마스크 형성 방법 Download PDF

Info

Publication number
KR20040083758A
KR20040083758A KR1020030018361A KR20030018361A KR20040083758A KR 20040083758 A KR20040083758 A KR 20040083758A KR 1020030018361 A KR1020030018361 A KR 1020030018361A KR 20030018361 A KR20030018361 A KR 20030018361A KR 20040083758 A KR20040083758 A KR 20040083758A
Authority
KR
South Korea
Prior art keywords
silicon nitride
nitride film
forming
hard mask
sih
Prior art date
Application number
KR1020030018361A
Other languages
English (en)
Inventor
김형수
김도형
최재익
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030018361A priority Critical patent/KR20040083758A/ko
Publication of KR20040083758A publication Critical patent/KR20040083758A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

열적 스트레스가 감소되고 후속 공정이 용이하도록 하는 하드 마스크 형성 방법이 개시되어 있다. 반도체 기판 상에 도전막을 형성한다. 상기 도전막 상에, 다공성을 갖는 제1 실리콘 질화막을 형성한다. 상기 제1 실리콘 질화막 상에, 소정의 식각 조건에서 상기 제1 실리콘 질화막에 비해 실리콘 산화물과의 식각 선택비가 높은 특성을 갖는 제2 실리콘 질화막을 형성한다. 이어서, 상기 제2 실리콘 질화막 및 제1 실리콘 질화막의 소정 부위를 식각하여 상기 도전막 상에 제1 실리콘 질화막 패턴 및 제2 실리콘 질화막 패턴이 적층된 마스크 패턴을 형성한다. 상기 방법에 의하면, 열적 스트레스에 의한 하드 마스크 패턴이 깨지는 현상 및 실리콘 산화막과의 낮은 식각 선택비에 의한 쇼트 불량 등을 최소화할 수 있다.

Description

반도체 장치에서 하드 마스크 형성 방법{Method for forming a hard mask in semiconductor device}
본 발명은 하드 마스크 형성 방법에 관한 것이다. 보다 상세하게는, 후속 공정에 의한 열적 스트레스가 감소되고 상기 하드 마스크들 사이에 셀프 얼라인 콘택이 용이하게 형성되는 구조를 갖는 하드 마스크 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치가 고집적화됨에 따라 미세 패턴의 형성이 요구되고 있으며, 각 패턴들의 넓이(width) 뿐만 아니라 패턴과 패턴 사이의 간격(space)도 현저하게 감소하고 있다. 또한, 각 배선들을 연결하기 위한 콘택의 사이즈가 감소되고 콘택의 어스팩트비는 증가되고 있다.
상기 미세 패턴을 형성하기 위해, 채용되는 포토레지스트의 두께는 매우 작아져야 한다. 상기 포토레지스트의 두께가 작아짐에 따라 패턴의 식각 공정 시에 포토레지스트가 모두 소모되기 쉽다. 이러한 문제를 개선하기 위해, 도전성 패턴 형성 및 소자 분리 공정 등을 수행할 때의 식각 마스크는 실리콘 질화물로 이루어지는 하드 마스크를 사용하고 있다. 특히, 게이트 전극과 같은 도전성 패턴을 형성하기 위한 하드 마스크 패턴은 상기 도전성 패턴 사이에 셀프 얼라인 콘택을 형성하기 위한 막으로도 사용된다.
그런데, 상기 하드 마스크 패턴을 사용하여 도전성 패턴을 형성하고, 상기 도전성 패턴 사이에 셀프 얼라인 콘택을 형성하는 경우에는 도 1a 및 도 1b에 도시된 것과 같은 문제가 빈번히 발생된다.
도 1a를 참조하면, 상기 하드 마스크 패턴으로 사용되는 질화막 패턴(12)은 후속의 열처리 공정들을 수행하는 중에 스트레스가 가해져 상기 질화막 패턴(12)의 일부분(12a)이 깨어진다. 상기 질화막 패턴(12)이 깨어지는 경우, 반도체 장치의 동작 불량이 발생되거나 또는 반도체 장치의 신뢰성에 악영향을 끼친다.
또한, 도 1b에서와 같이, 상기 도전성 패턴(10)들 사이에 셀프 얼라인 콘택(14)을 형성하는 경우 상기 하드 마스크 패턴으로 제공되는 질화막 패턴(12)이 함께 식각되어, 상기 도전성 패턴(10)과 상기 셀프 얼라인 콘택(14)이 서로 쇼트되는 불량이 발생하기 쉽다.
이러한 불량을 방지하기 위해 상기 하드 마스크 패턴의 높이를 더욱 증가시키고 있는데, 이로 인하여 상기 하드 마스크 패턴 사이를 실리콘 산화막으로 갭필하는 공정 시에 보이드 등이 발생되는 문제가 생긴다.
따라서, 본 발명의 목적은 후속 공정에 의한 열적 스트레스가 감소되고 상기 하드 마스크 패턴 사이에 셀프 얼라인 콘택이 용이하게 형성되는 구조를 갖는 하드 마스크 형성 방법을 제공하는데 있다.
도 1a 내지 도 1b은 종래의 하드 마스크 패턴을 사용하여 도전성 패턴 및 셀프 얼라인 콘택을 형성하는 경우의 불량을 보여주는 단면도들이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 하드 마스크 패턴을 포함하는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 산화막
104 : 도전막 106 : 제1 실리콘 질화막
108 : 제2 실리콘 질화막 110 : 하드 마스크 패턴
112 : 게이트 구조물 114 : 스페이서
116 : 실리콘 산화막 118 : 셀프 얼라인 콘택
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 도전막을 형성한다. 상기 도전막 상에, 다공성을 갖는 제1 실리콘 질화막을 형성한다. 상기 제1 실리콘 질화막 상에, 소정의 식각 조건에서 상기 제1 실리콘 질화막에 비해 실리콘 산화물과의 식각 선택비가 높은 특성을 갖는 제2 실리콘 질화막을 형성한다. 이어서, 상기 제2 실리콘 질화막 및 제1 실리콘 질화막의 소정 부위를 식각하여 상기 도전막 상에 제1 실리콘 질화막 패턴 및 제2 실리콘 질화막 패턴이 적층된 마스크 패턴을 형성한다.
상기와 같이 다공성을 갖는 제1 실리콘 질화막 패턴 및 상기 제1 실리콘 질화막 패턴에 비해 실리콘 산화물과의 식각 선택비가 높은 특성을 갖는 제2 실리콘 질화막 패턴이 적층된 하드 마스트 패턴을 형성함으로서, 열적 스트레스에 의한 하드 마스크 패턴이 깨지는 현상 및 실리콘 산화막과의 낮은 식각 선택비에 의한 쇼트 불량 등을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 하드 마스크 패턴을 포함하는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다. 본 실시예에서의 하드 마스크 패턴은 게이트 전극을 형성하기 위한 마스크 패턴임을 알려둔다.
도 2a를 참조하면, 반도체 기판(100) 상에 50 내지 200Å의 얇은 두께로 게이트 산화막(102)을 형성한다. 상기 게이트 산화막(102) 상에 게이트 전극 형성용 도전막(104)을 형성한다. 상기 도전막(104)은 폴리실리콘막 또는 폴리실리콘막 및 텅스텐 실리사이드막으로 이루어진 복합막을 포함한다.
도 2b를 참조하면, 상기 도전막(104) 상에 열적 스트레스가 상대적으로 낮은 다공성을 갖는 제1 실리콘 질화막(106)을 형성한다. 상기 제1 실리콘 질화막(106)은 600℃ 정도의 온도에서 수행되는 화학 기상 증착 방법에 의해 형성한다.
실리콘 질화막은 후속 공정에서 열적 스트레스가 가해지면 막이 깨지는 현상이 발생하게 된다. 특히, 하부막과 실리콘 질화막과의 계면 부위는 스트레스에 의한 응력이 가장 심하게 발생되므로 상기 계면 부위의 실리콘 질화막은 가장 빈번하게 깨지는 현상이 발생된다. 그러나, 상기 실리콘 질화막을 포러스(porous)한 막으로 형성하는 경우에는 열적 스트레스에 의하여 막이 깨지는 현상이 매우 감소된다.
상기 열적 스트레스가 상대적으로 낮은 특성을 갖는 제1 실리콘 질화막(106) 형성 방법을 구체적으로 설명한다.
제1 실리콘 질화막(106)을 형성하기 위한 소오스 가스로서, SiH4및 NH3가스를 사용한다. 이 때, 상기 SiH4및 NH3가스는 상기 NH3가스 플로우량에 대한 상기 SiH4가스 플로우량의 비(SiH4/NH3)가 3.1 보다 작게 되도록 플로우한다. 상기 제1 실리콘 질화막(106)을 형성하기 위한 증착 챔버내에는 플라즈마를 형성하기 위한 파워를 약 200 내지 300W 정도로 인가한다.
상기와 같이, 플라즈마를 형성하기 위한 파워는 상대적으로 높게 인가하고 상기 NH3가스 플로우량에 대한 상기 SiH4가스 플로우량의 비(SiH4/NH3)는 상대적으로 낮도록 상기 소오스 가스들을 플로우함으로서 다공성을 갖는 제1 실리콘 질화막(106)을 형성할 수 있다.
상기 제1 실리콘 질화막(106)은 형성하고자 하는 하드 마스크 패턴 두께의 약 30%이내의 두께로 증착한다. 예컨대, 상기 제1 실리콘 질화막(106)은 수백 Å이내의 두께로 증착한다. 상기 다공성을 갖는 제1 실리콘 질화막(106)은 열적 스트레스는 상대적으로 낮으므로, 상기 제1 실리콘 질화막(106)과 하부의 도전막간의 계면에서 상기 제1 실리콘 질화막(106)이 깨지는 현상은 매우 감소된다. 그러나, 상기 다공성을 갖는 제1 실리콘 질화막(106)은 상기 실리콘 산화막과의 식각 선택비가 높지 못하기 때문에, 상기 제1 실리콘 질화막(106)만으로 하드 마스크 패턴을 형성할 경우에는 후속의 셀프 얼라인 콘택 형성 시에 숄더 마진 부족에 의한 쇼트가 발생될 수 있다. 그러므로, 상기 제1 실리콘 질화막(106)은 후속의 셀프 얼라인 콘택 형성 시에 숄더 마진에 영향을 주지 않을 정도의 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 상기 제1 실리콘 질화막(106) 상에 상기 제1 실리콘 질화막(106)에 비해 실리콘 산화물과의 식각 선택비가 높은 특성을 갖는 제2 실리콘 질화막(108)을 형성한다. 상기 제2 실리콘 질화막(108)은 600℃ 정도의 온도에서 수행되는 화학 기상 증착 방법에 의해 형성한다.
상기 실리콘 산화물과의 식각 선택비가 높은 특성을 갖는 제2 실리콘 질화막(108) 형성 방법을 구체적으로 설명한다.
제2 실리콘 질화막(108)을 형성하기 위한 소오스 가스로서, SiH4및 NH3가스를 사용한다. 이 때, 상기 SiH4및 NH3가스는 상기 NH3가스 플로우량에 대한 상기 SiH4가스 플로우량의 비(SiH4/NH3)가 5 보다 크게 되도록 플로우한다. 상기 SiH4가스의 플로우량이 상대적으로 많기 때문에, 상기 제2 실리콘 질화막(108)은 실리콘 과다 실리콘 질화막(Si-rich SiN)으로 형성된다. 상기 실리콘 질화막 내에 결합되는 실리콘이 많을수록, 상기 제2 실리콘 질화막(108)은 상기 실리콘 산화물과의 식각 선택비가 높은 특성을 갖는다.
상기와 같이, 플라즈마를 형성하기 위한 파워는 상기 제1 실리콘 질화막(106)을 형성할 때에 비해 상대적으로 낮게 인가하고, 상기 NH3가스 플로우량에 대한 상기 SiH4가스 플로우량의 비(SiH4/NH3)는 상대적으로 높게 소오스 가스를 플로우함으로서, 실리콘 산화물과의 식각 선택비가 높은 제2 실리콘 질화막(108)을 형성할 수 있다.
상기 제2 실리콘 질화막(108)은 상기 제1 실리콘 질화막(106)에 비해 두껍게 형성한다. 예컨대, 상기 제2 실리콘 질화막(108)은 수천 Å의 두께로 증착한다. 상기 제2 실리콘 질화막(108)은 실리콘 산화물과의 식각 선택비가 높기 때문에, 이 후의 셀프 얼라인 콘택 형성을 위한 식각 공정 시에 상기 제2 실리콘 질화막(108)이 식각되는 정도가 매우 감소된다. 때문에, 상기 제2 실리콘 질화막(108)에 의해 상기 셀프 얼라인 콘택과의 쇼트 불량을 감소시킬 수 있다. 또한, 상기 제2 실리콘 질화막(108)을 사용함으로서 종래에 비해 하드 마스크로 사용되는 막의 두께를 낮출 수 있다.
상기 제1 실리콘 질화막(106) 형성 공정 및 제2 실리콘 질화막(108) 형성 공정은 인시튜로 진행할 수도 있다.
도 2d를 참조하면, 상기 제2 실리콘 질화막(108) 상에 통상의 사진 공정을 통해 포토레지스트 패턴(도시 안함)을 형성한 후 상기 제2 실리콘 질화막(108) 및제1 실리콘 질화막(106)을 순차적으로 식각하여 제1 실리콘 질화막 패턴(106a) 및 제2 실리콘 질화막 패턴(108a)이 적층된 형태의 하드 마스크 패턴(110)을 형성한다.
도 2e를 참조하면, 상기 하드 마스크 패턴(110)을 식각 마스크로 하여 하부의 도전막(104) 및 게이트 산화막(102)을 식각하여 게이트 구조물(112)을 형성한다.
도 2f를 참조하면, 상기 게이트 구조물(112)의 측면에 스페이서(114)를 형성하고 상기 게이트 구조물(112)을 매몰하는 실리콘 산화막(116)을 형성한다. 이 때, 상기 하드 마스크 패턴(110)의 두께가 종래에 비해 낮아지므로 상기 게이트 구조물(112)들 사이에 상기 실리콘 산화막(116)을 보이드 없이 형성할 수 있다.
이어서, 상기 실리콘 산화막(116)의 소정 부위를 식각하여 상기 게이트 구조물(112) 사이에 해당하는 기판(100) 부위가 노출되는 셀프 얼라인 콘택홀을 형성한다. 이 때, 상기 하드 마스크 패턴(110)의 상부 패턴으로 제공되는 상기 제2 실리콘 질화막 패턴(108a)이 상기 실리콘 산화막(116)과 식각 선택비가 높기 때문에 상기 식각 공정에 의해서 상기 제2 실리콘 질화막 패턴(108a)이 거의 소모되지 않는다. 이로 인해, 후속 공정에 의해 형성되는 셀프 얼라인 콘택(118)과 게이트 전극으로 제공되는 도전막 패턴(104a)이 쇼트되는 불량을 방지할 수 있다.
이어서, 상기 셀프 얼라인 콘택홀 내에 도전 물질을 증착시켜 셀프 얼라인 콘택(118)을 형성한다.
상기 실시예에서는 게이트 전극 및 게이트 전극 사이의 셀프 얼라인 콘택 형성 방법에 한해 설명하였으나, 메모리 장치의 비트 라인 형성 공정 및 배선 형성 공정 등에도 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 다공성을 갖는 제1 실리콘 질화막 패턴 및 상기 제1 실리콘 질화막 패턴에 비해 실리콘 산화물과의 식각 선택비가 높은 특성을 갖는 제2 실리콘 질화막 패턴이 적층된 하드 마스트 패턴을 형성함으로서, 종래에 빈번히 발생되었던 열적 스트레스에 의한 하드 마스크 패턴이 깨지는 현상 및 실리콘 산화막과의 낮은 식각 선택비에 의한 쇼트 불량 등을 최소화할 수 있다. 따라서, 반도체 장치의 수율 및 신뢰성이 향상되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. i)반도체 기판 상에 도전막을 형성하는 단계;
    ii)상기 도전막 상에, 다공성을 갖는 제1 실리콘 질화막을 형성하는 단계;
    iii)상기 제1 실리콘 질화막 상에, 소정의 식각 조건에서 상기 제1 실리콘 질화막에 비해 실리콘 산화물과의 식각 선택비가 높은 특성을 갖는 제2 실리콘 질화막을 형성하는 단계; 및
    iv)상기 제2 실리콘 질화막 및 제1 실리콘 질화막의 소정 부위를 식각하여 상기 도전막 상에 제1 실리콘 질화막 패턴 및 제2 실리콘 질화막 패턴이 적층된 마스크 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치에서 하드 마스크 형성 방법.
  2. 제1항에 있어서, 상기 제1 실리콘 질화막 및 제2 실리콘 질화막은 화학 기상 증착 공정에 의해 형성하는 것을 특징으로 하는 반도체 장치에서 하드 마스크 형성 방법.
  3. 제1항에 있어서, 상기 제2 실리콘 질화막의 형성 공정은 공정 챔버 내에 적용되는 파워가 상기 제1 실리콘 질화막을 형성할 시에 챔버 내에 적용되는 파워보다 작은 조건으로 공정을 수행하는 것을 특징으로 하는 반도체 장치에서 하드 마스크 형성 방법.
  4. 제3항에 있어서, 상기 제1 실리콘 질화막 형성 공정은 공정 챔버 내에 적용되는 파워가 200 내지 300W가 되도록하고, 상기 제2 실리콘 질화막 형성 공정은 공정 챔버 내에 적용되는 파워가 50 내지 200W가 되도록 수행하는 것을 특징으로 하는 반도체 장치에서 하드 마스크 형성 방법.
  5. 제1항에 있어서, 상기 제1 실리콘 질화막 및 상기 제2 실리콘 질화막의 형성 공정은 각각 소오스 가스로 SiH4및 NH3가스를 사용하고,
    상기 제2 실리콘 질화막 형성 공정 시에 사용되는 소오스 가스에서 상기 NH3가스 플로우량에 대한 SiH4가스 플로우량의 비(SiH4/NH3)는 상기 제1 실리콘 형성 공정 시에 사용되는 소오스 가스에서 상기 NH3가스 플로우량에 대한 SiH4가스 플로우량의 비(SiH4/NH3)보다 높은 조건 하에서 수행하는 것을 특징으로 하는 반도체 장치에서 하드 마스크 형성 방법.
  6. 제5항에 있어서, 상기 제1 실리콘 질화막 형성 공정 시에 사용되는 소오스 가스에서 상기 NH3가스 플로우량에 대한 SiH4가스 플로우량의 비(SiH4/NH3)는 3.1보다 작고, 상기 제2 실리콘 형성 공정 시에 사용되는 소오스 가스에서 상기 NH3가스 플로우량에 대한 SiH4가스 플로우량의 비(SiH4/NH3)는 5보다 큰 것을 특징으로하는 반도체 장치에서 하드 마스크 형성 방법.
  7. 제1항에 있어서, 상기 제1 실리콘 질화막은 상기 제2 실리콘 질화막에 비해 얇은 두께를 갖도록 형성하는 것을 특징으로 하는 하드 마스크 형성 방법.
  8. 제1항에 있어서, 상기 제1 실리콘 질화막 및 상기 제2 실리콘 질화막은 인시튜로 형성하는 것을 특징으로 하는 하드 마스크 형성 방법.
KR1020030018361A 2003-03-25 2003-03-25 반도체 장치에서 하드 마스크 형성 방법 KR20040083758A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030018361A KR20040083758A (ko) 2003-03-25 2003-03-25 반도체 장치에서 하드 마스크 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030018361A KR20040083758A (ko) 2003-03-25 2003-03-25 반도체 장치에서 하드 마스크 형성 방법

Publications (1)

Publication Number Publication Date
KR20040083758A true KR20040083758A (ko) 2004-10-06

Family

ID=37367432

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030018361A KR20040083758A (ko) 2003-03-25 2003-03-25 반도체 장치에서 하드 마스크 형성 방법

Country Status (1)

Country Link
KR (1) KR20040083758A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362031B2 (en) 2019-08-21 2022-06-14 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362031B2 (en) 2019-08-21 2022-06-14 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US11784122B2 (en) 2019-08-21 2023-10-10 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US12027459B2 (en) 2019-08-21 2024-07-02 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
US20030077894A1 (en) Method for forming conductive wires of semiconductor device
US6284664B1 (en) Semiconductor device, and manufacturing method therefor
JP2001127151A (ja) 半導体装置およびその製造方法
JP5090667B2 (ja) フラッシュメモリ素子の金属配線およびコンタクトプラグ形成方法
KR20040083758A (ko) 반도체 장치에서 하드 마스크 형성 방법
JP2005354046A (ja) 半導体装置の製造方法
KR100578117B1 (ko) 반도체 장치의 배선 형성 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
JP2003086572A (ja) 半導体装置のビットライン形成方法
KR100325465B1 (ko) 반도체 소자의 제조방법
KR100200308B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100365748B1 (ko) 반도체소자의콘택형성방법
KR100308201B1 (ko) 다층도전막형성방법
KR20050073043A (ko) 반도체 소자의 비트 라인 형성방법
KR19980080479A (ko) 자기정합적인 콘텍트홀 형성 방법
KR20010073646A (ko) 폴리실리콘 스트링거 제거방법 및 이를 이용한 반도체장치의 커패시터의 스토리지 전극 형성 방법
KR20040003474A (ko) 반도체소자의 콘택형성방법
KR20010059464A (ko) 반도체 소자의 제조 방법
KR20060118734A (ko) 플래시 메모리 소자의 제조 방법
KR20060075427A (ko) 반도체 소자의 제조방법
KR970003635A (ko) 반도체소자 제조방법
KR20020046681A (ko) 반도체 소자의 콘택홀 형성방법
KR20010056787A (ko) 반도체 소자의 게이트 전극 형성방법
KR20020061353A (ko) 반도체 소자의 콘택홀 형성방법
KR20000033432A (ko) 보드리스 콘택의 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination