KR20050073043A - 반도체 소자의 비트 라인 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 비트 라인 형성방법을 개시한다. 개시된 본 발명의 방법은, 셀 영역과 주변 회로 영역을 갖는 기판 상에 다수개의 게이트 및 셀 영역의 게이트 사이 부분에 플러그를 구비하는 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 제2층간절연막 및 식각정지막을 형성하는 단계와, 상기 식각정지막을 패터닝하여 비트라인콘택이 형성될 영역의 제2층간절연막 부분을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하도록 노출된 제2층간절연막 및 식각정지막 상에 희생절연막 및 연마정지막을 형성하는 단계와, 상기 연마정지막 및 희생절연막을 식각하여 식각정지막 및 콘택홀 내의 희생절연막을 노출시키고 비트라인이 형성될 영역을 한정하는 트렌치를 형성하는 단계와, 상기 콘택홀 내의 희생절연막과 제2층간절연막 및 제1층간절연막을 식각하여 셀 영역의 플러그와 주변 회로 영역의 기판 및 게이트를 각각 노출시키는 비트 라인 콘택홀을 형성하는 단계와, 상기 비트라인콘택홀 및 트랜치를 완전히 매립하도록 기판 결과물 상에 텅스텐막을 증착하는 단계와, 상기 텅스텐막을 연마정지막이 노출 되도록 CMP하는 단계 및 상기 연마정지막 및 희생절연막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 상세하게는, 반도체 소자의 비트 라인 형성방법에 관한 것이다.
최근 디바이스의 크기는 80nm 이하 급 디바이스가 연구됨에 따라 포토 및 식각 공정에 의한 패턴 형성에 어려움이 있다. 즉, 지금까지 100nm 급 이상에서 연구되었던 KrF(248nm) 광원을 이용한 노광 기술 및 반응이온식각 (Reactive Ion Etch: 이하 RIE) 기술은 그 한계에 도달하여 실질적으로 공정 적용이 불가능한 정도에 이르게 되었다.
현재 대부분의 디램에 있어서 100nm 급 이상의 디바이스 경우 포토리소그라피 공정은 KrF 광원을 기본으로 크리티갈 레이어(Critical layer)를 형성하고 있으며 대부분의 금속층의 경우 RIE를 기본으로 패턴을 형성하고 있다.
이와 같은 공정 기술은 현재까지는 별 무리 없이 양산에 적용되고 있으나 향후 나노급 이하 디바이스 경우에는 기존의 KrF & RIE 방법으로 이루어지는 패턴 형성공정은 그 한계에 도달하게 될 것이다. 특히, 디자인 룰 상에서 가장 작은 피치를 보이는 비트 라인의 경우 100nm 급 디바이스의 경우 이미 FICD(Final Inspection Critical Dimension) 80nm 이하까지 작아지고 있는 상황에서 KrF의 경우에는 완전히 한계 상황에 도달 하였다.
따라서, 차기 디바이스의 경우에는 포토 장비의 경우 파장이 더욱 작은 ArF(193nm) 광원으로 미세 패턴을 형성하는 상황에 놓이게 되었다. ArF의 경우 현재 많은 연구가 진행되고 있지만, 가장 중요한 문제중의 하나가 포토 레지스트에 중점을 두고 있는데, 그 이유는 ArF 광원의 경우 파장이 작아서 해상력은 높은 반면 초점심도(Depth Of Focus:DOF) 마진이 작아 될 수 있으면 얇은 레지스트를 이용해야 한다. 그리고, ArF용 레지스트의 경우 RIE 식각 공정 진행시 레지스트에 대한 선택비가 작아 식각 공정을 진행하는데 있어서 많은 어려움이 예상된다. 즉, 얇고 선택비가 없는 레지스트를 이용하면 식각 공정 마진이 급격히 줄어들 수 있으며, 향후 나노급 디바이스에서는 식각 공정에 한계를 가져올 수 있다.
전술한 ArF 광원과 레지스트간에 식각 공정 마진에 대한 대응책으로 산화막을 먼저 패턴하고 메탈을 증착후 CMP를 진행하는 다마신(Damascene) 공정이 연구되고 있는데, 그 이유는 일반적으로 금속이나 질화막을 식각하는것 보다 산화막을 식각하는 것이 동일한 레지스트 두께에서 선택비가 높아서 식각 공정에 있어서 유리하기 때문이다. 즉, 다마신 공정을 도입하는 경우 식각 공정의 마진을 해결할 수 있는 기본적인 방법이 될 수 있으며, 무리 없이 포토 공정에서도 레지스트레에 대한 마진이 높아져 미세소자 제조에 응용될 수 있다.
그리고, 최근 디바이스의 크기가 작아짐에 디바이스의 속도 향상을 위하여 폴리 실리콘과 텅스텐 실리사이드에서에서 텅스텐으로 변화하는 경향을 보이고 있다. 이처럼, 비트 라인이 금속 라인으로 바뀌는 현상은 비트라인이 가장 작은 피치를 가지고 있으며, 따라서 가장 높은 라인 저항을 보이고 있기 때문에 저항이 낮은 금속을 적용하고 있다.
통상의 비트라인은 비트라인콘택 상에 금속막을 증착하고, 이를 패터닝하여 형성한다.
그러나, 전술한 바와 같은 종래의 기술에 따른 비트라인 형성은 소자의 크기가 점점 작아짐에 따라 패터닝시 식각 및 선폭 마진이 떨어지는 문제점이 있다. 또한, 물리기상증착(Physical Vapor Deposition:PVD) 방법을 이용한 텅스텐막을 증착함에 따라, 텅스텐 자체의 압축응력으로 인해 게이트 산화막이 깨지는 현상과 하드 마스크 리프팅(lifting) 및 게이트 도전막과 텅스텐막 사이에 발생하는 산화물로 인한 소자의 특성이 저해되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 식각 및 선폭 마진을 확보할 수 있는 반도체 소자의 비트 라인 형성방법을 제공함에 그 목적이 있고, 텅스텐막의 압축응력에 의한 소자의 특성저하를 억제할 수 있는 반도체 소자의 비트 라인 형성방법을 제공함에 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 셀 영역과 주변 회로 영역을 갖는 기판 상에 다수개의 게이트 및 셀 영역의 게이트 사이 부분에 플러그를 구비하는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제2층간절연막 및 식각정지막을 형성하는 단계; 상기 식각정지막을 패터닝하여 비트라인콘택이 형성될 영역의 제2층간절연막 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 노출된 제2층간절연막 및 식각정지막 상에 희생절연막 및 연마정지막을 형성하는 단계; 상기 연마정지막 및 희생절연막을 식각하여 식각정지막 및 콘택홀 내의 희생절연막을 노출시키고 비트라인이 형성될 영역을 한정하는 트렌치를 형성하는 단계; 상기 콘택홀 내의 희생절연막과 제2층간절연막 및 제1층간절연막을 식각하여 셀 영역의 플러그와 주변 회로 영역의 기판 및 게이트를 각각 노출시키는 비트 라인 콘택홀을 형성하는 단계; 상기 비트라인콘택홀 및 트랜치를 완전히 매립하도록 기판 결과물 상에 텅스텐막을 증착하는 단계; 상기 텅스텐막을 연마정지막이 노출 되도록 CMP하는 단계; 및 상기 연마정지막 및 희생절연막을 제거하는 단계를 포함하는 반도체 소자의 비트라인 형성방법을 제공한다.
여기서, 상기 텅스텐막은 인장응력을 갖도록 화학기상증착 방법으로 증착한다.
또한, 상기 연마정지막 및 희생절연막을 제거하는 단계 후, 상기 연마정지막 및 희생절연막을 제거되어 노출된 텅스텐막 표면상에 스페이서 및 하드마스크를 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 비트 라인 형성방법을 설명하기 위한 단면도이다. 이를 설명하면, 다음과 같다.
도 1a를 참조하면, 셀영역(X)과 주변회로영역(Y)을 갖는 기판(11)상에 게이트(12)를 형성한다. 이때, 상기 게이트(12)는 게이트 산화막과 게이트 도전막 및 게이트 하드마스크막으로 이루어진 게이트 전극과 게이트 전극 양 측면에 형성된 게이트 스페이서로 이루어진다.
상기 게이트(12)를 덮도록 기판 상에 제1층간절연막(13)을 증착하고, 이어서, 상기 셀 영역(X) 제1층간절연막(13)의 게이트 사이 부분에 플러그(14)를 형성한다. 다음으로, 상기 플러그(14)를 포함한 제1층간절연막(13) 상에 제2층간절연막(15)을 형성하고, CMP 공정을 통해 이를 평탄화 시킨다.
도 1b를 참조하면, 상기 제2층간절연막(15) 상에 질화막을 이용한 식각정지막(16)을 증착한다. 여기서, 상기 식각정지막(16)은 플라즈마 화학 기상 증착(Plasm Enhanced Chemical Vapor Deposition:PECVD) 방법으로 550℃의 온도, 6.0Torr의 압력 및 0.43Kw의 RF 파워로 300Å의 두께로 증착한다. 이때, 상기 식각정지막(16)의 증착 반응 가스로는 SiH4 가스는 50sccm의 유량, NH3가스는 30sccm의 유량, N2 가스는 4500sccm의 유량으로 증착한다.
도 1c를 참조하면, 상기 식각정지막(16) 상에 감광막을 도포하고, 이를 ArF 광원을 이용해서 노광 및 현상하여 비트라인 콘택홀이 형성될 영역을 한정하는 감광막 패턴을 형성한다. 그런다음, 상기 상기 감광막에 의해 노출된 식각정지막 부분을 제거하여 제2층간절연막을 노출시키는 콘택홀(17)을 형성한다.
도 1d를 참조하면, 상기 콘택홀(17) 및 식각정지막(16) 상에 TEOS막으로 희생절연막(18)을 증착한다. 여기서, 상기 희생절연막(18)은 플라즈마 화학 기상 증착 방법으로 400℃의 온도, 5.5Torr의 압력 및 0.7Kw의 RF 파워로 1000Å의 두께로 증착한다. 이때, 상기 희생절연막(18)의 증착 반응 가스로는 TEOS 가스는 800sccm의 유량과 O2 가스는 600sccm의 유량으로 증착한다.
도 1e를 참조하면, 상기 희생절연막(18) 상에 연마정지막(19)을 500Å의 두께로 증착한다. 이때, 상기 연마정지막(19)의 증착조건은 상기 식각정지막(16)과 동일하다.
상기 연마정지막(19) 상에 감광막을 도포하고, 이를 노광 및 현상하여 비트라인이 형성될 영역을 한정하는 감광막 패턴(20)을 형성한다.
도 1f를 참조하면, 상기 감광막 패턴(20)을 식각 장벽으로 이용해서 연마정지막(19) 및 희생절연막(18)을 식각하여 식각정지막(16) 및 제1콘택홀내의 희생절연막을 노출시키는 트렌치(21)를 형성한다. 이어서, 상기 감광막 패턴을 스트립 공정을 통해 제거한다.
도 1g를 참조하면, 상기 식각정지막(16)을 식각장벽으로 이용하여 트렌치 하부의 제1콘택홀내의 희생절연막(18)이 형성된 부분을 식각하여 셀 영역(X)의 플러그와 주변회로 영역의 기판(11) 부분 및 게이트를 각각 노출시키는 비트라인콘택홀(22)을 형성한다.
도 1h를 참조하면, 상기 비트라인콘택홀(22) 및 트렌치(21)를 완전히 매립하도록 텅스텐막(23)을 기판 결과물 상에 증착한다.
이때, 상기 텅스텐막의 매립으로 비트라인콘택(23a)이 형성된다. 여기서, 상기 텅스텐막(23)은 화학기상증착(Chemical Vapor Deposition:CVD)방법으로 증착하여 인장응력을 갖는다. 또한, 도시하지는 않았지만, 상기 텅스텐막(23) 증착전, 텅스텐막의 증착시 하부의 데미지를 방지하기 위해 비트 라인 콘택홀 및 트렌치 상에 장벽 금속막을 증착한다.
통상의 비트라인 형성시 물리 기상 증착(Physical Vapor Deposition:PVD) 방법으로 텅스텐막을 증착함으로 인한 인장응력으로 게이트 산화막의 깨짐(Crack) 비트라인 하드마스크막의 리프팅(lifting), 게이트 도전막과 텅스텐막 사이에서 산화물의 형성에 의한 패일 현상 등의 문제점을 화학기상증착 방법으로 증착하여 압축응력을 갖는 텅스텐막의 증착으로 해결할 수 있다.
도 1i를 참조하면, 상기 연마정지막(19)이 노출되도록 텅스텐막(23)을 CMP하여 비트라인(23b)을 형성한다. 상기 텅스텐막에 대한 CMP는 연마정지막에서 중단함으로써 디싱(dishing)에 의한 문제점을 최소화하였다. 이어서, 상기 연마정지막을 NH4OH 용액을 통한 스트립으로 제거한다.
도 1j를 참조하면, 상기 희생절연막(18)을 BOE 용액을 이용해서 딥 아웃(dip-out)으로 제거한다.
도 1k를 참조하면, 상기 비트라인(23b) 상에 질화막 스페이서(24) 및 비트라인 하드마스크막(25)을 차례로 형성한다. 이때, 상기 비트라인 하드마스크(25)는 2000Å의 두께로 형성한다.
이상에서와 같이, 본 발명은 비트 라인 형성과정에 있어서, 다마신 공정을 이용함으로써, 선폭 마진을 확보할 수 있으며, 비트라인으로 압축응력을 갖는 물리기상증착(PVD) 방식으로 증착한 텅스텐막 대신 인장응력을 갖는 화학기상증착(CVD) 방법으로 증착한 텅스텐막을 이용함으로써, 게이트 산화막의 깨짐 및 하드마스크 질화막의 리프팅 및 게이트 폴리와 텅스텐막 사이에서 발생하는 산화물을 억제할 수 있다.
따라서, 비트라인 및 비트라인 형성 공정의 신뢰성을 확보할 수 있음은 물론, 생산성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 비트 라인 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
X: 셀 영역 Y: 주변 회로 영역
11: 기판 12: 게이트
13: 제1층간절연막 14: 플러그
15: 제2층간절연막 16: 식각정지막
17: 콘택홀 18: 희생절연막
19: 연마정지막 20: 감광막 패턴
21: 트렌치 22: 비트라인콘택홀
23: 텅스텐막 23a: 비트라인콘택
23b: 비트라인 24: 비트라인 스페이서
25: 비트라인 하드마스크
Claims (3)
- 셀 영역과 주변 회로 영역을 갖는 기판 상에 다수개의 게이트 및 셀 영역의 게이트 사이 부분에 플러그를 구비하는 제1층간절연막을 형성하는 단계;상기 제1층간절연막 상에 제2층간절연막 및 식각정지막을 형성하는 단계;상기 식각정지막을 패터닝하여 비트라인콘택이 형성될 영역의 제2층간절연막 부분을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 매립하도록 노출된 제2층간절연막 및 식각정지막 상에 희생절연막 및 연마정지막을 형성하는 단계;상기 연마정지막 및 희생절연막을 식각하여 식각정지막 및 콘택홀 내의 희생절연막을 노출시키고 비트라인이 형성될 영역을 한정하는 트렌치를 형성하는 단계;상기 콘택홀 내의 희생절연막과 제2층간절연막 및 제1층간절연막을 식각하여 셀 영역의 플러그와 주변 회로 영역의 기판 및 게이트를 각각 노출시키는 비트 라인 콘택홀을 형성하는 단계;상기 비트라인콘택홀 및 트랜치를 완전히 매립하도록 기판 결과물 상에 텅스텐막을 증착하는 단계;상기 텅스텐막을 연마정지막이 노출 되도록 CMP하는 단계; 및상기 연마정지막 및 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 의하여, 상기 텅스텐막은 인장응력을 갖도록 화학기상증착 방법으로 증착하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성방법.
- 제 1 항에 의하여, 상기 연마정지막 및 희생절연막을 제거하는 단계 후, 상기 연마정지막 및 희생절연막을 제거되어 노출된 텅스텐막 표면상에 스페이서 및 하드마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
Priority Applications (1)
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| KR1020040001224A KR20050073043A (ko) | 2004-01-08 | 2004-01-08 | 반도체 소자의 비트 라인 형성방법 |
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ID=37262215
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Cited By (3)
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|---|---|---|---|---|
| KR100750950B1 (ko) * | 2006-07-18 | 2007-08-22 | 삼성전자주식회사 | 반도체 장치의 배선 구조물 및 그 형성 방법, 비휘발성메모리 장치 및 그 제조 방법 |
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2004
- 2004-01-08 KR KR1020040001224A patent/KR20050073043A/ko not_active Application Discontinuation
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