KR20070087756A - 반도체 소자의 트랜지스터 형성방법 - Google Patents

반도체 소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 트랜지스터 형성방법은, 반도체 기판상에 게이트 절연막, 도전막, 금속막 및 하드마스크막을 순차적으로 형성하는 단계; 하드마스크막 위에 게이트 스택 형성영역을 정의하는 감광막 패턴을 형성하는 단계; 감광막 패턴을 마스크로 하드마스크막 패턴, 금속막패턴을 형성하고, 도전막은 소정 깊이만큼 식각하는 단계; 반도체 기판 전면에 질화 공정을 진행하여 제1 질화막을 형성하는 단계; 제1 질화막 위에 제2 질화막을 형성하는 단계; 하드마스크막 패턴을 마스크로 도전막을 식각하여 도전막 패턴을 형성하는 단계; 및 도전막 패턴에 선택적으로 산화공정을 진행하는 단계를 포함한다.
텅스텐 게이트, 플라즈마 질화공정, 질화막

Description

반도체 소자의 트랜지스터 형성방법{Method for fabricating transistor in semiconductor device}
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 4a 내지 도 4i는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
400 : 반도체 기판 470 : 리세스 채널용 트렌치
550 : 제1 질화막 560 : 제2 질화막
600 : 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 점점 감소되고, 이에 따른 저항의 증가로 인해 신호 지연, 오동작등과 같은 전기적 특성에 관한 문제가 심 각하게 발생되고 있다. 이러한 문제를 해결하기위해 금속계열, 예를 들어 텅스텐(W) 화합물을 사용하여 게이트의 자체저항 및 비트라인과 접합영역 간의 접촉저항을 낮추어 왔으나, 소자 특성 확보 및 공정 구현의 어려움 등으로 아직까지 실제 디바이스에 적용되고 있지 못한 실정이다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면이다.
먼저 도 1을 참조하면, 소자분리막(105)으로 활성영역(X) 및 소자분리영역(Y)이 정의되어 있는 반도체 기판(100) 상에 게이트 절연막(110), 게이트 도전막(120), 금속막(130) 및 하드마스크막(140)을 순차적으로 형성한다. 여기서 게이트 절연막(110)은 산화막으로 형성할 수 있고, 게이트 도전막(120)은 폴리실리콘 등의 도전성 물질을 도포하여 형성할 수 있다. 또한, 금속막(130)은 텅스텐(W)막으로 형성할 수 있고, 하드마스크막(140)은 질화막으로 형성할 수 있다. 다음에 하드마스크막(140) 상에 감광막을 도포 및 패터닝하여 게이트 패턴을 정의하는 감광막 패턴(150)을 형성한다.
다음에 도 2를 참조하면, 감광막 패턴(150)을 마스크로 한 식각공정을 진행하여 하드마스크막 패턴(190), 금속막 패턴(180), 게이트 도전막 패턴(170) 및 게이트 절연막 패턴(160)을 포함하는 게이트 스택(200)을 형성한다.
한편, 식각공정을 진행하여 게이트 스택(200)을 형성할 경우, 게이트 도전막 패턴(170)의 측벽 및 게이트 절연막 패턴(160) 계면에 식각에 의한 손상이 발생하게 된다. 이러한 식각에 의해 발생한 손상을 보상(curing)하기 위해 산화 공정을 진행하게 되는데, 금속막 패턴(180)의 경우, 직접적으로 산화 공정을 진행하면 이상산화가 발생하게 된다. 이에 따라 금속막 패턴(180)을 제외하고, 게이트 도전막 패턴(170)인 폴리실리콘막에 선택적으로 산화공정을 진행하는데, 이 경우에도 금속막 패턴(180)에 이상산화가 생길 수 있다. 따라서 금속막 패턴(180)의 이상산화를 방지하고, 금속막 패턴(180) 내부로 산화 소스가 침투하는 것을 방지하기 위한 보호막으로서 도 3에 도시된 바와 같이, 금속막 패턴(180) 상에 나이트라이드(Nitride)막(210)을 증착한다.
여기서 금속막 패턴(180) 상에 나이트라이드막(210)을 증착할 경우, 일반적으로 퍼니스(furnace) 타입의 장비를 이용한다. 그런데 퍼니스 타입의 장비를 이용할 경우, 퍼니스 공정의 특징상 열적 부담(thermal budget)이 크고, 공정 진행 중 장비 내에 누설되는 곳이 발생하면, 산소(O2)가스가 이 누설되는 곳을 통해 금속막 패턴(180)으로 유입되어 이상 산화되는 문제가 발생한다. 이러한 열적 부담을 줄이기 위해 싱글타입 저압증착장비(SLP; Single-type low pressure-nitride deposition)를 이용하는 방법이 있으나, 싱글타입 저압증착(SLP)장비의 특성상 스텝 커버리지(step coverage)는 좋으나, 패턴 밀도간의 로딩 이펙트(Loading effect)가 크기 때문에 주변회로 영역의 특성을 열화시키는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 트랜지스터에서 금속막 상에 보호막을 증착하는 방법을 개선하여 로딩 이펙트를 개선하고, 열적 부담도 개선할 수 있고, 후속 산화공정에서 산화 소스가 금속막으로 침투하여 이상 산 화하는 것을 방지할 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 상에 게이트 절연막, 도전막, 금속막 및 하드마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막 위에 게이트 스택 형성영역을 정의하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 상기 하드마스크막 패턴, 금속막패턴을 형성하고, 상기 도전막은 소정 깊이만큼 식각하는 단계; 반도체 기판 전면에 질화 공정을 진행하여 제1 질화막을 형성하는 단계; 상기 제1 질화막 위에 제2 질화막을 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 도전막 패턴을 형성하는 단계; 및 상기 도전막 패턴에 선택적으로 산화공정을 진행하는 단계를 포함한다.
본 발명에 있어서, 상기 도전막을 소정 깊이만큼 식각하는 단계는, 상기 도전막이 100-300Å의 깊이만큼 식각되도록 수행하는 것이 바람직하다.
상기 제1 질화막은 플라즈마를 이용하여 450-550℃의 온도에서 20-40Å의 두께로 형성하는 것이 바람직하다.
상기 제2 질화막은 싱글타입 저압증착방법을 이용하여 600-800℃의 온도에서 10-40Å의 두께로 형성하는 것이 바람직하다.
상기 도전막 패턴의 노출면 위에 형성되는 산화막은, 25-35Å의 두께를 갖도록 하는 것이 바람직하다.
상기 금속막은, 텅스텐 및 텅스텐질화막을 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판의 활성영역에 리세스 채널용 트렌치를 형성하는 단계; 상기 리세스 채널용 트렌치를 갖는 반도체 기판 전면에 게이트 절연막, 도전막, 금속막 및 하드마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막 위에 게이트 스택 형성영역을 정의하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 한 식각공정을 진행하여 하드마스크막 패턴, 금속막패턴을 형성하고, 상기 도전막은 소정 깊이만큼 식각하는 단계; 질화 공정을 진행하여 상기 도전막, 금속막패턴 및 하드마스크막 패턴 상에 제1 질화막을 형성하는 단계; 상기 제1 질화막 위에 제2 질화막을 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 도전막 패턴을 형성하는 단계; 및 상기 도전막 패턴의 노출면 위에 산화막을 형성하는 단계를 포함한다.
상기 금속막은 텅스텐 및 텅스텐질화막을 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형 성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 4a를 참조하면, 반도체 기판(400) 위에 패드산화막(410) 및 패드질화막(420)을 순차적으로 증착한다. 여기서 패드산화막(410)은 패드질화막(420)의 인력에 의한 반도체 기판(400)의 스트레스를 완화하는 역할을 한다. 이어서 패드질화막(420) 위에 활성영역을 한정하는 마스크막 패턴(430)을 형성한다.
다음에 도 4b를 참조하면, 마스크막 패턴(430)을 이용해 패드질화막(420)을 식각하여 패드산화막(410)의 일부를 노출시킨다. 이어서 패드질화막(420)을 식각마스크로 패드산화막(410) 및 반도체 기판(400)의 소정 영역을 2000-4000Å의 깊이로 식각하여 트렌치(도시하지 않음)를 형성한다. 계속하여 트렌치 내부를 산화막으로 매립한 후, 화학적기계적연마(Chemical Mechanical Polishing: CMP)를 실시하고 패드 질화막(420) 및 패드산화막(410)을 제거한다. 그러면 반도체 기판(400)에 소자분리막(440)이 형성되어 활성영역(X) 및 소자분리영역(Y)이 정의된다.
다음에 도 4c를 참조하면, 소자분리막(440) 및 반도체 기판(400) 전면에 폴리실리콘막으로 500-1500Å의 두께의 하드마스크막(450)을 형성한다. 계속해서 상기 하드마스크막(450) 위에 감광막을 도포 및 패터닝하여 리세스 채널용 트렌치가 형성될 영역을 정의하는 감광막 패턴(460)을 형성한다.
다음에 도 4d를 참조하면, 상기 감광막 패턴(460)을 마스크로 하드마스크막(460)을 식각하여 반도체 기판(400)의 소정 영역을 노출시키는 하드마스크막 패턴(도시하지 않음)을 형성하고, 상기 하드마스크막 패턴을 마스크로 하여 반도체 기판(400) 상에 리세스 채널용 트렌치(470)를 형성한 후, 하드마스크막 패턴은 제거한 다. 여기서 리세스 채널용 트렌치(470)는 반도체 기판(400)의 표면으로부터 2000-4000Å의 깊이를 갖도록 형성한다.
다음에 도 4e를 참조하면, 리세스 채널용 트렌치(470) 및 반도체 기판(400) 전면에 게이트 절연막(480), 도전막(490), 금속막(500) 및 하드마스크막(510)을 순차적으로 형성한다. 여기서 게이트 절연막(480)은 30-50Å의 두께를 갖도록 산화막으로 형성할 수 있고, 도전막(490)은 폴리실리콘 등의 도전성 물질을 도포하여 700-1200Å의 두께로 형성할 수 있다. 또한, 금속막(500)은 배리어막으로 텅스텐질화막(WN)을 형성하고, 배리어막 상에 텅스텐(W)막이 배치되는 이중막으로 형성할 수 있다. 여기서 텅스텐질화막(WN)은 50-100Å의 두께로, 그리고 텅스텐(W)막은 400-800Å의 두께를 갖도록 형성할 수 있으며, 하드마스크막(510)은 질화막으로 100-300Å의 두께로 형성한다. 계속해서 하드마스크막(510) 위에 감광막을 도포 및 패터닝하여 게이트 패턴이 형성될 영역을 정의하는 감광막 패턴(520)을 형성한다.
다음에 도 4f를 참조하면, 감광막 패턴(520)을 마스크로 하드마스크막(510) 및 금속막(500)을 식각하여 하드마스크막 패턴(530) 및 금속막패턴(540)을 형성한다. 이때, 도전막(490)은 금속막패턴(540) 하부로 소정깊이, 예를 들어 100-300Å의 깊이만큼 식각한다. 그러면 후속 공정에서 금속막패턴(540)이 노출되는 부분이 없이 모두 캡핑할 수 있다.
다음에 도 4g를 참조하면, 반도체 기판(400) 전면에 플라즈마를 이용한 질화 공정을 진행하여 제1 질화막(550)을 형성한다. 이를 위해 도 4f의 구조체를 플라즈마 챔버내로 로딩한 후, 450-550℃의 공정온도에서 소스가스를 공급하여 질소(N2)분 위기의 플라즈마를 형성해 하드마스크막 패턴(530) 및 금속막패턴(540)을 포함하는 반도체 기판(400) 전면에 질화공정을 진행한다. 그러면 금속막패턴(540) 및 하드마스크막 패턴(530) 상에 제1 질화막(550)이 형성된다. 여기서 금속막패턴(540), 예를 들어 텅스텐(W)막 패턴의 경우에는 20-40Å의 두께로 질화되어 텅스텐질화(WN)막이 형성된다. 다음에 상기 제1 질화막(550) 위에 제2 질화막(560)을 형성한다. 여기서 제2 질화막(560)은 600-800℃의 온도에서 싱글타입 저압증착(SLP; Single-type low pressure)방법을 이용하여 10-40Å의 두께로 형성할 수 있다. 이에 따라 금속막패턴(540)은 제1 질화막(550) 및 제2 질화막(560)의 이중막으로 캡핑되어 후속 산화공정에서 산화 소스가 금속막패턴(540)으로 침투하여 이상 산화되는 것을 근원적으로 차단할 수 있다. 또한, 플라즈마를 이용한 질화 공정을 진행하여 제1 질화막(550)을 형성하여 이후 싱글타입 저압증착(SLP)방법을 이용하여 제2 질화막(560)을 형성시 문제가 발생할 경우에도 금속막패턴(540)이 이상 산화되는 것을 방지할 수 있다.
다음에 도 4h를 참조하면, 하드마스크막 패턴(530)을 마스크로 한 식각공정을 실시하여 도전막 패턴(570) 및 게이트 절연막 패턴(580)을 포함하는 게이트 스택(590)을 형성한다. 이 경우, 하드마스크막 패턴(530) 및 금속막패턴(540)의 측면의 제1 질화막(550) 및 제2 질화막(560)은 거의 식각되지 않고, 하드마스크막 패턴(530) 상부는 굴곡을 가진 형태가 된다.
다음에 도 4i를 참조하면, 게이트 스택(590)을 형성하기 위해 식각공정을 진행하는 동안, 도전막 패턴(570)의 측벽 및 게이트 절연막(580) 계면에 식각에 의한 손상이 발생하게 된다. 이에 따라 이러한 식각에 의해 발생한 손상을 보상(curing)하기 위해 도전막 패턴(570)의 측벽 및 게이트 절연막(580) 계면에 선택적으로 산화 공정을 실시한다. 그러면 도전막 패턴(570)의 측벽 및 반도체 기판(400)상에 25-35Å의 두께로 산화막(600)이 형성된다. 이 경우, 금속막패턴(540)은 제1 질화막(550) 및 제2 질화막(560)의 이중막으로 덮여 있으므로 산화 공정을 실시해도 금속막패턴(540)이 이상 산화하는 현상이 발생하지 않는다.
본 발명에 따른 반도체 소자의 트랜지스터 형성방법은 종래 기술에서 게이트 패턴 형성을 위한 식각공정시 발생한 손상을 보상하는 산화공정을 진행할 때, 산화 소스가 금속막패턴(540)으로 침투하여 이상 산화되는 것을 텅스텐(W)막을 포함하는 금속막패턴(540)을 제1 질화막(550) 및 제2 질화막(560)의 이중막으로 캡핑함으로써 근원적으로 차단할 수 있다. 또한, 플라즈마를 이용한 질화 공정을 이용하여 제1 질화막(550)을 형성함으로써 이후 싱글타입 저압증착(SLP)방법을 이용하여 질화막을 형성시 문제가 발생할 경우에도 금속막패턴(540)이 이상 산화되는 것을 방지할 수 있다.
한편, 종래 기술에서 싱글타입 저압증착(SLP)방법만을 이용하여 질화막을 형성할 경우 발생하게 되는 로딩 이펙트(loading effect)가 증가하는 문제도 플라즈마를 이용한 질화공정을 미리 실시하여 제2 질화막(560) 두께를 10-40Å로 줄일 수 있게 되어 패턴 간에, 예를 들어 셀 영역과 주변회로영역 간에 발생하는 증착두께 차이를 최소화할 수 있게 된다. 또한, 종래의 퍼니스 타입에 비해 매우 낮은 열적 부담(thermal budget)을 가짐으로써 소자의 특성이 열화하는 것을 최소화할 수 있 다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
예를 들어, 상술한 실시예에서는 리세스 채널을 가지는 반도체 소자의 텅스텐(W)게이트 형성방법에 대하여 기술하였으나, 상기 리세스 채널이 아닌 플래너(planar) 타입의 채널 및 스텝(step)타입의 채널을 가지는 반도체 소자의 텅스텐 게이트를 형성하는 경우에도 이용할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 형성방법에 의하면, 반도체 소자의 금속막 상에 보호막을 증착하는 방법을 개선하여 로딩 이펙트를 개선하고, 열적 부담도 개선할 수 있다.
또한, 금속막 상에 보호막을 증착함으로써 후속 산화공정에서 산화 소스가 금속막으로 침투하여 이상 산화하는 것을 방지할 수 있다.

Claims (8)

  1. 반도체 기판상에 게이트 절연막, 도전막, 금속막 및 하드마스크막을 순차적으로 형성하는 단계;
    상기 하드마스크막 위에 게이트 스택 형성영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 하드마스크막 패턴, 금속막패턴을 형성하고, 상기 도전막은 소정 깊이만큼 식각하는 단계;
    반도체 기판 전면에 질화 공정을 진행하여 제1 질화막을 형성하는 단계;
    상기 제1 질화막 위에 제2 질화막을 형성하는 단계;
    상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 도전막 패턴을 형성하는 단계; 및
    상기 도전막 패턴에 선택적으로 산화공정을 진행하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법.
  2. 제1항에 있어서,
    상기 도전막을 소정 깊이만큼 식각하는 단계는, 상기 도전막이 100-300Å의 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  3. 제1항에 있어서,
    상기 제1 질화막은 플라즈마를 이용하여 450-550℃의 온도에서 20-40Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  4. 제1항에 있어서,
    상기 제2 질화막은 싱글타입 저압증착방법을 이용하여 600-800℃의 온도에서 10-40Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  5. 제1항에 있어서,
    상기 도전막 패턴의 노출면 위에 형성되는 산화막은, 25-35Å의 두께를 갖도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  6. 제1항에 있어서,
    상기 금속막은, 텅스텐 및 텅스텐질화막을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  7. 반도체 기판의 활성영역에 리세스 채널용 트렌치를 형성하는 단계;
    상기 리세스 채널용 트렌치를 갖는 반도체 기판 전면에 게이트 절연막, 도전막, 금속막 및 하드마스크막을 순차적으로 형성하는 단계;
    상기 하드마스크막 위에 게이트 스택 형성영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 한 식각공정을 진행하여 하드마스크막 패턴, 금속막패턴을 형성하고, 상기 도전막은 소정 깊이만큼 식각하는 단계;
    질화 공정을 진행하여 상기 도전막, 금속막패턴 및 하드마스크막 패턴 상에 제1 질화막을 형성하는 단계;
    상기 제1 질화막 위에 제2 질화막을 형성하는 단계;
    상기 하드마스크막 패턴을 마스크로 상기 도전막을 식각하여 도전막 패턴을 형성하는 단계; 및
    상기 도전막 패턴의 노출면 위에 산화막을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법.
  8. 제1항에 있어서,
    상기 금속막은 텅스텐 및 텅스텐질화막을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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* Cited by examiner, † Cited by third party
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US11362031B2 (en) 2019-08-21 2022-06-14 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

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