CN111987071A - 在导电插塞上具有导电顶盖层的半导体元件及其制备方法 - Google Patents

在导电插塞上具有导电顶盖层的半导体元件及其制备方法 Download PDF

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Abstract

本公开提供一种在导电插塞上具有导电顶盖层的半导体元件及其制备方法。该半导体元件具有一半导体基底、配置在该半导体基底上的一第一字元线与一第二字元线，以及配置在该第一字元线与该第二字元线之间的一导电插塞。该导电元件亦具有配置在该导电插塞上的一导电顶盖层，其中该导电顶盖层覆盖该导电插塞的一顶表面与一侧壁表面的一部分。该半导体元件还具有配置在该导电顶盖层上的一位元线，其中该位元线电性连接该导电插塞。

Description

在导电插塞上具有导电顶盖层的半导体元件及其制备方法
技术领域
本公开主张2019/05/24申请的美国正式申请案第16/422,608号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件及其制备方法。特别涉及一种在一导电插塞上具有导电顶盖层的半导体元件及其制备方法。
背景技术
由于结构简化，动态随机存取存储器(dynamic random access memories，DRAMs)可比其他类型的存储器提供每一单位芯片更多的存储器胞(memory cells)，例如静态随机存取存储器(static random access memories，SRAMs)。一DRAM是由多个DRAM胞所组成，其每一个是包括一电容器以及一晶体管，该电容器是用于存储信息，该晶体管是耦接该电容器并用于调节当电容器充电或放电时的时间。在一读取(read)操作期间，一字元线(wordline，WL)为确证(asserted)，并导通(turning on)晶体管。所述已致动(enabled)的晶体管允许电压通过一感测放大器(sense amplifier)通过一位元线(bit line，BL)通过该电容器而被读取。在写入(write)操作期间，当字元线(WL)已确证时，在位元线(BL)上提供被写入的数据(data)。
为了满足存储器除数量一直增加的需求，DRAM胞的尺寸(dimensions)已经持续地缩减，结果DRAMs的封装密度已经增加不少。因此，当晶体管与电容器的尺寸已变得更小时，字元线与位元线的线宽亦已变得更小且相邻二字元线或位元线的距离亦已缩减。在传统的DRAM设计中，由于一位元线接触插塞连接该位元线与一漏极区，而所述位元线是配置在该位元线接触插塞的一顶部上，因此在位元线形成之前，通常发生位元线接触插塞的形成。然而，当位元线与位元线接触插塞并未正确对准时，则会产生问题。值得注意地，当DRAM胞的特征尺寸(feature sizes)缩减时，则会增加如此问题的可能性。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括一半导体基底；配置在该半导体基底上的一第一字元线与一第二字元线；以及配置在该第一字元线与该第二字元线之间的一导电插塞。该半导体元件还具有配置在该导电插塞上的一导电顶盖层，其中该导电顶盖层覆盖该导电插塞的一顶表面以及一侧壁表面的一部分。该半导体元件还具有配置在该导电顶盖层上的一位元线，其中该位元线电性连接该导电插塞。
在本公开的一些实施例中，该导电插塞包含铜，且该导电顶盖层包含铜锗合金。
在本公开的一些实施例中，该导电插塞的该侧壁表面直接在该第一字元线与该第二字元线上。
在本公开的一些实施例中，所述的半导体元件还包括一介电层，配置在该第一字元线与该第二字元线上，其中该导电插塞的该侧壁表面的该部分是从该介电层突伸。
在本公开的一些实施例中，该导电顶盖层直接接触该介电层。
在本公开的一些实施例中，所述的半导体元件还包括一导电通孔，配置在该位元线与该导电顶盖层之间，其中该导电顶盖层的一宽度大于该导电通孔的一宽度，且该位元线通过该导电通孔与该导电顶盖层而电性连接该导电插塞。
在本公开的一些实施例中，所述的半导体元件还包括一源极/漏极区，配置在该半导体基底中，并位在该第一字元线与该第二字元线之间，其中该位元线电性连接该源极/漏极区。
在本公开的另一实施例提供一种半导体元件。该半导体元件包括一半导体基底；配置在该半导体基底上的一第一字元线与一第二字元线；以及配置在该第一字元线与该第二字元线之间的一导电插塞，其中该导电插塞的一侧壁表面位在该第一字元线与该第二字元线上。该半导体元件还具有覆盖该第一字元线与该第二字元线的一介电层，其中该介电层围绕该导电插塞的该侧壁表面的一下部设置。该半导体元件还具有配置在导电插塞上的一导电顶盖层，其中该导电顶盖层围绕该导电插塞的该侧壁表面的一上部设置。此外，该半导体元件还具有配置在该导电顶盖层上的一位元线，其中该位元线电性连接该导电插塞。
在本公开的一些实施例中，该导电顶盖层与该介电层完全地覆盖该导电插塞。
在本公开的一些实施例中，所述的半导体元件还包括一隔离层，配置在该介电层与该导电顶盖层上，其中该隔离层的一部分夹置在该导电顶盖层与该介电层之间。
在本公开的一些实施例中，所述的半导体元件还包括一导电通孔，配置在该位元线与该导电顶盖层之间，其中该隔离层在该位元线与该导电顶盖层之间延伸；以及一源极/漏极区，配置在该半导体基底中，其中该位元线通过该导电通孔、该导电顶盖层以及该导电插塞而电性连接该源极/漏极区。
在本公开的一些实施例中，该导电插塞由铜所制，且该导电顶盖层由铜锗合金所制。
在本公开的一些实施例中，该铜锗合金为Cu3Ge。
在本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括在一半导体基底上形成一第一字元线与一第二字元线；以及形成一介电层以覆盖该第一字元线与该第二字元线。该制备方法还包括在该第一字元线与该第二字元线之间形成一导电插塞，其中该介电层围绕该导电插塞设置。该制备方法还包括移除该介电层的一部分，以部分地暴露该导电插塞的一侧壁表面；以及形成一导电顶盖层以覆盖该导电插塞的一顶表面以及该侧壁表面。此外，该制备方法还包括在该导电插塞上形成一位元线，其中该位元线通过该导电顶盖层而电性连接该导电插塞。
在本公开的一些实施例中，执行一化学气相沉积制程以形成该导电顶盖层，且使用在该化学气相沉积制程中的一气体包括锗烷(germane)。
在本公开的一些实施例中，该导电插塞包含铜，且该导电顶盖层包含Cu3Ge。
在本公开的一些实施例中，在部分地暴露该导电插塞的该侧壁表面之前，该介电层的一顶表面与该导电插塞的该顶表面为共面。
在本公开的一些实施例中，在形成该导电顶盖层之前，该导电插塞的该顶表面高于该介电层的一最高表面。
在本公开的一些实施例中，所述的半导体元件的制备方法，还包括在该介电层与该导电顶盖层上形成一隔离层；以及移除该隔离层的一部分，以形成一开口，其中该导电顶盖层通过该开口而部分地暴露。
在本公开的一些实施例中，通过在该隔离层上沉积一导电材料以形成该位元线，其中将该导电材料的一部分充填入该开口中，以便在该位元线与该导电顶盖层之间形成一导电通孔。
本公开的一些实施例提供一半导体元件。该半导体元件具有配置在一导电插塞与一位元线之间的一导电顶盖层，且该导电顶盖层是覆盖该导电插塞的一顶表面以及一侧壁表面的一部分。因此，该导电顶盖层的该顶表面的一宽度是大于该导电插塞的该顶表面的一宽度。结果，是可避免或降低在该导电顶盖层与该位元线的一接触通孔之间的未对准(misalignment)问题，而所述位元线是在接下来的制程期间形成在该导电顶盖层上。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一种半导体元件的布局示意图。
图2为依据本公开沿图1的一剖线I-I’所示的该半导体元件的剖视示意图。
图3为依据本公开沿图1的一剖线II-II’所示的该半导体元件的剖视示意图。
图4为依据本公开一种半导体元件的制备方法的流程示意图。
图5为依据本公开沿图1的该剖线I-I’所示在形成该半导体元件的一中间阶段的剖视示意图。
图6为依据本公开沿图1的该剖线II-II’所示在形成该半导体元件的一中间阶段的剖视示意图。
图7为依据本公开沿图1的该剖线I-I’所示在形成该半导体元件的一中间阶段的剖视示意图。
图8为依据本公开沿图1的该剖线II-II’所示在形成该半导体元件的一中间阶段的剖视示意图。
图9为依据本公开沿图1的该剖线I-I’所示在形成该半导体元件的一中间阶段的剖视示意图。
图10为依据本公开沿图1的该剖线II-II’所示在形成该半导体元件的一中间阶段的剖视示意图。
图11为依据本公开沿图1的该剖线I-I’所示在形成该半导体元件的一中间阶段的剖视示意图。
图12为依据本公开沿图1的该剖线II-II’所示在形成该半导体元件的一中间阶段的剖视示意图。
图13为依据本公开沿图1的该剖线I-I’所示在形成该半导体元件的一中间阶段的剖视示意图。
图14为依据本公开沿图1的该剖线II-II’所示在形成该半导体元件的一中间阶段的剖视示意图。
图15为依据本公开沿图1的该剖线I-I’所示在形成该半导体元件的一中间阶段的剖视示意图。
图16为依据本公开沿图1的该剖线II-II’所示在形成该半导体元件的一中间阶段的剖视示意图。
其中，附图标记说明如下：
100 半导体元件
101 半导体基底
103 隔离结构
104 主动区
105 源极/漏极区
107 栅极介电层
109 栅极电极层
110 字元线
111 遮罩层
113 间隙子
115 蚀刻终止层
117 介电层
117T 顶表面
117T’ 已蚀刻的顶表面
119 导电插塞
119S 侧壁
121 导电顶盖层
123 隔离层
125 隔离层
127 隔离层
129 隔离层
130 开口
133 导电通孔
135 位元线
137 层间介电层
143 导电通孔
145 存储节点
400 制备方法
S401 步骤
S402 步骤
S403 步骤
S404 步骤
S405 步骤
S406 步骤
S407 步骤
S408 步骤
T 厚度
W1 宽度
W2 宽度
W3 宽度
W4 宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1为依据本公开一种半导体元件100的布局示意图。如图1所示，半导体元件100具有多个主动区104。在一些实施例中，所述主动区104为在半导体基底101中的一些区域，其是由多个隔离结构103所界定，且所述主动区104具有多个源极/漏极区105(半导体基底101、隔离结构103以及源极/漏极区105是如图2及图3所示)。再者，虽然图1中的每一主动区104具有一T型轮廓，但所述主动区104的轮廓与配置，是可依据实际应用而改变。
再者，半导体元件100亦具有多个字元线110(例如栅极结构)以及多个位元线135，如依据一些实施例的图1所示。所述字元线110为相互平行设置，所述位元线135为相互平行设置，所述字元线110与所述位元线135为相互正交设置。在一些实施例中，半导体元件100还具有多个导电插塞119(conductive plugs)、多个导电顶盖层(conductive cap layers)121以及多个导电通孔(conductive vias)133。所述位元线135通过所述导电通孔133、所述导电顶盖层121以及所述导电插塞119而电性连接在所述主动区104的下层的源极/漏极区105。
此外，半导体元件100亦具有多个存储节点(storage nodes)145以及多个导电通孔143，依据一些实施例的图1所示。所述存储节点145通过所述导电通孔143而电性连接在所述主动区104的下层的源极/漏极区105。理应注意的是，在一些实施例中，其他导电结构(例如多个导电插塞、多个导电垫、多个导线等等)可形成在所述存储节点145与所述在下层的源极/漏极区105之间，以提供电性连接。在一些实施例中，半导体元件100为一动态随机存取存储器(dynamic random access memory，DRAM)。
图2为依据本公开沿图1的一剖线I-I’所示的该半导体元件100的剖视示意图，以及图3为依据本公开沿图1的一剖线II-II’所示的该半导体元件100的剖视示意图。
如图2及图3所示，在半导体元件100中，一隔离结构(isolation structure)103以及多个源极/漏极区105是配置在半导体基底101中。尤其是，源极/漏极区105是配置在该主动区104中，其是由隔离结构103所界定。所述字元线110(例如栅极结构)是配置在半导体基底101上。每一字元线110具有一栅极介电层107以及位在栅极介电层107上的一栅极电极层109。多个遮罩层(mask layers)111配置在所述字元线110上，且多个间隙子(spacers)113配置在所述字元线110与所述遮罩层113的相对侧壁上。一蚀刻终止层(etch stop layer，ESL)115配置在所述遮罩层111、所述间隙子113以及隔离结构103上，且一介电层117配置在蚀刻终止层115上。
再者，在半导体元件100中，所述导电插塞119配置在二相邻字元线110之间，所述导电插塞119的一些部分在所述字元线110上延伸，如依据一些实施例的图2及图3所示。半导体元件100亦具有配置在所述导电插塞119上的所述导电顶盖层121，以及配置在介电层117与所述导电顶盖层121上的一隔离层(insulating layer)123。尤其是，依据一些实施例，所述导电插塞119的一侧壁119S是位在所述字元线110上，介电层117是围绕侧壁119S的一下部设置，所述导电顶盖层121覆盖所述导电插塞119的侧壁119S的一下部以及顶表面119T。
此外，在半导体元件100中，隔离层125、127、129(如图3所示的隔离层127以及129)是依序地配置在隔离层123上，且所述位元线135是配置在隔离层125上。更特别地是，所述导电通孔133是配置在所述位元线135与所述导电顶盖层121之间，以提供电性连接。隔离层123与125是围绕所述导电通孔133设置。换言之，所述导电通孔133穿透隔离层123与125。再者，所述位元线135穿透隔离层127与129，且一层间介电层(interlayer dielectric(ILD)layer)137配置在所述位元线135与隔离层129上。
图4为依据本公开一种半导体元件100的制备方法400的流程示意图，且依据一些实施例，该制备方法400包括步骤S401、S402、S403、S404、S405、S406、S407以及S408。图5为依据本公开沿图1的该剖线I-I’所示在形成该半导体元件100的一中间阶段的剖视示意图，以及图6为依据本公开沿图1的该剖线II-II’所示在形成该半导体元件100的一中间阶段的剖视示意图。
如图5及图6所示，提供一半导体基底101。半导体基底101可为一半导体晶圆(wafer)，例如一硅晶圆(silicon wafer)。或者是，半导体基底101可具有基本半导体材料(elementary semiconductor materials)、化合物半导体材料(compound semiconductormaterials)及/或合金半导体材料(alloy semiconductor materials)。基本半导体材料的例子是可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗、及/或钻石，但并不以此为限。化合物半导体材料的例子是可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)、及/或锑化铟(indiumarnimonide)，但并不以此为限。合金半导体材料的例子是可包括硅锗(SiGe)、镓砷磷(GaAsP)、铝铟砷(AlInAs)、铝镓砷(AlGaAs)、镓铟砷(GaInAs)、镓铟磷(GaInP)、及/或镓铟砷磷(GaInAsP)，但并不以此为限。
在一些实施例中，半导体基底101具有一外延层(epitaxial layer)。举例来说，半导体基底101具有铺设在一块状半导体(bulk semiconductor)上的一外延层。在一些实施例中，半导体基底101为一绝缘层上半导体(semiconductor-on-insulator，SOI)基底，其是可具有一基底、位在该基底上的一埋入氧化物层(buried oxide layer)以及位在该埋入氧化物层上的一半导体层。
仍请参考图5及图6，依据一些实施例，隔离结构103形成在半导体基底101中，且隔离结构103为一浅沟隔离(shallow trench isolation，STI)结构。在其他实施例中，隔离结构103为一区域硅氧化物(local oxidation of silicon，LOCOS)结构(图未示)。在这些例子中，隔离结构103的一部分埋置在半导体基底101中，且隔离结构103的其他部分从半导体基底101的一顶表面突伸。隔离结构103可由氧化硅、氮化硅、氮氧化硅或其他适用的介电材料所制。
再者，隔离结构103界定出在半导体基底101中的所述主动区104，且所述源极/漏极区105形成在所述主动区104中。在一些实施例中，通过一或多个离子植入(ionimplantation)制程以形成所述源极/漏极区105，以及如硼(boron)的P型掺杂物或如磷(phosphorous)或砷(arsenic)的N型掺杂物，是可植入到所述主动区104中，以形成所述源极/漏极区105。
接下来，具有所述栅极介电层107与所述栅极电极层109的所述字元线110(例如栅极结构)，是形成在半导体基底101上。其相对应的步骤是绘制在如图4中的制备方法400中的步骤S401。每一栅极介电层107与栅极电极层109是可为单一层或为多层。在一些实施例中，所述栅极介电层107是由氧化硅、氮化硅、氮氧化硅、具有高介电常数(k)的介电材料或其组合所制，且所述栅极电极层109是由一导电材料所制，例如铝、铜、钨、钛、钽，或其他适用的材料。
在一些实施例中，所述栅极介电层107与所述栅极电极层109是由沉积及图案化制程所形成。该沉积制程可包括化学气相沉积(chemical vapor deposition，CVD)制程、物理气相沉积(physical vapor deposition，PVD)制程、旋涂(spin coating)制程，或其他适用的制程。该图案化制程可包括微影(photolithography)制程以及蚀刻制程。该微影制程可包括光阻涂布(photoresist coating)(例如旋转涂布(spin-on coating))、软烘烤(softbaking)、罩幕对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposurebaking)、显影光阻(developing the photoresist)、清洗(rinsing)、干燥(drying)(例如硬烘烤(hard baking))。该蚀刻制程可包括干式蚀刻制程或湿式蚀刻制程。
在所述字元线110形成之后，所述遮罩层111形成在所述字元线110的顶表面上，所述间隙子113形成在所述字元线110的侧壁上以及所述遮罩层111的侧壁上，且蚀刻终止层115共形地形成并覆盖所述遮罩层111、所述间隙子113、所述隔离结构103以及所述主动区104(在图5及图6中未示，但将于下详述)。所述遮罩层111是被使用来当作一遮罩，用于执行一自对准(self-aligned)蚀刻制程，以形成电性连接所述源极/漏极区105的所述导电插塞。在一些实施例中，所述遮罩层111是由氧化硅、氮化硅、氮碳化硅(siliconcarbonitride，SiCN)、氮碳氧化硅(silicon oxide carbonitride，SiOCN))或SiLK(商品名)(由Dow Chemical,Midland，MI贩售)。
为了改善半导体元件100的速度，所述间隙子113是由具有低介电常数(k)的介电材料所制。在一些实施例中，低介电常数的介电材料包括氧化硅、氮化硅、氮碳化硅、氮碳氧化硅、氟化硅玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅(carbon dopedsilicon oxide)、非结晶的氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes，BCB)或聚亚酰胺(polyimide)，但并不以此为限。在其他实施例中，所述间隙子113是由具有小于2.5的一介电常数的极低介电常数(extreme low-k，ELK)材料所形成。
在一些实施例中，蚀刻终止层115是由氮化硅、氮氧化硅及/或其他适用的材料所制。所述遮罩层111、所述间隙子113以及蚀刻终止层115是由沉积制程以及继续的图案化制程所形成。沉积制程与图案化制程的细节是类似于或相同于所述字元线110的形成，且其详细叙述不再在此重复。
接下来，介电层117共形地形成并覆盖蚀刻终止层115与所述字元线110。相对应的步骤是示出在如图4中的制备方法400中的步骤S402。介电层117是可由一介电材料所制，例如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、一低介电常数(low-k)介电材料，或是其组合，或是其他适用的材料。此外，介电层117可由CVD、PVD、原子层沉积法(atomic layerdeposition，ALD)、旋涂(spin coating)或是其他适用的制程所形成。
更特别地是，蚀刻终止层115以及介电层117是共形地形成，并覆盖所述遮罩层111、所述间隙子113、所述隔离结构103以及所述主动区104。接下来，依据一些实施例，通过一蚀刻制程，部分地移除蚀刻终止层115以及介电层117，以暴露所述源极/漏极区105、所述间隙子113的一部分以及所述遮罩层111的一部分。
在暴露所述源极/漏极区105之后，依据在一些实施例中如图5及图6所示，所述导电插塞119形成在所述字元线110之间，并直接接触所述源极/漏极区105。相对应的步骤是示出在如图4所示的制备方法400中的步骤S403。
在一些实施例中，所述导电插塞119是由导电材料所制。举例来说，所述导电插塞119是由金属材料所制，例如铜(Cu)。所述导电插塞119是由一沉积制程以及一平坦化制程所形成。该沉积制程可包括CVD制程，且该平坦化制程可包括一磨削(grinding)制程、一化学机械研磨(chemical mechanical polishing，CMP)制程、一蚀刻制程、其他适用的制程，或其组合。在该平坦化制程之后，所述导电插塞119的顶表面119T是与介电层117的顶表面117T为共面。
在形成所述导电插塞119之后，依据一些实施例中如图7及图8所示，移除介电层117的一部分，以部分地暴露所述导电插塞119的侧壁表面119S。相对应的步骤是示出在如图4所示的制备方法400中的步骤S404。
更特别地是，依据一些实施例，通过一干式蚀刻制程移除介电层117的一部分，且大致地并未蚀刻所述导电插塞119。在本公开的内容中，字词“大致地”是指优选地是至少90％，优选地是95％，再优选地是98％，且最佳地是99％。结果，所述导电插塞119的顶表面119T是高于介电层117的已蚀刻的顶表面117T’。
通过移除介电层117的该部分而暴露所述侧壁119S的所述上部之后，依据一些实施例如图9及图10所示，是形成所述导电顶盖层121并覆盖所述导电插塞119的所述顶表面119T以及所述侧壁119S的所述上部。相对应的步骤是示出在如图4所示的制备方法400中的步骤S405。
在一些实施例中，通过CVD制程形成所述导电底盖层121，且使用在该CVD制程中的反应气体(reactant gas)包含锗烷(germane，GeH4)。由于GeH4比介电层117的材料更适合于与铜(Cu)产生反应，因此形成包含有铜锗(copper-germanium(Cu-Ge))合金的所述导电顶盖层121以覆盖所述导电插塞119的所述顶表面119T以及等侧壁表面119S的所述上部，其是通过移除介电层117的该部分而暴露。在一些实施例中，所述导电顶盖层121的铜锗合金为Cu3Ge。此外，依据一些实施例，所述导电顶盖层121是直接接触介电层117。
在所述导电插塞119的所述顶表面119S上的所述导电顶盖层121的所述部分具有一厚度T，在所述导电插塞119的所述侧壁119S上的所述导电顶盖层121的所述部分具有一宽度W1。在一些实施例中，厚度T及宽度W1在2nm到4nm的范围内。若是厚度T与宽度W1太小(例如小于2nm)的话，则不能有效地避免或减少在所述导电插塞119与所述位元线的所述导电通孔之间的未对准问题(the issues of misalignment)，而所述导电通孔是在接下来的制程期间形成在所述导电顶盖层121之间。若是厚度T与宽度W1太大(例如大于4nm)的话，则可能增加半导体元件100的尺寸。
在形成所述导电顶盖层121之后，依据一些实施例如图11及图12所示，在介电层117与所述导电顶盖层121上形成一隔离层123。相对应的步骤是示出在如图4所示的制备方法400中的步骤S406。理应注意的是，隔离层123的一部分在所述导电顶盖层121与介电层117之间延伸。换言之，隔离层123的该部分夹置在所述导电顶盖层121与介电层117之间。
接下来，依据一些实施例，隔离层125、127、129是依序地形成在隔离层123上。隔离层123与127可由氧化物、氧化硅或其他适用的材料所制，隔离层125与129可由氮化硅或其他适用的材料所制。隔离层123、125、127、129可由沉积制程所形成，例如CVD制程、PVD制程或其他适合的沉积制程所形成。在一些实施例中，隔离层123的厚度与隔离层127的厚度是大于隔离层125的厚度与隔离层129的厚度。
接下来，依据一些实施例如图13及图14所示，移除隔离层123、125、127、129已形成多个开口(openings)130，以暴露所述导电顶盖层121。相对应的步骤是示出在如图4所示的制备方法400中的步骤S407。所述开口130可由微影制程以及继续的蚀刻制程所形成。举例来说，一图案化遮罩层(图未示)形成在隔离层129上，然后使用图案化遮罩层当作一遮罩蚀刻隔离层123、125、127、129的所述部分。结果，每一导电顶盖层121具有通过隔离层123、125、127、129而暴露的一部分。在其他实施例中，所述开口130是可通过一个以上的微影制程以及一个以上的蚀刻制程所形成。
接下来，依据一些实施例如图15及图16所示，移除隔离层127、129以扩展所述开口130的上部，所述导电通孔133形成在所述开口130的余留部分中，所述位元线135形成在隔离层125上。相对应的步骤是示出在如图4所示的制备方法400中的步骤S408。
更特别地是，在一些实施例中，所述开口130的上部是通过一微影制程以及一继续的蚀刻制程所扩展。举例来说，一图案化遮罩层(图未示)形成在隔离层129上，然后使用图案化遮罩层当作遮罩蚀刻隔离层127与129的所述部分。在蚀刻期间，隔离层125可当成一蚀刻终止层。结果，暴露隔离层125的顶表面的所述部分，且所述扩展开口从所述开口130形成。
所述开口130的上部扩展之后，依据一些实施例，一导电材料沉积在隔离层129上，并填入所述扩展开口130，且执行一平坦化制程以移除在隔离层129的顶表面上的多余导电材料，以便形成所述导电通孔133及所述位元线135。依据一些实施例，所述位元线135通过所述导电通孔133、所述导电顶盖层121以及所述导电插塞119电性连接所述源极/漏极区105。
所述导电通孔133与所述位元线135可由多晶硅、钨、氮化钛、硅化钛、其他适用的材料或其组合所制，并可由一沉积制程所形成，例如CVD制程。在一些实施例中，由于所述导电通孔133与所述位元线135是由一沉积制程所形成，因此所述导电通孔133的材料与所述位元线135的材料相同。在其他实施例中，所述导电通孔133与所述位元线135由不同材料所制且分别地形成。平坦化制程可包括一磨削(grinding)制程、一CMP制程、一蚀刻制程、其他适用的制程或其组合。
请参考图15，导电插塞119的顶表面119S具有一宽度W2，导电顶盖层121具有一宽度W3，且导电通孔133具有一宽度W4。理应注意的是，在一些实施例中，宽度W3大于宽度W2与宽度W4。此外，依据一些实施例，宽度W2大于宽度W4。
在一些实施例中，导电顶盖层121的宽度W3大于导电插塞119的宽度W2。因此，导电通孔133着陆(或直接接触)在导电插塞119上面积(area)可通过导电顶盖层121的形成而增加，且可避免或减少在导电插塞119与导电通孔133之间的未对准问题。
接下来，一层间介电层137形成在所述位元线135与隔离层129上，并依据一些实施例如图2及图3所示，获得半导体元件100。层间介电层137可包含由多个介电材料所制的多层，例如氧化硅、氮化硅、氮氧化硅、PSG、BPSG、低介电常数的介电材料，及/或其他适用的介电材料。此外，层间介电层137可由CVD、PVD、ALD、旋涂，或其他适用的制程所形成。在形成层间介电层137之后，是获得半导体元件100。
提供一半导体元件及其制备方法的一些实施例。半导体元件具有配置在一导电插塞与一位元线之间的一导电顶盖层，且导电顶盖层覆盖导电插塞的一顶表面与一侧壁表面的一部分。半导体元件亦具有配置在导电顶盖层与位元线之间的一导电通孔。导电顶盖层的宽度大于导电插塞的宽度。因此，导电通孔着陆(或直接接触)在导电插塞上面积(area)可通过导电顶盖层的形成而增加。结果，可避免或减少在导电插塞与导电通孔之间的未对准问题。
本公开的一实施例提供一种半导体元件。该半导体元件包括一半导体基底；配置在该半导体基底上的一第一字元线与一第二字元线；以及配置在该第一字元线与该第二字元线之间的一导电插塞。该半导体元件还具有配置在该导电插塞上的一导电顶盖层，其中该导电顶盖层覆盖该导电插塞的一顶表面以及一侧壁表面的一部分。该半导体元件还具有配置在该导电顶盖层上的一位元线，其中该位元线电性连接该导电插塞。
本公开的另一实施例提供一种半导体元件。该半导体元件包括一半导体基底；配置在该半导体基底上的一第一字元线与一第二字元线；以及配置在该第一字元线与该第二字元线之间的一导电插塞，其中该导电插塞的一侧壁表面位在该第一字元线与该第二字元线上。该半导体元件还具有覆盖该第一字元线与该第二字元线的一介电层，其中该介电层围绕该导电插塞的该侧壁表面的一下部设置。该半导体元件还具有配置在导电插塞上的一导电顶盖层，其中该导电顶盖层围绕该导电插塞的该侧壁表面的一上部设置。此外，该半导体元件还具有配置在该导电顶盖层上的一位元线，其中该位元线电性连接该导电插塞。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括在一半导体基底上形成一第一字元线与一第二字元线；以及形成一介电层以覆盖该第一字元线与该第二字元线。该制备方法还包括在该第一字元线与该第二字元线之间形成一导电插塞，其中该介电层围绕该导电插塞设置。该制备方法还包括移除该介电层的一部分，以部分地暴露该导电插塞的一侧壁表面；以及形成一导电顶盖层以覆盖该导电插塞的一顶表面以及该侧壁表面。此外，该制备方法还包括在该导电插塞上形成一位元线，其中该位元线通过该导电顶盖层而电性连接该导电插塞。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一半导体基底；
一第一字元线与一第二字元线，配置在该半导体基底上；
一导电插塞，配置在该第一字元线与该第二字元线之间；
一导电顶盖层，配置在该导电插塞上，其中，该导电顶盖层覆盖该导电插塞的一顶表面以及一侧壁表面的一部分；以及
一位元线，配置在该导电顶盖层上，其中，该位元线电性连接该导电插塞。
2.如权利要求1所述的半导体元件，其中，该导电插塞包含铜，且该导电顶盖层包含铜锗合金。
3.如权利要求1所述的半导体元件，其中，该导电插塞的该侧壁表面直接在该第一字元线与该第二字元线上。
4.如权利要求1所述的半导体元件，还包括：
一介电层，配置在该第一字元线与该第二字元线上，其中该导电插塞的该侧壁表面的该部分是从该介电层突伸。
5.如权利要求4所述的半导体元件，其中，该导电顶盖层直接接触该介电层。
6.如权利要求1所述的半导体元件，还包括：
一导电通孔，配置在该位元线与该导电顶盖层之间，其中，该导电顶盖层的一宽度大于该导电通孔的一宽度，且该位元线通过该导电通孔与该导电顶盖层而电性连接该导电插塞。
7.如权利要求1所述的半导体元件，还包括：
一源极/漏极区，配置在该半导体基底中，并位在该第一字元线与该第二字元线之间，其中，该位元线电性连接该源极/漏极区。
8.一种半导体元件，包括：
一半导体基底；
一第一字元线与一第二字元线，配置在该半导体基底上；
一导电插塞，配置在该第一字元线与该第二字元线之间，其中，该导电插塞的一侧壁表面位在该第一字元线与该第二字元线上；
一介电层，覆盖该第一字元线与该第二字元线，其中，该介电层围绕该导电插塞的该侧壁表面的一下部设置；
一导电顶盖层，配置在导电插塞上，其中，该导电顶盖层围绕该导电插塞的该侧壁表面的一上部设置；以及
一位元线，配置在该导电顶盖层上，其中，该位元线电性连接该导电插塞。
9.如权利要求8所述的半导体元件，其中，该导电顶盖层与该介电层完全地覆盖该导电插塞。
10.如权利要求8所述的半导体元件，还包括：
一隔离层，配置在该介电层与该导电顶盖层上，其中，该隔离层的一部分夹置在该导电顶盖层与该介电层之间。
11.如权利要求10所述的半导体元件，还包括：
一导电通孔，配置在该位元线与该导电顶盖层之间，其中，该隔离层在该位元线与该导电顶盖层之间延伸；以及
一源极/漏极区，配置在该半导体基底中，其中，该位元线通过该导电通孔、该导电顶盖层以及该导电插塞而电性连接该源极/漏极区。
12.如权利要求8所述的半导体元件，其中，该导电插塞由铜所制，且该导电顶盖层由铜锗合金所制。
13.如权利要求12所述的半导体元件，其中，该铜锗合金为Cu3Ge。
14.一种半导体元件的制备方法，包括：
在一半导体基底上形成一第一字元线与一第二字元线；
形成一介电层以覆盖该第一字元线与该第二字元线；
在该第一字元线与该第二字元线之间形成一导电插塞，其中，该介电层围绕该导电插塞设置；
移除该介电层的一部分，以部分地暴露该导电插塞的一侧壁表面；
形成一导电顶盖层以覆盖该导电插塞的一顶表面以及该侧壁表面；以及
在该导电插塞上形成一位元线，其中，该位元线通过该导电顶盖层而电性连接该导电插塞。
15.如权利要求14所述的半导体元件的制备方法，其中，执行一化学气相沉积制程以形成该导电顶盖层，且使用在该化学气相沉积制程中的一气体包括锗烷。
16.如权利要求15所述的半导体元件的制备方法，其中，该导电插塞包含铜，且该导电顶盖层包含Cu3Ge。
17.如权利要求14所述的半导体元件的制备方法，其中，在部分地暴露该导电插塞的该侧壁表面之前，该介电层的一顶表面与该导电插塞的该顶表面为共面。
18.如权利要求14所述的半导体元件的制备方法，其中，在形成该导电顶盖层之前，该导电插塞的该顶表面高于该介电层的一最高表面。
19.如权利要求14所述的半导体元件的制备方法，还包括：
在该介电层与该导电顶盖层上形成一隔离层；以及
移除该隔离层的一部分，以形成一开口，其中，该导电顶盖层通过该开口而部分地暴露。
20.如权利要求19所述的半导体元件的制备方法，其中，通过在该隔离层上沉积一导电材料以形成该位元线，其中将该导电材料的一部分充填入该开口中，以便在该位元线与该导电顶盖层之间形成一导电通孔。
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