DE102023104972A1 - Filmschema zum reduzieren von plasmainduziertem schaden - Google Patents

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Chia-Wen Zhong
Yen-Liang Lin
Yao-Wen Chang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Die vorliegende Offenbarung bezieht sich auf eine Integrierter-Chip-Struktur. Die Integrierter-Chip-Struktur weist ein Substrat auf. Ein oder mehrere untere Interconnects sind in einer unteren Zwischenstufendielektrikum-Struktur (ILD-Struktur (ILD, Inter-Level Dielectric)) über dem Substrat angeordnet. Eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht (PID, Plasma Induced Damage)) ist über der unteren ILD-Struktur angeordnet. Die PID-Abschwächungsschicht weist eine poröse Struktur auf, die ein Metall enthält. Ein erstes oberes Interconnect ist seitlich von einer oberen ILD-Struktur über der PID-Abschwächungsschicht umgeben. Das erste obere Interconnect erstreckt sich von über der PID-Abschwächungsschicht zu dem einen oder den mehreren unteren Interconnects.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/332,900 , eingereicht am 20. April 2022, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Die Fertigung integrierter Chips ist ein komplexer mehrstufiger Prozess, während dessen elektronische Schaltkreise auf einem Wafer gebildet werden, der aus einem Halbleitermaterial (z.B. Silizium) hergestellt ist. Die Fertigung von integrierten Chips kann grob in Front-End-Of-Line-Verarbeitung (FEOL-Verarbeitung) und Back-End-Of-Line-Verarbeitung (BEOL-Verarbeitung) unterteilt werden. FEOL-Verarbeitung bezieht sich im Allgemeinen auf die Bildung von Bauelementen (z.B. Transistoren) innerhalb des Halbleitermaterials, während sich BEOL-Verarbeitung im Allgemeinen auf die Bildung von leitfähigen Interconnects innerhalb einer dielektrischen Struktur über dem Halbleitermaterial bezieht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine Querschnittansicht mancher Ausführungsformen einer Integrierter-Chip-Struktur, die eine Schicht zur Abschwächung von plasmainduziertem Schaden (PID-Abschwächungsschicht (PID, Plasma Induced Damage)) aufweist, die dazu eingerichtet ist, plasmainduzierten Schaden zu verringern.
    • 2 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
    • 3 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur, die mehrere PID-Abschwächungsschichten aufweist.
    • 4 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
    • 5A-5B veranschaulichen Querschnittansichten mancher zusätzlicher Ausführungsformen von Integrierter-Chip-Strukturen, die eine PID-Abschwächungsschicht aufweisen.
    • 6 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist, die mehrere Subschichten aufweist.
    • 7 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
    • 8 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur, die eine MIM-Struktur aufweist, die eine PID-Abschwächungsschicht aufweist.
    • 9 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur, die mehrere PID-Abschwächungsschichten aufweist.
    • 10A-10B veranschaulichen Graphen, die beispielhafte Gate-Verlustströme für Transistorbauelemente auf einer Integrierter-Chip-Struktur zeigen, die eine offenbarte PID-Abschwächungsschicht aufweist.
    • 11-20 veranschaulichen manche Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
    • 21-28 veranschaulichen manche zusätzliche Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
    • 29-34 veranschaulichen manche zusätzliche Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
    • 35-42 veranschaulichen manche zusätzliche Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist, die mehrere Subschichten aufweist.
    • 43-49 veranschaulichen manche zusätzliche Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine MIM-Struktur aufweist, die eine PID-Abschwächungsschicht aufweist.
    • 50 veranschaulicht ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt begrenzend zu sein. Zum Beispiel kann die Bildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Strukturelement in direktem Kontakt gebildet sind und kann auch Ausführungsformen umfassen, in denen zusätzliche Strukturelemente zwischen dem ersten und dem zweiten Strukturelement gebildet sein können, sodass das erste und das zweite Strukturelement nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Strukturelements zu (einem) anderen Element(en) oder Strukturelement(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Die Halbleiterindustrie hat die Leistung von integrierten Chips fortlaufend verbessert, indem die Mindeststrukturelementgröße von integrierten Chipkomponenten (IC-Komponenten) gemäß dem Moore'schen Gesetz skaliert worden ist. Mit sinkenden Strukturelementgrößen haben sich auch die Größe von leitfähigen Interconnects am Back-End-of-the-Line (BEOL) und der Raum zwischen den leitfähigen Interconnects verringert. Die kleineren leitfähigen Interconnects und der kleinere Raum dazwischen haben eine Dichte der Interconnects erhöht, wodurch eine Leistung eines entsprechenden integrierten Chips verbessert wird.
  • Die hohe Dichte von Interconnects in modernen integrierten Chips wird zum Teil durch Plasmaprozesse (z.B. Plasmaätzen und Abscheidungsprozesse) ermöglicht. Zum Beispiel gestatten Plasmaätzprozesse, dass Gräben und/oder Durchkontaktierungslöcher, die in Damaszenerprozessen verwendet werden, mit höheren Aspektverhältnissen als Nicht-Plasmaprozessen gebildet werden. Ähnlich sehen Plasmaabscheidungsprozesse verbesserte Spaltfüllung gegenüber Nicht-Plasmaprozessen vor. Wenn jedoch Plasmaprozesse verwendet werden, um Interconnect-Strukturen zu bilden, können Ladungen von einem Plasma durch leitfähige Interconnects zu darunterliegenden Halbleiterbauelementen strömen. Die Ladungen können Gate-Dielektrika in den darunterliegenden Halbleiterbauelementen beanspruchen und/oder beschädigen, wodurch eine Qualität der Gate-Dielektrika abnimmt und in einem hohen Gate-Verluststrom, Bauelementversagen und/oder anderen Zuverlässigkeitsproblemen resultiert. Für Kern-NMOS/PMOS-Bauelemente, die eine Stromverlustfehlerrate von weniger als 5% aufweisen können, kann solche Beanspruchung oder solcher Schaden es schwierig machen, dass die Bauelemente eine Zuverlässigkeitsqualifizierung bestehen.
  • Die vorliegende Offenbarung bezieht sich auf ein Verfahren zum Bilden einer Interconnect-Struktur, die eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht) aufweist, die dazu eingerichtet ist, plasmainduzierten Schaden zu verringern. In manchen Ausführungsformen bildet das Verfahren ein unteres Interconnect innerhalb einer unteren Zwischenschichtdielektrikum-Struktur (ILD-Struktur (ILD, Inter-Level Dielectric)), die über einem Substrat gebildet wird. Eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht) wird über dem unteren Interconnect und der unteren ILD-Struktur unter Verwendung eines Plasmaabscheidungsprozesses gebildet, der bei einem relativ hohen Druck durchgeführt wird. Der relativ hohe Druck erhöht Kollisionen zwischen geladenen Teilchen innerhalb eines Plasmas, wodurch eine Energie geladener Teilchen innerhalb des Plasmas verringert wird und plasmainduzierter Schaden abgeschwächt wird, der während Bildung der PID-Abschwächungsschicht verursacht wird. Die PID-Abschwächungsschicht ist im Stande, Plasmaschaden während der nachfolgenden Bildung von darüberliegenden Schichten (z.B. eine darüberliegende Metallnitridschicht, ein oberes Interconnect usw.) zu verhindern, wodurch plasmainduzierter Schaden an der Integrierter-Chip-Struktur abgeschwächt wird.
  • 1 veranschaulicht eine Querschnittansicht mancher Ausführungsformen einer Integrierter-Chip-Struktur 100, die eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht) aufweist, die dazu eingerichtet ist, plasmainduzierten Schaden zu verringern.
  • Die Integrierter-Chip-Struktur 100 weist eine untere Zwischenschichtdielektrikum-Struktur (ILD-Struktur) 104L über einem Substrat 102 angeordnet auf. In manchen Ausführungsformen weist die untere ILD-Struktur 104L eine oder mehrere untere ILD-Schichten übereinandergestapelt auf. Die untere ILD-Struktur 104L umgibt ein oder mehrere untere Interconnects 106. In manchen Ausführungsformen können das eine oder die mehreren unteren Interconnects 106 ein erstes unteres Interconnect 108, ein zweites unteres Interconnect 110 und ein drittes unteres Interconnect 112 aufweisen. In manchen Ausführungsformen kann das erste untere Interconnect 108 einen leitfähigen Kontakt oder ein Middle-End-of-the-Line-Interconnect (MEOL-Interconnect) aufweisen oder sein, das zweite untere Interconnect 110 kann einen Interconnect-Draht aufweisen oder dieser sein und das dritte untere Interconnect 112 kann eine Interconnect-Durchkontaktierung aufweisen oder sein.
  • In manchen Ausführungsformen sind die eine oder mehreren unteren Interconnects 106 mit einem Halbleiterbauelement 114 gekoppelt, das auf dem und/oder innerhalb des Substrats 102 angeordnet ist. In manchen Ausführungsformen kann das Halbleiterbauelement 114 ein Transistorbauelement aufweisen (z.B. einen planaren Feldeffekttransistor (FET), einen FinFET, ein Gate-All-Around-Bauelement (GAA-Bauelement), ein Nanolagenbauelement oder dergleichen). In anderen Ausführungsformen kann das Halbleiterbauelement 114 ein Speicherbauelement aufweisen (z.B. einen ferroelektrischen Feldeffekttransistor (FeFET), einen organischen Nanopartikelspeicher-FET (NOMFET) oder dergleichen).
  • Eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht) 116 ist über der unteren ILD-Struktur 104L angeordnet. In manchen Ausführungsformen enthält die PID-Abschwächungsschicht 116 ein leitfähiges Material und/oder ein Metall. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 ein Metallnitrid, wie Titannitrid, Tantalnitrid oder dergleichen enthalten. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 ein Metallnitrid enthalten, das ein Metall-Stickstoff-Verhältnis aufweist, das größer als 1 ist, das zwischen ungefähr 1 und ungefähr 1,5, zwischen ungefähr 1 und ungefähr 1,1 oder anderen ähnlichen Werten ist.
  • In manchen Ausführungsformen ist eine Metallnitridschicht 118 über der PID-Abschwächungsschicht 116 angeordnet. Ein oder mehrere obere Interconnects 119 sind innerhalb einer oberen ILD-Struktur 104U angeordnet, die über der Metallnitridschicht 118 angeordnet ist. Das eine oder die mehreren oberen Interconnects 119 können ein erstes oberes Interconnect 120, das auf dem einen oder den mehreren unteren Interconnects 106 angeordnet ist, und ein zweites oberes Interconnect 122, das auf dem ersten oberen Interconnect 120 angeordnet ist, aufweisen. In manchen Ausführungsformen erstreckt sich das erste obere Interconnect 120 von zwischen Seitenwänden der PID-Abschwächungsschicht 116 und/oder der Metallnitridschicht 118 zu über der PID-Abschwächungsschicht 116.
  • In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 durch einen ersten Plasmaabscheidungsprozess gebildet werden, der bei einem ersten Druck durchgeführt wird, der relativ hoch ist (z.B. größer als oder gleich ungefähr 15 mTorr). Der relativ hohe erste Druck erhöht Ionenkollisionen innerhalb eines ersten Plasmas des ersten Plasmaabscheidungsprozesses, wodurch eine Energie der Ionen verringert wird und plasmainduzierter Schaden abgeschwächt wird, der während Bildung der PID-Abschwächungsschicht 116 verursacht wird. Der erste Druck veranlasst die PID-Abschwächungsschicht 116 auch dazu, eine poröse Struktur aufzuweisen, die der PID-Abschwächungsschicht 116 eine erste Dichte verleiht. In manchen Ausführungsformen weist die poröse Struktur mehrere säulenartige Strukturen auf.
  • In manchen Ausführungsformen kann die Metallnitridschicht 118 unter Verwendung eines zweiten Plasmaabscheidungsprozesses gebildet werden, der bei einem zweiten Druck durchgeführt wird, der geringer als der erste Druck ist. Der zweite Druck verursacht die Metallnitridschicht 118, eine niedrigere Rauheit als die PID-Abschwächungsschicht 116 und eine zweite Dichte aufzuweisen, die größer als die erste Dichte ist. Die niedrigere Rauheit der Metallnitridschicht 118 verbessert eine Planarität darüberliegender Schichten, wodurch ein Prozessfenster der darüberliegenden Schichten verbessert wird.
  • Die PID-Abschwächungsschicht 116 ist dazu eingerichtet, geladene Teilchen (z.B. Ionen) innerhalb eines zweiten Plasmas des zweiten Plasmaabscheidungsprozesses daran zu hindern, in das eine oder die mehreren Interconnects 106 zu strömen. Zum Beispiel kann in manchen Ausführungsformen die PID-Abschwächungsschicht 116 eine leitfähige Schicht aufweisen, die einen niedrigeren Widerstand als das eine oder die mehreren unteren Interconnects 106 aufweist. Weil die PID-Abschwächungsschicht 116 einen niedrigeren Widerstand als das eine oder die mehreren unteren Interconnects 106 aufweist, strömen geladene Teilchen innerhalb des zweiten Plasmas über die PID-Abschwächungsschicht 116 statt durch das eine oder die mehreren unteren Interconnects 106. Indem geladene Teilchen innerhalb des zweiten Plasmas daran gehindert werden, innerhalb des einen oder der mehreren unteren Interconnects 106 zu strömen, verringert die PID-Abschwächungsschicht 116 plasmainduzierten Schaden an dem Halbleiterbauelement 114.
  • 2 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur 200, die eine PID-Abschwächungsschicht aufweist.
  • Die Integrierter-Chip-Struktur 200 weist eine untere ILD-Struktur 104L über einem Substrat 102 angeordnet auf. Die untere ILD-Struktur 104L weist mehrere untere dielektrische Schichten 104a-104b aufeinandergestapelt auf. In manchen Ausführungsformen können die mehreren unteren dielektrischen Schichten 104a-104b eines oder mehreres von Siliziumdioxid, SiCOH, Borphosphatsilikatglas (BSG), Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), Fluorsilikatglas (FSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. In manchen Ausführungsformen kann die untere ILD-Struktur 104L weiter eine Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 202 auf dem Substrat 102 angeordnet aufweisen. In manchen Ausführungsformen kann die CESL 202 eines oder mehreres von einem Nitrid (z.B. Siliziumnitrid, Siliziumoxynitrid usw.), einem Carbid (z.B. Siliziumcarbid, Siliziumoxycarbid usw.) oder dergleichen enthalten.
  • Die untere ILD-Struktur 104L umgibt ein oder mehrere untere Interconnects 106. In manchen Ausführungsformen können das eine oder die mehreren unteren Interconnects 106 ein erstes unteres Interconnect 108, ein zweites unteres Interconnect 110 und ein drittes unteres Interconnect 112 aufweisen. In manchen Ausführungsformen können das eine oder die mehreren unteren Interconnects 106 ein leitfähiges Material enthalten, wie Wolfram, Kupfer, Ruthenium, Tantal, Titan oder dergleichen. In manchen Ausführungsformen können eines oder mehrere des einen oder der mehreren unteren Interconnects 106 eine Sperrschicht aufweisen, die einen leitfähigen Kern umgibt. Zum Beispiel kann das dritte untere Interconnect 112 eine Sperrschicht 112b aufweisen, die einen leitfähigen Kern 112c umgibt. In manchen Ausführungsformen kann die Sperrschicht 112b ein Metallnitrid (z.B. Titannitrid, Tantalnitrid oder dergleichen) enthalten, während der leitfähige Kern 112c ein Metall enthalten kann (z.B. Kupfer, Wolfram, Aluminium oder dergleichen).
  • In manchen Ausführungsformen sind das eine oder die mehreren unteren Interconnects 106 mit einem Halbleiterbauelement 114 gekoppelt, das auf dem und/oder innerhalb des Substrats 102 angeordnet ist. In manchen Ausführungsformen kann das Halbleiterbauelement 114 eine Gate-Elektrode 204 aufweisen, die seitlich zwischen Source/Drain-Gebieten 206 angeordnet ist. In verschiedenen Ausführungsformen können die Source/Drain-Gebiete 206 eine Source oder einen Drain aufweisen, jeweils einzeln oder gemeinsam, von dem Kontext abhängig. Die Gate-Elektrode 204 kann vertikal von dem Substrat 102 durch ein Gate-Dielektrikum 208 getrennt sein. In verschiedenen Ausführungsformen kann die Gate-Elektrode 204 Polysilizium, ein Metall oder dergleichen enthalten. In manchen Ausführungsformen kann das Gate-Dielektrikum 208 ein Oxid (z.B. Siliziumoxid), ein dielektrisches High-k-Material (z.B. Hafniumoxid) oder dergleichen enthalten.
  • Eine PID-Abschwächungsschicht 116 ist über der unteren ILD-Struktur 104L angeordnet und eine Metallnitridschicht 118 ist über der PID-Abschwächungsschicht 116 angeordnet. In manchen Ausführungsformen weist die PID-Abschwächungsschicht 116 eine im Wesentlichen flache obere Oberfläche auf, die sich zwischen äußersten Seitenwänden der PID-Abschwächungsschicht 116 erstreckt. In manchen Ausführungsformen weist die Metallnitridschicht 118 eine im Wesentlichen flache obere Oberfläche auf, die sich zwischen äußersten Seitenwänden der Metallnitridschicht 118 erstreckt. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 einen ersten Stickstoffgehalt (z.B. in einer Spanne zwischen ungefähr 40% und ungefähr 50%) aufweisen und die Metallnitridschicht 118 kann einen zweiten Stickstoffgehalt aufweisen, der höher als der erste Stickstoffgehalt ist. In manchen Ausführungsformen kann die Metallnitridschicht 118 eine niedrigere dielektrische Konstante als die PID-Abschwächungsschicht 116 aufweisen.
  • In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 eine erste Dicke 210 aufweisen und die Metallnitridschicht 118 kann eine zweite Dicke 212 aufweisen. In manchen Ausführungsformen kann ein Verhältnis der ersten Dicke 210 zur zweiten Dicke 212 in einer Spanne zwischen ungefähr 3/25 und ungefähr 9/15 sein. In manchen Ausführungsformen kann die erste Dicke 210 in einer Spanne zwischen ungefähr 25 Angström (Ä) und ungefähr 100 Å, zwischen ungefähr 30 Å und ungefähr 90 Å, größer als ungefähr 30 Å sein oder andere ähnliche Werte haben. Eine Dicke, die geringer als ungefähr 25 Å oder 30 Å ist, kann ausreichend sein, um plasmainduzierten Schaden zu verhindern. In manchen Ausführungsformen kann die zweite Dicke 212 in einer Spanne zwischen ungefähr 100 Å und ungefähr 300 Å, zwischen ungefähr 150 Å und ungefähr 250 Å oder anderen ähnlichen Werten sein.
  • Ein erstes oberes Interconnect 120 erstreckt sich von zwischen Seitenwänden der PID-Abschwächungsschicht 116 zu über einer Oberseite der PID-Abschwächungsschicht 116. In manchen Ausführungsformen ist die PID-Abschwächungsschicht 116 direkt unter Randgebieten des ersten oberen Interconnects 120 und nicht direkt unter einem mittleren Gebiet des ersten oberen Interconnects 120 angeordnet, so dass die PID-Abschwächungsschicht 116 vollständig seitlich außerhalb des mittleren Gebiets des ersten oberen Interconnects 120 ist. Ein zweites oberes Interconnect 122 ist auf dem ersten oberen Interconnect 120 angeordnet. In manchen Ausführungsformen kann das zweite obere Interconnect 122 einen leitfähigen Kern 122c und eine Sperrschicht 122b aufweisen. In manchen Ausführungsformen (nicht gezeigt) kann das erste obere Interconnect 120 auch eine Sperrschicht aufweisen, die sich entlang von Seitenwänden des ersten oberen Interconnects 120 erstreckt, die über der PID-Abschwächungsschicht 116 sind.
  • Eine obere ILD-Struktur 104U umgibt das erste obere Interconnect 120 und das zweite obere Interconnect 122 seitlich. Die obere ILD-Struktur 104U weist eine oder mehrere obere ILD-Schichten auf. In manchen Ausführungsformen können die eine oder mehreren oberen ILD-Schichten eines oder mehrere von Siliziumdioxid, SiCOH, BSG, PSG, BPSG, FSG, USG oder dergleichen aufweisen. In manchen Ausführungsformen weist das erste obere Interconnect 120 eine obere Oberfläche auf, die direkt zwischen einer unteren Oberfläche der oberen ILD-Struktur 104U und der Deckfläche der PID-Abschwächungsschicht 116 und/oder der Metallnitridschicht 118 angeordnet ist.
  • 3 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur 300, die mehrere PID-Abschwächungsschichten aufweist.
  • Die Integrierter-Chip-Struktur 300 weist ein Halbleiterbauelement 114 auf dem und/oder innerhalb eines Substrats 102 angeordnet auf. In manchen Ausführungsformen kann das Halbleiterbauelement 114 einen Feldeffekttransistor (FET) aufweisen. In manchen Ausführungsformen kann das Halbleiterbauelement 114 ein ferroelektrisches Feldeffekttransistor-Bauelement (FeFET-Bauelement) aufweisen. In solchen Ausführungsformen weist das Halbleiterbauelement 114 eine Gate-Elektrode 204 zwischen Source/Drain-Gebieten 206 angeordnet auf. Die Gate-Elektrode 204 ist von dem Substrat 102 durch ein Gate-Dielektrikum 208 getrennt. Die Gate-Elektrode 204 ist ferner von dem Gate-Dielektrikum 208 durch eine ferroelektrische Schicht 302 getrennt. In manchen Ausführungsformen kann sich die ferroelektrische Schicht 302 entlang einer unteren Oberfläche und entlang von Seitenwänden der Gate-Elektrode 204 erstrecken. In verschiedenen Ausführungsformen kann die ferroelektrische Schicht 302 Hafniumoxid, Hafniumzirconiumoxid (z.B. HfxZr1-xOy, Hf0,5Zr0,5O2 usw.), mit Scandium dotiertes Aluminiumnitrid, mit einem oder mehreren Dotierstoffen (z.B. Aluminium, Silizium, Lanthan, Scandium, Kalzium, Barium, Gadolinium, Yttrium, ein anderer geeigneter Dotierstoff oder eine beliebige Kombination des Vorangehenden) dotiertes Hafnium-Zirconium-Oxid, Berylliumoxid, Zinkoxid, Kalziumoxid, Strontiumoxid, Boroxid, Zirconiumdioxid oder dergleichen sein oder enthalten. In manchen Ausführungsformen können Seitenwandabstandhalter 304 entlang entgegengesetzten Seiten der ferroelektrischen Schicht 302 angeordnet sein.
  • Mehrere untere Interconnects 106 sind innerhalb einer unteren ILD-Struktur 104L angeordnet, die mehrere gestapelte untere ILD-Schichten 104a-104c aufweist. Die mehreren unteren Interconnects 106 sind mit dem Halbleiterbauelement 114 gekoppelt. Eine PID-Abschwächungsschicht 116 ist über der unteren ILD-Struktur 104L angeordnet und eine Metallnitridschicht 118 ist über der PID-Abschwächungsschicht 116 angeordnet. Ein erstes oberes Interconnect 120 erstreckt sich durch die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 über die Metallnitridschicht 118. Ein zweites oberes Interconnect 122 ist auf dem ersten oberen Interconnect 120 angeordnet. Eine obere ILD-Struktur 104U ist um das erste obere Interconnect 120 und das zweite obere Interconnect 122 angeordnet.
  • In manchen Ausführungsformen können die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 mehrere diskrete Segmente aufweisen, die seitlich voneinander durch die obere ILD-Struktur 104U getrennt sind. Indem die diskreten Segmente der PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 voneinander getrennt werden, sind die mehreren oberen Interconnects 119 elektrisch voneinander isoliert. In manchen Ausführungsformen können die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 Segmente aufweisen, die vollständig unter dem ersten oberen Interconnect 120 begrenzt sind. In manchen Ausführungsformen können die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 Segmente aufweisen, die sich seitlich über eine äußerste Seitenwand des ersten oberen Interconnects 120 hinaus erstrecken. In manchen Ausführungsformen können die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 Segmente aufweisen, die sich fortlaufend zwischen zwei angrenzenden von mehreren oberen Interconnects 119 erstrecken. In solchen Ausführungsformen sind die zwei angrenzenden der mehreren oberen Interconnects 119 elektrisch miteinander gekoppelt.
  • Eine zusätzliche PID-Abschwächungsschicht 306 ist über der oberen ILD-Struktur 104U angeordnet und eine zusätzliche Metallnitridschicht 308 ist über der zusätzlichen PID-Abschwächungsschicht 306 angeordnet. Ein drittes oberes Interconnect 310 erstreckt sich durch die zusätzliche PID-Abschwächungsschicht 306 und die zusätzliche Metallnitridschicht 308 über die zusätzliche Metallnitridschicht 308. Eine zusätzliche obere ILD-Struktur 104UA ist um das dritte obere Interconnect 310 angeordnet.
  • 4 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur 400, die eine PID-Abschwächungsschicht aufweist.
  • Die Integrierter-Chip-Struktur 400 weist eine untere ILD-Struktur 104L über einem Substrat 102 angeordnet auf. Die untere ILD-Struktur 104L umgibt ein oder mehrere untere Interconnects 106, die mit einem Halbleiterbauelement 114 (z.B. ein Feldeffekttransistor) gekoppelt sind, das auf dem oder innerhalb des Substrats 102 angeordnet ist. Eine dielektrische Schicht 402 ist über der unteren ILD-Struktur 104L angeordnet. Die dielektrische Schicht 402 kann ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid, Siliziumoxynitrid usw.), ein Carbid (z.B. Siliziumcarbid, Siliziumoxycarbid usw.) oder dergleichen enthalten.
  • Die dielektrische Schicht 402 weist eine Dicke 404 auf. In manchen Ausführungsformen ist ein Verhältnis der Dicke 404 zu einer Dicke der PID-Abschwächungsschicht 116 in einer Spanne zwischen ungefähr ½ und ungefähr 7. In manchen Ausführungsformen kann die dielektrische Schicht 402 eine Dicke 404 aufweisen, die in einer Spanne zwischen ungefähr 50 Angström (Å) und ungefähr 200 Å, zwischen ungefähr 100 Å und ungefähr 150 Å oder anderen ähnlichen Werten ist. Eine PID-Abschwächungsschicht 116 ist über der dielektrischen Schicht 402 angeordnet und eine Metallnitridschicht 118 ist über der PID-Abschwächungsschicht 116 angeordnet.
  • Die dielektrische Schicht 402 kann unter Verwendung eines Plasmaabscheidungsprozesses gebildet werden, der eine relativ niedrige Leistung aufweist. Zum Beispiel kann in manchen Ausführungsformen die dielektrische Schicht 402 bei einer Leistung gebildet werden, die geringer als oder gleich einer Leistung ist, die verwendet wird, um die PID-Abschwächungsschicht 116 zu bilden. Die niedrige Leistung des Plasmaabscheidungsprozesses gestattet der dielektrischen Schicht 402 gebildet zu werden, ohne plasmainduzierten Schaden an dem Halbleiterbauelement 114 zu verursachen.
  • Ein oder mehrere obere Interconnects 119 sind innerhalb einer oberen ILD-Struktur 104U angeordnet, die über der Metallnitridschicht 118 angeordnet ist. Das eine oder die mehreren oberen Interconnects 119 weisen ein erstes oberes Interconnect 120 und ein zweites oberes Interconnect 122 auf. Das erste obere Interconnect 120 erstreckt sich durch die dielektrische Schicht 402, die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118, um das eine oder die mehreren unteren Interconnects 106 zu kontaktieren. In manchen Ausführungsformen kann die dielektrische Schicht 402 dazu eingerichtet sein, als eine Ätzstoppschicht zu agieren, die während Bildung des ersten oberen Interconnects 120 verwendet wird.
  • 5A veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur 500, die eine PID-Abschwächungsschicht aufweist.
  • Die Integrierter-Chip-Struktur 500 weist eine untere ILD-Struktur 104L über einem Substrat 102 angeordnet auf. Die untere ILD-Struktur 104L umgibt ein oder mehrere untere Interconnects 106, die mit einem Halbleiterbauelement 114 gekoppelt sind, das auf dem oder innerhalb des Substrats 102 angeordnet ist.
  • Eine PID-Abschwächungsschicht 116 ist über der unteren ILD-Struktur 104L angeordnet. Ein erstes oberes Interconnect 120 erstreckt sich durch die PID-Abschwächungsschicht 116. In manchen Ausführungsformen kann sich das erste obere Interconnect 120 von einer unteren Oberfläche, die das eine oder die mehreren unteren Interconnects 106 kontaktiert, zu direkt zwischen Seitenwände der PID-Abschwächungsschicht 116 und zu direkt über die PID-Abschwächungsschicht 116 erstrecken. In manchen Ausführungsformen kontaktiert das erste obere Interconnect 120 die Seitenwände und die obere Oberfläche der PID-Abschwächungsschicht 116. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 eine Dicke 502 aufweisen, die in einer Spanne zwischen ungefähr 100 Å und ungefähr 500 Å, zwischen ungefähr 200 Å und ungefähr 400 Å oder anderen ähnlichen Werten ist.
  • Dass das erste obere Interconnect 120 Seitenwände und die obere Oberfläche der PID-Abschwächungsschicht 116 kontaktiert, gestattet, dass die Integrierter-Chip-Struktur 500 unter Verwendung eines relativ einfachen Fertigungsprozesses (z.B. ohne weiteren Abscheidungsprozess, um eine Metallnitridschicht zu bilden) gebildet wird, der Fertigungskosten zum Beispiel relativ zu der in 1 gezeigten Struktur verringern kann. Weil die PID-Abschwächungsschicht 116 durch einen Plasmaabscheidungsprozess gebildet wird, der bei einem hohen Druck durchgeführt wird, wird die PID-Abschwächungsschicht 116 jedoch plasmainduzierten Schaden an dem Halbleiterbauelement 114 verringern.
  • 5B veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur 504, die eine PID-Abschwächungsschicht aufweist.
  • Die Integrierter-Chip-Struktur 504 weist eine dielektrische Schicht 402 zwischen der PID-Abschwächungsschicht 116 und der unteren ILD-Struktur 104L angeordnet auf. Das erste obere Interconnect 120 erstreckt sich durch die PID-Abschwächungsschicht 116 und die dielektrische Schicht 402.
  • 6 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur 600, die eine PID-Abschwächungsschicht aufweist.
  • Die Integrierter-Chip-Struktur 600 weist eine untere ILD-Struktur 104L über einem Substrat 102 angeordnet auf. Die untere ILD-Struktur 104L umgibt ein oder mehrere untere Interconnects 106, die mit einem Halbleiterbauelement 114 gekoppelt sind, das auf dem oder innerhalb des Substrats 102 angeordnet ist.
  • Eine PID-Abschwächungsschicht 116 ist über der unteren ILD-Struktur 104L angeordnet. In manchen Ausführungsformen kann eine untere Oberfläche der PID-Abschwächungsschicht 116 eine erste Stickstoffkonzentration aufweisen, während eine obere Oberfläche der PID-Abschwächungsschicht 116 eine zweite Stickstoffkonzentration aufweisen kann, die sich von der ersten Konzentration unterscheidet (z.B. größer ist). In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 eine abgestufte Konzentration aufweisen, die fortlaufend von der unteren Oberfläche zu der oberen Oberfläche steigt. In anderen Ausführungsformen kann die PID-Abschwächungsschicht 116 mehrere unterschiedliche PID-Abschwächungssubschichten 116a-116b aufweisen, die jeweils unterschiedliche Stickstoffkonzentrationen aufweisen. In solchen Ausführungsformen kann die Gesamtkonzentration der PID-Abschwächungsschicht 116 schrittweise zwischen den unterschiedlichen Stickstoffkonzentrationen der unterschiedlichen PID-Abschwächungssubschichten 116a-116b zunehmen.
  • In manchen Ausführungsformen können die mehreren unterschiedlichen PID-Abschwächungssubschichten 116a-116b eine erste PID-Abschwächungsschicht 116a und eine zweite PID-Abschwächungssubschicht 116b aufweisen. Die erste PID-Abschwächungssubschicht 116a weist eine erste Stickstoffkonzentration auf und die zweite PID-Abschwächungssubschicht 116b weist eine zweite Stickstoffkonzentration auf, die größer als die erste Stickstoffkonzentration ist. Zum Beispiel kann die erste Stickstoffkonzentration in einer Spanne zwischen ungefähr 40% und ungefähr 45% sein, während die zweite Stickstoffkonzentration in einer Spanne zwischen ungefähr 45% und ungefähr 50% sein kann.
  • In manchen Ausführungsformen ist eine Metallnitridschicht 118 über der PID-Abschwächungsschicht 116 angeordnet. In manchen Ausführungsformen kann die Metallnitridschicht 118 eine höhere Stickstoffkonzentration als eine maximale Stickstoffkonzentration der PID-Abschwächungsschicht 116 aufweisen. Ein erstes oberes Interconnect 120 ist auf der Metallnitridschicht 118 angeordnet und erstreckt sich von über der Metallnitridschicht 118 zu dem einen oder mehreren unteren Interconnects 106.
  • 7 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur 700, die eine PID-Abschwächungsschicht aufweist.
  • Die Integrierter-Chip-Struktur 700 weist eine untere ILD-Struktur 104L über einem Substrat 102 angeordnet auf. Die untere ILD-Struktur 104L umgibt ein oder mehrere untere Interconnects 106, die mit einem Halbleiterbauelement 114 gekoppelt sind, das auf dem oder innerhalb des Substrats 102 angeordnet ist. Das eine oder die mehreren unteren Interconnects 106 weisen ein erstes unteres Interconnect 108, ein zweites unteres Interconnect 110 und ein drittes unteres Interconnect 112 auf. In manchen Ausführungsformen kann eine untere Ätzstoppschicht 702 entlang einer Oberseite des zweiten unteren Interconnects 110 angeordnet sein. Das dritte untere Interconnect 112 kann sich durch die untere Ätzstoppschicht 702 erstrecken, um das zweite untere Interconnect 110 zu kontaktieren. In manchen Ausführungsformen kann die untere Ätzstoppschicht 702 eines oder mehrere von einem Nitrid (z.B. Siliziumnitrid, Siliziumoxynitrid usw.), einem Carbid (z.B. Siliziumcarbid, Siliziumoxycarbid usw.) oder dergleichen enthalten.
  • Eine dielektrische Schicht 402 ist über der unteren ILD-Struktur 104L angeordnet, eine PID-Abschwächungsschicht 116 ist über der dielektrischen Schicht 402 angeordnet und eine Metallnitridschicht 118 ist über der PID-Abschwächungsschicht 116 angeordnet. Ein erstes oberes Interconnect 120 erstreckt sich durch die dielektrische Schicht 402, die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118, um das eine oder die mehreren unteren Interconnects 106 zu kontaktieren. Ein zweites oberes Interconnect 122 ist auf dem ersten oberen Interconnect 120 angeordnet. In manchen Ausführungsformen kann eine obere Ätzstoppschicht 704 entlang einer oberen Oberfläche des ersten oberen Interconnects 120 angeordnet sein. Das zweite obere Interconnect 12 erstreckt sich durch die obere Ätzstoppschicht 704, um das erste obere Interconnect 120 zu kontaktieren. In manchen Ausführungsformen kann die obere Ätzstoppschicht 704 eines oder mehrere von einem Nitrid (z.B. Siliziumnitrid, Siliziumoxynitrid usw.), einem Carbid (z.B. Siliziumcarbid, Siliziumoxycarbid usw.) oder dergleichen enthalten.
  • In manchen Ausführungsformen kann das erste obere Interconnect 120 untere Seitenwände, die zwischen Seitenwänden der PID-Abschwächungsschicht 116 angeordnet sind, und obere Seitenwände aufweisen, die über der PID-Abschwächungsschicht 116 angeordnet sind. In manchen Ausführungsformen sind die unteren Seitenwände bei einem ersten Winkel α in Bezug auf eine horizontale Linie angewinkelt, die parallel zu einer Oberseite des Substrats 102 ist. Der erste Winkel a der unteren Seitenwände veranlasst einen unteren Abschnitt des ersten oberen Interconnects 120 eine Breite aufzuweisen, die mit steigendem Abstand von dem Substrat 102 zunimmt. In manchen Ausführungsformen sind die oberen Seitenwände bei einem zweiten Winkel β in Bezug auf eine Deckoberfläche der Metallnitridschicht 118 angewinkelt. Der zweite Winkel β der oberen Seitenwände veranlasst einen oberen Abschnitt des ersten oberen Interconnects 120 eine Breite aufzuweisen, die mit steigendem Abstand von dem Substrat 102 abnimmt. In manchen Ausführungsformen kann das zweite obere Interconnect 122 Seitenwände aufweisen, die bei einem dritten Winkel γ in Bezug auf eine obere Oberfläche des ersten oberen Interconnects 122 angewinkelt sind. Der dritte Winkel γ der Seitenwände veranlasst das zweite obere Interconnect 122 eine Breite aufzuweisen, die mit sinkendem Abstand von dem Substrat 102 abnimmt.
  • In manchen Ausführungsformen kann das erste obere Interconnect 120 unterschiedliche Breiten direkt zwischen Seitenwänden der dielektrischen Schicht 402, Seitenwänden der PID-Abschwächungsschicht 116 und Seitenwänden der Metallnitridschicht 118 aufweisen. Zum Beispiel kann das erste obere Interconnect 120 eine erste Breite 706 direkt zwischen den Seitenwänden der dielektrischen Schicht 402, eine zweite Breite 708 direkt zwischen den Seitenwänden der PID-Abschwächungsschicht 116 und eine dritte Breite 710 direkt zwischen den Seitenwänden der Metallnitridschicht 118 aufweisen.
  • Es ist zu begrüßen, dass, während die in 1-7 veranschaulichte offenbarte PID-Abschwächungsschicht den Strom von geladenen Teilchen durch freiliegende Oberflächen des einen oder der mehreren unteren Interconnects verringert, plasmainduzierter Schaden auch in Integrierter-Chip-Strukturen auftreten kann, die eine dielektrische Schicht (z.B. eine Ätzstoppschicht) aufweisen, die ein oder mehrere untere Interconnects abdecken. Zum Beispiel kann ein Metall auf einer dielektrischen Schicht zu bilden, die über einem unteren Interconnect ist, eine MIM-Struktur (Metall-Isolator-Metall-Struktur) bilden, die kapazitiv mit dem einen oder den mehreren unteren Interconnects gekoppelt ist (z. B. die eine Kapazität aufweist, die geladene Teilchen veranlasst, sich innerhalb des einen oder der mehreren unteren Interconnects zu bilden). Die kapazitive Kopplung kann ein Gate-Dielektrikum eines unterliegenden Halbleiterbauelements beanspruchen, was zu plasmainduziertem Schaden führt. Das Ausmaß von plasmainduziertem Schaden in solchen MIM-Strukturen kann mit steigender Größe von Metall über und/oder unter einer dielektrischen Schicht zunehmen (da Kapazität proportional zu einer Größe einer leitfähigen Struktur ist).
  • In manchen Ausführungsformen kann die offenbarte PID-Abschwächungsschicht auch in MIM-Strukturen verwendet werden, um plasmainduzierten Schaden an darunterliegenden Halbleiterbauelementen zu verhindern. Zum Beispiel veranschaulicht 8 eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur 800, die eine PID-Abschwächungsschicht aufweist, die dazu eingerichtet ist, plasmainduzierten Schaden an einer MIM-Struktur zu verringern.
  • Die Integrierter-Chip-Struktur 800 weist eine untere ILD-Struktur 104L über einem Substrat 102 angeordnet auf. Die untere ILD-Struktur 104L umgibt ein oder mehrere untere Interconnects 106, die mit einem Halbleiterbauelement 114 gekoppelt sind, das auf dem oder innerhalb des Substrats 102 angeordnet ist. Eine PID-Abschwächungsschicht 116 ist über der unteren ILD-Struktur 104L angeordnet. In manchen Ausführungsformen kann eine dielektrische Schicht 402 zwischen der PID-Abschwächungsschicht 116 und der unteren ILD-Struktur 104L angeordnet sein. In manchen Ausführungsformen kann eine Metallnitridschicht 118 über der PID-Abschwächungsschicht 116 angeordnet sein. Ein erstes oberes Interconnect 120 ist gänzlich über einer Oberseite der PID-Abschwächungsschicht 116 und/oder einer Oberseite der Metallnitridschicht 118 angeordnet, wenn in der Querschnittansicht betrachtet. Ein zweites oberes Interconnect 122 kann auf dem ersten oberen Interconnect 120 angeordnet sein.
  • Das erste obere Interconnect 120 ist von dem einen oder den mehreren unteren Interconnects 106 durch die dielektrische Schicht 402, die PID-Abschwächungsschicht 116 und/oder die Metallnitridschicht 118 getrennt. Ohne die PID-Abschwächungsschicht 116 könnte ein Plasmaabscheidungsprozess, der verwendet wird, um das erste obere Interconnect 120 zu bilden, sich mit dem einen oder den mehreren unteren Interconnects 106 kapazitiv koppeln, was in plasmainduziertem Schaden an dem Halbleiterbauelement 114 resultiert. Jedoch schwächt die PID-Abschwächungsschicht 116 kapazitive Kopplung zwischen dem einen oder den mehreren unteren Interconnects 106 und dem ersten oberen Interconnect 120 ab, wodurch plasmainduzierter Schaden an dem Halbleiterbauelement 114 abgeschwächt wird.
  • Es ist zu begrüßen, dass unterschiedliche der in 1-8 veranschaulichten PID-Abschwächungsfilmschemata in einer selben Integrierter-Chip-Struktur integriert werden können. Die unterschiedlichen PID-Abschwächungsfilmschemata zu integrieren, gestattet Flexibilität bei Design, Kosten und/oder Zuverlässigkeit. Zum Beispiel können in manchen Ausführungsformen untere Interconnects eine Metallnitridschicht nutzen, um Planarität zu verbessern, während darüberliegende Interconnects eine Metallnitridschicht nicht nutzen könnten, um Kosten und Durchsatz zu verbessern (z.B. da Prozesstoleranzen bei höheren Interconnects weniger streng sein können).
  • 9 veranschaulicht eine Querschnittansicht mancher zusätzlicher Ausführungsformen einer Integrierter-Chip-Struktur, die mehrere PID-Abschwächungsschichten aufweist.
  • Die Integrierter-Chip-Struktur 900 weist eine PID-Abschwächungsschicht 116 über einer unteren ILD-Struktur 104L angeordnet auf, die ein oder mehrere untere Interconnects 106 umgibt, die mit einem Halbleiterbauelement 114 gekoppelt sind, das auf einem und/oder innerhalb eines Substrats 102 angeordnet ist. Eine Metallnitridschicht 118 ist auf der PID-Abschwächungsschicht 116 angeordnet. Ein erstes oberes Interconnect 120 erstreckt sich durch die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 über die Metallnitridschicht 118. Ein zweites oberes Interconnect 122 ist auf dem ersten oberen Interconnect 120 angeordnet. Eine obere ILD-Struktur 104U ist um das erste obere Interconnect 120 und das zweite obere Interconnect 122 angeordnet.
  • Eine dielektrische Schicht 402 ist über der oberen ILD-Struktur 104U angeordnet, eine zusätzliche PID-Abschwächungsschicht 306 ist über der dielektrischen Schicht 402 angeordnet und eine zusätzliche Metallnitridschicht 308 ist über der zusätzlichen PID-Abschwächungsschicht 306 angeordnet. Ein drittes oberes Interconnect 310 erstreckt sich durch die dielektrische Schicht 402, die zusätzliche PID-Abschwächungsschicht 306 und die zusätzliche Metallnitridschicht 308 über die zusätzliche Metallnitridschicht 308. Eine zusätzliche obere ILD-Struktur 104UA ist um das dritte obere Interconnect 310 angeordnet. In manchen Ausführungsformen können die PID-Abschwächungsschicht 116 und die zusätzliche PID-Abschwächungsschicht 306 ein selbes Material enthalten (z.B. ein selbes Metallnitrid). In anderen Ausführungsformen können die PID-Abschwächungsschicht 116 und die zusätzliche PID-Abschwächungsschicht 306 unterschiedliche Materialien enthalten (z.B. unterschiedliche Metallnitride).
  • 10A-10B veranschaulichen Graphen 1000 und 1006, die manche Ausführungsformen von beispielhaften Gate-Verlustströmen für Transistorbauelemente auf einem Halbleiterkörper zeigen.
  • Metall-Interconnect-Führung erstellt eine Antennenstruktur über FEOL-Bauelementen (z.B. Transistorbauelemente). Die Antennenstruktur gestattet Ladungen durch die Interconnects und zu den FEOL-Bauelementen zu gehen, wodurch eine unerwünschte Gate-Spannung an eine Gate-Elektrode der FEOL-Bauelemente angelegt wird. Die unerwünschte Gate-Spannung kann eine Qualität eines Gate-Dielektrikums verschlechtern, was in einem hohen Gate-Verluststrom aufgrund vom PID-Effekt resultiert. 10A veranschaulicht einen Graph 1000, der manche Ausführungsformen von beispielhaften Gate-Verlustströmen für NMOS-Bauelemente auf einem Halbleiterkörper (z.B. ein Die, ein Wafer oder dergleichen) zeigt.
  • In Graph 1000 veranschaulicht die x-Achse einen Gate-Verluststromwert. Die y-Achse veranschaulicht einen Prozentsatz von Bauelementen, die unterschiedliche Gate-Verlustströme aufweisen. Ein Gate-Verluststrom 1002 für Transistorbauelemente von Integrierter-Chip-Strukturen, die keine offenbarte PID-Abschwächungsschicht aufweisen, ist im Wesentlichen für die meisten Halbleiterbauelemente auf einem Halbleiterkörper konstant. Jedoch nimmt der Gate-Verluststrom 1002 für manche Transistorbauelemente zu (z.B. für etwa 3% bis etwa 10% von Transistorbauelementen auf dem Halbleiterkörper, für etwa 3% bis etwa 5% von Transistorbauelementen, für etwa 3% von Transistorbauelementen oder andere ähnliche Werte). Im Gegensatz dazu ist ein Gate-Verluststrom 1004 für Bauelemente von Integrierter-Chip-Strukturen, die eine offenbarte PID-Abschwächungsschicht aufweisen, im Wesentlichen für im Wesentlichen alle Transistorbauelemente auf einem Halbleiterkörper konstant (z.B. für weniger als ungefähr 1% von Transistorbauelementen auf dem Halbleiterkörper). Deshalb verringert die offenbarte PID-Abschwächungsschicht Gate-Verlustströme für NMOS-Bauelemente über einen Halbleiterkörper (z.B. für etwa 3% bis etwa 10% von Transistorbauelementen, für etwa 3% bis etwa 5% von Transistorbauelementen, für etwa 3% von Transistorbauelementen oder andere ähnliche Werte).
  • 10B veranschaulicht einen Graph 1006, der manche Ausführungsformen von beispielhaften Gate-Verlustströmen für PMOS-Bauelemente auf einem Halbleiterkörper zeigt.
  • In Graph 1006 veranschaulicht die x-Achse einen Gate-Verluststromwert. Die y-Achse veranschaulicht einen Prozentsatz von Bauelementen, die unterschiedliche Gate-Verlustströme aufweisen. Ein Gate-Verluststrom 1008 für Bauelemente von Integrierter-Chip-Strukturen, die keine offenbarte PID-Abschwächungsschicht aufweisen, nimmt für manche Transistorbauelemente zu (z.B. für etwa 40% bis etwa 50% von Transistorbauelementen auf einem Halbleiterkörper, für etwa 45% bis etwa 50% von Transistorbauelementen, für etwa 47% von Transistorbauelementen oder andere ähnliche Werte). Im Gegensatz dazu, ist ein Gate-Verluststrom 1010 für Bauelemente von Integrierter-Chip-Strukturen, die eine offenbarte PID-Abschwächungsschicht aufweisen, im Wesentlichen für im Wesentlichen alle Bauelemente auf einem Halbleiterkörper konstant (z.B. für weniger als ungefähr 2% von Transistorbauelementen auf dem Halbleiterkörper, für weniger als ungefähr 1% von Transistorbauelementen oder andere ähnliche Werte). Deshalb verringert die offenbarte PID-Abschwächungsschicht Gate-Verlustströme für PMOS-Bauelemente über einem Halbleiterkörper (z.B. für etwa 40% bis etwa 50% von Transistorbauelementen auf einem Halbleiterkörper, für etwa 45% bis etwa 50% von Transistorbauelementen, für etwa 47% von Transistorbauelementen oder andere ähnliche Werte).
  • 11-20 veranschaulichen Querschnittansichten 1100-2000 mancher Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine offenbarte PID-Abschwächungsschicht aufweist. Obwohl 11-20, 21-28, 29-34, 35-42 und 43-50 in Relation zu Verfahren beschrieben werden, ist zu begrüßen, dass die in den Verfahren offenbarten Strukturen nicht auf solche Verfahren begrenzt sind, sondern stattdessen als Strukturen eigenständig sind, unabhängig von den Verfahren.
  • Wie in Querschnittansicht 1100 von 11 gezeigt, ist ein Substrat 102 vorgesehen. In verschiedenen Ausführungsformen kann das Substrat 102 ein beliebiger Typ von Halbleiterkörper sein (z.B. Silizium, SiGe, SOI usw.), wie ein Halbleiterwafer und/oder ein oder mehrere Die(s) auf einem Wafer, wie auch ein beliebiger anderer Typ von Halbleiter und/oder epitaktischen Schichten, die damit verknüpft sind. In manchen Ausführungsformen sind ein oder mehrere Halbleiterbauelemente 114 auf dem und/oder innerhalb des Substrats 102 gebildet. In manchen Ausführungsformen umfasst Bilden des einen oder der mehreren Halbleiterbauelemente 114 Bilden eines dielektrischen Gate-Films über dem Substrat 102, bilden eines Gate-Elektrodenfilms über dem dielektrischen Gate-Film und selektives Strukturieren des dielektrischen Gate-Films und des Gate-Elektrodenfilms gemäß einem Ätzprozess, um eine Gate-Elektrode 204 zu bilden, die von dem Substrat 102 durch ein Gate-Dielektrikum 208 getrennt ist. Source/Drain-Gebiet 206 kann nachfolgend in das Substrat 102 auf entgegengesetzten Seiten der Gate-Elektrode 204 implantiert werden.
  • Ein erstes unteres Interconnect 108 ist über dem Substrat 102 gebildet. In manchen Ausführungsformen kann das erste untere Interconnect 108 unter Verwendung eines Damaszenerprozesses gebildet werden (z.B. einem Einzeldamaszenerprozess oder einem Doppeldamaszenerprozess). Der Damaszenerprozess wird durch Bilden einer ersten unteren ILD-Schicht 104a über dem Substrat 102, Ätzen der ersten unteren ILD-Schicht 104a, um ein Loch und/oder einen Graben zu bilden, und Füllen des Lochs und/oder Grabens mit einem leitfähigen Material durchgeführt. In manchen Ausführungsformen kann die erste untere ILD-Schicht 104a durch einen Abscheidungsprozess abgeschieden werden (z.B. einen physikalischen Gasphasenabscheidungsprozess (PVD-Prozess (PVD, Physical Vapor Deposition)), einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess (CVD, Chemical Vapor Deposition)), einen plasmaverstärkten CVD-Prozess (PE-CVD-Prozess (PE-CVD, Plasma Enhanced Physical Vapor Deposition)) oder dergleichen) und das leitfähige Material kann unter Verwendung eines Abscheidungsprozesses und/oder eines Plattierungsprozesses gebildet werden (z.B. Elektroplattieren, elektroloses Plattieren usw.). In verschiedenen Ausführungsformen kann das erste untere Interconnect 108 Wolfram, Kupfer, oder Aluminiumkupfer oder dergleichen enthalten.
  • Ein zweites unteres Interconnect 110 ist über dem ersten unteren Interconnect 108 gebildet. In manchen Ausführungsformen kann das zweite untere Interconnect 110 durch Abscheiden eines leitfähigen Materials über dem Substrat 102 und durch nachfolgendes Ätzen des leitfähigen Materials gebildet werden, um das zweite untere Interconnect 110 zu bilden. In anderen Ausführungsformen (nicht gezeigt), kann das zweite untere Interconnect 110 mittels eines Damaszenerprozesses gebildet werden.
  • Wie in Querschnittansicht 1200 von 12 gezeigt, ist eine zweite untere ILD-Schicht 104b auf und/oder über dem zweiten unteren Interconnect 110 gebildet, um eine untere ILD-Struktur 104L zu bilden. In manchen Ausführungsformen kann sich die zweite untere ILD-Schicht 104b von um das zweite untere Interconnect 110 bis zu über das zweite untere Interconnect 110 erstrecken. Die zweite untere ILD-Schicht 104b kann durch einen Abscheidungsprozess gebildet werden (z.B. einen PVD-Prozess, einen CVD-Prozess, einen PE-CVD-Prozess, einen ALD-Prozess oder dergleichen).
  • Die untere ILD-Struktur 104L wird nachfolgend strukturiert, um eine untere Interconnect-Öffnung 1202 zu bilden, die eine obere Oberfläche des zweiten unteren Interconnects 110 freilegt. In manchen Ausführungsformen kann die untere ILD-Struktur 104L durch selektives Aussetzen der unteren ILD-Struktur 104L einem ersten Ätzmittel 1204 gemäß einer ersten Maske 1206 strukturiert werden.
  • Wie in Querschnittansicht 1300 von 13 gezeigt, ist eine erste Diffusionssperrschicht 1302 über der unteren ILD-Struktur 104L und innerhalb der unteren Interconnect-Öffnung 1202 gebildet. Die erste Diffusionssperrschicht 1302 kann durch einen Abscheidungsprozess gebildet sein (z.B. einen PVD-Prozess, einen CVD-Prozess, einen PE-CVD-Prozess, einen ALD-Prozess oder dergleichen). Ein erstes leitfähiges Material 1304 ist auf der ersten Diffusionssperrschicht 1302 und innerhalb der unteren Interconnect-Öffnung 1202 gebildet. Das erste leitfähige Material 1304 kann durch einen Abscheidungsprozess (z.B. einen PVD-Prozess, einen CVD-Prozess, einen PE-CVD-Prozess oder dergleichen) und/oder durch einen Plattierungsprozess (z.B. Elektroplattieren, elektroloses Plattieren usw.) gebildet werden.
  • Wie in Querschnittansicht 1400 von 14 gezeigt, wird ein Planarisierungsprozess (entlang von Linie 1402) durchgeführt, um Teile des ersten leitfähigen Materials (z.B. 1304 von 13) und der ersten Diffusionssperrschicht (z.B. 1302 von 13) über der unteren ILD-Struktur 104L zu entfernen. Indem Teile des ersten leitfähigen Materials und der ersten Diffusionssperrschicht entfernt werden, bildet der Planarisierungsprozess ein drittes unteres Interconnect 112, das eine Sperrschicht 112b und einen leitfähigen Kern 112c aufweist. In manchen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Planarisierungsprozess (CMP-Prozess (CMP, Chemical Mechanical Planarization)), einen Nassätzprozess, einen Trockenätzprozess, einen mechanischen Schleifprozess oder dergleichen umfassen.
  • Wie in Querschnittansicht 1500 von 15A gezeigt, ist eine PID-Abschwächungsschicht 116 auf der unteren ILD-Struktur 104L gebildet. Die PID-Abschwächungsschicht 116 weist einen Metallfilm auf. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 ein Metallnitrid enthalten, wie Titannitrid, Tantalnitrid oder dergleichen. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 durch einen ersten Plasmaabscheidungsprozess gebildet werden (z.B. einen plasmaverstärkten PVD-Prozess, einen plasmaverstärkten CVD-Prozess, einen Plasma-Sputter-Prozess oder dergleichen), der bei einem ersten Druck durchgeführt wird. In solchen Ausführungsformen erhöht der erste Druck eine Anzahl von Kollisionen zwischen geladenen Teilchen 1504 eines Plasmas 1502. Die Kollisionen verringern eine Energie der geladenen Teilchen 1504, wodurch ein Ladungseffekt verringert wird, den die geladenen Teilchen 1504 auf das eine oder die mehreren unteren Interconnect 106 haben, und plasmainduzierter Schaden an dem Halbleiterbauelement 114 verringert wird. Der erste Druck verleiht der PID-Abschwächungsschicht 116 auch einen ersten Stickstoffgehalt.
  • In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 bei einem Sputter-Gasdruck (z.B. einem Argon-Sputter-Gasdruck) größer als ungefähr 20 mTorr, größer als ungefähr 15 mTorr oder dergleichen gebildet werden. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 über eine Zeit zwischen ungefähr 100 Sekunden und ungefähr 750 Sekunden, zwischen ungefähr 200 Sekunden und ungefähr 700 Sekunden oder anderen ähnlichen Werten gebildet werden. Die PID-Abschwächungsschicht 116 über solche Zeiten zu bilden, resultiert darin, dass die PID-Abschwächungsschicht 116 ein Metall-Stickstoff-Verhältnis aufweist, das größer als 1 ist, das zwischen ungefähr 1 und ungefähr 1,1 ist, das gleich ungefähr 1,1 oder bei anderen ähnlichen Werten ist.
  • Zum Beispiel veranschaulicht 15B einen Graph 1506, der einen beispielhaften Inhalt einer PID-Abschwächungsschicht als eine Funktion von Abscheidungszeit zeigt. Wie in Graph 1506 gezeigt, kann in manchen Ausführungsformen die PID-Abschwächungsschicht 116 einen Metallwert (z.B. einen Titanwert), der von Linie 1508 gezeigt wird, und einen Stickstoffwert, der von Linie 1510 gezeigt wird, enthalten. In manchen zusätzlichen Ausführungsformen kann die PID-Abschwächungsschicht 116 ferner Sauerstoff (von Linie 1512 gezeigt) und/oder Silizium (von Linie 1514 gezeigt) enthalten. In manchen Ausführungsformen veranschaulicht Kasten 1516 eine Spanne, über die die PID-Abschwächungsschicht 116 gebildet werden kann. In manchen Ausführungsformen kann der von Linie 1508 gezeigte Metallwert innerhalb des Kastens 1516 einen Wert zwischen ungefähr 45% und ungefähr 50% aufweisen. In manchen Ausführungsformen kann der von Linie 1510 gezeigte Stickstoffwert innerhalb des Kastens 1516 zwischen ungefähr 45% und ungefähr 50% sein.
  • In manchen Ausführungsformen veranlasst der erste Druck die PID-Abschwächungsschicht 116, als eine poröse Struktur gebildet zu werden, die eine geringe Dichte aufweist. In manchen Ausführungsformen kann der erste Druck die PID-Abschwächungsschicht 116 veranlassen, sich als fasrige und/oder säulenartige Strukturen zu bilden. Zum Beispiel veranschaulicht 15C eine Querschnittansicht 1518 mancher Ausführungsformen einer PID-Abschwächungsschicht 116, die bei dem ersten Druck gebildet wird. Wie in Querschnittansicht 1518 gezeigt, weist die PID-Abschwächungsschicht 116 mehrere säulenartige Strukturen 1520 seitlich aneinander angrenzend auf. Die mehreren säulenartigen Strukturen 1520 sind getrennt und separat voneinander, um der PID-Abschwächungsschicht 116 eine poröse Struktur zu verleihen. In manchen Ausführungsformen weisen die mehreren säulenartigen Strukturen 1520 auch unterschiedliche Höhen auf, was einer Oberseite der PID-Abschwächungsschicht 116 eine erste Rauheit verleiht.
  • Wie in Querschnittansicht 1600 von 16 gezeigt, ist eine Metallnitridschicht 118 über der PID-Abschwächungsschicht 116 gebildet. Die Metallnitridschicht 118 kann unter Verwendung eines zweiten Plasmaabscheidungsprozesses gebildet werden. Der zweite Plasmaabscheidungsprozess nutzt ein Plasma 1602, das geladene Teilchen 1604 aufweist, um die Metallnitridschicht 118 auf der PID-Abschwächungsschicht 116 zu bilden. Die PID-Abschwächungsschicht 116 hindert geladene Teilchen 1604 von dem Plasma 1602 daran, zu der einen oder den mehreren unteren Interconnects 106 überzugehen. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 eine leitfähige Schicht (z.B. eine leitfähige Metallnitridschicht) aufweisen, die einen niedrigeren Widerstand als das eine oder die mehreren unteren Interconnects 106 aufweisen. Weil die PID-Abschwächungsschicht 116 einen niedrigeren Widerstand als das eine oder die mehreren unteren Interconnects 106 aufweist, strömen die geladenen Teilchen 1604 innerhalb des Plasmas 1602 über die PID-Abschwächungsschicht 116 statt durch das eine oder die mehreren unteren Interconnects 106 zu strömen, wodurch plasmainduzierter Schaden abgeschwächt wird.
  • In manchen Ausführungsformen kann der zweite Plasmaabscheidungsprozess bei einem zweiten Druck durchgeführt werden, der niedriger als der erste Druck ist. Zum Beispiel kann die Metallnitridschicht 118 bei einem Sputter-Gasdruck kleiner oder gleich ungefähr 7 mTorr, kleiner oder gleich ungefähr 5 mTorr oder dergleichen gebildet werden. Die Metallnitridschicht 118 bei dem zweiten Druck zu bilden, veranlasst die Metallnitridschicht 118, eine obere Oberfläche mit einer zweiten Rauheit aufzuweisen, die geringer als die erste Rauheit ist, wodurch einer oberen Oberfläche der Metallnitridschicht 118 eine größere Glattheit als einer oberen Oberfläche der PID-Abschwächungsschicht 116 verliehen wird. In manchen Ausführungsformen veranlasst der zweite Druck die Metallnitridschicht 118 auch, so gebildet zu werden, eine zweite Stickstoffkonzentration aufzuweisen, die höher als die erste Stickstoffkonzentration der PID-Abschwächungsschicht 116 ist. In manchen Ausführungsformen kann die Metallnitridschicht 118 auch so gebildet sein, eine höhere Dichte als die PID-Abschwächungsschicht 116 aufzuweisen.
  • Wie in Querschnittansicht 1700 von 17 gezeigt, sind die Metallnitridschicht 118 und die PID-Abschwächungsschicht 116 gemäß einem zweiten Strukturierungsprozess strukturiert, um eine erste obere Interconnect-Öffnung 1702 zu bilden. Die erste obere Interconnect-Öffnung 1702 erstreckt sich durch die Metallnitridschicht 118 und die PID-Abschwächungsschicht 116, um eine obere Oberfläche des dritten unteren Interconnects 112 freizulegen. In manchen Ausführungsformen können die Metallnitridschicht 118 und die PID-Abschwächungsschicht 116 durch selektives Aussetzen der Metallnitridschicht 118 und der PID-Abschwächungsschicht 116 einem zweiten Ätzmittel 1704 gemäß einer zweiten Maske 1706 strukturiert werden. In manchen Ausführungsformen kann der zweite Strukturierungsprozess bei einer relativ niedrigen Leistung (z.B. weniger als oder gleich 100W) durchgeführt werden, um plasmainduzierten Schaden zu vermeiden.
  • Wie in Querschnittansicht 1800 von 18 gezeigt, ist ein zweites leitfähiges Material 1802 auf der Metallnitridschicht 118 und innerhalb der ersten oberen Interconnect-Öffnung 1702 gebildet. In verschiedenen Ausführungsformen kann das zweite leitfähige Material 1802 Aluminium, Ruthenium, Wolfram, Kupfer oder dergleichen enthalten. Das zweite leitfähige Material 1802 kann durch einen Abscheidungsprozess (z .B. einen PVD-Prozess, einen CVD-Prozess, einen PE-CVD-Prozess oder dergleichen) und/oder durch einen Plattierungsprozess (z.B. Elektroplattieren, elektroloses Plattieren usw.) gebildet werden. In manchen Ausführungsformen kann das zweite leitfähige Material 1802 bei einer relativ niedrigen Leistung (z.B. weniger als oder gleich 100W) gebildet werden, um plasmainduzierten Schaden zu vermeiden.
  • Wie in Querschnittansicht 1900 von 19 gezeigt, ist das zweite leitfähige Material (z.B. 1802 von 18) gemäß einem dritten Strukturierungsprozess strukturiert, um ein erstes oberes Interconnect 120 zu bilden. Das erste obere Interconnect 120 kontaktiert das dritte untere Interconnect 112. In manchen Ausführungsformen kann das zweite leitfähige Material gemäß einem dritten Strukturierungsprozess strukturiert sein, der das zweite leitfähige Material selektiv einem dritten Ätzmittel 1902 gemäß einer dritten Maske 1904 aussetzt. In manchen Ausführungsformen kann der dritte Strukturierungsprozess bei einer relativ niedrigen Leistung (z.B. weniger als oder gleich 100W) durchgeführt werden, um plasmainduzierten Schaden zu vermeiden.
  • Wie in Querschnittansicht 2000 von 20 gezeigt, ist eine obere ILD-Struktur 104U über dem ersten oberen Interconnect 120 und dieses seitlich umgebend gebildet. Die obere ILD-Struktur 104U kann eine oder mehrere obere ILD-Schichten aufweisen. In manchen Ausführungsformen kann die obere ILD-Struktur 104U durch einen oder mehrere Abscheidungsprozesse gebildet sein (z.B. einen PVD-Prozess, einen CVD-Prozess, einen PE-CVD-Prozess oder dergleichen). Die obere ILD-Struktur 104U kann eines oder mehrere von Siliziumdioxid, SiCOH, BSG, PSG, BPSG, FSG, USG oder dergleichen enthalten.
  • Ein zweites oberes Interconnect 122 ist innerhalb der oberen ILD-Struktur 104U gebildet. Das zweite obere Interconnect 122 erstreckt sich durch die obere ILD-Struktur 104U, um das erste obere Interconnect 120 zu kontaktieren. In manchen Ausführungsformen kann das zweite obere Interconnect 122 unter Verwendung eines Damaszenerprozesses gebildet werden (z.B. einem Einzeldamaszenerprozess oder einem Doppeldamaszenerprozess). Der Damaszenerprozess wird durch Ätzen der oberen ILD-Struktur 104U, um eine zweite obere Interconnect-Öffnung (z.B. Durchkontaktierungsloch und/oder den Graben) zu bilden, und Füllen der zweiten oberen Interconnect-Öffnung mit einem dritten leitfähigen Material durchgeführt. In manchen Ausführungsformen kann das dritte leitfähige Material (z.B. Wolfram, Kupfer, Aluminium oder dergleichen) unter Verwendung eines Abscheidungsprozesses und/oder eines Plattierungsprozesses (z.B. Elektroplattieren, elektroloses Plattieren usw.) gebildet werden.
  • 21-28 veranschaulichen manche zusätzlichen Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
  • Wie in Querschnittansicht 2100 von 21 gezeigt, ist ein Halbleiterbauelement 114 auf und/oder in dem Substrat 102 gebildet. Ein oder mehrere untere Interconnects 106 sind innerhalb einer unteren ILD-Struktur 104L gebildet, die über dem Substrat 102 gebildet ist. In manchen Ausführungsformen können das eine oder die mehreren unteren Interconnects 106 ein erstes unteres Interconnect 108, ein zweites unteres Interconnect 110 und ein drittes unteres Interconnect 112 aufweisen. In manchen Ausführungsformen können das Halbleiterbauelement 114 und das eine oder die mehreren unteren Interconnects 106 wie in der Beschreibung gebildet werden, die mit 10-14 verknüpft ist.
  • Wie in Querschnittansicht 2200 von 22 gezeigt, ist eine dielektrische Schicht 402 auf der unteren ILD-Struktur 104L gebildet. Die dielektrische Schicht 402 ist unter Verwendung eines Abscheidungsprozesses gebildet, der bei einer relativ niedrigen Leistung durchgeführt wird (z.B. weniger als ungefähr 100W, weniger als ungefähr 200W oder andere ähnliche Werte). Die niedrige Leistung hindert plasmainduzierten Schaden daran, während Bildung der dielektrischen Schicht 402 aufzutreten.
  • Wie in Querschnittansicht 2300 von 23 gezeigt, ist eine PID-Abschwächungsschicht 116 auf der dielektrischen Schicht 402 gebildet. In manchen Ausführungsformen ist die PID-Abschwächungsschicht 116 unter Verwendung eines ersten Plasmaabscheidungsprozesses gebildet, der bei einem ersten Druck (z.B. größer als ungefähr 20 mTorr, größer als ungefähr 15 mTorr oder dergleichen) durchgeführt wird. In solchen Ausführungsformen erhöht der erste Druck eine Anzahl von Kollisionen zwischen geladenen Teilchen 2304 eines Plasmas 2302. Die Kollisionen verringern eine Energie der geladenen Teilchen 2304, wodurch plasmainduzierter Schaden verringert wird. In manchen Ausführungsformen kann der erste Druck die PID-Abschwächungsschicht 116 veranlassen, sich als eine poröse Struktur zu bilden, die fasrige und/oder säulenartige Strukturen aufweist.
  • Wie in Querschnittansicht 2400 von 24 gezeigt, ist eine Metallnitridschicht 118 über der PID-Abschwächungsschicht 116 gebildet. In manchen Ausführungsformen kann die Metallnitridschicht 118 unter Verwendung eines zweiten Plasmaabscheidungsprozesses gebildet sein, der bei einem zweiten Druck durchgeführt wird, der geringer als der erste Druck ist. Der zweite Plasmaabscheidungsprozess nutzt ein Plasma 2402, das geladene Teilchen 2404 aufweist, um die Metallnitridschicht 118 auf der PID-Abschwächungsschicht 116 zu bilden. Die PID-Abschwächungsschicht 116 hindert geladene Teilchen 2404 von dem Plasma 2402 daran, zu dem einen oder den mehreren unteren Interconnects 106 überzugehen.
  • Wie in Querschnittansicht 2500 von 25 gezeigt, sind die Metallnitridschicht 118, die PID-Abschwächungsschicht 116 und die dielektrische Schicht 402 strukturiert, um eine erste obere Interconnect-Öffnung 2502 zu bilden. Die erste obere Interconnect-Öffnung 2502 erstreckt sich durch die Metallnitridschicht 118, die PID-Abschwächungsschicht 116 und die dielektrische Schicht 402, um eine obere Oberfläche des dritten unteren Interconnects 112 freizulegen. In manchen Ausführungsformen können die Metallnitridschicht 118, die PID-Abschwächungsschicht 116 und die dielektrische Schicht 402 durch einen ersten Strukturierungsprozess strukturiert werden, der selektiv die Metallnitridschicht 118, die PID-Abschwächungsschicht 116 und die dielektrische Schicht 402 einem ersten Ätzmittel 2504 gemäß einer ersten Maske 2506 aussetzt.
  • Wie in Querschnittansicht 2600 von 26 gezeigt, ist ein zweites leitfähiges Material 2602 auf der Metallnitridschicht 118 und innerhalb der ersten oberen Interconnect-Öffnung 2502 gebildet. In manchen Ausführungsformen kann das zweite leitfähige Material 2602 wie in der Beschreibung beschrieben gebildet werden, die mit 18 verknüpft ist.
  • Wie in Querschnittansicht 2700 von 27 gezeigt, ist das zweite leitfähige Material (z.B. 2602 von 26) strukturiert, um ein erstes oberes Interconnect 120 zu bilden. Das erste obere Interconnect 120 erstreckt sich durch die erste obere Interconnect-Öffnung 2502, um das dritte untere Interconnect 112 zu kontaktieren. In manchen Ausführungsformen kann das zweite leitfähige Material durch einen zweiten Strukturierungsprozess strukturiert werden, der selektiv das zweite leitfähige Material einem zweiten Ätzmittel 2702 gemäß einer zweiten Maske 2704 aussetzt.
  • Wie in Querschnittansicht 2800 von 28 gezeigt, ist eine obere ILD-Struktur 104U über dem ersten oberen Interconnect 120 und dieses seitlich umgebend gebildet. Die obere ILD-Struktur 104U kann durch einen Abscheidungsprozess gebildet sein (z.B. einen PVD-Prozess, einen CVD-Prozess, einen PE-CVD-Prozess oder dergleichen). Ein zweites oberes Interconnect 122 ist innerhalb der oberen ILD-Struktur 104U gebildet. Das zweite obere Interconnect 122 erstreckt sich durch die obere ILD-Schicht, um das erste obere Interconnect 120 zu kontaktieren.
  • 29-34 veranschaulichen manche zusätzliche Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist.
  • Wie in Querschnittansicht 2900 von 29 gezeigt, ist ein Halbleiterbauelement 114 auf dem und/oder innerhalb des Substrats 102 gebildet. Ein oder mehrere untere Interconnects 106 sind innerhalb einer unteren ILD-Struktur 104L gebildet, die über dem Substrat 102 gebildet ist. In manchen Ausführungsformen können das eine oder die mehreren unteren Interconnects 106 ein erstes unteres Interconnect 108, ein zweites unteres Interconnect 110 und ein drittes unteres Interconnect 112 aufweisen. In manchen Ausführungsformen können das Halbleiterbauelement 114 und das eine oder die mehreren unteren Interconnects 106 wie in der Beschreibung beschrieben gebildet werden, die mit 10-14 verknüpft ist.
  • Wie in Querschnittansicht 3000 von 30 gezeigt, ist eine PID-Abschwächungsschicht 11 auf der unteren ILD-Struktur 104L gebildet. In manchen Ausführungsformen ist die PID-Abschwächungsschicht 116 unter Verwendung eines ersten Plasmaabscheidungsprozesses gebildet, der bei einem ersten Druck (z.B. größer als ungefähr 20 mTorr, größer als ungefähr 15 mTorr oder dergleichen) durchgeführt wird. In solchen Ausführungsformen erhöht der erste Druck eine Anzahl von Kollisionen zwischen geladenen Teilchen 3004 eines Plasmas 3002. Die Kollisionen verringern eine Energie der geladenen Teilchen 3004, wodurch plasmainduzierter Schaden verringert wird. In manchen Ausführungsformen kann der erste Druck die PID-Abschwächungsschicht 116 veranlassen, sich als eine poröse Struktur zu bilden, die fasrige und/oder säulenartige Strukturen aufweist.
  • Wie in Querschnittansicht 3100 von 31 gezeigt, ist die PID-Abschwächungsschicht 116 strukturiert, um eine erste obere Interconnect-Öffnung 3102 zu bilden. Die erste obere Interconnect-Öffnung 3102 erstreckt sich durch die PID-Abschwächungsschicht 116, um eine obere Oberfläche des dritten unteren Interconnects 112 freizulegen. In manchen Ausführungsformen kann die PID-Abschwächungsschicht 116 durch einen ersten Strukturierungsprozess strukturiert werden, der selektiv die PID-Abschwächungsschicht 116 einem ersten Ätzmittel 3104 gemäß einer ersten Maske 3106 aussetzt. In manchen Ausführungsformen kann der erste Strukturierungsprozess bei einer relativ niedrigen Leistung (z.B. weniger als oder gleich 100W) durchgeführt werden, um plasmainduzierten Schaden an dem Halbleiterbauelement 114 zu verhindern.
  • Wie in Querschnittansicht 3200 von 32 gezeigt, ist ein zweites leitfähiges Material 3202 auf der PID-Abschwächungsschicht 116 und in der ersten oberen Interconnect-Öffnung 3102 gebildet. In manchen Ausführungsformen kann das zweite leitfähige Material 3202 wie in der Beschreibung beschrieben gebildet werden, die mit 18 verknüpft ist.
  • Wie in Querschnittansicht 3300 von 33 gezeigt, ist das zweite leitfähige Material (z.B. 3202) strukturiert, um ein erstes oberes Interconnect 120 zu bilden. Das erste obere Interconnect 120 erstreckt sich durch die erste obere Interconnect-Öffnung 3102, um das dritte untere Interconnect 112 zu kontaktieren. In manchen Ausführungsformen kann das zweite leitfähige Material durch einen zweiten Strukturierungsprozess strukturiert werden, der selektiv das zweite leitfähige Material einem zweiten Ätzmittel 3302 gemäß einer zweiten Maske 3304 aussetzt.
  • Wie in Querschnittansicht 3400 von 34 gezeigt, ist eine obere ILD-Struktur 104U über dem ersten oberen Interconnect 120 und dieses seitlich umgebend gebildet. Ein zweites oberes Interconnect 122 ist in der oberen ILD-Struktur 104U gebildet. Das zweite obere Interconnect 122 erstreckt sich durch die obere ILD-Schicht, um das erste obere Interconnect 120 zu kontaktieren.
  • 35-42 veranschaulichen manche Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine PID-Abschwächungsschicht aufweist, die mehrere Subschichten aufweist.
  • Wie in Querschnittansicht 3500 von 35 gezeigt, ist ein Halbleiterbauelement 114 auf dem und/oder innerhalb des Substrats 102 gebildet. Ein oder mehrere untere Interconnects 106 sind in einer unteren ILD-Struktur 104L gebildet, die über dem Substrat 102 gebildet ist. In manchen Ausführungsformen können das eine oder die mehreren unteren Interconnects 106 ein erstes unteres Interconnect 108, ein zweites unteres Interconnect 110 und ein drittes unteres Interconnect 112 aufweisen. In manchen Ausführungsformen können das Halbleiterbauelement 114 und das eine oder die mehreren unteren Interconnects 106 wie in der Beschreibung beschrieben gebildet sein, die mit 10-14 verknüpft ist.
  • Wie in Querschnittansichten 3600 von 36 gezeigt, ist eine erste PID-Abschwächungssubschicht 116a auf der unteren ILD-Struktur 104L gebildet. In manchen Ausführungsformen kann die erste PID-Abschwächungssubschicht 116a so gebildet sein, einen ersten Stickstoffgehalt aufzuweisen. In manchen Ausführungsformen kann die erste PID-Abschwächungssubschicht 116a durch einen ersten Plasmaabscheidungsprozess gebildet sein, der bei einem ersten Druck durchgeführt wird.
  • Wie in Querschnittansichten 3700 von 37 gezeigt, ist eine zweite PID-Abschwächungssubschicht 116b auf der ersten PID-Abschwächungssubschicht 116a gebildet, um eine PID-Abschwächungsschicht 116 zu bilden. In manchen Ausführungsformen kann die zweite PID-Abschwächungssubschicht 116b so gebildet sein, einen zweiten Stickstoffgehalt aufzuweisen, der höher als der erste Stickstoffgehalt ist. In manchen Ausführungsformen kann die zweite PID-Abschwächungssubschicht 116b durch einen zweiten Plasmaabscheidungsprozess gebildet sein, der bei einem zweiten Druck durchgeführt wird, der kleiner als der erste Druck ist. In manchen Ausführungsformen können sowohl der erste Druck als auch der zweite Druck größer als ungefähr 20 mTorr, größer als ungefähr 15 mTorr oder dergleichen sein.
  • Wie in Querschnittansicht 3800 von 38 gezeigt, ist eine Metallnitridschicht 118 über der PID-Abschwächungsschicht 116 gebildet. In manchen Ausführungsformen kann die Metallnitridschicht 118 durch einen dritten Plasmaabscheidungsprozess gebildet sein, der bei einem dritten Druck durchgeführt wird, der höher als der zweite Druck ist. Die PID-Abschwächungsschicht 116 hindert geladene Teilchen von einem Plasma, das in dem dritten Plasmaabscheidungsprozess verwendet wird, daran, zu dem einen oder den mehreren unteren Interconnects 106 überzugehen.
  • Wie in Querschnittansicht 3900 von 39 gezeigt, sind die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 strukturiert, um eine erste obere Interconnect-Öffnung 3902 zu bilden. Die erste obere Interconnect-Öffnung 3902 erstreckt sich durch die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118, um eine obere Oberfläche des dritten unteren Interconnects 112 freizulegen. In manchen Ausführungsformen können die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 durch einen ersten Strukturierungsprozess strukturiert sein, der selektiv die PID-Abschwächungsschicht 116 und die Metallnitridschicht 118 einem ersten Ätzmittel 3904 gemäß einer ersten Maske 3906 aussetzt.
  • Wie in Querschnittansicht 4000 von 40 gezeigt, ist ein zweites leitfähiges Material 4002 auf der Metallnitridschicht 118 und innerhalb der ersten oberen Interconnect-Öffnung 3902 gebildet. In manchen Ausführungsformen kann das zweite leitfähige Material 4002 wie in der Beschreibung beschrieben gebildet sein, die mit 18 verknüpft ist.
  • Wie in Querschnittansicht 4100 von 41 gezeigt, ist das zweite leitfähige Material (z.B. 4002 von 40) strukturiert, um ein erstes oberes Interconnect 120 zu bilden. Das erste obere Interconnect 120 erstreckt sich durch die erste obere Interconnect-Öffnung 3902, um das dritte untere Interconnect 112 zu kontaktieren. In manchen Ausführungsformen kann das zweite leitfähige Material durch einen zweiten Strukturierungsprozess strukturiert sein, der selektiv das zweite leitfähige Material einem zweiten Ätzmittel 4102 gemäß einer zweiten Maske 4104 aussetzt.
  • Wie in Querschnittansicht 4200 von 42 gezeigt, ist eine obere ILD-Struktur 104U über dem ersten oberen Interconnect 120 und dieses seitlich umgebend gebildet. ein zweites oberes Interconnect 122 ist innerhalb der oberen ILD-Struktur 104U gebildet. Das zweite obere Interconnect 122 erstreckt sich durch die obere ILD-Schicht, um das erste obere Interconnect 120 zu kontaktieren.
  • 43-49 veranschaulichen manche zusätzliche Ausführungsformen eines Verfahrens zum Bilden einer Integrierter-Chip-Struktur, die eine MIM-Struktur aufweist, die eine PID-Abschwächungsschicht aufweist.
  • Wie in Querschnittansicht 4300 von 43 gezeigt, ist ein Halbleiterbauelement 114 auf und/oder in dem Substrat 102 gebildet. Ein oder mehrere untere Interconnects 106 sind in einer unteren ILD-Struktur 104L gebildet, die über dem Substrat 102 gebildet ist. In manchen Ausführungsformen können das eine oder die mehreren unteren Interconnects 106 ein erstes unteres Interconnect 108, ein zweites unteres Interconnect 110 und ein drittes unteres Interconnect 112 aufweisen. In manchen Ausführungsformen können das Halbleiterbauelement 114 und das eine oder die mehreren unteren Interconnects 106 wie in der Beschreibung beschrieben gebildet sein, die mit 10-14 verknüpft ist.
  • Wie in Querschnittansicht 4400 von 44 gezeigt, ist eine dielektrische Schicht 402 auf der unteren ILD-Struktur 104L gebildet. Die dielektrische Schicht 402 ist unter Verwendung eines Abscheidungsprozesses gebildet, der bei einer relativ niedrigen Leistung (z.B. weniger als ungefähr 100W, weniger als ungefähr 200W oder anderen ähnlichen Werten) durchgeführt wird. Die niedrige Leistung hindert plasmainduzierten Schaden daran, während Bildung der dielektrischen Schicht 402 aufzutreten.
  • Wie in Querschnittansicht 4500 von 45 gezeigt, ist eine PID-Abschwächungsschicht 116 auf der dielektrischen Schicht 402 gebildet. In manchen Ausführungsformen ist die PID-Abschwächungsschicht 116 unter Verwendung eines ersten Plasmaabscheidungsprozesses gebildet, der bei einem ersten Druck (z.B. höher als ungefähr 20 mTorr, höher als ungefähr 15 mTorr oder dergleichen) durchgeführt wird. In manchen Ausführungsformen kann der erste Druck die PID-Abschwächungsschicht 116 veranlassen, sich als eine poröse Struktur zu bilden, die fasrige und/oder säulenartige Strukturen aufweist.
  • Wie in Querschnittansicht 4600 von 46 gezeigt, ist eine Metallnitridschicht 118 über der PID-Abschwächungsschicht 116 gebildet. In manchen Ausführungsformen kann die Metallnitridschicht 118 unter Verwendung eines zweiten Plasmaabscheidungsprozesses gebildet sein, der bei einem zweiten Druck durchgeführt wird, der niedriger als der erste Druck ist. Die PID-Abschwächungsschicht 116 hindert geladene Teilchen 2404 von einem Plasma, das während des zweiten Plasmaabscheidungsprozesses verwendet wird, daran, zu dem einen oder den mehreren unteren Interconnects 106 überzugehen.
  • Wie in Querschnittansicht 4700 von 47 gezeigt, ist ein zweites leitfähiges Material 4702 auf der Metallnitridschicht 118 gebildet. In manchen Ausführungsformen kann das zweite leitfähige Material 4702 wie in der Beschreibung beschrieben gebildet sein, die mit 18 verknüpft ist.
  • Wie in Querschnittansicht 4800 von 48 gezeigt, ist das zweite leitfähige Material (z.B. 4702 von 47) strukturiert, um ein erstes oberes Interconnect 120 zu bilden. Das erste obere Interconnect 120 ist über der Metallnitridschicht 118, wenn in Querschnittansicht 4800 betrachtet. In manchen Ausführungsformen kann das zweite leitfähige Material unter Verwendung eines ersten Strukturierungsprozesses strukturiert sein, der selektiv das zweite leitfähige Material einem ersten Ätzmittel 4802 gemäß einer ersten Maske 4804 aussetzt.
  • Wie in Querschnittansicht 4900 von 49 gezeigt, ist eine obere ILD-Struktur 104U über dem ersten oberen Interconnect 120 und dieses seitlich umgebend gebildet. Ein zweites oberes Interconnect 122 ist innerhalb der oberen ILD-Struktur 104U gebildet. Das zweite obere Interconnect 122 erstreckt sich durch die obere ILD-Schicht, um das erste obere Interconnect 120 zu kontaktieren.
  • 50 veranschaulicht ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens 5000 zum Bilden einer Integrierter-Chip-Struktur, die eine offenbarte PID-Abschwächungsschicht aufweist.
  • Während Verfahren 5000 hierin als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben ist, ist zu begrüßen, dass die veranschaulichte Reihenfolge solcher Handlungen oder Ereignisse nicht in einem begrenzenden Sinn auszulegen ist. Zum Beispiel können manche Handlungen in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen nebst den hierin veranschaulichten und/oder beschriebenen stattfinden. Zusätzlich können nicht alle veranschaulichten Handlungen benötigt sein, um eine(n) oder mehrere hierin beschrieben Aspekte oder Ausführungsformen zu implementieren. Ferner können eine oder mehrere der hierin beschriebenen Handlungen in einer oder mehreren getrennten Handlungen und/oder Phasen ausgeführt werden.
  • Bei Handlung 5002 werden ein oder mehrere untere Interconnects innerhalb einer unteren ILD-Struktur über einem Substrat gebildet. 10-14 veranschaulichen Querschnittansichten 1000-1400 mancher Ausführungsformen entsprechend Handlung 5002. 21, 29, 35 und 43 veranschaulichen Querschnittansichten 2100, 2900, 3500 und 4300, die manche alternative Ausführungsformen entsprechend Handlung 5002 veranschaulichen.
  • Bei Handlung 5004 kann eine dielektrische Schicht über dem einen oder mehreren unteren Interconnects und in manchen Ausführungsformen der unteren ILD-Struktur gebildet werden. 22 veranschaulicht eine Querschnittansicht 2200 mancher Ausführungsformen entsprechend Handlung 5004. 44 veranschaulicht eine Querschnittansicht 4400 mancher alternativer Ausführungsformen entsprechend Handlung 5004.
  • Bei Handlung 5006 wird eine PID-Abschwächungsschicht über dem einen oder den mehreren unteren Interconnects, der unteren ILD-Struktur und/oder der dielektrischen Schicht bei einem ersten Druck gebildet. 15A, 23, 30, 36-37 und 45 veranschaulichen Querschnittansichten 1500, 2300, 3000, 3600-3700 und 4500 mancher Ausführungsformen entsprechend Handlung 5006.
  • Bei Handlung 5008 wird in manchen Ausführungsformen eine Metallnitridschicht über der PID-Abschwächungsschicht bei einem zweiten Druck gebildet, der niedriger als der erste Druck ist. 16, 24, 38 und 46 veranschaulichen Querschnittansichten 1600, 2400, 3800 und 4600 mancher Ausführungsformen entsprechend Handlung 5008.
  • Bei Handlung 5010 werden in manchen Ausführungsformen die Metallnitridschicht, die PID-Abschwächungsschicht und /oder die dielektrische Schicht strukturiert, um eine obere Interconnect-Öffnung zu bilden, die das eine oder die mehreren unteren Interconnects freilegt. 17, 25, 31 und 39 veranschaulichen Querschnittansichten 1700, 2500, 3100 und 3900 mancher Ausführungsformen entsprechend Handlung 5010.
  • Bei Handlung 5012 wird ein erstes oberes Interconnect innerhalb der oberen Interconnect-Öffnung und/oder über der PID-Abschwächungsschicht gebildet. 18-19 veranschaulichen Querschnittansichten 1700-1800 mancher Ausführungsformen entsprechend Handlung 5012. 26-27 veranschaulichen Querschnittansichten 2600-2700 mancher alternativer Ausführungsformen entsprechend Handlung 5012. 32-33 veranschaulichen Querschnittansichten 3200-3300 mancher alternativer Ausführungsformen entsprechend Handlung 5012. 40-41 veranschaulichen Querschnittansichten 4000-4100 mancher alternativer Ausführungsformen entsprechend Handlung 5012. 47-48 veranschaulichen Querschnittansichten 4700-4800 mancher alternativer Ausführungsformen entsprechend Handlung 5012.
  • Bei Handlung 5014 wird ein zweites oberes Interconnect in einer oberen ILD-Struktur gebildet, die über dem ersten oberen Interconnect und dieses seitlich umgebend gebildet ist. 20, 28, 34, 42 und 49 veranschaulichen Querschnittansichten 2000, 2800, 3400, 4200 und 4900 mancher Ausführungsformen entsprechend Handlung 5014.
  • Dementsprechend bezieht sich die vorliegende Offenbarung auf eine Integrierter-Chip-Struktur, die eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht) aufweist, die dazu eingerichtet ist, plasmainduzierten Schaden zu verringern.
  • In manchen Ausführungsformen bezieht sich die vorliegende Offenbarung auf eine Integrierter-Chip-Struktur. Die Integrierter-Chip-Struktur weist ein Substrat auf; ein oder mehrere Interconnects, die in einer unteren Zwischenschichtdielektrikum-Struktur (ILD-Struktur) über dem Substrat angeordnet sind; eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht), die über der unteren ILD-Struktur angeordnet ist, wobei die PID-Abschwächungsschicht eine poröse Struktur aufweist, die ein Metall enthält; und ein erstes oberes Interconnect, das seitlich von einer oberen ILD-Struktur über der PID-Abschwächungsschicht umgeben ist, wobei sich das erste obere Interconnect von über der PID-Abschwächungsschicht zu dem einen oder den mehreren unteren Interconnects erstreckt. In manchen Ausführungsformen weist die Integrierter-Chip-Struktur ferner eine Metallnitridschicht vertikal zwischen der PID-Abschwächungsschicht und der oberen ILD-Struktur auf, wobei sich das erste obere Interconnect von innerhalb der oberen ILD-Struktur durch die PID-Abschwächungsschicht und die Metallnitridschicht erstreckt. In manchen Ausführungsformen weist die PID-Abschwächungsschicht eine niedrigere Stickstoffkonzentration als die Metallnitridschicht auf. In manchen Ausführungsformen weist die PID-Abschwächungsschicht eine im Wesentlichen flache obere Oberfläche auf, die sich zwischen äußersten Seitenwänden der PID-Abschwächungsschicht erstreckt. In manchen Ausführungsformen enthält die PID-Abschwächungsschicht Titannitrid oder Tantalnitrid. In manchen Ausführungsformen weist die PID-Abschwächungsschicht ein Verhältnis des Metalls zu Stickstoff auf, das in einer Spanne ist, die zwischen ungefähr 1 und ungefähr 1,5 ist. In manchen Ausführungsformen weist die Integrierter-Chip-Struktur ferner eine dielektrische Schicht auf, die zwischen der unteren ILD-Struktur und der PID-Abschwächungsschicht angeordnet ist, wobei sich das erste obere Interconnect fortlaufend von direkt über der PID-Abschwächungsschicht erstreckt, um das eine oder die mehreren unteren Interconnects physisch zu kontaktieren. In manchen Ausführungsformen weist die Integrierter-Chip-Struktur ferner eine dielektrische Schicht auf, die über der oberen ILD-Struktur angeordnet ist; eine zweite PID-Abschwächungsschicht, die über der dielektrischen Schicht angeordnet ist, wobei die zweite PID-Abschwächungsschicht eine zweite poröse Struktur aufweist, die ein zweites Metall und Stickstoff enthält; und ein drittes oberes Interconnect, das in einer zusätzlichen oberen ILD-Struktur über der zweiten PID-Abschwächungsschicht angeordnet ist, wobei sich das dritte obere Interconnect von innerhalb der zusätzlichen oberen ILD-Struktur durch die zweite PID-Abschwächungsschicht und die dielektrische Schicht erstreckt.
  • In anderen Ausführungsformen bezieht sich die vorliegende Offenbarung auf eine Integrierter-Chip-Struktur. Die Integrierter-Chip-Struktur weist ein oder mehrere untere Interconnects in einer unteren Zwischenschichtdielektrikum-Struktur (ILD-Struktur) über einem Substrat angeordnet auf; eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht), die über der unteren ILD-Struktur angeordnet ist, wobei die PID-Abschwächungsschicht ein Metallnitrid enthält, das ein Metall-Stickstoff-Verhältnis aufweist, das größer als list; und ein erstes oberes Interconnect, das in einer oberen ILD-Struktur über der PID-Abschwächungsschicht angeordnet ist, wobei sich das erste obere Interconnect durch die obere ILD-Struktur und die PID-Abschwächungsschicht erstreckt, um das eine oder die mehreren unteren Interconnects zu kontaktieren. In manchen Ausführungsformen erstreckt sich das erste obere Interconnect fortlaufend von direkt zwischen Seitenwänden der PID-Abschwächungsschicht zu direkt über einer Deckoberfläche der PID-Abschwächungsschicht. In manchen Ausführungsformen weist das erste obere Interconnect eine obere Oberfläche auf, die direkt zwischen einer unteren Oberfläche der oberen ILD-Struktur und der Deckoberfläche der PID-Abschwächungsschicht ist. In manchen Ausführungsformen weist die Integrierter-Chip-Struktur ferner eine Metallnitridschicht vertikal zwischen der PID-Abschwächungsschicht und der oberen ILD-Struktur auf, wobei die Metallnitridschicht eine höhere Stickstoffkonzentration als die PID-Abschwächungsschicht aufweist. In manchen Ausführungsformen weist die PID-Abschwächungsschicht eine größere Dicke als ungefähr 30 Angström auf.
  • In noch anderen Ausführungsformen bezieht sich die vorliegende Offenbarung auf ein Verfahren zum Bilden einer Integrierter-Chip-Struktur. Das Verfahren umfasst Bilden eines oder mehrerer unterer Interconnects in einer unteren dielektrischen Struktur (ILD-Struktur) über einem Substrat; Bilden einer Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht) über der unteren ILD-Struktur, wobei die PID-Abschwächungsschicht ein Metallnitrid enthält, das bei einem ersten Druck gebildet wird; Bilden einer Metallnitridschicht über der PID-Abschwächungsschicht, wobei die Metallnitridschicht bei einem zweiten Druck gebildet wird, der niedriger als der erste Druck ist; Strukturieren der PID-Abschwächungsschicht und der Metallnitridschicht, um eine obere Interconnect-Öffnung zu bilden; und Bilden eines leitfähigen Materials in der oberen Interconnect-Öffnung und über der Metallnitridschicht. In manchen Ausführungsformen weist die PID-Abschwächungsschicht eine poröse Struktur auf, die fasrige oder säulenartige Strukturen aufweist. In manchen Ausführungsformen umfasst das Verfahren ferner Strukturieren des leitfähigen Materials, um ein erstes oberes Interconnect zu bilden; und Bilden einer oberen Zwischenschichtdielektrikum-Struktur (ILD-Struktur) über dem ersten oberen Interconnect. In manchen Ausführungsformen ist der erste Druck höher als ungefähr 20 mTorr. In manchen Ausführungsformen weist die PID-Abschwächungsschicht eine niedrigere Stickstoffkonzentration als die Metallnitridschicht auf. In manchen Ausführungsformen weist die PID-Abschwächungsschicht eine Stickstoffkonzentration zwischen ungefähr 40% und ungefähr 50% auf. In manchen Ausführungsformen sind die PID-Abschwächungsschicht und die Metallnitridschicht unter Verwendung von Plasmaabscheidungsprozessen gebildet.
  • Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen werden. Fachkundige werden begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63332900 [0001]

Claims (20)

  1. Integrierter-Chip-Struktur, die Folgendes aufweist: ein Substrat; ein oder mehrere untere Interconnects, die in einer unteren Zwischenstufendielektrikum-Struktur (ILD-Struktur (ILD, Inter-Level Dielectric)) über dem Substrat angeordnet sind; eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Abschwächungsschicht (PID, Plasma Induced Damage)), die über der unteren ILD-Struktur angeordnet ist, wobei die PID-Abschwächungsschicht eine poröse Struktur aufweist, die ein Metall enthält; und ein erstes oberes Interconnect, das seitlich von einer oberen ILD-Struktur über der PID-Abschwächungsschicht umgeben ist, wobei sich das erste obere Interconnect von über der PID-Abschwächungsschicht zu dem einen oder den mehreren unteren Interconnects erstreckt.
  2. Integrierter-Chip-Struktur nach Anspruch 1, die ferner Folgendes aufweist: eine Metallnitridschicht vertikal zwischen der PID-Abschwächungsschicht und der oberen ILD-Struktur, wobei sich das erste obere Interconnect von in der oberen ILD-Struktur durch die PID-Abschwächungsschicht und die Metallnitridschicht erstreckt.
  3. Integrierter-Chip-Struktur nach Anspruch 2, wobei die PID-Abschwächungsschicht eine niedrigerer Stickstoffkonzentration als die Metallnitridschicht aufweist.
  4. Integrierter-Chip-Struktur nach Anspruch 2 oder 3, wobei die PID-Abschwächungsschicht eine im Wesentlichen flache obere Oberfläche aufweist, die sich zwischen äußersten Seitenwänden der PID-Abschwächungsschicht erstreckt.
  5. Integrierter-Chip-Struktur nach einem der vorstehenden Ansprüche, wobei die PID-Abschwächungsschicht Titannitrid oder Tantalnitrid enthält.
  6. Integrierter-Chip-Struktur nach Anspruch 5, wobei die PID-Abschwächungsschicht ein Verhältnis des Metalls zu Stickstoff aufweist, das in einer Spanne ist, die zwischen ungefähr 1 und ungefähr 1,5 ist.
  7. Integrierter-Chip-Struktur nach einem der vorstehenden Ansprüche, die ferner Folgendes aufweist: eine dielektrische Schicht, die zwischen der unteren ILD-Struktur und der PID-Abschwächungsschicht angeordnet ist, wobei das erste obere Interconnect sich fortlaufend von direkt über der PID-Abschwächungsschicht erstreckt, um das eine oder die mehreren unteren Interconnects physisch zu kontaktieren.
  8. Integrierter-Chip-Struktur nach Anspruch 1, die ferner Folgendes aufweist: eine dielektrische Schicht, die über der oberen ILD-Struktur angeordnet ist; eine zweite PID-Abschwächungsschicht, die über der dielektrischen Schicht angeordnet ist, wobei die zweite PID-Abschwächungsschicht eine zweite poröse Struktur aufweist, die ein zweites Metall und Stickstoff enthält; und ein drittes oberes Interconnect, das in einer zusätzlichen oberen ILD-Struktur über der zweiten PID-Abschwächungsschicht angeordnet ist, wobei sich das dritte obere Interconnect von in der zusätzlichen oberen ILD-Struktur durch die zweite PID-Abschwächungsschicht und die dielektrische Schicht erstreckt.
  9. Integrierter-Chip-Struktur, die Folgendes aufweist: ein oder mehrere untere Interconnects, die in einer unteren Zwischenstufendielektrikum-Struktur (ILD-Struktur) über einem Substrat angeordnet sind; eine Abschwächungsschicht von plasmainduziertem Schaden (PID-Schicht), die über der unteren ILD-Struktur angeordnet ist, wobei die PID-Abschwächungsschicht ein Metallnitrid enthält, das ein Metall-Stickstoff-Verhältnis aufweist, das größer als 1 ist; und ein erstes oberes Interconnect, das in einer oberen ILD-Struktur über der PID-Abschwächungsschicht angeordnet ist, wobei sich das erste obere Interconnect durch die obere ILD-Struktur und die PID-Abschwächungsschicht erstreckt, um das eine oder die mehreren unteren Interconnects zu kontaktieren.
  10. Integrierter-Chip-Struktur nach Anspruch 9, wobei sich das erste obere Interconnect fortlaufend von direkt zwischen Seitenwänden der PID-Abschwächungsschicht zu direkt über einer Deckoberfläche der PID-Abschwächungsschicht erstreckt.
  11. Integrierter-Chip-Struktur nach Anspruch 10, wobei das erste obere Interconnect eine obere Oberfläche aufweist, die direkt zwischen einer unteren Oberfläche der oberen ILD-Struktur und der Deckoberfläche der PID-Abschwächungsschicht ist.
  12. Integrierter-Chip-Struktur nach einem der vorstehenden Ansprüche 9 bis 11, die ferner Folgendes aufweist: eine Metallnitridschicht vertikal zwischen der PID-Abschwächungsschicht und der oberen ILD-Struktur, wobei die Metallnitridschicht eine höhere Stickstoffkonzentration als die PID-Abschwächungsschicht aufweist.
  13. Integrierter-Chip-Struktur nach Anspruch 12, wobei die PID-Abschwächungsschicht eine Dicke größer als ungefähr 30 Angström aufweist.
  14. Verfahren zum Bilden einer Integrierter-Chip-Struktur, das Folgendes umfasst: Bilden eines oder mehrerer unterer Interconnects in einer unteren Zwischenstufendielektrikum-Struktur (ILD-Struktur) über einem Substrat; Bilden einer Abschwächungsschicht von plasmainduziertem Schaden (PID-Schicht) über der unteren ILD-Struktur, wobei die PID-Abschwächungsschicht ein Metallnitrid enthält, das bei einem ersten Druck gebildet ist; Bilden einer Metallnitridschicht über der PID-Abschwächungsschicht, wobei die Metallnitridschicht bei einem zweiten Druck gebildet ist, der niedriger als der erste Druck ist; Strukturieren der PID-Abschwächungsschicht und der Metallnitridschicht, um eine obere Interconnect-Öffnung zu bilden; und Bilden eines leitfähigen Materials innerhalb der oberen Interconnect-Öffnung und über der Metallnitridschicht.
  15. Verfahren nach Anspruch 14, wobei die PID-Abschwächungsschicht eine poröse Struktur aufweist, die fasrige oder säulenartige Strukturen aufweist.
  16. Verfahren nach Anspruch 14 oder 15, das ferner Folgendes umfasst: Strukturieren des leitfähigen Materials, um ein erstes oberes Interconnect zu bilden; und Bilden einer oberen Zwischenstufendielektrikum-Struktur (ILD-Struktur) über dem ersten oberen Interconnect.
  17. Verfahren nach einem der vorstehenden Ansprüche 14 bis 16, wobei der erste Druck höher als ungefähr 20 mTorr ist.
  18. Verfahren nach einem der vorstehenden Ansprüche 14 bis 17, wobei die PID-Abschwächungsschicht eine niedrigere Stickstoffkonzentration als die Metallnitridschicht aufweist.
  19. Verfahren nach einem der vorstehenden Ansprüche 14 bis 18, wobei die PID-Abschwächungsschicht eine Stickstoffkonzentration zwischen ungefähr 40% und ungefähr 50% aufweist.
  20. Verfahren nach einem der vorstehenden Ansprüche 14 bis 19, wobei die PID-Abschwächungsschicht und die Metallnitridschicht unter Verwendung von Plasmaabscheidungsprozessen gebildet sind.
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