KR20160026613A - 수직 트랜지스터 및 그의 제작 방법 - Google Patents

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칼로스 에이치 디아즈
치 하오 왕
와이 이 린
카이 치 양
하오 링 탕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

수직 트랜지스터는 소스-채널-드레인 구조, 게이트 및 게이트 유전체층을 포함한다. 소스-채널-드레인 구조는 소스, 소스 위의 드레인, 및 소스와 드레인 사이의 채널을 포함한다. 게이트는 채널의 일부를 둘러싼다. 수직 트랜지스터가 n-채널 수직 트랜지스터일 때, 게이트는 실질적으로 채널의 연장 방향에 따라 압축 스트레인을 제공하도록 구성되거나, 수직 트랜지스터가 p-채널 수직 트랜지스터일 때, 게이트는 실질적으로 채널의 연장 방향에 따라 인장 스트레인을 제공하도록 구성된다. 몇몇 실시예에서, 수직 트랜지스터는, 수직 트랜지스터가 n-채널 수직 트랜지스터일 때, 채널의 연장 방향에 따라 인장 스트레인을 제공하도록 구성되거나, 수직 트랜지스터가 p-채널 수직 트랜지스터일 때, 채널의 연장 방향에 따라 압축 스트레인을 제공하도록 구성되는 ILD를 더 포함한다.

Description

수직 트랜지스터 및 그의 제작 방법{VERTICAL TRANSISTOR AND METHOD ACTURING THE SAME}
소스-채널-드레인 구조, 게이트 및 게이트 유전체층을 포함하는 수직 트랜지스터, 및 이러한 수직 트랜지스터를 제작하는 방법에 관한 것이다.
트랜지스터는 기본적으로 소스, 드레인, 소스와 드레인 사이의 채널, 및 게이트를 포함한다. 전도는, 잘 알려진 바와 같이, 게이트에 인가되는 전압에 따라 채널 내에서 선택적으로 발생하거나 차단된다. 캐리어 이동도는 게이트에 인가되는 전압의 제어 하에 채널에서의 전류 또는 전하 흐름의 양에 영향을 미치는 것으로, 트랜지스터의 적절한 성능을 유지함에 있어 주요한 요소이다.
낮은 캐리어 이동도를 갖는 트랜지스터는 스위칭 속도 뿐만 아니라 온 저항과 오프 저항 사이의 차이를 감소시킬 것이다. 그러므로, 채널의 캐리어 이동도를 개선하는 것이 계속해서 추구된다.
채널의 캐리어(예를 들어, 전자 또는 정공) 이동도를 효과적으로 향상시키기 위해, 게이트, 층간 유전체(ILD; inter-layer dielectric) 또는 이들의 조합물로부터 제공될 수 있는, 스트레인(strain) 향상을 갖는 수직 트랜지스터를 제공한다.
본 개시의 양태들은 첨부된 도면들을 참조할 때 이하의 상세한 설명으로부터 가장 잘 이해될 수 있을 것이다. 산업계의 표준 실무에 따라, 다양한 피쳐들(features)이 일정한 비율로 그려지지 않았다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의로 증대되거나 축소될 수 있다.
도 1은 본 개시의 몇몇 실시예에 따른 n-채널 수직 트랜지스터의 단면도이다.
도 2는 본 개시의 몇몇 실시예에 따른 n-채널 수직 트랜지스터의 단면도이다.
도 3은 본 개시의 몇몇 실시예에 따른 p-채널 수직 트랜지스터의 단면도이다.
도 4는 본 개시의 몇몇 실시예에 따른 p-채널 수직 트랜지스터의 단면도이다.
도 5A 내지 5Q는 본 개시의 몇몇 실시예에 따라 n-채널 수직 트랜지스터 및 p-채널 수직 트랜지스터를 제작하는 다양한 단계들에서의 단면도들이다.
이하의 개시는 제공된 목적물의 상이한 피쳐들을 구현하기 위한 많은 다양한 실시예들 또는 예들을 제공한다. 구성요소 및 배열의 구체적인 예들은 본 개시를 단순화하기 위해서 이하에서 기술된다. 물론, 이들은 단지 예시인 것이고, 제한적인 것으로 의도된 것이 아니다. 예를 들어, 후술할 설명에서 제2 피쳐 위 또는 상에 제1 피쳐를 형성하는 것은 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시예들 포함할 수 있고, 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성되는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 구술하는 것은 아니다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부 (upper)" 등과 같은 공간적으로 상대적인 용어들은 하나의 요소, 또는 다른 요소(들)에 대한 피쳐의 관계, 또는 도면에 예시된 피쳐(들)을 용이하게 기술하기 위해 사용될 것이다. 공간적으로 상대적인 용어들은 사용되고 있는 장치의 상이한 방향들 또는 도면에 도시된 방향 이외에 작동을 포함하기 위한 것이다. 장치들은 (90도 회전되거나 다른 방향들로) 다르게 지향될 수 있고, 또한 여기에 사용된 공간적으로 상대적인 기술자들(description)은 그에 따라 해석될 수 있다.
본 개시는, 캐리어(예를 들어, 전자 또는 정공) 이동도를 효과적으로 향상시키기 위해, 게이트, 층간 유전체(ILD; inter-layer dielectric) 또는 이들의 조합물로부터 제공될 수 있는, 스트레인(strain) 향상을 갖는 수직 트랜지스터를 제공한다. 수직 트랜지스터 및 이의 제작 방법의 실시예들은 아래에서 상세하게 순차적으로 기술될 것이다.
도 1은 본 개시의 몇몇 실시예에 따른 n-채널 수직 트랜지스터의 단면도이다. n-채널 수직 트랜지스터는 소스-채널-드레인 구조, 게이트(G1) 및 게이트 유전체층(140)을 포함한다. 소스-채널-드레인 구조는 소스(S1), 드레인(D1), 및 소스(S1)과 드레인(D1) 사이의 채널(C1)을 포함한다. 몇몇 실시예에서, 소스-채널-드레인 구조는 나노와이어(nanowire)이다. 몇몇 실시예에서, 소스-채널-드레인 구조는, 상면에서 볼 때, 원형, 삼각형, 타원형 또는 다른 형태를 갖는다. 몇몇 실시예에서, n-채널 수직 트랜지스터는 서로 평행한 복수의 소스-채널-드레인 구조들을 포함한다. 소스-채널-드레인 구조들의 소스들은 서로 결합되거나 연결될 수 있고/있거나, 소스-채널-드레인 구조들의 드레인들은 서로 결합되거나 연결될 수 있다.
몇몇 실시예에서, 소스(S1)은 기판(미도시됨) 위에 있다. 몇몇 실시예에서, 기판은, 결정 구조, 다결정 구조 또는 비결정 구조에서 실리콘 또는 게르마늄을 포함하는 기본 반도체; 탄화규소, 갈륨비소, 갈륨인, 인화 인듐, 비화 인듐 및 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및 GaInAsP을 포함하는 혼정반도체(alloy semiconductor); 다른 적절한 재료; 또는 이들의 조합물을 포함한다. 몇몇 실시예에서, 소스(S1)은 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 셀렌(Se), 텔루륨(Te)를 포함하는 n-형 도펀트, 다른 적절한 n-형 도펀트 또는 이들의 조합물을 포함한다. 몇몇 실시예에서, 소스(S1)는 약 1019 ions/cm3 내지 약 1022 ions/cm3의 도펀트 농도 범위를 갖는다. 몇몇 실시예에서, 기판은, 소스(S1)의 도전형과는 상이한 도전형을 가지면 기판의 윗면으로부터 기판까지 연장하는 웰(well) 영역(미도시됨)을 포함한다. 몇몇 실시예에서, 소스(S1)은 웰 영역과 맞닿으면서 접촉한다. 몇몇 실시예에서, 웰 영역은 p-형 웰 영역이다.
드레인(D1)은 소스(S1) 위에 있다. 채널(C1)은 소스(S1)과 드레인(D1) 사이에 있다. 몇몇 실시예에서, 드레인(D1)은 고농도로 n 도핑된 층이다. 몇몇 실시예에서, 드레인(D1)은 n-형 도펀트들을 포함한다. 몇몇 실시예에서, 드레인(D1)은 약 1019 ions/cm3 내지 약 1022 ions/cm3의 도펀트 농도 범위를 갖는다. 몇몇 실시예에서, 채널은 저농도로 n 도핑된 층이다. 몇몇 실시예에서, 채널(C1)은 n-형 도펀트들을 포함한다. 몇몇 실시예에서, 채널(C1)은 약 1016 ions/cm3 내지 약 1019 ions/cm3의 도펀트 농도 범위를 갖는다.
게이트(G1)은 채널(C1)의 일부를 둘러싼다. 다른 실시예에서, 게이트는 전체 채널을 둘러싼다. 즉, n-채널 수직 트랜지스터는 수직 게이트-올-어라운드(VGAA) n-채널 수직 트랜지스터에 속한다. 몇몇 실시예에서, 게이트(G1)은, 실질적으로 n-채널(C1)의 연장 방향을 따라 압축 스트레인(compressive strain)을 제공하고, 그에 따라 전자 이동도를 증가시키기 위해 n-채널(C1)에서 인장 스트레인(tensil strain)을 발생시키도록 구성된다는 점은 주목할 만하다. 몇몇 실시예에서, 실질적으로 채널의 연장 방향에 따라 압축 스트레인을 제공하는 게이트(G1)은 티탄 알루미늄(TiAl), 티탄 알루미늄 카바이드(TiAlC), 이들의 조합물 또는 다른 적절한 재료를 포함한다. 몇몇 실시예에서, 게이트(G1)은 약 0.5 내지 3 GPa의 압축 스트레인을 제공한다. 몇몇 실시예에서, 게이트(G1)은 약 2 내지 10 nm의 두께를 가진다.
게이트 유전체층(140)은 채널(C1)과 게이트(G1) 사이에 배치된다. 몇몇 실시예에서, 게이트 유전체층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 유전체 재료, 고-k 재료(예를 들어, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx) 또는 알루미늄 산화물(Al2O3)) 또는 다른 적절한 절연 재료를 포함한다.
몇몇 실시예에서, 수직 트랜지스터는, 게이트(G1) 위에서 게이트 유전체층(140)과 접촉하면서 채널(C1)의 다른 일부를 둘러싸는 ILD(170)을 더 포함한다. 몇몇 실시예에서, ILD(170)은 실리콘 질화물, 실리콘 산화질화물 또는 다른 적절한 절연 재료와 같은 유전체 재료를 포함한다. 몇몇 실시예에서, ILD(170)은 실질적으로 n-채널(C1)의 연장 방향을 따라 인장 스트레인을 제공하고, 그에 따라 전자 이동도를 증가시키기 위해 n-채널(C1)에서 인장 스트레인(tensil strain)을 발생시키도록 구성된다는 점은 주목할 만하다. 몇몇 실시예에서, 인장 스트레인을 제공하도록 구성된 ILD(170)은 전력 제어 하에 증착 공정을 사용하여 형성된다. 몇몇 실시예에서, ILD(170)은 약 0.5 내지 약 2 GPa의 인장 스트레인을 제공한다. 몇몇 실시예에서, ILD(170)은 약 3 내지 20 nm의 두께를 가진다.
몇몇 실시예에서, 드레인(D1)의 폭(DW)는 채널(C1)의 폭(CW)보다 크며, 그에 따라, ILD(170)으로부터 제공된 인장 스트레인을 유지하기 위한 지지면(즉, 경사진 측 표면(ASS;angled side surface))을 제공한다. 그러므로, ILD(170)으로부터 제공된 인장 스트레인은 경사진 측 표면(ASS)의 존재로 인해 강화될 수 있다. 몇몇 실시예에서, 폭 DW는 약 10 내지 약 20 nm의 범위를 가진다. 몇몇 실시예에서, 폭 CW는 약 5 내지 약 5 nm의 범위를 가진다. 몇몇 실시예에서, 드레인(D1)의 폭(DW)는 드레인(D1)의 아래폭(BW)보다 크다. 몇몇 실시예에서, 드레인(D1)의 폭(DW)과 드레인(D1)의 아래폭(BW) 간의 차이는 약 10 nm보다 작거나 동일하다. 몇몇 실시예에서, 드레인(D1)은 저면(BS) 및 저면(BS)를 둘러싸는 경사진 측 표면(ASS)을 포함하고, 저면(BS)과 경사진 측 표면(ASS) 사이의 끼인각(θ)은 90도 보다 크고 180도 보다 작다. 몇몇 실시예에서, 끼인각(θ)은 약 105도 내지 약 170도이다. 몇몇 실시예에서, 경사진 측 표면의 가장 높은 지점(HP)와 경사진 측 표면의 가장 낮은 지점(LP) 간의 높이 차이(HD)는 약 30nm 보다 작거나 동일하다.
몇몇 실시예에서, 전자 이동도를 보다 증가시키기 위해 n-채널(C1)에서의 인장 스트레인을 더 생성하도록, 게이트(G1) 및 ILD(170)은 각각 압축 스트레인 및 인장 스트레인을 제공하도록 구성된다. 그러나, 몇몇 실시예에서, 실질적으로 n-채널(C1)의 연장 방향을 따라 인장 스트레인을 독립적으로 제공하는 ILD(170)은 또한 전자 이동도가 증가되도록 할 수 있다. 몇몇 실시예에서, 실질적으로 n-채널(C1)의 연장 방향을 따라 압축 스트레인을 독립적으로 제공하는 게이트(G1)은 또한 전자 이동도가 증가되도록 할 수 있다.
몇몇 실시예에서, 수직 트랜지스터는, 게이트(G1)으로부터 소스(S1)을 전기적으로 격리시키기 위해 소스(S1)과 게이트(G1) 사이에서 소스 유전체층(110)을 더 포함한다. 몇몇 실시예에서, 소스 유전체층(110)은 실리콘 질화물, 실리콘 산화질화물 또는 다른 적절한 절연 재료와 같은 유전체 재료를 포함한다.
몇몇 실시예에서, 수직 트랜지스터는 게이트 유전체층(140)과 게이트(G1) 사이, 그리고 소스 유전체층(110)과 게이트(G1) 사이에서 고-k 유전체층(150)을 더 포함한다. 몇몇 실시예에서, 고-k 유전체층(150)은 HfO2, ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO, 그 결합물 또는 다른 적절한 재료를 포함한다.
몇몇 실시예에서, 수직 트랜지스터는 드레인(D1)을 둘러싸는 스페이서(132)를 더 포함한다. 몇몇 실시예에서, 스페이서(132)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다른 적절한 절연 재료와 같은 유전체 재료를 포함한다. 몇몇 실시예에서, 스페이서(132)는 약 2 내지 15 nm의 두께를 가진다.
도 2는 본 개시의 다른 실시예들에 따른 n-채널 수직 트랜지스터의 단면도이다. 도 1과 도 2의 실시예 간의 차이는 도 2의 드레인(D1)은 실질적으로 일정한 폭(DW)를 갖는다는 것이다. 몇몇 실시예에서, 드레인(D1)은 ILD(170)으로부터 제공되는 인장 스트레인을 유지하기 위한 지지면(즉, 채널(C1)과 접촉하지 않는 저면(BS))을 제공한다.
도 3은 본 개시의 일부 실시예에 따른 p-채널 수직 트랜지스터의 단면도이다. p-채널 수직 트랜지스터는 소스(S2), 드레인(D2), 이들 사이의 채널(C2), 게이트(G2) 및 게이트 유전체층(140)을 포함하는 소스-채널-드레인 구조를 포함한다. 몇몇 실시예에서, 소스-채널-드레인 구조는 나노와이어이다. 몇몇 실시예에서, 소스-채널-드레인 구조는 상면에서 볼 때 원형, 삼각형, 타원형 또는 다른 형태를 가진다. 몇몇 실시예에서, 수직 트랜지스터는 서로 실질적으로 평행한 복수의 소스-채널-드레인 구조들을 포함한다. 소스-채널-드레인 구조들의 소스들은 서로 연결될 수 있고/있거나 소스-채널-드레인 구조들의 드레인들은 서로 연결될 수 있다.
몇몇 실시예에서, 소스(S2)는 기판(미도시됨) 위에 있다, 몇몇 실시예에서, 소스(S2)는 고농도로 p 도핑된 층이다. 몇몇 실시예에서, 소스(S2)는 붕소, 이불화붕소와 같은 p형 도펀트들, 다른 적절한 p형 도펀트들, 또는 이들의 조합물을 포함한다. 몇몇 실시예에서, 소스(S2)는 약 1019 ions/cm3 내지 약 1022 ions/cm3의 도펀트 농도 범위를 갖는다. 몇몇 실시예에서, 소스(S2)의 도전형과는 상이한 도전형을 가지면 기판의 윗면으로부터 기판까지 연장하는 웰 영역(미도시됨)을 포함한다. 몇몇 실시예에서, 소스(S2)는 웰 영역과 맞닿으면서 접촉한다. 몇몇 실시예에서, 웰 영역은 n-형 웰 영역이다.
드레인(D2)는 소스(S2) 위에 있다. 채널(C2)는 소스(S2)와 드레인(D2) 사이에 있다. 몇몇 실시예에서, 드레인(D2)는 고농도로 p 도핑된 층이다. 몇몇 실시예에서, 드레인(D2)는 p-형 도펀트들을 포함한다. 몇몇 실시예에서, 드레인(D2)는 약 1019 ions/cm3 내지 약 1022 ions/cm3의 도펀트 농도 범위를 갖는다. 몇몇 실시예에서, 채널은 저농도로 p 도핑된 층이다. 몇몇 실시예에서, 채널(C2)는 p-형 도펀트들을 포함한다. 몇몇 실시예에서, 채널(C2)는 약 1016 ions/cm3 내지 약 1019 ions/cm3의 도펀트 농도 범위를 갖는다.
게이트(G2)는 채널(C2)의 일부를 둘러싼다. 다른 실시예에서, 게이트는 전체 채널을 둘러싼다. 몇몇 실시예에서, 게이트(G2)는, 실질적으로 p-채널(C2)의 연장 방향을 따라 인장 스트레인을 제공하여, 그에 따라 전공 이동도를 증가시키기 위해 p-채널(C2)에서 압축 스트레인을 발생시키도록 구성된다는 점은 주목할 만하다. 몇몇 실시예에서, 실질적으로 채널(C2)의 연장 방향에 따라 인장 스트레인을 제공하는 게이트(G2)는 텅스텐(W) 또는 다른 적절한 재료를 포함한다. 몇몇 실시예에서, 게이트(G2)는 약 0.5 내지 3 GPa의 압축 스트레인을 제공한다. 몇몇 실시예에서, 게이트(G2)는 5 내지 50 nm의 입도(grain size)를 가진다. 몇몇 실시예에서, 게이트(G2)는 약 2 내지 50 nm의 두께를 가진다.
게이트 유전체층(140)은 채널(C2)와 게이트(G2) 사이에 배치된다. 몇몇 실시예에서, 게이트 유전체층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 유전체 재료 또는 다른 적절한 절연 재료를 포함한다.
몇몇 실시예에서, 수직 트랜지스터는, 게이트(G2) 위의 ILD(180)으로서 게이트 유전체층(140)과 접촉하고 채널(C2)의 다른 부분을 둘러싸는 ILD(180)을 더 포함한다. 몇몇 실시예에서, ILD(180)은 실리콘 질화물, 실리콘 산화질화물 또는 다른 적절한 절연 재료와 같은 유전체 재료를 포함한다. 몇몇 실시예에서, ILD(180)은 실질적으로 p-채널(C2)의 연장 방향을 따라 압축 스트레인을 제공하고, 그에 따라 정공 이동도를 증가시키기 위해 p-채널(C2)에서 압축 스트레인을 발생시키도록 구성된다는 점은 주목할 만하다. 몇몇 실시예에서, 압축 스트레인을 제공하도록 구성된 ILD(180)은 전력 제어 하에 증착 공정을 사용하여 형성된다. 몇몇 실시예에서, ILD(180)은 약 0.5 내지 약 2 GPa의 압축 스트레인을 제공한다. 몇몇 실시예에서, ILD(180)은 약 3 내지 20 nm의 두께를 가진다.
몇몇 실시예에서, 드레인(D2)의 폭(DW)는 채널(C2)의 폭(CW)보다 크며, 그에 따라, ILD(180)으로부터 제공된 압축 스트레인을 유지하기 위한 지지면(즉, 경사진 측 표면(ASS;angled side surface))을 제공한다. 그러므로, ILD(180)으로부터 제공된 압축 스트레인은 경사진 측 표면(ASS)의 존재로 인해 강화될 수 있다. 드레인(D2)의 치수들은 도 1의 드레인(D1)을 위해 예시된 것들로 참조될 수 있다.
도 3에 나타난 바와 같이, 몇몇 실시예에서, 게이트(G2) 및 ILD(180)은, 정공 이동도를 더욱 증가시키기 위해 p-채널(C2)에서 압축 스트레인을 더 생성하도록, 각각 인장 스트레인 및 압축 스트레인을 제공하도록 구성된다. 그러나, 몇몇 실시예에서, 실질적으로 p- 채널(C2)의 연장 방향을 따라 압축 스트레인을 독립적으로 제공하는 ILD(180)은 또한 정공 이동도가 증가되도록 할 수 있다. 몇몇 실시예에서, 실질적으로 p- 채널(C2)의 연장 방향을 따라 인장 스트레인을 독립적으로 제공하는 게이트(G2)는 또한 정공 이동도가 증가되도록 할 수 있다.
몇몇 실시예에서, 수직 트랜지스터는, 게이트(G2)로부터 소스(S2)를 전기적으로 격리시키기 위해 소스(S2)와 게이트(G2) 사이에서 소스 유전체층(110)을 더 포함한다. 몇몇 실시예에서, 수직 트랜지스터는 드레인(D2)를 둘러싸는 스페이서(132)를 더 포함한다. 몇몇 실시예에서, 스페이서(132)는 약 2 내지 15 nm의 두께를 가진다. 몇몇 실시예에서, 수직 트랜지스터는 게이트 유전체층(140)과 게이트(G2) 사이, 그리고 소스 유전체층(110)과 게이트(G2) 사이에서 고-k 유전체층(150)을 더 포함한다.
도 4는 본 개시의 다른 실시예에 따른 p-채널 수직 트랜지스터의 단면도이다. 도 3과 도 4의 실시예 간의 차이는 도 4의 드레인(D2)는 실질적으로 일정한 폭(DW)를 갖는다는 것이다. 몇몇 실시예에서, 드레인(D2)는 ILD(180)으로부터 제공되는 압축 스트레인을 유지하기 위한 지지면(즉, 채널(C2)과 접촉하지 않는 저면(BS))을 제공한다.
도 5A 내지 5Q는 본 개시의 몇몇 실시예에 따라 n-채널 수직 트랜지스터 및 p-채널 수직 트랜지스터를 제작하는 다양한 단계들에서의 단면도들이다. n-채널 수직 트랜지스터 또는 p-채널 수직 트랜지스터를 제작하는 방법의 실시예들이 아래에서 예로 들은 실시예들에 포함될 수 있음이 이해될 수 있다.
도 5A에 나타난 바와 같이, 소스 층들(SL1, SL2), 채널 층들(CL1, CL2) 및 드레인 층들(DL1, DL2)이 형성된다. 실시예에서, 소스 층들(SL1, SL2)은 서로 인접하게 횡방향으로 형성되고, 채널 층들(CL1, CL2)은 서로 인접하게 횡방향으로 형성되고, 드레인 층들(DL1, DL2)은 서로 인접하게 횡방향으로 형성된다. 몇몇 실시예에서, 소스 층(SL1), 채널 층(CL1) 및 드레인 층(DL1)은 n-형이고, 소스 층(SL2), 채널 층(CL2) 및 드레인 층(DL2)은 p-형이다. 몇몇 실시예에서, 소스 층들은 서로 분리되어 있고, 채널 층들은 서로 분리되어 있고, 드레인 층들은 서로 분리되어 있다. 몇몇 실시예에서, 소스 층들(SL1, SL2), 채널 층들(CL1, CL2) 및 드레인 층들(DL1, DL2)은 에피택셜 성장 공정 및 다양한 종류의 도펀트와 다양한 도펀트 농도로 도핑하는 과정에 의해 형성된다. 몇몇 실시예에서, 소스 층들(SL1, SL2), 채널 층들(CL1, CL2) 및 드레인 층들(DL1, DL2)은 이온 주입 공정 및 어닐링 공정에 의해 형성된다. 몇몇 실시예에서, 각각의 소스 층들(SL1, SL2) 및 드레인 층들(DL1, DL2)은 약 1019 ions/cm3 내지 약 1022 ions/cm3의 도펀트 농도 범위를 갖는다. 몇몇 실시예에서, 각각의 채널 층들(CL1, CL2)은 약 1016 ions/cm3 내지 약 1019 ions/cm3의 도펀트 농도 범위를 갖는다.
그 후, 하드마스크층(HM)은, 도 5A에 나타난 바와 같이, 드레인 층들(DL1, DL2) 위에 형성된다. 몇몇 실시예에서, 하드마스크층은 화학적 증착(CVD) 공정, 물리적 증착(PVD) 공정, 스핀 온 코팅(spin-on coating) 또는 다른 적절한 형성 공정을 사용하여 형성되며, 하드마스크층(HM)을 형성하기 위해 포토리소그래피 공정 또는 다른 적절한 재료 제거 공정을 사용하여 패터닝된다. 몇몇 실시예에서, 하드마스크층(HM)은 실리콘 질화물, 실리콘 탄화질화물(SiCN), 실리콘 옥시카보니트라이드(SiOCN) 또는 다른 적절한 재료들로 만들어진다.
도 5A-5B에 나타난 바와 같이, 도 5A의 드레인 층들(DL1, DL2), 채널 층들(CL1, CL2) 및 소스 층들(SL1, SL2)은 제1 소스-채털-드레인 구조(SCD1) 및 제 2 소스-채털-드레인 구조(SCD2)를 형성하기 위해 하드마스크층(HM)에 따라 패터닝된다. 제1 소스-채털-드레인 구조(SCD1)는 소스(S1), 소스(S1) 위의 드레인(D1), 및 소스와 드레인 사이의 채널(C1)을 포함한다. 제2 소스-채털-드레인 구조(SCD2)는 소스(S2), 소스(S2) 위의 드레인(D2), 및 소스와 드레인 사이의 채널(C2)를 포함한다. 몇몇 실시예에서, 도 5A에 나타난 바와 같이, 하드마스크층(HM)으로부터 노출된 드레인 층들(DL1, DL2), 및 그 밑의 채널 층들(CL1, CL2)과 소스 층들(SL1, SL2)은 건식 에칭 공정에 의해 제거된다. 몇몇 실시예에서, 에천트는 탄소 플루오르화물(CxFy), 황 헥사플로라이드(SF6), 산소 가스, 헬륨(He), 탄소 염화물(CxCly), 아르곤(Ar) 또는 다른 적절한 에천트 재료를 포함한다. 몇몇 실시예에서, 제1 소스-채털-드레인 구조(SCD1) 및 제2 소스-채털-드레인 구조(SCD2)는 나노와이어이다. 몇몇 실시예에서, 나노와이어는 약 40 내지 약 100 nm 범위의 높이(H)를 가진다.
도 5C에 나타난 바와 같이, 소스 유전체층(110), 더미 유전체층(120) 및 스페이서층(130)이 형성된다. 소스 유전체층(110)은 소스들(S1, S2)의 스페이서로서 기능하도록 구성된다. 더미 유전체층(120)은 후속 동작에서 제거될 것이다. 스페이서층(130)은 후속 동작에서 드레인들(D1, D2)을 덮는 스페이서를 형성하도록 구성된다. 몇몇 실시예에서, 각각의 소스 유전체층(110), 더미 유전체층(120) 및 스페이서층(130)은 CVD 공정, PVD 공정, 스핀 온 코팅 공정 또는 다른 적절한 형성 공정을 사용하여 형성된다. 몇몇 실시예에서, 더미 유전체층은, 소스 유전체층(110) 위에서 채널들(C1, C2)을 둘러싸고 드레인들(D1, D2) 및 하드마스크층(HM)을 덮도록(covering) 증착되고, 그런 다음, 드레인들(D1, D2)를 노출시키는 더미 유전체층(120)을 형성하기 위해 평탄화되고 다시 에칭된다; 후속하여, 스페이서층(130)은 드레인들(D1, D2) 및 하드마스크층(HM)을 덮도록 전면적으로 형성된다. 몇몇 실시예에서, 소스 유전체층(110) 및 스페이서층(130)은 실리콘 질화물, SiCN, SiOCN 또는 다른 적절한 재료들로 만들어진다. 몇몇 실시예에서, 더미 유전체층(120)은 실리콘 산화물, 실리콘 산화질화물 또는 다른 적절한 재료들로 만들어진다.
도 5C 및 5D에 나타난 바와 같이, 스페이서층(130)은 드레인들(D1, D2)의 측벽들을 덮는 스페이서(132)를 형성하기 위해 에칭된다. 몇몇 실시예에서, 이방성 건식 에칭 공정은 드레인들(D1, D2)의 측벽들을 따라 스페이서(132)를 형성하기 위해 스페이서층(130) 상에 형성된다. 몇몇 실시예에서, 스페이서(132)는 약 2 내지 약 15 nm사이의 두께를 가진다. 몇몇 실시예에서, 소스(S1)과 드레인(D1) 사이의 거리 또는 소스(S2)와 드레인(D2) 사이의 거리는 약 10 내지 약 100 nm 범위를 가진다.
도 5D 및 5E에 나타난 바와 같이, 더미 유전체층(120)은 채널들(C1, C2)을 노출시키도록 제거된다. 몇몇 실시예에서, 소스 유전체층(110)과 스페이서(132) 사이의 거리는 약 10 내지 약 100 nm 범위를 가진다. 몇몇 실시예에서, 도 5D에 나타난 거리 d1은 도 5E에 나타난 거리 d2와 동일하거나 살짝 상이하다.
도 5E 및 5F에 나타난 바와 같이, 게이트 유전체층(140)은 채널들(C1, C2)을 둘러싸도록 형성된다. 몇몇 실시예에서, 게이트 유전체층(140)은 건식 공정, 습식 산화 또는 건식 산화, 플라즈마 산화와 같은 산화 공정 또는 다른 적절한 공정에 의해 형성된다. 몇몇 실시예에서, 게이트 유전체층(140)이 채널들(C1, C2)을 둘러싸며 형성될 때, 도 5E의 채널들(C1, C2)은 도 5F의 채널들(C1, C2)을 형성하기 위해 측면으로 축소되거나 좁아진다. 몇몇 실시예에서, 게이트 유전체층(140)이 단면에서 큰 헤드(head)를 갖는 도 5F의 드레인들(D1, D2) 형성하도록 채널들(C1, C2)을 둘러싸며 형성될 때, 도 5E의 드레인들(D1, D2)의 밑부분들 또한 축소된다. 드레인들(D1, D2)의 치수들은 위에서 예시된 실시예들로 참조될 수 있다.
도 5G에 나타난 바와 같이, 고-k 유전체층(150) 및 게이트층(GL1)은 소스 유전체층(110), 게이트 유전체층(140) 및 스페이서(132)를 덮도록 순차적으로 전면 형성된다. 몇몇 실시예에서, 고-k 유전체층(150)은 CVD 공정, ALD(atomic layer deposition) 공정 또는 다른 적절한 형성 공정을 사용하여 전면 형성된다. 몇몇 실시예에서, 게이트층(GL1)은, 실질적으로 n-채널(C1)의 연장 방향을 따라 압축 스트레인을 제공하여, 전자 이동도를 증가시키기 위해 n-채널(C1)에서 인장 스트레인을 생성하도록 구성된다. 몇몇 실시예에서, 압축 스트레인을 제공하기 위해 구성된 게이트층(GL1)은 PVD 공정, 스퍼터링 고정 또는 다른 적절한 형성 공정을 사용하여 형성된다. 몇몇 실시예에서, 압축 스트레인을 제공하기 위해 구성된 게이트층(GL1)은 티타늄-알루미늄(TiAl), 티타늄-알루미늄 카바이드(TiAlC), 이들의 조합물 또는 다른 적절한 재료를 포함한다. 몇몇 실시예에서, 게이트층(GL1)은 약 2 내지 약 10 nm의 두께를 가진다.
도 5G 및 5H에 나타난 바와 같이, 포토레지스트(PR1)은 드레인(D1), 채널(C1) 및 소스(S1)를 덮도록 형성되고, 그 다음 드레인(D2) 위의 게이트층(GL1)이 제거된다. 몇몇 실시예에서, 드레인(D2) 위의 게이트층(GL1)은 건식 에칭 공정, 습식 에칭 공정, 이들의 조합 또는 다른 적절한 공정에 의해 제거된다. 연속하여, 포토레지스트(PR1)은 어떤 적절한 공정에 의해 제거된다.
도 5I에 나타난 바와 같이, 게이트층(GL2)는 고-k 유전체층(150) 및 게이트층(GL1)을 덮도록 전면 형성된다. 몇몇 실시예에서, 게이트층(GL2)는, 실질적으로 p-채널(C2)의 연장 방향을 따라 인장 스트레인을 제공하여, 정공 이동도를 증가시키기 위해 p-채널(C2)에서 압축 스트레인을 생성하도록 구성된다. 몇몇 실시예에서, 인장 스트레인을 제공하도록 구성된 게이트층(GL2)는 ALD 공정, CVD 공정, 이들의 조합 또는 다른 적절한 공정을 사용하여 형성된다. 몇몇 실시예에서, 인장 스트레인을 제공하도록 구성된 게이트층(GL2)는 텅스텐(W) 또는 다른 적절한 재료를 포함한다. 몇몇 실시예에서, 게이트층(GL2)는 약 2 내지 약 50 nm의 두께를 가진다.
도 5I 및 5J에 나타난 바와 같이, 포토레지스트(PR2)는 드레인들(D1, D2)을 덮도록 형성되고, 그 다음 포토레지스트(PR2)로부터 노출된 게이트층(GL2) 및 그 밑의 게이트층(GL1)은 소스(S2) 위의 게이트층(GL2)로부터 소스(S1) 위의 게이트층(GL1)을 격리시키기 위해 제거된다. 몇몇 실시예에서, 포토레지스트(PR2)로부터 노출된 게이트층(GL2) 및 그 밑의 게이트층(GL1)은 건식 에칭 공정, 습식 에칭 공정, 이들의 조합 또는 다른 적절한 공정에 의해 제거된다. 연속하여, 포토레지스트(PR2)는 어떤 적절한 공정에 의해 제거된다.
도 5K에 나타난 바와 같이, 패시베이션층(160)은 게이트층(GL2)를 덮도록 형성된다. 몇몇 실시예에서, 패시베이션층(160)은 CVD 공정, PVD 공정, ALD 공정, 스핀-온 고정 또는 다른 적절한 형성 공정을 사용하여 형성된다. 몇몇 실시예에서, 패시베이션층(160)은 다중층 구조이다. 몇몇 실시예에서, 패시베이션층(160)은, 게이트층(GL2) 및 소스 유전체층(110)과 접촉하여 전면 형성된 제1 패시베이션층(160)(미도시됨) 및 제1 패시베이션층 위의 제2 패시베이션층(미도시됨)을 포함한다. 몇몇 실시예에서, 제1 패시베이션층은 실리콘 질화물, 실리콘 산화질화물 또는 다른 적절한 재료들로 만들어진다. 몇몇 실시예에서, 제2 패시베이션층은 실리콘 산화물, 실리콘 산화질화물 또는 다른 적절한 재료들로 만들어진다.
도 5K 및 5L에 나타난 바와 같이, 패시베이션층(160), 게이트층들(GL1, GL2) 및 고-k 유전체층(150)은 게이트들(G1, G2)을 형성하고 게이트 유전체층(140)의 부분들을 노출시키기 위해 다시 에칭된다. 몇몇 실시예에서, 거리(d3)은 약 5 내지 약 25 nm의 범위를 가진다. 몇몇 실시예에서, 스페이서(132)와 게이트(G1) 사이 또는 스페이서(132)와 게이트(G2) 사이의 거리(d4)는 약 5 내지 약 25 nm의 범위를 가진다. 몇몇 실시예에서, 거리(d4)는 약 10 내지 약 20 nm의 범위를 가진다. 몇몇 실시예에서, 거리(d3)은 거리(d4)와 같거나 약간 상이하다. 몇몇 실시예에서, 거리(d5)는 약 10 내지 약 100 nm의 범위를 가진다. 몇몇 실시예에서, 게이트(G1)에 의해 둘러싸이지 않은 채널(C1)의 부분 및 게이트(G2)에 의해 둘러싸이지 않은 채널(C2)의 부분은, 소스-드레인 저항(Rsd)을 최대화하고 쇼트 채널 효과(S.C.E.)를 감소시키기 위해 저농도 도핑된 드레인들(LDD; lightly doped drains) 부분으로서 역할한다.
도 5M에 나타난 바와 같이, ILD(170)는 드레인들(D1, D2), 게이트들(G1, G2) 및 패시베이션들(160) 위에 전면 형성된다. ILD(170)은 또한 게이트 유전체층(140)의 일부와 접촉하면서 덮도록 형성된다. 몇몇 실시예에서, ILD(170)은 실질적으로 n-채널(C1)의 연장 방향을 따라 인장 스트레인을 제공하여, 전자 이동도를 증가시키기 위해 n-채널에서 인장 스트레인을 생성하도록 구성된다. 몇몇 실시예에서, 인장 스트레인을 제공하도록 구성된 ILD(170)은 CVD 공정, PVD 공정, ALD 공정, 스핀-온 고정 또는 다른 적절한 형성 공정을 사용하여 형성된다. 몇몇 실시예에서, 인장 스트레인을 제공하도록 구성된 ILD(170)은 전력 제어하에서 SiH4 및 NH3의 전구체로 PECVD 공정을 사용하여 형성된다. 몇몇 실시예에서, ILD(170)은 실리콘 질화물, 실리콘 산화질화물과 같은 유전체 재료 또는 다른 적절한 절연 재료를 포함한다. 몇몇 실시예에서, ILD(170)은 약 3 내지 약 20 nm의 두께를 가진다.
도 5M 및 5N에 나타난 바와 같이, 포토레지스트(PR3)은 드레인(D1) 및 게이트(G1) 위의 ILD(170)을 덮도록 형성된 다음, 게이트(G2) 및 드레인(D2) 위의 ILD(170)은 제거된다. 몇몇 실시예에서, ILD(170)는 건식 에칭 공정, 습식 에칭 공정, 이들의 조합 또는 다른 적절한 공정에 의해 제거된다. 연속하여, 포토레지스트(PR3)은 어떤 적절한 공정에 의해 제거된다.
도 5O에 나타난 바와 같이, ILD(180)은 ILD(170), 드레인들(D1, D2) 및 게이트들(G1, G2) 위에 전면 형성된다. ILD(180)은 또한 채널(C2)를 둘러싸는 게이트 유전체층(140)의 일부와 접촉하면서 둘러싸도록 형성된다. 몇몇 실시예에서, ILD(180)은, 실질적으로 p-채널(C2)의 연장 방향을 따라 압축 스트레인을 제공하여, 정공 이동도를 증가시키기 위해 p-채널(C2)에서 압축 스트레인을 생성하도록 구성된다. 몇몇 실시예에서, 압축 스트레인을 제공하도록 구성된 ILD(180)은 CVD 공정, PVD 공정, ALD 공정, 스핀-온 고정 또는 다른 적절한 형성 공정을 사용하여 형성된다. 몇몇 실시예에서, 압축 스트레인을 제공하도록 구성된 ILD(180)은 전력 제어하에서 SiH4 및 NH3의 전구체로 PECVD 공정을 사용하여 형성된다. 몇몇 실시예에서, ILD(180)은 실리콘 질화물, 실리콘 산화질화물과 같은 유전체 재료 또는 다른 적절한 절연 재료를 포함한다. 몇몇 실시예에서, ILD(180)은 약 3 내지 약 20 nm의 두께를 가진다.
도 5P에 나타난 바와 같이, 유전체층(190)은 ILD(180) 위에 형성된다. 몇몇 실시예에서, 유전체층(190)은 CVD 공정, PVD 공정, ALD 공정, 스핀-온 고정 또는 다른 적절한 형성 공정을 사용하여 형성된다. 유전체층(190)은 실리콘 질화물, 실리콘 산화질화물과 같은 유전체 재료 또는 다른 적절한 절연 재료를 포함한다.
도 5P 및 5Q에 나타난 바와 같이, 평탄화 공정은 드레인들(D1, D2)을 노출시키기 위해 수행된다. 몇몇 실시예에서, 평탄화 공정은 CMP 공정, 그라인딩 공정, 에칭 공정 또는 다른 적절한 재료 제거 공정을 포함한다. 몇몇 실시예에서, 평탄화 공정 후에, 드레인(D1)의 상면 및 드레인(D2)의 상면은 유전체층(190)의 상면과 동일 평면에 있다. 몇몇 실시예에서, 평탄화 공정이 수행된 후에, 드레인 패드들(미도시됨)은 각각 드레인들(D1, D2) 위에 형성된다. 몇몇 실시예에서, 드레인 패드 재료는 적절한 형성 공정을 사용하여 형성된 뒤에, 드레인 패드들을 형성하기 위해 포토리소그래피/에칭 공정 또는 다른 적절한 재료 제거 공정을 사용하여 패터닝된다. 몇몇 실시예에서, 드레인 패드들은 금속, 금속 화합물, 실리사이드 이들의 조합물을 포함한다. 몇몇 실시예에서, 금속 또는 금속 화합물은 Ti, Ta, W, Al, Cu, Mo, Pt, TiN, TaN,TaC, TaSiN, WN, MoN, MoON, RuO2, TiAl, TiAlN, TaCN, 이들의 조합물 EH는 다른 적절한 재료를 포함한다. 몇몇 실시예에서, 실리사이드는 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 또는 이들의 조합물을 포함한다.
도 5Q를 보면, 소스(S1), 채널(C1), 드레인(D1), 게이트(G1) 및 게이트 유전체층(140)은 n-채널 수직 트랜지스터를 구성한다. n-채널(C1)의 전자 이동도를 증가시키기 위해, 게이트(G1) 및 ILD(170)은 독립적으로 또는 전체적으로 스트레인을 제공할 수 있다. 구체적으로, n-채널(C1)의 전자 이동도를 증가시키기 위해, 게이트(G1)은 압축 스트레인을 제공하도록 구성될 수 있거나, ILD(170)은 인장 스트레인을 제공하도록 구성될 수 있거나, 게이트(G1) 및 ILD(170)은 각각 압축 스트레인 및 인장 스트레인을 제공하도록 구성될 수 있다.
다른 양태에서, 소스(S2), 채널(C2), 드레인(D2), 게이트(G2) 및 게이트 유전체층(140)은 p-채널 수직 트랜지스터를 구성한다. p-채널(C2)의 정공 이동도를 증가시키기 위해, 게이트(G2) 및 ILD(180)은 독립적으로 또는 전체적으로 스트레인을 제공할 수 있다. 구체적으로, p-채널(C1)의 정공 이동도를 증가시키기 위해, 게이트(G2)은 인장 스트레인을 제공하도록 구성될 수 있거나, ILD(180)은 압축 스트레인을 제공하도록 구성될 수 있거나, 게이트(G2) 및 ILD(180)은 각각 인장 스트레인 및 압축 스트레인을 제공하도록 구성될 수 있다.
몇몇 실시예에 따르면, 수직 트랜지스터는 소스-채널-드레인 구조, 게이트 및 게이트 유전체층을 포함한다. 소스-채널-드레인 구조는 소스, 소스 위의 드레인, 및 소스와 드레인 사이의 채널을 포함한다. 게이트는 채널의 일부를 둘러싼다. 수직 트랜지스터가 n-채널 수직 트랜지스터일 때, 게이트는 실질적으로 채널의 연장 방향에 따라 압축 스트레인을 제공하도록 구성되거나, 수직 트랜지스터가 p-채널 수직 트랜지스터일 때, 게이트는 실질적으로 채널의 연장 방향에 따라 인장 스트레인을 제공하도록 구성된다. 게이트 유전체층은 채널과 게이트 사이에 있다.
몇몇 실시예에 따르면, 수직 트랜지스터는 소스-채널-드레인 구조, 게이트, 게이트 유전체층 및 ILD를 포함한다. 소스-채널-드레인 구조는 소스, 소스 위의 드레인, 및 소스와 드레인 사이의 채널을 포함한다. 게이트는 채널의 일부를 둘러싼다. 게이트 유전체층은 채널과 게이트 사이에 있다. ILD는, 게이트 위에서, 게이트 유전체층과 접하면서 채널의 다른 부분을 둘러싼다. 수직 트랜지스터가 n-채널 수직 트랜지스터일 때, ILD는 실질적으로 채널의 연장 방향에 따라 인장 스트레인을 제공하도록 구성되거나, 수직 트랜지스터가 p-채널 수직 트랜지스터일 때, ILD는 실질적으로 채널의 연장 방향에 따라 압축 스트레인을 제공하도록 구성된다.
몇몇 실시예에 따르면, 소스, 소스 위의 드레인 및 소스와 드레인 사이의 채널을 포함하는 소스-채널-드레인 구조를 형성하는 단계를 포함하는 수직 트랜지스터를 제작하는 방법이 제공된다. 게이트 유전체층은 채널을 둘러싸도록 형성된다. 게이트는 게이트 유전체층의 일부를 둘러싸도록 형성된다. ILD는, 게이트 위에서, 게이트 유전체층의 다른 일부를 둘러싸면서 접촉하도록 형성된다. 게이트 및 ILD는 독립적으로 또는 전체적으로 실질적으로 채널의 연장 방향에 따라 스트레인을 제공하도록 구성된다.
상기 내용들은 본 기술분야에서의 통상의 기술자가 본 개시의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 서술한 것이다. 통상의 기술자는 여기에 소개된 실시예들과 동일한 목적들을 달성하고/하거나 동일한 장점들을 얻을 수 있는 다른 공정들 및 구조들을 설계하거나 수정하기 위한 기초로 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 할 것이다. 통상의 기술자는 또한 이런 균등한 구성물들이 본 개시의 사상 및 범위를 벗어나는 것이 아니고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 치환을 할 수 있음을 인식하여야 할 것이다.

Claims (10)

  1. 수직 트랜지스터에 있어서,
    소스, 상기 소스 위의 드레인, 및 상기 소스와 상기 드레인 사이의 채널을 포함하는 소스-채널-드레인 구조;
    상기 채널의 일부를 둘러싸는 게이트로서, 상기 수직 트랜지스터가 n-채널 수직 트랜지스터일 때, 상기 채널의 연장 방향에 따라 압축 스트레인(compressive strain)을 제공하도록 구성되거나, 상기 수직 트랜지스터가 p-채널 수직 트랜지스터일 때, 상기 채널의 상기 연장 방향에 따라 인장 스트레인(tensile strain)을 제공하도록 구성되는 상기 게이트; 및
    상기 채널과 상기 게이트 사이에 형성된 게이트 유전체층
    을 포함하는 수직 트랜지스터.
  2. 제1항에 있어서,
    상기 채널의 상기 연장 방향에 따라 압축 스트레인을 제공하도록 구성되는 상기 게이트는 티타늄-알루미늄(TiAl), 티타늄-알루미늄 카바이드(TiAlC) 또는 이들의 조합물을 포함하는 것인, 수직 트랜지스터.
  3. 제1항에 있어서,
    상기 채널의 상기 연장 방향에 따라 인장 스트레인을 제공하도록 구성되는 상기 게이트는 텅스텐(W)을 포함하는 것인, 수직 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 위에서, 상기 게이트 유전체층과 접촉하면서 상기 채널의 다른 일부를 둘러싸는 층간 유전체(ILD; inter layer dielectric)로서, 상기 수직 트랜지스터가 상기 n-채널 수직 트랜지스터일 때, 상기 채널의 상기 연장 방향에 따라 인장 스트레인을 제공하도록 구성되거나, 상기 수직 트랜지스터가 상기 p-채널 수직 트랜지스터일 때, 상기 채널의 상기 연장 방향에 따라 압축 스트레인을 제공하도록 구성되는 상기 ILD를 더 포함하는, 수직 트랜지스터.
  5. 제1항에 있어서,
    상기 수직 트랜지스터는 서로 평행한 복수의 상기 소스-채널-드레인 구조를 포함하는 것인, 수직 트랜지스터.
  6. 수직 트랜지스터에 있어서,
    소스, 상기 소스 위의 드레인, 및 상기 소스와 상기 드레인 사이의 채널을 포함하는 소스-채널-드레인 구조;
    상기 채널의 일부를 둘러싸는 게이트;
    상기 채널과 상기 게이트 사이에 형성된 게이트 유전체층; 및
    상기 게이트 위에서, 상기 게이트 유전체층과 접촉하면서 상기 채널의 다른 일부를 둘러싸는 층간 유전체(ILD; inter layer dielectric)로서, 상기 수직 트랜지스터가 상기 n-채널 수직 트랜지스터일 때, 상기 채널의 상기 연장 방향에 따라 인장 스트레인(tensile strain)을 제공하도록 구성되거나, 상기 수직 트랜지스터가 상기 p-채널 수직 트랜지스터일 때, 상기 채널의 상기 연장 방향에 따라 압축 스트레인(compressive strain)을 제공하도록 구성되는 상기 ILD
    을 포함하는 수직 트랜지스터.
  7. 제6항에 있어서,
    상기 드레인은 상기 채널의 폭보다 더 큰 폭을 갖는 것인, 수직 트랜지스터.
  8. 제6항에 있어서,
    상기 드레인은 저면(bottom surface) 및 상기 저면을 둘러싸는 경사진 측 표면(angled side surface)을 갖고, 상기 저면과 상기 경사진 측 표면 사이의 끼인각은 90도 보다 크고 180도 보다 작은 것인, 수직 트랜지스터.
  9. 제6항에 있어서,
    상기 드레인을 둘러싸는 스페이서를 더 포함하는 수직 트랜지스터.
  10. 수직 트랜지스터를 제작하는 방법에 있어서,
    소스, 상기 소스 위의 드레인, 및 상기 소스와 상기 드레인 사이의 채널을 포함하는 소스-채널-드레인 구조를 형성하는 단계;
    상기 채널을 둘러싸는 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층의 일부를 둘러싸는 게이트를 형성하는 단계; 및
    상기 게이트 위에서, 상기 게이트 유전체층의 다른 일부를 둘러싸면서 접촉하는 층간 유전체(ILD; inter layer dielectric)를 형성하는 단계
    를 포함하고,
    상기 게이트 및 상기 ILD는, 상기 채널의 상기 연장 방향을 따라 독립적으로 또는 전체적으로 스트레인을 제공하도록 구성되는 것인, 수직 트랜지스터를 제작하는 방법.
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