CN117296464A - 一种包含垂直晶体管的芯片及其制备方法、终端 - Google Patents
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Abstract
本申请实施例提供了一种包含垂直晶体管的芯片及其制备方法、终端，涉及半导体技术领域。该芯片包括多个垂直晶体管，多个垂直晶体管的半导体沟道包括第一半导体沟道和第二半导体沟道，且第二半导体沟道设置于第一凹槽中。并且，第一半导体沟道与垂直晶体管的第一极和第二极都直接接触，第二半导体与第二极直接接触。本申请可以利用第一半导体沟道和第二半导体沟道调节垂直晶体管的电学性能。
Description
本申请涉及半导体技术领域，尤其涉及一种包含垂直晶体管的芯片及其制备方法、终端。
晶体管是现代集成电路的关键器件，为了满足越来越快的开、关速度需求，晶体管的栅极尺寸不断缩小，从而产生短沟道效应。
目前，为了解决短沟道效应问题，提出了垂直晶体管。垂直晶体管包括半导体沟道，垂直晶体管通常利用半导体沟道来调节其电学性能。如何更好地通过半导体沟道调节垂直晶体管的电学性能，是目前亟待解决的问题。
发明内容
为了解决上述技术问题，本申请提供一种包含垂直晶体管的芯片及其制备方法、终端，可以利用第一半导体沟道和第二半导体沟道调节垂直晶体管的电学性能。
第一方面，本申请提供一种芯片，芯片包括衬底和设置于衬底上的多个垂直晶体管；沿远离衬底的方向，多个垂直晶体管包括依次层叠设置的第一极、半导体沟道、以及第二极。垂直晶体管还包括栅介电层，栅介电层开设有第一镂空部，第一镂空部贯穿栅介电层，半导体沟道设置于第一镂空部中。半导体沟道包括第一半导体沟道和第二半导体沟道，第一半导体沟道与第一极直接接触，第二半导体沟道设置于第一半导体沟道中；第二极与第一半导体沟道和第二半导体沟道直接接触。
本申请中，芯片中的垂直晶体管包括半导体沟道，半导体沟道包括第一半导体沟道和第二半导体沟道。其中，第一半导体沟道与垂直晶体管的第一极和第二极直接接触。一方面，可以通过调节第一半导体沟道的厚度和第二半导体沟道的厚度，第一半导体沟道的掺杂浓度和第二半导体沟道的掺杂浓度，来调节晶体管的阈值电压、亚阈值摆幅。从而使垂直晶体管实现不同的电学性能，为垂直晶体管提供更大的开态电流，使得垂直晶体管更容易导通；为垂直晶体管提供更小的关态电流，使得垂直晶体管更容易关断。另一方面，当垂直晶体管导通时，载流子可以集中在第一半导体沟道中。相较于相关技术中，电流流经整个半导体沟道的方案，本申请可以使得流经半导体沟道的电流分布更加集中，从而提高垂直晶体管的导电性能。
在一些可能实现的方式中，上述第一半导体沟道中的半导体材料和第二半导体沟道中的半导体材料不同。半导体材料不同的第一半导体沟道与第二半导体沟道可以构成异质结，异质结中具有不同的能带结构，可以利用能带工程调节第一半导体沟道中的载流子分布，从而调节垂直晶体管的导电性能。
在一些可能实现的方式中，上述第一半导体沟道为N型半导体，第二半导体沟道为 P型半导体；或者，第一半导体沟道为P型半导体，第二半导体沟道为N型半导体。第一半导体沟道与第二半导体沟道的掺杂类型不同，可以使第一半导体沟道与第二半导体沟道之间构成异型结，也可以说，第一半导体沟道与第二半导体沟道之间可以形成PN结。从而利用PN结调节第一半导体沟道中的载流子浓度，使得垂直晶体管既容易导通，也容易关断。
在一些可能实现的方式中，上述第一半导体沟道和第二半导体沟道均为N型半导体或P型半导体。第一半导体沟道和第二半导体沟道也适用于同种类型的掺杂，在第一半导体沟道的材料与第二半导体沟道的材料不同的情况下，形成同型异质结。
在一些可能实现的方式中，上述第一半导体沟道的厚度范围为1nm～99nm。可以在1nm～99nm范围内，调节第一半导体沟道的厚度，来调节垂直晶体管的电学性能。
在一些可能实现的方式中，上述第一半导体沟道中各个位置处的厚度均相同。由于CVD工艺和ALD工艺均属于共形沉积，因此，当采用CVD工艺或者ALD工艺形成第一半导体沟道时，第一半导体沟道中各个位置处的厚度可以均相同。
在一些可能实现的方式中，上述第一半导体沟道的掺杂浓度范围为10
18/cm
3～10
21/cm
3，第二半导体沟道的掺杂浓度小于或等于10
21/cm
3。可以在10
18/cm
3～10
21/cm
3范围内，调节第一半导体沟道的掺杂浓度，在0～10
21/cm
3范围内调节第二半导体沟道的掺杂浓度，来调节垂直晶体管的电学性能。
在一些可能实现的方式中，上述垂直晶体管为N型晶体管，第一极和第二极中半导体材料的晶格常数，小于沟道半导体中半导体材料的晶格常数。从而使半导体沟道中产生张应变，使半导体沟道中电子的有效质量减小，提高载流子的迁移率。通过提高载流子的迁移率，可以使垂直晶体管实现更大的开态电流，提高晶体管性能。并且，相较于已有技术，在流经垂直晶体管的电流相同的情况下，本申请可以向栅极施加更小的电压，从而减小功耗。
在一些可能实现的方式中，上述垂直晶体管为P型晶体管，第一极和第二极中半导体材料的晶格常数，大于沟道半导体中半导体材料的晶格常数。从而使半导体沟道中产生压应变，使半导体沟道中空穴的有效质量减小，提高载流子的迁移率。通过提高载流子的迁移率，可以使垂直晶体管实现更大的开态电流，提高晶体管性能。并且，相较于已有技术，在流经垂直晶体管的电流相同的情况下，本申请可以向栅极施加更小的电压，从而减小功耗。
在一些可能实现的方式中，上述垂直晶体管还包括栅极，栅极环绕栅介电层设置；芯片还包括应变薄膜，应变薄膜环绕栅极设置；垂直晶体管为N型晶体管，半导体沟道产生张应变；或者，垂直晶体管为P型晶体管，半导体沟道产生压应变。在应变薄膜的作用下，N型垂直晶体管可以产生张应变，进一步的，使N型垂直晶体管的半导体沟道中电子的有效质量减小，提高载流子迁移率。或者，在应变薄膜的作用下，P型垂直晶体管可以产生压应变，进一步的，使P型垂直晶体管的半导体沟道中空穴的有效质量减小，提高载流子迁移率。通过提高载流子的迁移率，可以使垂直晶体管实现更大的开态电流，提高晶体管性能。并且，相较于已有技术，在流经垂直晶体管的电流相同的情况下，本申请可以向栅极施加更小的电压，从而减小功耗。
在一些可能实现的方式中，上述第二半导体沟道背离衬底的表面和第一半导体沟道中背离衬底的表面，与栅介电层背离所述衬底的表面齐平。一方面，可以避免栅极与第二极之间产生寄生电容；另一方面，可以利用栅介电层将栅极与半导体沟道间隔开。
在一些可能实现的方式中，上述芯片还包括多个晶体管和至少一个层间介电层；多个晶体管同层设置于衬底与多个垂直晶体管之间，且至少部分垂直晶体管通过至少一个层间介电层与多个晶体管垂直分割。其中，第一极、半导体沟道、以及第二极所需的热预算小于450℃。通过使垂直晶体管中第一极、半导体沟道、以及第二极的材料的热预算小于450℃，即使采用芯片的后道工艺制备垂直晶体管，制备垂直晶体管时的温度也不会影响前道工艺中多个晶体管的特性。
在一些可能实现的方式中，上述热预算小于450℃的半导体材料可以包括多晶硅、多晶SiGeSn、IGZO、IWO、以及INO中的至少一种。其中，IGZO、IWO、IAZO、以及INO等氧化物半导体，可以提高载流子迁移率。
在一些可能实现的方式中，上述芯片还包括金属连接线，多个晶体管通过金属连接线与至少部分垂直晶体管耦合。利用金属连接线将多个晶体管与至少部分垂直晶体管耦合，以使得多个晶体管与垂直晶体管间传输信号。
第二方面，提供一种终端，终端包括电路板和第一方面所述的芯片，芯片的引脚与电路板耦合。
本申请中，通过将芯片集成在电路板上，一方面，可以通过电路板使芯片与外部电路连接。另一方面，芯片的个数为多个时，多个芯片还可以通过电路板中的走线耦合，以共同协作实现特定功能。
第三方面，提供一种芯片的制备方法，芯片包括多个垂直晶体管；多个垂直晶体管的制备方法包括：在衬底上形成第一极和栅介电层；栅介电层开设有第一镂空部，第一镂空部贯穿栅介电层。接着，在第一镂空部中形成半导体沟道；半导体沟道包括第一半导体沟道和第二半导体沟道，第一半导体沟道与第一极直接接触第二半导体沟道位于第一半导体沟道中。接着，在半导体沟道上形成第二极；第二极与第一半导体沟道和第二半导体沟道直接接触。
本申请中，在形成第一极和栅介电层后，可以在栅介电层的第一镂空部中依次形成第一半导体沟道和第二半导体沟道。其中，第一半导体沟道与垂直晶体管的第一极和第二极直接接触。一方面，可以通过调节第一半导体沟道的厚度和第二半导体沟道的厚度，第一半导体沟道的掺杂浓度和第二半导体沟道的掺杂浓度，来调节晶体管的阈值电压、亚阈值摆幅。从而使垂直晶体管实现不同的电学性能，为垂直晶体管提供更大的开态电流，使得垂直晶体管更容易导通；为垂直晶体管提供更小的关态电流，使得垂直晶体管更容易关断。另一方面，当垂直晶体管导通时，载流子可以集中在第一半导体沟道中。相较于相关技术中，电流流经整个半导体沟道的方案，本申请可以使得流经半导体沟道的电流分布更加集中，从而提高垂直晶体管的导电性能。
在一些可能实现的方式中，上述在第一镂空部中形成半导体沟道包括：在第一镂空部中形成第一半导体沟道；接着，在第一半导体沟道中形成第二半导体沟道；第二半导体沟道背离衬底的表面和第一半导体沟道中背离衬底的表面，与栅介电层背离衬底的表 面齐平。
在一些可能实现的方式中，上述在衬底上形成第一极和栅介电层包括：在衬底上形成第一极；接着，在第一极背离衬底一侧形成栅介电层。
在一些可能实现的方式中，上述在衬底上形成第一极之后，在第一极背离衬底一侧形成栅介电层之前，方法还包括：在衬底上依次形成第一绝缘薄膜和栅极薄膜；第一绝缘薄膜和栅极薄膜与第一极位于衬底的同一侧。接着，分别对栅极薄膜和第一绝缘薄膜进行刻蚀，得到第一绝缘层和栅极；第一绝缘层和栅极具有第二镂空部，栅介电层和半导体沟道待形成于第二镂空部中。
在一些可能实现的方式中，上述第一极、半导体沟道、以及第二极的材料的热预算小于450℃。形成垂直晶体管之前，方法还包括：在衬底上形成多个晶体管；多个晶体管同层设置于衬底与垂直晶体管之间；在晶体管背离衬底一侧形成层间介电层。上述形成垂直晶体管之后，方法还包括：依次交替在垂直晶体管背离衬底一侧形成层间介电层和垂直晶体管。通过使垂直晶体管中第一极、半导体沟道、以及第二极的材料的热预算小于450℃，即使采用芯片的后道工艺制备垂直晶体管，制备垂直晶体管时的温度也不会影响前道工艺中多个晶体管的特性。
图1为本申请实施例提供的终端中各结构的连接图；
图2为本申请实施例提供的芯片的俯视图；
图3a为本申请实施例提供的垂直晶体管的一个结构示意图；
图3b为图3a中A1-A2向的剖视图；
图3c为图3a中B1-B2向的剖视图；
图4为本申请实施例提供的垂直晶体管的另一个结构示意图；
图5为本申请实施例提供的第一半导体的厚度与垂直晶体管的电学性能的关系图；
图6为本申请实施例提供的第一半导体的掺杂浓度与垂直晶体管的电学性能的关系图；
图7为本申请实施例提供的第二半导体的掺杂浓度与垂直晶体管的电学性能的一个关系图；
图8为本申请实施例提供的第二半导体的掺杂浓度与垂直晶体管的电学性能的另一个关系图；
图9为本申请实施例提供的垂直晶体管的又一个结构示意图；
图10为本申请实施例提供的芯片的一个结构示意图；
图11为本申请实施例提供的芯片的另一个结构示意图；
图12为本申请实施例提供的芯片的制备流程图；
图13a为本申请实施例提供的制备第一极的一个过程示意图；
图13b为本申请实施例提供的制备第一极的另一个过程示意图；
图13c为本申请实施例提供的制备第一极的又一个过程示意图；
图14a为本申请实施例提供的制备栅极和第一绝缘层的一个过程示意图；
图14b为本申请实施例提供的制备栅极和第一绝缘层的另一个过程示意图；
图14c为本申请实施例提供的制备栅极和第一绝缘层的又一个过程示意图；
图14d为本申请实施例提供的制备栅极和第一绝缘层的又一个过程示意图；
图14e为本申请实施例提供的制备栅极和第一绝缘层的又一个过程示意图；
图14f为本申请实施例提供的制备栅极和第一绝缘层的又一个过程示意图；
图14g为本申请实施例提供的制备栅极和第一绝缘层的又一个过程示意图；
图14h为本申请实施例提供的制备栅极和第一绝缘层的又一个过程示意图；
图15a为本申请实施例提供的制备栅介电层的一个过程示意图；
图15b为本申请实施例提供的制备栅介电层的另一个过程示意图；
图16a为本申请实施例提供的制备半导体沟道的一个过程示意图；
图16b为本申请实施例提供的制备半导体沟道的另一个过程示意图；
图16c为本申请实施例提供的制备半导体沟道的又一个过程示意图。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
本申请实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一目标对象和第二目标对象等是用于区别不同的目标对象，而不是用于描述目标对象的特定顺序。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个处理单元是指两个或两个以上的处理单元；多个系统是指两个或两个以上的系统。
本申请实施例提供一种终端，该终端可以为手机、电脑、平板电脑、电视、车载显示器、智能手表、服务器、存储器、雷达、基站等需要芯片的设备。当然，终端还可以是其他设备，本申请实施例不对终端的具体形式进行限定。为了方便说明，下文以终端为手机进行举例说明。
如图1所示，手机可以包括电路板、显示屏、电池、摄像头等。其中，电路板上可以集成有处理器、内部存储器、充电电路等。当然，手机还可以包括其他组成器件，电路板上还可以集成其他电路结构，本申请实施例对此不作限定。
处理器可以包括一个或多个处理单元，例如：处理器可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processing unit，GPU)，图像信号处理器(image signal processor，ISP)，控制器，存储器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器，和/或神经网络处理器(neural-network processing unit，NPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。
GPU为图像处理的微处理器，连接显示屏和应用处理器。GPU用于执行数学和几何计算，用于图形渲染。从而使手机通过GPU、显示屏、以及应用处理器等实现显示功能。
手机的充电电路包括电源管理电路和充电管理电路。电源管理电路连接电池、充电管理电路、以及处理器。充电管理电路可以从充电器接收充电输入，为电池充电。充电管理电路为电池充电的同时，还可以通过电源管理电路为手机供电。电源管理电路接收电池和/或充电管理模块的输入，为处理器、内部存储器、显示屏、摄像头等供电。
手机还可以通过摄像头、GPU、显示屏、以及应用处理器等实现拍摄功能。
手机中的内部存储器可以用于存储计算机可执行程序代码，可执行程序代码包括指令。处理器通过运行存储在内部存储器的指令，从而执行手机的各种功能应用以及数据处理。
上述集成在电路板上的处理器、内部存储器、充电电路等，均包括一个或多个芯片。芯片可以通过引脚与电路板耦合。芯片可以通过电路板与外部电路耦合，例如，芯片可以通过电路板与电源电路耦合，电源电路可以通过电路板为芯片提供直流电压，以实现为芯片供电。或者，以多个芯片为例，多个芯片中的部分芯片之间可以通过电路板中的走线耦合，以共同协作实现特定功能。
如图2所示，芯片1中设置有多个垂直晶体管10。芯片1的制备工艺可以分为前道工艺(front end of line，FEOL)和后道工艺(back end of line，BEOL)。前道工艺包括但不限于在衬底上形成上述垂直晶体管10，垂直晶体管10可以构成一个或多个逻辑电路。后道工艺包括但不限于在垂直晶体管10上形成金属线，金属线可以与一个或多个逻辑电路电连接，一个或多个逻辑电路通过金属线可以与外部电路传输信号。当然，在本申请中，后道工艺也可以形成上述垂直晶体管10。
此处需要说明的是，本申请实不对芯片1的类型进行限定，芯片1可以是单片三维(three dimensional，3D)集成电路(integrated circuit，IC)，也可以是单片二维(two dimensional，2D)IC。
上述垂直晶体管10可以包括栅极、半导体沟道、源极、以及漏极。当垂直晶体管10导通时，半导体沟道可以形成导电沟道，源极上的信号通过沟道可以传输至漏极。
上述垂直晶体管10可以是N型晶体管，也可以是P型晶体管。以垂直晶体管10为N型晶体管为例，当输入至栅极的电压为高电平时，垂直晶体管10导通；当输入至栅极的电压为低电平时，垂直晶体管10关断。以垂直晶体管为P型晶体管为例，当输入至栅极的电压为高电平时，垂直晶体管10关断；当输入至栅极的电压为低电平时，垂直晶体管10导通。
本申请的垂直晶体管10可以由前道工艺制备得到，也可以由后道工艺制备得到。以 下结合终端和芯片1对上述垂直晶体管的具体结构进行详细说明。
如图3a-图4所示，沿远离衬底20的方向，垂直晶体管10包括依次层叠设置的第一极11、半导体沟道16、以及第二极15；垂直晶体管10还包括栅介电层14，栅介电层14开设有第一镂空部，第一镂空部贯穿栅介电层14，半导体沟道16设置于第一镂空部中。半导体沟道16包括第一半导体沟道161和第二半导体沟道162，第一半导体沟道161的底部与第一极11直接接触，第二半导体沟道162设置于第一半导体沟道161中。第二极15与第一半导体沟道161和第二半导体沟道162的顶部直接接触。
图3c示出了栅介电层14、第一半导体沟道161、以及第二半导体沟道162的截面图，第一半导体沟道161的侧壁环绕第二半导体沟道162，栅介电层14环绕第一半导体沟道161的侧壁。图3c中，栅介电层14、第一半导体沟道161、以及第二半导体沟道162等结构的边沿在衬底20上的正投影的形状为矩形仅为示例。在另一些可能实现的方式中，垂直晶体管10中各个结构在衬底20上的正投影的形状也可以为圆形、椭圆形等，其形状与制备垂直晶体管10的工艺有关，本申请对此不作特殊限定。
在一些可能实现的方式中，为了使第一半导体沟道161和设置于第一半导体沟道161中的第二半导体沟道162，与第二极15直接接触。第一半导体沟道161可以露出第二半导体沟道162中背离衬底20的表面，以使第二半导体沟道162中背离衬底20的表面与第二极15直接接触。
在上述基础上，如图3a和图3b所示，垂直晶体管10还包括栅极13，栅极13环绕栅介电层14设置。其中，栅极13在栅介电层14上的正投影，与第一沟道半导体161在栅介电层14上的正投影具有重叠区域。这样一来，可以利用栅极13控制垂直晶体管10导通。此外，如图3a所示，垂直晶体管10还可以包括第一绝缘层12，第一绝缘层12沉积于第一极11之后、栅极13之前，第一绝缘层12位于第一极11与栅极13之间。避免形成栅极13时，栅极13与第一极11耦合。
如图3b所示，栅介电层14设置于栅极13与第一极11、半导体沟道16、以及第二极15之间，以使得栅极13与第一极11之间绝缘，栅极13与半导体沟道16之间绝缘，栅极13与第二极15之间绝缘。可选的，如图3b所示，栅极13背离衬底20的表面与栅介电层14背离衬底20的表面可以恰好与半导体沟道16背离衬底20的表面齐平，也可以说，栅极13背离衬底20的表面与栅介电层14背离衬底20的表面可以恰好与第二极15朝向衬底20的表面无重叠。这样一来，一方面，可以避免栅极13与第二极15之间产生寄生电容；另一方面，可以利用栅介电层14将栅极13与半导体沟道16间隔开。
此情况下，如图3a和图3b所示，垂直晶体管10还可以包括第二绝缘层17，第二绝缘层17形成于第二极15之前，第二绝缘层17位于栅极13和栅介电层14背离衬底20一侧，且至少覆盖第二极15的侧面。避免形成第二极15时，第二极15与栅极13耦合。
当然，在另一些可能实现的方式中，如图4所示，第二极15中的至少一部分可以设置在第一镂空部中。栅介电层14背离衬底20的表面也可以超出栅极13背离衬底20的表面，以确保将栅极13与第二极15间隔开，避免栅极13与第二极15耦合。
此外，可以理解的是，与半导体沟道16直接接触的第一极11和第二极15分别为源极和漏极。例如，第一极11为源极，第二极15为漏极；或者，第一极11为漏极，第二 极15为源极。
垂直晶体管10中，第一半导体沟道161既与源极直接接触，又与漏极直接接触。而第二半导体沟道162与源极或者漏极接触。因此，当垂直晶体管10导通时，第一半导体沟道161可以形成导电沟道，使得源极与漏极之间导通。并且，当垂直晶体管10导通时，载流子可以集中在第一半导体沟道161中，电流可以从源极经过第一半导体沟道161流向漏极。相较于相关技术中，电流流经整个半导体沟道16的方案，本申请可以使得流经半导体沟道16的电流分布更加集中，从而提高垂直晶体管10的导电性能。
对于第一极11、半导体沟道16、以及第二极15的材料，第一极11、半导体沟道16、以及第二极15均包括半导体材料。通过对第一极11、半导体沟道16、以及第二极15中的半导体材料进行不同程度的掺杂，使得第一极11成为源极或漏极，使得第二极15成为漏极或源极，使得半导体沟道16在垂直晶体管10导通时形成导电沟道。
示例的，第一极11、半导体沟道16、以及第二极15中的半导体材料均包括硅(Si)，可以对第一极11和第二极15中的Si进行重掺杂，对半导体沟道16中的Si进行轻掺杂或重掺杂，使第一极11成为源极或漏极，使第二极15成为漏极或源极，使半导体沟道16在垂直晶体管10导通时形成导电沟道。此处需要说明的是，即使对半导体沟道16中的Si进行重掺杂，其掺杂浓度也小于对第一极11和第二极15中的Si的掺杂浓度。
可选的，本申请不对第一半导体沟道161和第二半导体沟道162的掺杂浓度进行限定，第一半导体沟道161和第二半导体沟道162的掺杂浓度与第一半导体沟道161和第二半导体沟道162各自的掺杂类型有关。可选的，第一半导体沟道161的掺杂浓度范围可以为10
18/cm
3～10
21/cm
3，第二半导体沟道162的掺杂浓度可以小于或等于10
21/cm
3。例如，第一半导体沟道161的掺杂浓度可以为10
18/cm
3、10
19/cm
3、3*10
19/cm
3、10
21/cm
3等。第二半导体沟道162的掺杂浓度可以为0、2*10
18/cm
3、10
21/cm
3等。此处，以掺杂浓度为10
20/cm
3为例，10
20/cm
3是指：向每1cm
3的半导体中掺杂的施主杂质或受主杂质的原子个数为10
20个。
可选的，半导体沟道16中的第一半导体沟道161和第二半导体沟道162、第一极11、以及第二极15中的半导体材料可以包括Si、硅锗(SiGe)、硅锗锡(Si
xGe
ySn
(1-x-y))，铟镓砷(InGaAs)、多晶硅(Poly-Si)、氧化物半导体等。其中，氧化物半导体可以包括氧化铟镓锌(indium gallium zinc oxide，IGZO)、氧化铟钨(IWO)，氧化铟(indium oxide，INO)、氧化铟铝锌(indiumaluminium zinc oxide，IAZO)等。其中，Si
xGe
ySn
(1-x-y)中Si、Ge、Sn的组分可以调节，x和y的范围可以是0≤x≤1，0≤y≤1，且x+y≤1。
第一极11、第一半导体沟道161、第二半导体沟道162、以及第二极15可以分别通过不同道半导体工艺制备得到。因此，第一极11和第二极15中的半导体材料可以与第一半导体沟道161和第二半导体沟道162中的半导体材料相同，也可以不相同，本申请实施例对此不作特殊限定。
在一些可能实现的方式中，第一半导体沟道161中的半导体材料与第二半导体沟道162中的半导体材料不相同。这样一来，第一半导体沟道161与第二半导体沟道162可以构成异质结，异质结中具有不同的能带结构，可以利用能带工程调节第一半导体沟道161中的载流子分布，从而调节垂直晶体管10的导电性能。例如，第一半导体沟道161中的 半导体材料为Si，第二半导体沟道162中的半导体材料为Si
xGe
ySn
(1-x-y)。
此处需要说明的是，本申请不对第一半导体沟道161与第二半导体沟道162形成的异质结的类型进行限定。该异质结可以是同型异质结(P-p结或者N-n结)，也可以是异型异质结(P-n结或者N-p结)。具体的，该异质结的类型与第一半导体沟道161和第二半导体沟道162的掺杂元素有关。下面以第一半导体沟道161中的半导体材料为Si，第二半导体沟道162中的半导体材料为Si
xGe
ySn
(1-x-y)为例，说明掺杂元素与异质结的类型的关系。
例如，向第一半导体沟道161的Si和第二半导体沟道162的Si
xGe
ySn
(1-x-y)中掺杂受主杂质，也可以说，向第一半导体沟道161的Si和第二半导体沟道162的Si
xGe
ySn
(1-x-y)中掺杂三价元素(例如硼(B)或者铟(In))。通过掺杂受主杂质(三价元素)，可以提高空穴浓度，形成P型半导体。P型的第一半导体沟道161和P型的第二半导体沟道162可以形成同型异质结。
又例如，向第一半导体沟道161的Si和第二半导体沟道162的Si
xGe
ySn
(1-x-y)中掺杂施主杂质，也可以说，向第一半导体沟道161的Si和第二半导体沟道162的SiGeSn中掺杂五价元素(例如磷(P)或者砷(As))。通过掺杂施主杂质(五价元素)，可以提高电子浓度，形成N型半导体。N型的第一半导体沟道161和N型的第二半导体沟道162可以形成同型异质结。
又例如，向第一半导体沟道161的Si中掺杂受主杂质，也可以说，向第一半导体沟道161和第二半导体沟道162的Si中掺杂三价元素(例如B或者In)。通过掺杂受主杂质(三价元素)，可以提高空穴浓度，形成P型半导体。向第二半导体沟道162的Si
xGe
ySn
(1-x-y)中掺杂施主杂质，也可以说，向第二半导体沟道162的Si
xGe
ySn
(1-x-y)中掺杂五价元素(例如P或者As)。通过掺杂施主杂质(五价元素)，可以提高电子浓度，形成N型半导体。P型的第一半导体沟道161和N型的第二半导体沟道162可以形成异型异质结。
又例如，向第一半导体沟道161的Si中掺杂施主杂质，也可以说，向第一半导体沟道161的Si中掺杂五价元素(例如P或者As)。通过掺杂施主杂质(五价元素)，可以提高电子浓度，形成N型半导体。向第二半导体沟道162的Si
xGe
ySn
(1-x-y)中掺杂受主杂质，也可以说，向第二半导体沟道162的Si
xGe
ySn
(1-x-y)中掺杂三价元素(例如B或者In)。通过掺杂受主杂质(三价元素)，可以提高空穴浓度，形成P型半导体。N型的第一半导体沟道161和P型的第二半导体沟道162可以形成异型异质结。
对于形成同型异质结的第一半导体沟道161和第二半导体沟道162，在对第一半导体沟道161和第二半导体沟道162进行掺杂时，可以对第一半导体沟道161中的Si进行重掺杂，对第二半导体沟道162中的Si
xGe
ySn
(1-x-y)进行轻掺杂。避免因第一半导体沟道161和第二半导体沟道162的掺杂浓度过大，使得垂直晶体管10的关态电流过大，进而导致垂直晶体管10难以关断。避免因第一半导体沟道161和第二半导体沟道162的掺杂浓度过小(或者第一半导体沟道161的掺杂浓度过小)，使得垂直晶体管10的开态电流过小，从而导致垂直晶体管10难以导通。
对于形成异型异质结的第一半导体沟道161和第二半导体沟道162，由于第一半导体 沟道161与第二半导体沟道162形成了PN结，可以利用PN结调节第一半导体沟道161中的载流子浓度，从而确保垂直晶体管10既可以正常导通，也可以正常关断。因此，在对第一半导体沟道161和第二半导体沟道162进行掺杂时，可以对第一半导体沟道161中的Si进行重掺杂，对第二半导体沟道162中的Si
xGe
ySn
(1-x-y)进行轻掺杂；或者，也可以对第一半导体沟道161中的Si进行重掺杂，对第二半导体沟道162中的Si
xGe
ySn
(1-x-y)进行重掺杂；或者，也可以对第一半导体沟道161中的Si进行轻掺杂，对第二半导体沟道162中的Si
xGe
ySn
(1-x-y)进行重掺杂；也可以对第一半导体沟道161中的Si进行轻掺杂，对第二半导体沟道162中的Si
xGe
ySn
(1-x-y)进行轻掺杂。
前文描述了可以通过使第一半导体沟道161中的半导体材料与第二半导体沟道162中的半导体材料不同，以形成异质结，进而利用能带工程调节第一半导体沟道161中的载流子分布。在另一些可能实现的方式中，第一半导体沟道161中的半导体材料与第二半导体沟道162中的半导体材料相同，且第一半导体沟道161的掺杂元素的类型与第二半导体沟道162的掺杂元素的类型不同。
例如，第一半导体沟道161与第二半导体沟道162中的半导体材料均包括Si，向第一半导体沟道161的Si中掺杂五价元素(例如P或者As)，向第二半导体沟道162的Si中掺杂三价元素(例如B或者In)。或者，第一半导体沟道161与第二半导体沟道162中的半导体材料均包括Si，向第一半导体沟道161的Si中掺杂三价元素(例如B或者In)，向第二半导体沟道162的Si中掺杂五价元素(例如P或者As)。这样一来，第一半导体沟道161与第二半导体沟道162之间可以构成异型同质结，也可以说，第一半导体沟道161与第二半导体沟道162之间可以形成PN结。从而利用PN结调节第一半导体沟道161中的载流子浓度，使得垂直晶体管10既容易导通，也容易关断。
此外，前文提到，本申请的垂直晶体管10可以是N型晶体管，也可以是P型晶体管。
当垂直晶体管10为N型晶体管时，可以向第一极11和第二极15的半导体材料中掺杂施主杂质，也可以说，向第一极11和第二极15的半导体材料中掺杂五价元素(例如P或者As)。在本申请中，当第一半导体沟道161为N型半导体时，垂直晶体管10为N-N-N耗尽型晶体管，也可以说无结型晶体管。当第一半导体沟道161为P型半导体时，垂直晶体管10为N-P-N增强型晶体管。
在一些可能实现的方式中，为了提高垂直晶体管10的性能，对于N型垂直晶体管，其第一极11和第二极15的半导体材料的晶格常数，可以小于半导体沟道16的半导体材料的晶格常数。从而使半导体沟道16中产生张应变，使半导体沟道16中电子的有效质量减小，提高载流子的迁移率。通过提高载流子的迁移率，可以使垂直晶体管10实现更大的开态电流，提高晶体管性能。并且，相较于已有技术，在流经垂直晶体管10的电流相同的情况下，本申请可以向栅极13施加更小的电压，从而减小功耗。
示例的，第一极11和第二极15的半导体材料可以包括Si，半导体沟道16的半导体材料包括SiGe。其中，Si的晶格常数小于SiGe的晶格常数。
当垂直晶体管10为P型晶体管时，可以向第一极11和第二极15的半导体材料中掺杂受主杂质，也可以说，向第一极11和第二极15的半导体材料中掺杂三价元素(例如B 或者In)。在本申请中，当第一半导体沟道161为N型半导体时，垂直晶体管10为P-N-P增强型晶体管。当第一半导体沟道161为P型半导体时，垂直晶体管10为P-P-P耗尽型晶体管。
在一些可能实现的方式中，为了提高垂直晶体管10的性能，对于P型垂直晶体管，其第一极11和第二极15的半导体材料的晶格常数，可以大于半导体沟道16的半导体材料的晶格常数。从而使半导体沟道16中产生压应变，使半导体沟道16中空穴的有效质量减小，提高载流子的迁移率。通过提高载流子的迁移率，可以使垂直晶体管10实现更大的开态电流，提高晶体管性能。并且，相较于已有技术，在流经垂直晶体管10的电流相同的情况下，本申请可以向栅极13施加更小的电压，从而减小功耗。
示例的，第一极11和第二极15的半导体材料可以包括Si
xGe
ySn
(1-x-y)，半导体沟道16的半导体材料包括Si。其中，Si
xGe
ySn
(1-x-y)的晶格常数大于Si的晶格常数。
此处需要说明的是，由于第二半导体沟道162未与第一极11直接接触，因此，第二半导体沟道162的掺杂材料不会影响垂直晶体管10的类型。垂直晶体管10为N型晶体管或P型晶体管时，第二半导体沟道162可以为任意类型。
此外，在一些可能实现的方式中，本申请实施例不对第一半导体沟道161的厚度进行限定，第一半导体沟道161的厚度与第一镂空部的尺寸、制备第一半导体沟道161的工艺等因素有关。可选的，本申请可以通过调节用于形成第一半导体沟道161的前驱体的气体流量、形成第一半导体沟道161过程中的温度和时间，使得第一半导体沟道161的厚度范围可以是1nm～99nm。
示例性的，可以采用化学气相沉积(chemical vapor deposition，CVD)、或者物理气相沉积(physical vapor deposition，PVD)、或者原子层沉积(atomic layer deposition，ALD)等工艺在第一镂空部中沉积第一半导体薄膜，以形成第一半导体沟道161。如图3b所示，由于CVD工艺和ALD工艺均属于共形沉积，因此，当采用CVD工艺或者ALD工艺沉积第一半导体薄膜，以形成第一半导体沟道161时，第一半导体沟道161中各个位置处的厚度均相同。如图4所示，当采用PVD工艺沉积第一半导体薄膜，以形成第一半导体沟道161时，第一半导体沟道161的底部的厚度，大于第一半导体沟道161的侧壁的厚度。
在一些可能实现的方式中，本申请实施例不对第一镂空部的尺寸进行限定，第一镂空部的尺寸与第一半导体沟道161和第二半导体沟道162的尺寸有关。可选的，第一镂空部的尺寸可以是10nm～10μm。
此处，以第一镂空部为正方体为例，第一镂空部的尺寸是指：第一镂空部的相对两个侧壁之间的间距。以第一镂空部为长方体为例，第一镂空部的尺寸是指：第一镂空部中相对较远的两个侧壁之间的间距。以第一镂空部为圆柱体为例，第一镂空部的尺寸是指：圆柱体的底面直径。
在一些可能实现的方式中，本申请实施例不对第二半导体沟道162的厚度进行限定，第二半导体沟道162的厚度与第一镂空部的尺寸、第一半导体沟道161的厚度、以及制备第二半导体沟道162的工艺等因素有关。本申请中，可以采用CVD、或者PVD、或者ALD等工艺在第一镂空部中沉积第二半导体薄膜，以形成第二半导体沟道162。
基于上述第一半导体沟道161和第二半导体沟道162，本申请可以通过调节第一半导体沟道161的厚度和第二半导体沟道162的厚度，第一半导体沟道161的掺杂浓度和第二半导体沟道162的掺杂浓度，来调节晶体管的阈值电压、亚阈值摆幅。从而使垂直晶体管10实现不同的电学性能，为垂直晶体管10提供更大的开态电流，使得垂直晶体管10更容易导通；为垂直晶体管10提供更小的关态电流，使得垂直晶体管10更容易关断。下面举例说明通过调节第一半导体沟道161的厚度和掺杂浓度、以及第二半导体沟道162的掺杂浓度，来调节垂直晶体管10开态电流和关态电流。
具体的，请参考图5，以垂直晶体管10为N型晶体管为例，当第一半导体沟道161和第二半导体沟道162的掺杂浓度一定时，在前述第一半导体沟道161和第二半导体沟道162的厚度范围内，第一半导体沟道161的厚度越大，N型垂直晶体管的亚阈值摆幅(subthreshold swing，SS)越大，N型垂直晶体管的阈值电压(Vth)越小。从而使得N型垂直晶体管的开态电流变大，N型垂直晶体管容易导通。
例如，如图5所示，以垂直晶体管10为N型晶体管为例，第一半导体沟道161的掺杂浓度为10
19/cm
3，第二半导体沟道162的掺杂浓度为10
16/cm
3，6nm厚的第一半导体161对应的垂直晶体管10的开态电流，大于5nm厚的第一半导体161对应的垂直晶体管10的开态电流，大于4nm厚的第一半导体161对应的垂直晶体管10的开态电流。
请继续参考图5，以垂直晶体管10为N型晶体管为例，当第一半导体沟道161和第二半导体沟道162的掺杂浓度一定时，在前述第一半导体沟道161和第二半导体沟道162的厚度范围内，第一半导体沟道161的厚度越小，N型垂直晶体管的亚阈值摆幅越小，N型垂直晶体管的阈值电压越大。从而使得N型垂直晶体管的关态电流变小，N型垂直晶体管容易关断。
例如，如图5所示，以垂直晶体管10为N型晶体管为例，第一半导体沟道161的掺杂浓度为10
19/cm
3，第二半导体沟道162的掺杂浓度为10
16/cm
3，4nm厚的第一半导体161对应的垂直晶体管10的关态电流，小于5nm厚的第一半导体161对应的垂直晶体管10的关态电流，小于6nm厚的第一半导体161对应的垂直晶体管10的关态电流。
请参考图6，以垂直晶体管10为N型晶体管为例，当第一半导体沟道161和第二半导体沟道162的厚度一定时，在前述第一半导体沟道161和第二半导体沟道162的掺杂浓度范围内，第一半导体沟道161的掺杂浓度越大，N型垂直晶体管的亚阈值摆幅越大，N型垂直晶体管的阈值电压越小。从而使得N型垂直晶体管的开态电流变大，N型垂直晶体管容易导通。
例如，如图6所示，以垂直晶体管10为N型晶体管为例，第一半导体沟道161的厚度为5nm，掺杂浓度为10
19/cm
3的第一半导体161对应的垂直晶体管10的开态电流，大于掺杂浓度为7*10
18/cm
3的第一半导体161对应的垂直晶体管10的开态电流，大于掺杂浓度为5*10
18/cm
3的第一半导体161对应的垂直晶体管10的开态电流。
请继续参考图6，以垂直晶体管10为N型晶体管为例，当第一半导体沟道161和第二半导体沟道162的厚度一定时，在前述第一半导体沟道161和第二半导体沟道162的掺杂浓度范围内，第一半导体沟道161的掺杂浓度越小，N型垂直晶体管的亚阈值摆幅越小，N型垂直晶体管的阈值电压越大。从而使得N型垂直晶体管的关态电流变小，N 型垂直晶体管容易关断。
例如，如图6所示，以垂直晶体管10为N型晶体管为例，第一半导体沟道161的厚度为5nm，掺杂浓度为5*10
18/cm
3的第一半导体161对应的垂直晶体管10的关态电流，小于掺杂浓度为7*10
18/cm
3的第一半导体161对应的垂直晶体管10的关态电流，小于掺杂浓度为10
19/cm
3的第一半导体161对应的垂直晶体管10的关态电流。
请参考图7，以垂直晶体管10为N型晶体管为例，当第一半导体沟道161的厚度和掺杂浓度、第二半导体沟道162的厚度一定时，在前述第二半导体沟道162的掺杂浓度范围内，在第一半导体沟道161和第二半导体沟道162均为N型半导体的情况下，第二半导体沟道162的掺杂浓度越大，N型垂直晶体管的亚阈值摆幅越大，N型垂直晶体管的阈值电压越小。从而使得N型垂直晶体管的开态电流变大，N型垂直晶体管容易导通。
例如，如图7所示，以垂直晶体管10为N型晶体管为例，在第一半导体沟道161和第二半导体沟道162均为N型半导体的情况下，第一半导体沟道161的掺杂浓度为10
19/cm
3、第一半导体沟道161的厚度为5nm时，掺杂浓度为10
18/cm
3的第二半导体沟道162对应的垂直晶体管10的开态电流，大于掺杂浓度为10
16/cm
3的第二半导体沟道162对应的垂直晶体管10的开态电流。
请继续参考图7，以垂直晶体管10为N型晶体管为例，当第一半导体沟道161的厚度和掺杂浓度、第二半导体沟道162的厚度一定时，在前述第二半导体沟道162的掺杂浓度范围内，在第一半导体沟道161和第二半导体沟道162均为N型半导体的情况下，第二半导体沟道162的掺杂浓度越小，N型垂直晶体管的亚阈值摆幅越小，N型垂直晶体管的阈值电压越大。从而使得N型垂直晶体管的关态电流变小，N型垂直晶体管容易关断。
例如，如图7所示，以垂直晶体管10为N型晶体管为例，在第一半导体沟道161和第二半导体沟道162均为N型半导体的情况下，第一半导体沟道161的掺杂浓度为10
19/cm
3、第一半导体沟道161的厚度为5nm时，掺杂浓度为10
16/cm
3的第二半导体沟道162对应的垂直晶体管10的关态电流，小于掺杂浓度为10
18/cm
3的第二半导体沟道162对应的垂直晶体管10的关态电流。
请继续参考图7，以垂直晶体管10为N型晶体管为例，当第一半导体沟道161的厚度和掺杂浓度、第二半导体沟道162的厚度一定时，在前述第二半导体沟道162的掺杂浓度范围内，在第一半导体沟道161为N型半导体、第二半导体沟道162为P型半导体的情况下，第二半导体沟道162的掺杂浓度越大，N型垂直晶体管的亚阈值摆幅越小，N型垂直晶体管的阈值电压越大。从而使得N型垂直晶体管的关态电流变小，N型垂直晶体管容易关断。
例如，如图7所示，以垂直晶体管10为N型晶体管为例，在第一半导体沟道161为N型半导体、第二半导体沟道162为P型半导体的情况下，第一半导体沟道161的掺杂浓度为10
19/cm
3、第一半导体沟道161的厚度为5nm时，掺杂浓度为10
18/cm
3的第二半导体沟道162对应的垂直晶体管10的关态电流，小于掺杂浓度为10
16/cm
3的第二半导体沟道162对应的垂直晶体管10的关态电流。
请继续参考图7，以垂直晶体管10为N型晶体管为例，当第一半导体沟道161的厚 度和掺杂浓度、第二半导体沟道162的厚度一定时，在前述第二半导体沟道162的掺杂浓度范围内，在第一半导体沟道161为N型半导体、第二半导体沟道162为P型半导体的情况下，第二半导体沟道162的掺杂浓度越小，N型垂直晶体管的亚阈值摆幅越大，N型垂直晶体管的阈值电压越小。从而使得N型垂直晶体管的开态电流变大，N型垂直晶体管容易导通。
例如，如图7所示，以垂直晶体管10为N型晶体管为例，在第一半导体沟道161为N型半导体、第二半导体沟道162为P型半导体的情况下，第一半导体沟道161的掺杂浓度为10
19/cm
3、第一半导体沟道161的厚度为5nm时，掺杂浓度为10
16/cm
3的第二半导体沟道162对应的垂直晶体管10的开态电流，大于掺杂浓度为10
18/cm
3的第二半导体沟道162对应的垂直晶体管10的开态电流。
请参考图8，以垂直晶体管10为P型晶体管为例，当第一半导体沟道161的厚度和掺杂浓度、第二半导体沟道162的厚度一定时，在前述第二半导体沟道162的掺杂浓度范围内，在第一半导体沟道161和第二半导体沟道162均为P型半导体的情况下，第二半导体沟道162的掺杂浓度越大，P型垂直晶体管的亚阈值摆幅越大，P型垂直晶体管的阈值电压越大。从而使得P型垂直晶体管的开态电流变大，P型垂直晶体管容易导通。
例如，如图8所示，以垂直晶体管10为P型晶体管为例，在第一半导体沟道161和第二半导体沟道162均为P型半导体的情况下，第一半导体沟道161的掺杂浓度为10
19/cm
3、第一半导体沟道161的厚度为5nm时，掺杂浓度为10
18/cm
3的第二半导体沟道162对应的垂直晶体管10的开态电流，大于掺杂浓度为10
16/cm
3的第二半导体沟道162对应的垂直晶体管10的开态电流。
请继续参考图8，以垂直晶体管10为P型晶体管为例，当第一半导体沟道161的厚度和掺杂浓度、第二半导体沟道162的厚度一定时，在前述第二半导体沟道162的掺杂浓度范围内，在第一半导体沟道161和第二半导体沟道162均为P型半导体的情况下，第二半导体沟道162的掺杂浓度越小，P型垂直晶体管的亚阈值摆幅越小，阈值电压越大，P型垂直晶体管的阈值电压越小。从而使得P型垂直晶体管的关态电流较小，P型垂直晶体管容易关断。
例如，如图8所示，以垂直晶体管10为P型晶体管为例，在第一半导体沟道161和第二半导体沟道162均为P型半导体的情况下，第一半导体沟道161的掺杂浓度为10
19/cm
3、第一半导体沟道161的厚度为5nm时，掺杂浓度为10
16/cm
3的第二半导体沟道162对应的垂直晶体管10的关态电流，小于掺杂浓度为10
18/cm
3的第二半导体沟道162对应的垂直晶体管10的关态电流。
请参考图8，以垂直晶体管10为P型晶体管为例，当第一半导体沟道161的厚度和掺杂浓度、第二半导体沟道162的厚度一定时，在前述第二半导体沟道162的掺杂浓度范围内，在第一半导体沟道161为P型半导体、第二半导体沟道162为N型半导体的情况下，第二半导体沟道162的掺杂浓度越大，P型垂直晶体管的亚阈值摆幅越小，阈值电压越大，P型垂直晶体管的阈值电压越小。从而使得P型垂直晶体管的关态电流变小，P型垂直晶体管容易关断。
例如，如图8所示，以垂直晶体管10为P型晶体管为例，在第一半导体沟道161为 P型半导体、第二半导体沟道162为N型半导体的情况下，第一半导体沟道161的掺杂浓度为10
19/cm
3、第一半导体沟道161的厚度为5nm时，掺杂浓度为10
18/cm
3的第二半导体沟道162对应的垂直晶体管10的关态电流，小于掺杂浓度为10
16/cm
3的第二半导体沟道162对应的垂直晶体管10的关态电流。
请继续参考图8，以垂直晶体管10为P型晶体管为例，当第一半导体沟道161的厚度和掺杂浓度、第二半导体沟道162的厚度一定时，在前述第二半导体沟道162的掺杂浓度范围内，在第一半导体沟道161为P型半导体、第二半导体沟道162为N型半导体的情况下，第二半导体沟道162的掺杂浓度越小，P型垂直晶体管的亚阈值摆幅越大，P型垂直晶体管的阈值电压越大。从而使得P型垂直晶体管的开态电流变大，P型垂直晶体管容易导通。
例如，如图8所示，以垂直晶体管10为P型晶体管为例，在第一半导体沟道161为P型半导体、第二半导体沟道162为N型半导体的情况下，第一半导体沟道161的掺杂浓度为10
19/cm
3、第一半导体沟道161的厚度为5nm时，掺杂浓度为10
16/cm
3的第二半导体沟道162对应的垂直晶体管10的开态电流，大于掺杂浓度为10
18/cm
3的第二半导体沟道162对应的垂直晶体管10的开态电流。
此外，如图9所示，在一些实施例中，为了提高垂直晶体管10的性能，芯片1还可以包括应变薄膜30，应变薄膜30环绕栅极设置。在应变薄膜30的作用下，N型垂直晶体管可以产生张应变，进一步的，使N型垂直晶体管的半导体沟道16中电子的有效质量减小，提高载流子迁移率。或者，在应变薄膜30的作用下，P型垂直晶体管可以产生压应变，进一步的，使P型垂直晶体管的半导体沟道16中空穴的有效质量减小，提高载流子迁移率。通过提高载流子的迁移率，可以使垂直晶体管10实现更大的开态电流，提高晶体管性能。并且，相较于已有技术，在流经垂直晶体管10的电流相同的情况下，本申请可以向栅极13施加更小的电压，从而减小功耗。
本申请中，可以通过调节生长应变薄膜30时所用的温度、生长时间、前驱体的气体流量等生长参数，以调节应变薄膜30的参数，从而使得应变薄膜30为N型的垂直晶体管10提供张应变、为P型的垂直晶体管10提供压应变。
在一些可能实现的方式中，如图9所示，应变薄膜30可以完全包裹栅极13的侧面、栅介电层14的侧面、以及第二极15的侧面。相较于应变薄膜30仅包裹栅极13至少部分侧面的方案，可以进一步提高载流子迁移率。
在一些可能实现的方式中，应变薄膜30的材料例如可以是氮化硅(SiN)、锗锑碲(GeSbTe)等材料。
此外，在一些实施例中，如图10所示，芯片1还包括多个晶体管40和至少一个层间介电层50。多个晶体管40同层设置于衬底20与垂直晶体管10之间，且至少部分垂直晶体管10通过至少一个层间介电层50与多个晶体管40垂直分割。在本申请中，多个晶体管40可以通过芯片1的前道工艺制备得到。并且，通过后道工艺，可以形成至少一层层间介电层50和至少一层垂直晶体管10。若垂直晶体管10和层间介电层50均为多层，则每相邻两层垂直晶体管10之间，设置有层间介电层50。
由于晶体管40中部分结构的材料(例如半导体沟道的材料)容易受高温影响，从而 影响晶体管40的性能。因此，在制备完多个晶体管40的后道工艺中，只能形成制备温度较低的结构(例如下文的金属连接线)。从而导致芯片1的功能受到局限。
而本申请中，通过使垂直晶体管10中第一极11、半导体沟道16、以及第二极15的材料的热预算小于450℃，即使采用芯片1的后道工艺制备垂直晶体管10，制备垂直晶体管10时的温度也不会影响前道工艺形成的多个晶体管40的特性。
可以理解的是，第一极11、半导体沟道16、以及第二极15的材料的热预算，可以是：制备第一极11、半导体沟道16、以及第二极15时所需要的温度。其中，制备第一极11、半导体沟道16、以及第二极15时所需要的温度，包括但不限于：生长第一极11、半导体沟道16、以及第二极15的半导体材料时所需的温度。在此基础上，制备第一极11、半导体沟道16、以及第二极15时所需要的温度，还可以包括：向第一极11、半导体沟道16、以及第二极15的半导体材料掺杂元素后，激发掺杂的元素所需的温度。
在一些可能实现的方式中，第一极11、半导体沟道16、以及第二极15的材料包括多晶硅、多晶Si
xGe
ySn
(1-x-y)、IGZO、IWO、IAZO、以及INO中的至少一种。可选的，第一极11、半导体沟道16、以及第二极15的材料包括IGZO、IWO、IAZO、以及INO等氧化物半导体，可以提高载流子迁移率。
以第一极11、半导体沟道16、以及第二极15的材料包括多晶Si
xGe
ySn
(1-x-y)为例，可以先在低温环境下，在衬底20上生长无定型的Si
xGe
ySn
(1-x-y)，经过激光退火(laser annealing)或闪光退火(flash annealing)，形成多晶SiGeSn
(1-x-y)。以第一极11、半导体沟道16、以及第二极15的材料包括IGZO为例，在低温环境下，可以直接生长无定型的IGZO。由于激光退火和闪光退火的温度低于450℃，因此，利用激光退火和闪光退火形成多晶SiGeSn
(1-x-y)的过程中，不会影响前道工艺形成的多个晶体管40的特性。
在一些实施例中，如图11所示，为了使晶体管40与垂直晶体管10间传输信号，芯片1还可以包括金属连接线60，晶体管40通过金属连接线60与至少部分垂直晶体管10电连接。
在一些可能实现的方式中，金属连接线60的材料例如可以是铜、钨等金属。此处需要说明的是，制备金属连接线60时的温度小于450℃，因此，在晶体管40后形成金属连接线60，不会对晶体管40的性能造成影响。
在另一些实施例中，如图11所示，垂直晶体管10还可以通过通孔(via)与晶体管40电连接。关于通过通孔实现的信号传输，与通过金属连接线60实现的信号传输相同，在此不再赘述。
此外，在另一些可能实现的方式中，上述热预算低于450℃的第一极11、半导体沟道16、以及第二极15构成的垂直晶体管10，还可以是前道工艺制备得到的多个晶体管40。
如图12所示，本申请实施例还提供一种芯片的制备方法，可通过如下步骤实现：
S1210、在衬底20上形成第一极11。
具体的，形成第一极11的过程可以包括：
如图13a所示，依次在衬底20上形成第一导电薄膜111和第一光刻胶112。其中，第一导电薄膜111和第一光刻胶112位于衬底20的同一侧。第一光刻胶112可以为正胶， 也可以为负胶。
接着，如图13b所示，利用第一掩模板(mask)，对第一光刻胶112进行曝光，显影后得到第一光刻胶图案1121。第一光刻胶图案1121覆盖待形成的第一极11。
在第一光刻胶112为正胶的情况下，第一掩模板的图案与第一光刻胶图案1121的图案相同，且正对第一光刻胶图案1121设置。在第一光刻胶112为负胶的情况下，第一掩模板中镂空部分的图案与第一光刻胶图案1121的图案相同，且第一掩模板中镂空部分正对第一光刻胶图案1121设置。
接着，如图13c所示，在第一光刻胶图案1121的保护下，对第一导电薄膜111进行刻蚀，以得到第一极11。
基于第一导电薄膜111的材料，可以对第一导电薄膜111进行干法刻蚀或者湿法刻蚀。
当然，在得到第一极11后，还可以剥离第一光刻胶图案1121。例如，可以采用机械剥离或者激光剥离等方式剥离第一光刻胶图案1121。
此外，也可以先在衬底20上形成绝缘的薄膜；之后，在绝缘的薄膜中形成凹槽，将第一极11形成于绝缘的薄膜的凹槽中。当然，也可以利用其它工艺形成第一极11，本申请实施例对此不作特殊限定。
S1220、在衬底20上形成第一绝缘层12和栅极13。第一绝缘层12和栅极13具有第二镂空部。通过形成第一绝缘层12，可以避免在制备过程中，或者使用过程中，栅极13与第一极11直接接触，导致垂直晶体管10损坏。
具体的，形成第一绝缘层12和栅极13可以包括：
如图14a所示，依次在衬底20上形成第一绝缘薄膜121、栅极薄膜131、以及第二光刻胶132。第一绝缘薄膜121、栅极薄膜131以及第二光刻胶132与所述第一极11位于衬底20的同一侧。第二光刻胶132可以为正胶，也可以为负胶。
接着，如图14b所示，利用第二掩模板，对第二光刻胶132进行曝光，显影后得到第二光刻胶图案1321。第二光刻胶图案1321覆盖待形成的栅极13和与栅极13电连接的栅线。
在第二光刻胶132为正胶的情况下，第二掩模板的图案与第二光刻胶图案1321的图案相同，且正对第二光刻胶图案1321设置。在第二光刻胶132为负胶的情况下，第一掩模板中镂空部分的图案与第二光刻胶图案1321的图案相同，且第二掩模板中镂空部分正对第二光刻胶图案1321设置。
接着，如图14c所示，在第二光刻胶图案1321的保护下，对栅极薄膜131进行刻蚀，以得到栅极13和与栅极13耦合的栅线。外部电路可以通过栅线向栅极13施加电压。
基于栅极薄膜131的材料，可以对栅极薄膜131进行干法刻蚀或者湿法刻蚀。以对栅极薄膜131进行干法刻蚀为例，可以利用六氟化硫(SF6)等气体对栅极薄膜131进行刻蚀。
接着，如图14d所示，仍然在第二光刻胶图案1321的保护下，对第一绝缘薄膜121进行刻蚀，以得到第一绝缘层12。栅极13和第一绝缘层12具有第二镂空部，栅介电层14和半导体沟道16待形成于第二镂空部中。
基于第一绝缘薄膜121的材料，可以对第一绝缘薄膜121进行干法刻蚀或者湿法刻蚀。以对第一绝缘薄膜121进行干法刻蚀为例，可以利用氯气等气体对第一绝缘薄膜121进行刻蚀。
当然，在得到第一绝缘层12后，还可以剥离第三光刻胶图案1221。例如，可以采用机械剥离或者激光剥离等方式剥离第三光刻胶图案1221。
此外，在另一些可能实现的方式中，如图14e所示，还可以在第一极11上依次形成第一绝缘薄膜121、栅极薄膜131、以及第二绝缘薄膜，并且，第二光刻胶图案1321可以与待形成的栅线和第二绝缘层17对应，通过对栅极薄膜131和第二绝缘薄膜进行刻蚀，得到栅线和第二绝缘层17。接着，如图14f所示，在形成栅线和第二绝缘层17后，沉积栅极薄膜131，栅极薄膜131从栅线的侧面延伸至第一绝缘薄膜121中背离衬底20的表面。接着，如图14g所示，对栅极薄膜131进行刻蚀，得到栅极13，栅极13与栅线耦合。接着，如图14h所示，对第一绝缘薄膜121进行刻蚀，得到第一绝缘层12。
采用图14e-14g所示的方式形成栅极13和栅线时，栅极13的材料与栅线的材料可以不同。通过使栅极13的材料与栅线的材料不同，可以调节栅极13的功函数，进而调节垂直晶体管10的阈值电压，使垂直晶体管10实现更好的电学性能。
S1230，在第二镂空部中形成栅介电层14。
如图15a所示，在第二镂空部中形成栅介电薄膜141。
栅介电层14的厚度较小，一般为几个纳米，可以采用ALD工艺沉积栅介电薄膜141。在此基础上，还可以在栅介电薄膜141上形成第三光刻胶，并对第三光刻胶进行曝光，显影后得到第三光刻胶图案。第三光刻胶的材料以及曝光、显影方式，与前述第一光刻胶112相同，在此不再赘述。
接着，如图15b所示，在第三光刻胶图案的保护下，对栅介电薄膜141的底部进行刻蚀，得到栅介电层14。
若利用图14a～14d所示的方式形成栅极13，则在栅极13和栅介电层14之后，在步骤S1240之前，还可以在栅极13和栅介电层14上形成第二绝缘层17。
S1240，在栅介电层14的第一镂空部中形成第一半导体沟道161和第二半导体沟道162。
如图16a所示，在第一镂空部中形成第一半导体薄膜1611。第一半导体薄膜1611的侧壁中背离衬底20的表面，与栅介电层14中背离衬底20的表面齐平。
可以采用CVD、PVD、ALD等工艺沉积第一半导体薄膜1611，使得第一半导体薄膜1611从栅介电层14的侧壁延伸至第一极11背离衬底20的表面上。并且，由于第一半导体薄膜1611的厚度比较小(与前述第一半导体沟道的厚度相同)，因此，沉积的第一半导体薄膜1611沿朝向衬底20的方向凹陷。
此处，考虑到ALD工艺的沉积速率较小，可选的，可以采用CVD或PVD工艺沉积第一半导体薄膜1611。
接着，如图16b所示，在第一半导体沟道161中形成第二半导体薄膜1621。也可以说，在第一半导体沟道161向下凹陷的表面上填充第二半导体薄膜1621。
可以采用CVD、PVD、ALD等工艺沉积第二半导体薄膜1621。考虑到ALD工艺的 沉积速率较小，可选的，可以采用CVD或PVD工艺沉积第二半导体薄膜1621。
在一些可能实现的方式中，若若第二极15未形成于第一镂空部中，则第一半导体薄膜1611即为第一半导体沟道161，第二半导体薄膜1621即为第二半导体沟道162。在另一些可能实现的方式中，若第二极15中的至少部分形成于第一镂空部中，则如图16c所示，分别对第一半导体薄膜1611和第二半导体薄膜1621进行刻蚀，形成第一半导体沟道161和第二半导体沟道162。
S1250，在半导体沟道16上形成第二极15。
可选的，如图3b所示，第二极15可以位于第一镂空部以外；或者，如图4所示，第二极15中的至少一部分也可以位于第一镂空部中。
上述步骤S1210～S1250描述了制备一个垂直晶体管10的过程。在一些可能实现的方式中，多个垂直晶体管10可以同层设置，则同层设置的多个垂直晶体管10中的相同结构，可以通过同一道半导体工艺形成。例如，位于同层的栅极13可以通过同一道半导体工艺形成；位于同层的第一半导体沟道161可以通过同一道半导体工艺形成；位于同层的第二半导体沟道162可以通过同一道半导体工艺形成。
此外，在一些实施例中，参考图10和图11，在形成垂直晶体管10之前，还可以依次在衬底20上形成多个晶体管40和层间介电层50。其中，垂直晶体管10中第一极11、半导体沟道16、以及第二极15的材料的热预算可以小于450℃。在形成垂直晶体管10之后，还可以依次交替在垂直晶体管10背离衬底10一侧形成层间介电层50和垂直晶体管10。
对于形成晶体管40和层间介电层50的解释说明和有益效果，可以参考前述实施例的解释说明和有益效果，在此不再赘述。
此外，关于芯片1的制备方法的其他解释说明以及有益效果，可以前述实施例中芯片1的解释说明和有益效果，在此不再赘述。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。
Claims (19)
- 一种芯片，其特征在于，包括衬底和设置于所述衬底上的多个垂直晶体管；沿远离所述衬底的方向，所述多个垂直晶体管包括依次层叠设置的第一极、半导体沟道、以及第二极；所述垂直晶体管还包括栅介电层，所述栅介电层开设有第一镂空部，所述第一镂空部贯穿所述栅介电层，所述半导体沟道设置于所述第一镂空部中；所述半导体沟道包括第一半导体沟道和第二半导体沟道，所述第一半导体沟道与所述第一极直接接触，所述第二半导体沟道设置于所述第一半导体沟道中；所述第二极与所述第一半导体沟道和所述第二半导体沟道直接接触。
- 根据权利要求1所述的芯片，其特征在于，所述第一半导体沟道中的半导体材料和所述第二半导体沟道中的半导体材料不同。
- 根据权利要求1或2所述的芯片，其特征在于，所述第一半导体沟道为N型半导体，所述第二半导体沟道为P型半导体；或者，所述第一半导体沟道为P型半导体，所述第二半导体沟道为N型半导体。
- 根据权利要求1或2所述的芯片，其特征在于，所述第一半导体沟道和所述第二半导体沟道均为N型半导体或P型半导体。
- 根据权利要求1-4任一项所述的芯片，其特征在于，所述第一半导体沟道的厚度范围为1nm～99nm。
- 根据权利要求5所述的芯片，其特征在于，所述第一半导体沟道中各个位置处的厚度均相同。
- 根据权利要求1-6任一项所述的芯片，其特征在于，所述第一半导体沟道的掺杂浓度范围为10 18/cm 3～10 21/cm 3，所述第二半导体沟道的掺杂浓度小于或等于10 21/cm 3。
- 根据权利要求1-7任一项所述的芯片，其特征在于，所述垂直晶体管为N型晶体管，所述第一极和所述第二极中半导体材料的晶格常数，小于所述沟道半导体中半导体材料的晶格常数；或者，所述垂直晶体管为P型晶体管，所述第一极和所述第二极中半导体材料的晶格常数，大于所述沟道半导体中半导体的材料的晶格常数。
- 根据权利要求1-8任一项所述的芯片，其特征在于，所述垂直晶体管还包括栅极，所述栅极环绕所述栅介电层设置；所述芯片还包括应变薄膜，所述应变薄膜环绕所述栅 极设置；所述垂直晶体管为N型晶体管，所述半导体沟道产生张应变；或者，所述垂直晶体管为P型晶体管，所述半导体沟道产生压应变。
- 根据权利要求1-9任一项所述的芯片，其特征在于，所述第二半导体沟道背离所述衬底的表面和所述第一半导体沟道中背离所述衬底的表面，与所述栅介电层背离所述衬底的表面齐平。
- 根据权利要求1-10任一项所述的芯片，其特征在于，所述芯片还包括多个晶体管和至少一个层间介电层；所述多个晶体管同层设置于所述衬底与所述多个垂直晶体管之间，且所述多个垂直晶体管通过所述至少一个层间介电层与所述多个晶体管垂直分割；其中，所述第一极、所述半导体沟道、以及所述第二极所需的热预算小于450℃。
- 根据权利要求11所述的芯片，其特征在于，所述半导体沟道、以及所述第二极的材料包括多晶硅、多晶SiGeSn、IGZO、IWO、或INO中的至少一种。
- 根据权利要求11或12所述的芯片，其特征在于，所述芯片还包括金属连接线，所述多个晶体管通过所述金属连接线与至少部分垂直晶体管耦合。
- 一种终端，其特征在于，包括电路板和权利要求1-13任一项所述的芯片，所述芯片的引脚与所述电路板耦合。
- 一种芯片的制备方法，其特征在于，所述芯片包括多个垂直晶体管；所述垂直晶体管的制备方法，包括：在衬底上形成第一极和栅介电层；所述栅介电层开设有第一镂空部，所述第一镂空部贯穿所述栅介电层；在所述第一镂空部中形成半导体沟道；所述半导体沟道包括第一半导体沟道和第二半导体沟道，所述第一半导体沟道与所述第一极直接接触，所述第二半导体沟道位于所述第一半导体沟道中；在所述半导体沟道上形成第二极；所述第二极与所述第一半导体沟道和所述第二半导体沟道直接接触。
- 根据权利要求15所述的方法，其特征在于，所述在所述第一镂空部中形成半导体沟道，包括：在所述第一镂空部中形成第一半导体沟道；在所述第一半导体沟道中形成第二半导体沟道；所述第二半导体沟道背离所述衬底的表面和所述第一半导体沟道中背离所述衬底的表面，与所述栅介电层背离所述衬底的表面齐平。
- 根据权利要求15或16所述的方法，其特征在于，所述在衬底上形成第一极和栅介电层，包括：在所述衬底上形成第一极；在所述第一极背离所述衬底一侧形成所述栅介电层。
- 根据权利要求15-17任一项所述的方法，其特征在于，所述在衬底上形成第一极之后，所述在第一极背离所述衬底一侧形成所述栅介电层之前，所述方法还包括：在衬底上依次形成第一绝缘薄膜和栅极薄膜；所述第一绝缘薄膜和所述栅极薄膜与所述第一极位于所述衬底的同一侧；分别对所述栅极薄膜和第一绝缘薄膜进行刻蚀，得到第一绝缘层和栅极；所述第一绝缘层和所述栅极具有第二镂空部，所述栅介电层和所述半导体沟道待形成于所述第二镂空部中。
- 根据权利要求15-18任一项所述的方法，其特征在于，所述第一极、所述半导体沟道、以及所述第二极的材料的热预算小于450℃；形成所述垂直晶体管之前，所述方法还包括：在衬底上形成多个晶体管；多个所述晶体管同层设置于所述衬底与所述垂直晶体管之间；在所述晶体管背离所述衬底一侧形成层间介电层；形成所述垂直晶体管之后，所述方法还包括：依次交替在所述垂直晶体管背离所述衬底一侧形成所述层间介电层和所述垂直晶体管。
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