TWI517357B - 閘極雙極接面電晶體、記憶體陣列及形成閘極雙極接面電晶體之方法 - Google Patents

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Description

閘極雙極接面電晶體、記憶體陣列及形成閘極雙極接面電晶體之方法
閘極雙極接面電晶體、記憶體陣列及形成閘極雙極接面電晶體之方法。
記憶體係一種類型之積體電路且在電腦系統中用於儲存資料。整合記憶體通常製作為個別記憶體單元之一個或多個陣列。記憶體單元可為揮發性、半揮發性或非揮發性。非揮發性記憶體單元可在延長的時段內儲存資料且在一些情況中可在缺少電力的情況下儲存資料。非揮發性記憶體習知上指定為具有至少大約10年之保持時間之記憶體。揮發性記憶體消散且因此更新/重寫以維持資料儲存。揮發性記憶體可具有毫秒或更短之保持時間。
記憶體單元經組態以將記憶體保持或儲存為至少兩種不同可選擇狀態。在二進制系統中，該等狀態被視作「0」或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存超過兩個位階或狀態的資訊。
非揮發性記憶體可用於需在缺少電力的情況下保持資料的應用中。非揮發性記憶體亦可在電力係有限資源(諸如在電池操作之裝置中)的應用中用作揮發性記憶體的替代，因為非揮發性記憶體具有其相對於揮發性記憶體可以節省電力之優點。但是，與揮發性記憶體相比，非揮發性記憶體之讀/寫特性可能相對較慢且/或非揮發性記憶體可能具有有限之耐久性(舉例而言，非揮發性記憶體在故障 前可能僅運行大約105個讀/寫循環)。因此，即使在具有有限電力儲備之裝置中仍經常使用揮發性記憶體。需開發經改良之非揮發性記憶體及/或經改良之半揮發性記憶體。進一步需要開發非揮發性或半揮發性同時具有適當讀/寫特性及耐久性的記憶體單元以在一些應用中取代習知揮發性記憶體。
積體電路製作繼續努力生產更小且更密集之積體電路。需開發小佔據面積之記憶體單元以節省積體電路晶片之昂貴面積。舉例而言，需開發具有小於或等於4F2之佔據面積之記憶體單元，其中「F」係用於形成記憶體單元之遮蔽特徵之最小尺寸。
需開發可為非揮發性或半揮發性且可具有接近4F2之佔據面積之新記憶體單元。
一些實施例包含包括一或多個寬能隙材料之記憶體單元；「寬能隙材料」係具有可量測地大於1.12 eV矽能隙之能隙的材料。在一些實施例中，寬能隙材料可具有1.2 eV或更大之能隙。在一些實施例中，寬能隙材料可具有2.3 eV或更大之能隙且舉例而言可包括一種或多種形式之碳化矽。
記憶體單元可為閘極雙極接面電晶體(BJT)且可包括電浮動體。在一些實施例中，寬能隙材料可用在浮動體及/或鄰近浮動體之空乏區域中。這樣利用寬能隙材料可實現具有長於習知動態隨機存取記憶體(DRAM)之保持時間同 時亦具有適當快的讀/寫特性以在一些應用中取代習知DRAM之隨機存取記憶體(RAM)之形成。此外，或或者，寬能隙材料可實現具有數年之保持時間之記憶體之形成且因此可實現非揮發性記憶體之形成。在一些實施例中，非揮發性記憶體可具有接近或甚至超過習知DRAM之耐久性之耐久性(諸如適於存續106個或更多讀/寫循環之耐久性)。
參考圖1至圖4描述例示性閘極BJT記憶體單元。
參考圖1，一記憶體單元10包括一對射極/集極區域14與16之間之一基極區域12。在一些實施例中，區域12、14及16可由柱形結構組成且此結構可稱作BJT柱。
射極/集極區域14與基極區域12介接在接面13上且類似地射極/集極區域16與基極區域12介接在接面15上。在操作時，射極/集極區域之一者可為BJT裝置之射極區域且另一者可為裝置之集極區域。基極區域與射極區域之間之接面可稱作B-E接面且基極區域與集極區域之間之接面可稱作B-C接面。
射極/集極區域14及16展示為分別電耦合至電節點18及20。節點18及20之一者可對應於一位元線(即數位線或感測線)。節點18及20之另一者在一些實施例中可對應於一字線(即，一存取線)或在其他實施例中對應於接地或其他電靜態結構。
所示之記憶體單元10之BJT具有與射極/集極區域相反摻雜之基極；且具體言之包括p型基極及n型射極/集極區 域。在其他實施例中，如圖2至圖4所示，基極區域及射極/集極區域可包括其他摻雜配置。
圖1(及本揭示內容之各種其他圖式)中用符號「+」及「-」指示摻雜位準。符號p+、p、p-、n-、n及n+之一些及所有可用於指示各種摻雜位準及摻雜類型。標注為p+、p及p-之區域之間之摻雜濃度之差異可取決於所摻雜之特定材料而改變。p+區域之例示性摻雜濃度係至少大約1019個原子/cm3之摻雜濃度(且在一些例示性應用中可係從大約1019個原子/cm3至大約1020個原子/cm3)；p區域之例示性摻雜濃度係從大約1018個原子/cm3至大約1019個原子/cm3且p-區域之例示性摻雜濃度係小於大約5x1018個原子/cm3(且在一些實施例中可小於或等於大約5x1017個原子/cm3)。標注為n-、n及n+之區域可具有類似於上文分別針對p-、p及p+區域描述之摻雜濃度之摻雜濃度。
應注意文本中術語「p」及「n」可用於指代摻雜物類型及相對摻雜濃度兩者。術語「p」及「n」應理解為僅指代摻雜物類型且不指代相對摻雜濃度，除非明確說明術語指代相對摻雜濃度。因此，為了說明本揭示內容及之後的申請專利範圍，應理解術語「p型摻雜」及「n型摻雜」指代一區域之摻雜物類型且不指代相對摻雜位準。因此，p型摻雜區域可摻雜為上述p+、p及p-摻雜位準之任意者且類似地n型摻雜區域可摻雜為上述n+、n及n-摻雜位準之任意者。
記憶體單元10中所使用之摻雜物可為任意適當摻雜物。 在一些實施例中，記憶體單元之至少部分將包括寬能隙材料。例示性寬能隙材料係碳化矽且此可用舉例而言N(諸如來自N2及/或NH3)、P(諸如來自PH3)及As(諸如來自AsH3)之一者或多者n型摻雜。或者，碳化矽可用舉例而言B(諸如來自B2H6)、Al(諸如來自AlCl3、三甲基鋁及三乙基鋁)及Ga(諸如來自三甲基鎵)之一者或多者p型摻雜。
在操作時，可分別在基極區域12與射極/集極區域14及16之間誘發空乏區域22及24。空乏區域用交叉影線圖解說明。空乏區域22之近似邊界用虛線23圖解說明且空乏區域24之近似邊界用虛線25圖解說明。
記憶體單元10具有沿著基極區域12之一閘極26。在操作時，基極區域可包括記憶體單元之電浮動體。閘極可用於使電荷可選擇性地儲存在此浮動體上或從浮動體中排出。因此，記憶體單元可具有兩個可選擇記憶體狀態，該等狀態之一者與另一狀態相比將更多電荷儲存在基極區域12上。
所示之BJT組態為具有一對相對側壁29及31之垂直柱，且閘極26展示為分為一對區段33及35，各區段沿著相對側壁之一者。在一些實施例中，所示之記憶體單元可為記憶體陣列之複數個記憶體單元之一者且所示之閘極之區段33及35可對應於沿著陣列之列或行之多個記憶體單元延伸以互連多個記憶體單元之一對線。此等線可相對於圖1之截面圖延伸至頁面中及延伸出頁面。區段33及35可在圖1之圖式以外之某位置上彼此接合使得所示之區段33及35實際 上係相同閘極之兩個部分。
閘極26包括材料27。此材料可包括任意適當物質且舉例而言可包括多種金屬(舉例而言，鈦、鎢等)、含金屬的組合物(舉例而言，金屬矽化物、金屬氮化物等)及導電摻雜半導體材料(舉例而言，導電摻雜矽、導電摻雜鍺等)之一者或多者。
藉由介電材料30將閘極26與BJT柱之側壁29及31隔開。介電材料可包括任意適當組合物或組合物之組合。在一些實施例中，BJT柱之至少一部分包括一種或多種形式之碳化矽且直接抵著碳化矽之介電材料30之至少一部分包括含矽、氧及氮之鈍化組合物。此鈍化組合物可藉由將碳化矽之一表面與氧及氮化學反應及/或沿著碳化矽之表面沈積含矽、氧及氮之組合物而形成。
在一些實施例中，介電材料30之整體可包括含矽、氧及氮之鈍化組合物。在其他實施例中，介電材料30可包括兩種或更多種不同組合物，直接抵著BJT柱之表面之組合物係鈍化材料，且一種或多種其他組合物係介於鈍化材料與閘極26之間。舉例而言，此等其他組合物可包括二氧化矽及氮化矽之一者或兩者。
在所展示之實施例中，閘極26係沿著BJT之基極區域12但不與B-C接面13及B-E接面15重疊。此外，閘極在BJT操作期間不與空乏區域22及24重疊。在BJT位於垂直柱內之所展示之組態中，閘極26可視作與基極區域垂直重疊且不與空乏區域22及24垂直重疊。
閘極26不與空乏區域22及24重疊可係有利的，因為這可以減輕或消除記憶體單元內之洩漏源。具體言之，閘極BJT記憶體單元可具有包含閘極誘發之洩漏(其可稱作閘極誘發之汲極洩漏，即GIDL)、基極/射極接面洩漏及基極/集極接面洩漏之主要洩漏機制。若閘極26與空乏區域重疊，則記憶體單元內之重大洩漏機制可為閘極誘發之洩漏且這與本質基極/射極接面洩漏及本質基極/集極接面洩漏之組合相比可為記憶體單元內之洩漏提供大得多的貢獻。在所展示之圖1之例示性實施例中，閘極不與空乏區域重疊且因此僅與基極區域耦合。因此，閘極誘發之洩漏(若有)可為記憶體單元內之總洩漏提供小貢獻；且因此穿過記憶體單元之總洩漏可能限於兩個接面之本質洩漏。這可使圖1之記憶體單元具有比習知DRAM長得多的保持時間且在一些實施例中具有適用於非揮發性記憶體之保持時間。
記憶體單元10之BJT柱可視作細分為如參考圖1所示之標度I、II及III說明之多個區域。
標度I圖解說明BJT柱可視作包括一第一射極/集極區域14、一基極區域12及一第二射極/集極區域16。區域12及14介接在接面13上，且區域12及16介接在接面15上。
標度II圖解說明BJT柱可視作包括對應於空乏區域22之外之射極/集極區域14之部分之一第一外區域40、對應於空乏區域24之外之射極/集極區域16之部分之一第二外區域42及介於外區域40與42之間之一內區域44。內區域44與 外區域40介接在空乏區域22之最外邊緣且與外區域42介接在空乏區域24之最外邊緣。
標度III圖解說明BJT柱可視作包括外區域40及42、空乏區域22及24及空乏區域之間之一中性基極區域(或浮動體區域)46。
如上所述，BJT柱可包括一或多個寬能隙材料。寬能隙材料可有利地藉由減小記憶體單元內之洩漏而相對於較窄能隙材料(諸如矽)改良記憶體單元之保持時間。在一些實施例中，至少跨接面13及15(寬至足以完全涵蓋空乏區域22及24)提供寬能隙材料。因此，跨寬能隙材料可減小基極/集極接面洩漏及基極/射極接面洩漏之位置提供寬能隙材料。在一些實施例中，寬能隙材料可提供為跨空乏區域22及24延伸之條狀物且因此標度III之區域40、46及42可為窄能隙材料(諸如矽)。在此等實施例中，跨空乏區域22之寬能隙材料可為與跨空乏區域24之寬能隙材料相同之組合物或可為不同組合物以針對記憶體單元10之特定應用定制BJT。
可供寬能隙材料用於減小BJT內之洩漏之可行方法如下。本質洩漏可視作透過兩種不同機制而推導且大致對應於機制所主導的任一洩漏。該等機制之一者係空乏區域中本質載子的產生且另一者係中性區域中本質載子的擴散。本質載子(ni)之濃度可用方程式I表示：
在方程式I中，Eg係能隙；T係溫度；且k係波玆曼(Boltzmann)常數。本質洩漏針對對應於空乏區域中本質載子之產生之洩漏機制大致與ni成比例且針對對應於中性區中本質載子之擴散之洩漏機制大致與(ni)2(即，本質載子濃度之平方)成比例。在任一情況中，能隙之增大以指數方式減小ni且因此以指數方式減少洩漏。此外，由於對應於中性區中本質載子之擴散之洩漏機制與(ni)2成比例，而對應於空乏區域中本質載子之產生之洩漏機制與ni成比例，故中性區中本質載子之擴散之洩漏機制隨增大之能隙非常快速地減小使得對應於空乏區域中本質載子之產生之洩漏機制係寬能隙材料之主導洩漏機制。
利用寬能隙材料而獲得之洩漏之減小可能極大。舉例而言，在85℃下用3C-SiC(能隙2.52 eV)取代矽(能隙1.12 eV)可以使ni減小達大約10個數量級(即，1010)。保持能力可與洩漏成正比例(所有其他條件相同)且因此利用3C-SiC之記憶體單元可具有比利用矽之類似記憶體單元好10個數量級之保持能力。在一些實施例中，利用3C-SiC之記憶體單元可具有至少大約10年或甚至至少大於20年之保持時間。
在BJT柱中可在洩漏可能成問題之任何地方提供寬能隙材料。舉例而言，當標度III之區域40對應於BJT之射極區域時，可有利地跨該區域40提供寬能隙材料(諸如，舉例而言，若BJT係npn BJT，則節點20係位元線且記憶體單元根據下文參考圖5及圖6所述之方法操作)。在此等實施例中，跨區域40之寬能隙材料可與跨空乏區域22及24之一者 或兩者之寬能隙材料相同或不同。亦可有利地在標度III之區域42及46內提供寬能隙材料以防止洩漏或簡化在於空乏區域22及24內提供寬能隙材料之實施例中之記憶體單元10之製作。因此，在一些實施例中，跨標度III之區域40、22、46、24及42之所有提供寬能隙材料。在此等實施例中，可跨區域40、22、46、24及42之所有提供相同寬能隙材料使得垂直BJT柱之整體僅包括一種寬能隙材料、主要僅由一種寬能隙材料組成或僅由一種寬能隙材料組成。在其他實施例中，區域40、22、46、24及42之一者或多者可包括與另一區域不同之寬能隙材料以針對特定應用定制記憶體單元10。
在一些實施例中，寬能隙材料可跨標度II之區域44提供以跨基極區域12及空乏區域22及24延伸。在此等實施例中，寬能隙材料亦可跨標度II之區域40及42之一者或兩者延伸。舉例而言，若區域40為BJT之射極區域，則寬能隙材料可有利地跨區域40延伸。此外，寬能隙材料可有利地跨區域42延伸以減輕洩漏機制或簡化在區域44中具有寬能隙材料之記憶體單元之製作。若寬能隙材料除跨區域44之外亦跨區域40及42之一者或兩者延伸，則材料可以跨區域40、44及42之所有相同或在區域40及42之一者或兩者中相對於區域44不同以針對特定應用定制記憶體單元10。
寬能隙材料可包括任意適當組合物。在一些實施例中，寬能隙材料可包括矽及碳且可包括一種或多種形式之碳化矽。舉例而言，在一些實施例中寬能隙材料可包括3C形式 之碳化矽、主要由3C形式之碳化矽組成或由3C形式之碳化矽組成且因此可具有大於2.3 eV之能隙(特定言之，此形式之SiC具有2.36 eV之能隙)。
圖2展示類似於圖1之記憶體單元10之例示性實施例記憶體單元10a，但是包括pnp BJT而非npn BJT。圖2之記憶體單元10a用與上文用於描述圖1之相同數字標注且包括與圖1之記憶體單元相同之特徵，在基極及射極/集極區域中利用不同摻雜物類型除外。
圖3及圖4分別展示例示性實施例記憶體單元10b及10c。記憶體單元10b及10c類似於圖1之記憶體單元10，但是包括遍及基極12及射極/集極區域14及16之相同導電性類型。但是，基極區域中之摻雜位準小於基極/集極區域中之摻雜位準。圖3及圖4之記憶體單元10b及10c用與上文用於描述圖1之相同數字標注且包括與圖1之記憶體單元相同之特徵，在基極及射極/集極區域中利用之摻雜物類型除外。圖3及圖4之接面13及15與圖1之接面的不同之處在於其等係不同摻雜位準交會之界面而非不同摻雜物類型交會之界面。在操作時，記憶體單元10b及10c之閘極26可在耦合至此等閘極之基極區域內誘發摻雜物類型改變使得即使BJT最初未摻雜為npn或pnp BJT，記憶體單元之BJT仍分別用作npn及pnp BJT。
可在記憶體陣列中利用圖1至圖4之記憶體單元。圖5圖解說明包括上文參考圖1所述之類型之複數個記憶體單元10之一記憶體陣列50。各記憶體單元示意地圖解說明為閘 極BJT，閘極26圖解說明為電容耦合至基極12(電容耦合係透過介電質30(圖5中未展示))。所示之圖5之BJT具有區域14作為射極區域且具有區域16作為集極區域，但是在其他實施例中此定向可顛倒。
記憶體陣列50包括一系列位元線、第一系列之字線(標注為WL1之系列)及第二系列之字線(標注為WL2之系列)。在一些實施例中，圖1之節點20可對應於位元線(BL)；圖1之節點18可對應於第一系列之字線(WL1)；且圖1之閘極26可沿著第二系列之字線(WL2)。在此等實施例中，記憶體單元10之射極/集極區域16可視作與位元線直接耦合之第一射極/集極區域且記憶體單元之射極/集極區域14可視作與第一系列之字線電耦合之第二射極/集極區域。陣列50之各記憶體單元可透過含有位元線之一者連同字線WL2之一者及/或字線WL1之一者之組合唯一地定址。在一些實施例中字線或可稱作存取線且在一些實施例中位元線或可稱作感測線。
圖6圖解說明可用於將陣列50之個別記憶體單元程式化為「0」資料狀態(即，「寫0」操作)、將個別記憶體單元程式化為「1」資料狀態(即，「寫1」操作)、及讀取記憶體單元以確定個別記憶體單元之資料狀態之各種操作。圖6亦圖解說明各種操作期間之Pbase(即，圖1之基極12)之電壓。圖6所示之各種狀態之例示性電壓位準可包含(假定2.3 eV之能隙)：
VBLID=0伏(V)
VBLW0=2 V
VBLRD=0 V(D0，0 V；D1，1 V)
VBLW1=0 V
VW1ID=0 V
VW1WT=3 V
VW1RD=5 V
VW2ID=-3 V
VW2WT=2 V
VW2RD=-2 V
術語「D0」及「D1」指示分別針對記憶體單元之「0」資料狀態及「1」資料狀態讀取之電壓。圖6之例示性操作可有利地達成記憶體單元之D0記憶體狀態與D1記憶體狀態之間之高p-base程式化裕度(大於或等於大約1 V)，該裕度可提供足夠電荷以實現記憶體單元之長保持能力及提供針對變化及干擾模式之裕度。此外，用於讀取及寫入操作之各種電壓可保持在相對較低位準(小於或等於大約5 V)，其可以適中電力消耗實現記憶體單元之操作。
圖6所示之各種狀態之另一組例示性電壓位準可包含(假定2.3 eV之能隙)：
VBLID=0 V
VBLW0=3 V
VBLRD=0 V(D0，0 V；D1，1 V)
VBLW1=0 V
VW1ID=0 V
VW1WT=5 V
VW1RD=5 V
VW2ID=-3 V
VW2WT=2 V
VW2RD=-2 V
應注意「寫0」操作與「寫1」操作相比具有WL1與位元線之間之較低電壓差。位元線與WL1之間之較低電壓差允許電荷從Pbase排出，而位元線與WL1之間之較高電壓差導致電荷被捕獲在Pbase上。各種機制可說明此關係。舉例而言，在基極與閘極26電容耦合期間位元線與WL1之間之高電壓差可導致衝擊離子化、柯克(Kirk)效應、韋伯斯特(Webster)效應及/或限制穿過BJT之電荷轉移之其他機制且因此可導致電荷被捕獲在BJT之浮動基極上。相比之下，在閘極與基極電容耦合期間位元線與WL1之間之低電壓差可允許電荷穩定流動穿過BJT且因此可允許電荷從浮動基極排出。
位元線與WL1之間之較低電壓差允許電荷從Pbase排出，而位元線與WL1之間之較高電壓差導致電荷被捕獲在Pbase上之原因之可能說明如下。當電壓差高時，在集極-基極區域中存在衝擊離子化。此供應基極電流(Ib)至npn雙極電晶體。集極電流(Ic)產生，其透過方程式II與基極電流相關。
方程式II I c =β ＊ I b
在方程式II中，β係npn電流增益。
衝擊離子化電流等於αn ＊ Ic，其中αn係衝擊離子化效率；且係電場除以電壓之函數。此導致方程式III之關係。
方程式III I b =α n ＊ I c
若(αn ＊β)>1，單元鎖存。一旦單元鎖存，閘極(圖5之26)即失去對Pbase之控制且無法耦合至Pbase。因此，即使使閘極電壓變低，Pbase電壓亦保持高。相比之下，在低電壓差下，單元未鎖存，閘極可充分耦合至Pbase，且使閘極電壓變低亦可使Pbase電壓變低。
圖7圖解說明包括上文參考圖1所述之類型之複數個記憶體單元10之一例示性實施例記憶體陣列50a。圖7之記憶體陣列類似於圖5之記憶體陣列，第一系列之字線(圖5之WL1)已被節點51取代除外。節點51處於彼此相同之電壓下，且在一些實施例中可彼此電耦合並與共同端子電耦合(舉例而言，其等皆連接至接地板)。
在一些實施例中，圖1之節點20可對應於圖7之位元線(BL)；圖1之節點18可對應於節點51；且圖1之閘極26可沿著該系列之字線(WL2)。在此等實施例中，記憶體單元10之射極/集極區域16可視作與位元線直接耦合之第一射極/集極區域且記憶體單元之射極/集極區域14可視作彼此電耦合且與共同端子電耦合之第二射極/集極區域。陣列50a 之各記憶體單元可透過含有位元線之一者連同字線WL2之一者之組合唯一地定址。
圖8圖解說明可用於將陣列50a之個別記憶體單元程式化為「0」資料狀態(即，「寫0」操作)、將個別記憶體單元程式化為「1」資料狀態(即，「寫1」操作)、及讀取記憶體單元以確定個別記憶體單元之資料狀態之各種操作。圖8亦圖解說明各種操作期間之Pbase(即，圖1之基極12)之電壓。圖8所示之各種狀態之例示性電壓位準可包含(假定2.3 eV之能隙且假定節點51上0 V之共同電壓)：
VBLID=2 V
VBLW0=2 V
VBLRD=5 V(D0，5 V；D1，4 V)
VBLW1=4 V
VW2ID=-3 V
VW2WT=2 V
VW2RD=-1.4 V
圖9圖解說明另一例示性實施例記憶體陣列50b。圖9之記憶體陣列包括上文參考圖2所述之類型之複數個記憶體單元10a。與圖5之記憶體陣列相同，圖9之記憶體陣列包括一系列之位元線、第一系列之字線(標注為WL1之系列)及第二系列之字線(標注為WL2之系列)。在一些實施例中，圖2之節點20可對應於位元線(BL)；圖2之節點18可對應於第一系列之字線(WL1)；且圖2之閘極26可沿著第二系 列之字線(WL2)。在此等實施例中，記憶體單元10a之射極/集極區域16可視作與位元線直接耦合之第一射極/集極區域且記憶體單元之射極/集極區域14可視作與第一系列之字線電耦合之第二射極/集極區域。陣列50b之各記憶體單元可透過含有位元線之一者連同字線WL2之一者及/或字線WL1之一者之組合唯一地定址。
圖10圖解說明可用於將陣列50b之個別記憶體單元程式化為「0」資料狀態(即，「寫0」操作)、將個別記憶體單元程式化為「1」資料狀態(即，「寫1」操作)、及讀取記憶體單元以確定個別記憶體單元之資料狀態之各種操作。圖10亦圖解說明各種操作期間之Nbase(即，圖2之基極12)之電壓。圖10所示之各種狀態之例示性電壓位準可包含(假定2.3 eV之能隙)：
VBLID=5 V
VBLW0=4 V
VBLRD=5 V(D0，5 V；D1，4 V)
VBLW1=5 V
VW1ID=5 V
VW1WT=1 V
VW1RD=0 V
VW2ID=5 V
VW2WT=0 V
VW2RD=4 V
圖10所示之各種狀態之另一組例示性電壓位準可包含(假定2.3 eV之能隙)：
VBLID=5 V
VBLW0=3 V
VBLRD=5 V(D0，5 V；D1，4 V)
VBLW1=5 V
VW1ID=5 V
VW1WT=0 V
VW1RD=0 V
VW2ID=5 V
VW2WT=0 V
VW2RD=4 V
圖11圖解說明可用於將圖9之陣列50b之個別記憶體單元程式化為「0」資料狀態(即，「寫0」操作)、將個別記憶體單元程式化為「1」資料狀態(即，「寫1」操作)、及讀取記憶體單元以確定個別記憶體單元之資料狀態之另一組操作。圖11亦圖解說明各種操作期間之Nbase(即，圖2之基極12)之電壓。圖11所示之各種狀態之例示性電壓位準可包含(假定2.3 eV之能隙)：
VBLID=0 V
VBLW0=2 V
VBLRD=0 V(D0，0 V；D1，1 V)
VBLW1=0 V
VW1ID=0 V
VW1WT=4 V
VW1RD=5 V
VW2ID=5 V
VW2WT=0 V
VW2RD=4 V
圖11所示之各種狀態之另一組例示性電壓位準可包含(假定2.3 eV之能隙)：
VBLID=0 V
VBLW0=3 V
VBLRD=0 V(D0，0 V；D1，1 V)
VBLW1=0 V
VW1ID=0 V
VW1WT=5 V
VW1RD=5 V
VW2ID=5 V
VW2WT=0 V
VW2RD=4 V
圖12圖解說明包括上文參考圖2所述之類型之複數個記憶體單元10a之例示性實施例記憶體陣列50c。圖12之記憶體陣列類似於圖9之記憶體陣列，第一系列之字線(圖9之WL1)已被節點53取代除外。節點53彼此處於相同電壓下，且在一些實施例中可彼此電耦合且與共同端子電耦合(舉 例而言，其等皆連接至導電板)。
在一些實施例中，圖2之節點20可對應於圖12之位元線(BL)；圖2之節點18可對應於節點53；且圖2之閘極26可沿著該系列之字線(WL2)。在此等實施例中，記憶體單元10a之射極/集極區域16可視作與位元線直接耦合之第一射極/集極區域且記憶體單元之射極/集極區域14可視作彼此電耦合且與共同端子電耦合之第二射極/集極區域。陣列50c之各記憶體單元可透過含有位元線之一者連同字線WL2之一者之組合唯一地定址。
圖13圖解說明可用於將陣列50c之個別記憶體單元程式化為「0」資料狀態(即，「寫0」操作)、將個別記憶體單元程式化為「1」資料狀態(即，「寫1」操作)、及讀取記憶體單元以確定個別記憶體單元之資料狀態之各種操作。圖13亦圖解說明各種操作期間之Nbase(即，圖2之基極12)之電壓。圖13所示之各種狀態之例示性電壓位準可包含(假定2.3 eV之能隙且假定節點53上5 V之共同電壓)：
VBLID=3 V
VBLW0=3 V
VBLRD=0 V(D0，0 V；D1，1 V)
VBLW1=0 V
VW2ID=5 V
VW2WT=0 V
VW2RD=3.4 V
圖14圖解說明可用於將圖12之陣列50c之個別記憶體單元程式化為「0」資料狀態(即，「寫0」操作)、將個別記憶體單元程式化為「1」資料狀態(即，「寫1」操作)、及讀取記憶體單元以確定個別記憶體單元之資料狀態之另一組操作。圖14亦圖解說明各種操作期間之Nbase(即，圖2之基極12)之電壓。圖14所示之各種狀態之例示性電壓位準可包含(假定2.3 eV之能隙且假定節點53上0 V之共同電壓)：
VBLID=2 V
VBLW0=2 V
VBLRD=5 V(D0，5 V；D1，4 V)
VBLW1=4 V
VW2ID=5 V
VW2WT=0 V
VW2RD=3.4 V
圖1至圖4之記憶體單元可容易地併入半導體構造中。圖15及圖16分別圖解說明包括圖1之記憶體單元10及圖2之記憶體單元10a之例示性半導體構造。
參考圖15，半導體構造60包括支撐在半導體基板62上方之記憶體單元10。在一些實施例中基板62可包括單晶矽、主要由單晶矽組成或由單晶矽組成且展示為經p型背景摻雜。術語「半導電基板」、「半導體構造」及「半導體基板」意指包括半導電材料之任意構造，包含但不限於塊體半導電材料諸如半導體晶圓(單獨或包括其他材料之組合) 及半導電材料層(單獨或包括其他材料之組合)。術語「基板」指的是任何支撐結構，包含但不限於上述半導體基板。雖然基板62展示為同質，但是在一些實施例中基板可包括多種材料。舉例而言，基板62可對應於含有與積體電路製作相關之一種或多種材料之半導體基板。可能與積體電路製作相關之例示性材料係難熔金屬材料、障壁材料、擴散材料、絕緣體材料等之各種材料。
記憶體單元10係大致垂直柱64之部分。此柱包含基板62之半導體材料正上方之n型摻雜區段66(區段66展示為摻雜至n+摻雜位準)。在一些實施例中，區段66可包括圖案化自基板62之單晶矽且/或可包括沈積在基板62上方之半導體材料。區段66係展示為與導電材料68電耦合，該導電材料68與節點18互連。導電材料68可為任意適當材料；包含舉例而言各種金屬、含金屬的組合物及/或導電摻雜半導體材料之任意者。導電材料68可為不同於區段66之導電摻雜材料之材料(如所示)或可為導電摻雜材料66之擴展。在一些實施例中，區段66可省略且射極/集極區域14可直接接觸導電節點18，該導電節點18包括各種金屬及/或含金屬的組合物之任意者、主要由各種金屬及/或含金屬的組合物之任意者組成或由各種金屬及/或含金屬的組合物之任意者組成。
柱64稱作「大致垂直」以指示其大致正交於基板之主上表面延伸。具體言之，本文中所使用之術語「垂直」用於界定一元件或結構相對於一晶圓或基板之主平面或表面之 相對定向。一結構可稱作「大致垂直」以指示該結構在製作及量測之合理裕度內垂直。
柱64亦包含射極/集極區域16正上方之n型摻雜區段70。區段70可包括矽及/或任意其他適當半導體材料。區段70係展示為與導電材料72電耦合，該導電材料72與節點20互連。導電材料72可為任意適當材料；包含舉例而言各種金屬、含金屬組合物及/或導電摻雜半導體材料之任意者。導電材料72可為不同於區段70之導電摻雜材料之材料(如所示)或可為導電摻雜材料70之擴展。在一些實施例中，區段70可省略且射極/集極區域16可直接接觸導電節點20，該導電節點20包括各種金屬及/或含金屬組合物之任意者、主要由各種金屬及/或含金屬組合物之任意者組成或由各種金屬及/或含金屬組合物之任意者組成。
參考圖16，半導體構造60a包括支撐在半導體基板62a上方之記憶體單元10a。基板62a可包括上文參考圖15之基板62所述之組合物之任意者。
記憶體單元10a係大致垂直柱64a之部分。此柱包含基板62a之半導體材料正上方之p型摻雜區段66a。區段66a係展示為與導電材料68a電耦合，該導電材料68a與節點18互連。導電材料68a可為上文參考圖15之材料68所述之材料之任意者。導電材料68a可為不同於區段66a之導電摻雜材料之材料(如所示)或可為導電摻雜材料66a之擴展。在一些實施例中，區段66a可省略且射極/集極區域14可直接接觸導電節點18，該導電節點18包括各種金屬及/或含金屬組 合物之任意者、主要由各種金屬及/或含金屬組合物之任意者組成或由各種金屬及/或含金屬組合物之任意者組成。
柱64a亦包含射極/集極區域16正上方之p型摻雜區段70a。區段70a可包括矽及/或任意其他適當半導體材料。區段70a係展示為與導電材料72a電耦合，該導電材料72a與節點20互連。導電材料72a可包括上文參考圖15之材料72所述之材料之任意者。導電材料72a可為不同於區段70a之導電摻雜材料之材料(如所示)或可為導電摻雜材料70a之擴展。在一些實施例中，區段70a可省略且射極/集極區域16可直接接觸導電節點20，該導電節點20包括各種金屬及/或含金屬的組合物之任意者、主要由各種金屬及/或含金屬的組合物之任意者組成或由各種金屬及/或含金屬的組合物之任意者組成。
在一些實施例中，具有寬能隙材料之記憶體單元可沿著積體電路晶片之一或多個層級(或層)形成且可形成在藉由習知方法製作之邏輯或其他電路之一或多個層級上方(舉例而言，此類其他電路可包括MOSFET電晶體)。此外，或或者，可在含有寬能隙材料之記憶體單元上方製作一或多層級之習知電路。
可利用任何適當處理形成圖1至圖16之各種記憶體單元及記憶體陣列。舉例而言，圖17及圖18圖解說明用於製作包括圖1所示之類型之記憶體單元10之圖7所示之類型之記憶體陣列50a之例示性製程。
參考圖17，半導體構造80包括一基板82，該基板82具有p型摻雜區域81上方之n型摻雜區域83。基板82可為類似於上文參考圖15所述之基板62之半導體基板。因此，區域81及83可為單晶矽晶圓之導電摻雜區域且/或可為沿著一層部分製成之積體電路形成之導電摻雜區域。
一記憶體單元堆疊84之導電摻雜區域12、14及16形成在基板82上方。在一些實施例中，整個堆疊84可包括經摻雜之寬能隙材料(諸如，舉例而言，3C-SiC)、主要由經摻雜之寬能隙材料(諸如，舉例而言，3C-SiC)組成或由經摻雜之寬能隙材料(諸如，舉例而言，3C-SiC)組成。若經摻雜之區域83包括單晶矽且寬能隙材料包括碳化矽，則寬能隙材料可在單晶矽上方磊晶生長。
在將寬能隙材料(諸如，舉例而言，碳化矽)併入積體電路製作序列時遇到之困難在於寬能隙材料內之摻雜物活化可利用對於積體電路習知使用之組件之許多者而言太高之熱預算。減小摻雜物活化之熱預算之方法係在此材料之磊晶生長期間就地摻雜寬能隙材料。
一圖案化遮罩97形成在記憶體單元堆疊84上方，此圖案化遮罩界定對應於延伸穿過遮罩之複數個開口99之圖案。圖案化遮罩可包括任意適當組合物且可用任何適當處理形成。舉例而言，遮罩可包括用光微影術圖案化之光阻。作為另一實例，遮罩可包括利用間距倍增方法形成之一或多個結構。
參考圖18，用一次或多次適當蝕刻將圖案從遮罩97(圖 17)轉印至堆疊84中，且隨後移除遮罩。記憶體單元堆疊84因此圖案化為大致垂直BJT柱88。隨後，介電材料30沿著柱之側壁形成。
導電互連件90形成在柱之間且與經摻雜之區域83電連接。互連件90透過經摻雜之區域83及/或透過其他互連彼此電耦合且皆可電連接至一共同端子使得其等皆繫至共同電壓51(如所示)。
介電材料30可藉由最初沿著柱88之外暴露表面提供表面鈍化而形成。此表面鈍化可包括沿著外表面提供含矽、氧及氮之一層。在一些實施例中此層可藉由暴露之碳化矽之外表面之氮化/氧化及/或藉由沿著暴露外表面之鈍化材料之沈積而形成。在一些實施例中，介電材料30可由鈍化層組成。在其他實施例中，額外介電材料可沿著鈍化層形成以形成包括與其他介電材料組合之鈍化層之介電材料30。此等其他介電材料可包括舉例而言二氧化矽及氮化矽之一者或兩者。
在一些實施例中，材料90可包括金屬或其他熱敏材料且在摻雜寬能隙材料之後形成導電材料90之優點在於此可避免熱敏材料暴露至用於摻雜寬能隙材料之熱預算。
電絕緣材料92形成在導電材料90上方及柱88之間且隨後導電材料27形成在絕緣材料92上方並圖案化以形成閘極26。隨後，另一絕緣材料94形成在閘極26及絕緣材料92上方。電絕緣材料92及94可包括任意適當組合物或組合物之組合，包含舉例而言二氧化矽、氮化矽及各種經摻雜之氧 化物玻璃(舉例而言，硼磷矽酸玻璃、磷矽酸玻璃、氟矽酸玻璃等)之任意者之一者或多者。電絕緣材料92及94在一些實施例中可為彼此相同之組合物且在其他實施例中可為彼此不同之組合物。
位元線100跨柱88形成且與此等柱內之上部經摻雜區域16直接電接觸。位元線100可視作一節點20(圖1)之一實例，該節點20可形成為與所示之例示性實施例記憶體單元之上部射極/集極區域16直接電連接。位元線100可包括任意適當導電材料且可舉例而言包括各種金屬、含金屬的組合物及導電摻雜半導體材料之一者或多者、主要由各種金屬、含金屬的組合物及導電摻雜半導體材料之一者或多者組成或由各種金屬、含金屬的組合物及導電摻雜半導體材料之一者或多者組成。雖然位元線展示為直接抵著射極/集極區域16形成，但是在其他實施例中可能存在位元線與射極/集極區域之間之一種或多種導電材料(諸如，舉例而言，類似於圖15之導電摻雜半導體材料70之導電材料)。
構造80具有從一柱之一側至2F之鄰近柱之相同側之尺寸且因此個別記憶體單元可具有大約4F2之佔據面積。
雖然圖17及圖18係關於圖7所示之類型之記憶體陣列中之圖1所示之類型之記憶體單元10之形成，但是一般技術者瞭解類似處理可用於形成本揭示內容中所述之記憶體陣列之任意者中之本揭示內容所述之其他記憶體單元之任意者。
上述記憶體單元及記憶體陣列可併入積體電路晶片或封 裝中且此可用於電子裝置及/或系統中。電子系統可用於舉例而言記憶體模組、裝置驅動器、電力模組、通信數據機、處理器模組及專用模組中且可包含多層、多晶片模組。電子系統可為廣泛之系統之任意者，諸如，舉例而言，時鐘、電視、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等。
圖式中各種實施例之特定定向僅為闡釋之目的且在一些應用中，該等實施例可相對於所展示之定向旋轉。本文所提供之描述及下文之申請專利範圍係關於具有各種特徵之間之所述關係之任何結構，無關於結構是否處於圖中之特定定向或相對於此定向旋轉。
附圖之截面圖僅展示截面平面內之特徵且未展示截面之平面後之材料以簡化圖式。
當上文提到結構處於另一結構「上」或「抵著」另一結構時，其可直接位於另一結構上或亦可存在中介結構。相比之下，當提及結構處於另一結構「正上方」或「直接抵著」另一結構時，不存在中介結構。當提及結構「連接」或「耦合」至另一結構時，其可直接連接或耦合至另一結構或可存在中介結構。相比之下，當提及結構「直接連接」或「直接耦合」至另一結構時，不存在中介結構。
10‧‧‧記憶體單元
10a‧‧‧記憶體單元
10b‧‧‧記憶體單元
10c‧‧‧記憶體單元
12‧‧‧基極區域
13‧‧‧接面
14‧‧‧射極/集極區域
15‧‧‧接面
16‧‧‧射極/集極區域
18‧‧‧節點
20‧‧‧節點
22‧‧‧空乏區域
23‧‧‧近似邊界
24‧‧‧空乏區域
25‧‧‧近似邊界
26‧‧‧閘極
27‧‧‧材料
29‧‧‧側壁
30‧‧‧介電材料
31‧‧‧側壁
33‧‧‧區段
35‧‧‧區段
40‧‧‧第一外區域
42‧‧‧第二外區域
44‧‧‧內區域
46‧‧‧中性基極區域/浮動體區域
50‧‧‧記憶體陣列
50a‧‧‧記憶體陣列
50b‧‧‧記憶體陣列
50c‧‧‧記憶體陣列
51‧‧‧節點
53‧‧‧節點
60‧‧‧半導體構造
60a‧‧‧半導體構造
62‧‧‧半導體基板
62a‧‧‧半導體基板
64‧‧‧大致垂直柱
64a‧‧‧大致垂直柱
66‧‧‧n型摻雜區段
66a‧‧‧p型摻雜區段
68‧‧‧導電材料
68a‧‧‧導電材料
70‧‧‧n型摻雜區段
70a‧‧‧p型摻雜區段
72‧‧‧導電材料
72a‧‧‧導電材料
80‧‧‧半導體構造
81‧‧‧p型摻雜區域
82‧‧‧基板
83‧‧‧n型摻雜區域
84‧‧‧記憶體單元堆疊
88‧‧‧大致垂直BJT柱
90‧‧‧導電互連件/導電材料
92‧‧‧絕緣材料
94‧‧‧絕緣材料
97‧‧‧遮罩
99‧‧‧開口
100‧‧‧位元線
BL‧‧‧位元線
I‧‧‧標度
II‧‧‧標度
III‧‧‧標度
Pbase‧‧‧基極
WL1‧‧‧第一系列之字線
WL2‧‧‧第二系列之字線
圖1係一例示性實施例記憶體單元之一圖解截面圖。
圖2係另一例示性實施例記憶體單元之一圖解截面圖。
圖3係另一例示性實施例記憶體單元之一圖解截面圖。
圖4係另一例示性實施例記憶體單元之一圖解截面圖。
圖5係包括圖1所示之類型之記憶體單元之一例示性實施例記憶體陣列之一圖解示意圖。
圖6圖解說明利用圖5之記憶體陣列之一例示性實施例操作配置。
圖7係包括圖1所示之類型之記憶體單元之另一例示性實施例記憶體陣列之一圖解示意圖。
圖8圖解說明利用圖7之記憶體陣列之一例示性實施例操作配置。
圖9係包括圖2所示之類型之記憶體單元之一例示性實施例記憶體陣列之一圖解示意圖。
圖10及圖11圖解說明利用圖9之記憶體陣列之例示性實施例操作配置。
圖12係包括圖2所示之類型之記憶體單元之另一例示性實施例記憶體陣列之一圖解示意圖。
圖13及圖14圖解說明利用圖12之記憶體陣列之一例示性實施例操作配置。
圖15係另一例示性實施例記憶體單元之一圖解截面圖。
圖16係另一例示性實施例記憶體單元之一圖解截面圖。
圖17及圖18圖解說明用於製作記憶體單元陣列之一例示性實施例方法之製程階段。
10‧‧‧記憶體單元
12‧‧‧基極區域
13‧‧‧接面
14‧‧‧射極/集極區域
15‧‧‧接面
16‧‧‧射極/集極區域
18‧‧‧節點
20‧‧‧節點
22‧‧‧空乏區域
23‧‧‧近似邊界
24‧‧‧空乏區域
25‧‧‧近似邊界
26‧‧‧閘極
27‧‧‧材料
29‧‧‧側壁
30‧‧‧介電材料
31‧‧‧側壁
33‧‧‧區段
35‧‧‧區段
40‧‧‧第一外區域
42‧‧‧第二外區域
44‧‧‧內區域
46‧‧‧中性基極區域/浮動體區域
I‧‧‧標度
II‧‧‧標度
III‧‧‧標度

Claims (34)

  1. 一種半導體構造，其包括：一閘極雙極接面電晶體，其包含：一基極區域，其介於一集極區域與一射極區域之間；一基極-集極(B-C)接面處於該基極區域與該集極區域之一界面上；一基極-射極(B-E)接面處於該基極區域與該射極區域之一界面上；該基極區域、該集極區域及該射極區域之至少一者之至少部分包括具有至少1.2eV之一能隙之一寬能隙材料；及一閘極，其沿著該基極區域且藉由介電材料而與該基極區域隔開；該閘極不與該B-C接面或該B-E接面重疊。
  2. 如請求項1之半導體構造，其中該基極區域包括一第一摻雜物類型，且其中該射極區域及該集極區域包括與該第一摻雜物類型相反之一第二摻雜物類型。
  3. 如請求項1之半導體構造，其中該基極區域、該射極區域及該集極區域皆包括彼此相同之摻雜物類型，且其中該基極區域與該射極區域及該集極區域之任一者相比摻雜較輕。
  4. 如請求項1之半導體構造，其具有一操作模式，其中存在跨該B-E接面延伸之一B-E空乏區域，且其中存在跨該B-C接面延伸之一B-C空乏區域；該閘極不與該B-E空乏 區域及該B-C空乏區域之任一者重疊。
  5. 如請求項4之半導體構造，其中該B-E空乏區域及該B-C空乏區域完全包含在具有至少1.2eV之該能隙之該寬能隙材料內。
  6. 如請求項5之半導體構造，其中該B-E空乏區域及該B-C空乏區域包含在彼此相同之一材料內。
  7. 如請求項5之半導體構造，其中該B-E空乏區域及該B-C空乏區域包含在彼此不同之材料內。
  8. 如請求項5之半導體構造，其中具有至少1.2eV之該能隙之該寬能隙材料完全跨該基極區域延伸。
  9. 如請求項1之半導體構造，其中具有至少1.2eV之該能隙之該寬能隙材料包括矽及碳。
  10. 如請求項1之半導體構造，其中該基極區域、該射極區域及該集極區域完全由一種或多種寬能隙材料組成，每一該一種或多種寬能隙材料具有至少1.2eV之一能隙。
  11. 如請求項10之半導體構造，其中該射極區域及該基極區域包括具有至少1.2eV之該能隙之一共同寬能隙材料。
  12. 如請求項10之半導體構造，其中該射極區域及該基極區域包括彼此不同之寬能隙材料，該寬能隙材料之每一者具有至少1.2eV之能隙。
  13. 如請求項10之半導體構造，其中該集極區域及該基極區域包括具有至少1.2eV之該能隙之一共同寬能隙材料。
  14. 如請求項10之半導體構造，其中該集極區域及該基極區域包括彼此不同之寬能隙材料，該寬能隙材料之每一者 具有至少1.2eV之一能隙。
  15. 如請求項10之半導體構造，其中該基極區域、該射極區域及該集極區域皆包括具有至少1.2eV之該能隙之一共同寬能隙材料。
  16. 如請求項1之半導體構造，其具有與一位元線耦合之該射極區域及該集極區域之一者及為一第一區域，且具有與一節點耦合之該射極區域及該集極區域之另一者及為一第二區域；且其中具有至少1.2eV之該能隙之該寬能隙材料完全跨該第一區域延伸。
  17. 如請求項16之半導體構造，其中具有至少1.2eV之該能隙之該寬能隙材料亦完整地跨該第二區域延伸。
  18. 一種半導體構造，其包括：一閘極雙極接面電晶體，其包含：一基極區域，其介於一集極區域與一射極區域之間；一B-C接面處於該基極區域與該集極區域之一界面上；一B-E接面處於該基極區域與該射極區域之一界面上；該等區域之至少一者之至少部分包括具有至少2.3eV之一能隙之一寬能隙材料；一閘極，其沿著該基極區域且藉由介電材料與該基極區域隔開；及在操作時該閘極僅與該基極區域耦合使得任意閘極 誘發之洩漏小於基極/射極接面洩漏與基極/集極接面洩漏之組合。
  19. 如請求項18之半導體構造，其中該B-C接面在具有至少大約2.3eV之該能隙之該寬能隙材料內。
  20. 如請求項18之半導體構造，其中該B-E接面在具有至少大約2.3eV之該能隙之該寬能隙材料內。
  21. 如請求項18之半導體構造，其中該B-C接面及該B-E接面兩者在具有至少大約2.3eV之該能隙之一相同寬能隙材料內。
  22. 如請求項18之半導體構造，其中具有至少大約2.3eV之該能隙之該寬能隙材料包括矽及碳。
  23. 一種記憶體陣列，其包括：一系列存取線；一系列位元線；及複數個閘極雙極接面電晶體，該等閘極雙極接面電晶體之個別透過含有該等位元線之一者及該等存取線之一者之組合唯一地定址；該等個別閘極雙極接面電晶體包括：一垂直電晶體柱，其在一對射極/集極區域之間具有一基極區域；該等射極/集極區域之一者為一第一射極/集極區域且另一者為一第二射極/集極區域；一第一接面處於該基極區域與該第一射極/集極區域之一界面上，且一第二接面處於該基極區域與該第二射極/集極區域之一界面上；該垂直電晶體柱之至少一部分包括 具有大於或等於1.2eV之一能隙之一寬能隙材料；該第一射極/集極區域與一位元線直接電耦合；及一閘極，其沿著該垂直電晶體柱之該基極區域且藉由介電材料與該基極區域隔開；該閘極不與該第一接面及該第二接面之任一者垂直重疊；該閘極為一存取線之一區域。
  24. 如請求項23之記憶體陣列，其中該等第二射極/集極區域皆彼此電耦合且與一共同端子電耦合。
  25. 如請求項23之記憶體陣列，其中該系列之存取線係第一系列之存取線，且進一步包括第二系列之存取線，該第二系列之存取線與該等第二射極/集極區域直接電耦合。
  26. 一種形成一閘極雙極接面電晶體之方法，其包括：在一單晶矽基板上方磊晶生長一種或多種寬能隙材料，一寬能隙為大於或等於1.2eV之一能隙；該一或多個寬能隙材料在該磊晶生長期間摻雜以形成至少三個區域之一堆疊；該三個區域從該基板開始按升序為一第一區域、一第二區域及一第三區域；該第一區域及該第二區域接合在一第一接面區域上；且該第二區域及該第三區域接合在一第二接面上；將該等磊晶生長之材料圖案化為從該基板向上延伸之複數個大致垂直電晶體柱；該等柱內之該等第一區域電耦合至該基板之導電摻雜區域；沿著該等電晶體柱之側壁形成一種或多種介電材料；及形成閘極使其等沿著該等電晶體柱且藉由該一種或多 種介電材料與該等電晶體柱隔開，該等閘極與該等電晶體柱之該等第二區域垂直重疊且不與該第一接面及該第二接面之任一者垂直重疊。
  27. 如請求項26之方法，其中該第二區域摻雜為與該第一區域及該第三區域不同之導電性類型。
  28. 如請求項26之方法，其中該第二區域摻雜為與該第一區域及該第三區域相同之導電性類型，但是濃度低於該第一區域及該第三區域。
  29. 如請求項26之方法，其進一步包括將該基板之該等導電摻雜區域彼此電耦合及與一共同端子電耦合。
  30. 如請求項26之方法，其中該一種或多種寬能隙材料對應於一種或多種形式之碳化矽。
  31. 如請求項30之方法，其中該碳化矽之至少一些係3C-SiC。
  32. 如請求項26之方法，其中該一種或多種介電材料包含直接抵著該等電晶體柱之該等側壁形成且包括矽、氧及氮之一鈍化層。
  33. 如請求項32之方法，其中該一種或多種介電材料僅包含該鈍化層。
  34. 如請求項32之方法，其中該一種或多種介電材料包含形成在該鈍化層上方之其他介電材料。
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