JPH0464249A - Soi基板の製造方法 - Google Patents
Soi基板の製造方法Info
- Publication number
- JPH0464249A JPH0464249A JP17901890A JP17901890A JPH0464249A JP H0464249 A JPH0464249 A JP H0464249A JP 17901890 A JP17901890 A JP 17901890A JP 17901890 A JP17901890 A JP 17901890A JP H0464249 A JPH0464249 A JP H0464249A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wafer
- amorphous
- poly
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 238000000137 annealing Methods 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 238000000227 grinding Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 abstract description 10
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000003475 lamination Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 31
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 241001168730 Simo Species 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
SOI基板の製造方法に係り、特に張り合わせSOI基
板の製造方法に関し。
板の製造方法に関し。
極めて薄い絶縁膜を通して不純物がSi活性層に拡散す
るのを防ぐため、低温で張り合わせを可能にする製造方
法の提供を目的とし。
るのを防ぐため、低温で張り合わせを可能にする製造方
法の提供を目的とし。
絶縁膜の形成された第1のSiウェハー上にポリSi層
を形成する工程と、ポリSi層にイオン注入して表面を
アモルファス化する工程と、第2のSiウェハーにイオ
ン注入して表面をアモルファス化する工程と、ポリSi
層のアモルファス化した表面と第2のSiウェハーのア
モルファス化した表面を張り合わせ、アニールする工程
と、第1のSiウェハーを張り合わせ面と反対側の面か
ら研削して、厚さを減じたSi層を形成する工程とを有
するSOI基板の製造方法により構成する。
を形成する工程と、ポリSi層にイオン注入して表面を
アモルファス化する工程と、第2のSiウェハーにイオ
ン注入して表面をアモルファス化する工程と、ポリSi
層のアモルファス化した表面と第2のSiウェハーのア
モルファス化した表面を張り合わせ、アニールする工程
と、第1のSiウェハーを張り合わせ面と反対側の面か
ら研削して、厚さを減じたSi層を形成する工程とを有
するSOI基板の製造方法により構成する。
また、絶縁膜の形成された第1のSiウェハー上に導電
層とポリSi層をこの順に形成する工程と、ポリSi層
にイオン注入して表面をアモルファス化する工程と、第
2のSiウェハーにイオン注入して表面をアモルファス
化する工程と、ポリSi層のアモルファス化した表面と
第2のSiウェハーのアモルファス化した表面を張り合
わせ。
層とポリSi層をこの順に形成する工程と、ポリSi層
にイオン注入して表面をアモルファス化する工程と、第
2のSiウェハーにイオン注入して表面をアモルファス
化する工程と、ポリSi層のアモルファス化した表面と
第2のSiウェハーのアモルファス化した表面を張り合
わせ。
アニールする工程と、第1のSiウェハーを張り合わせ
面と反対側の面から研削して、厚さを減じたSi層を形
成する工程とを有するSol基板の製造方法により構成
する。
面と反対側の面から研削して、厚さを減じたSi層を形
成する工程とを有するSol基板の製造方法により構成
する。
本発明はSOI基板の製造方法に係り、特に張り合わせ
SOI基板の製造方法に関する。
SOI基板の製造方法に関する。
SOI基板は素子特性や素子間分離の点てバルク基板よ
りすぐれており、その中でもバルクの結晶性が活かせる
張り合わせSOI基板が注目されている。さらに、近年
ではSi活性層の膜厚が極めて小さく、その下の背面酸
化膜の厚さも極めて小さいSOI基板が注目されている
。
りすぐれており、その中でもバルクの結晶性が活かせる
張り合わせSOI基板が注目されている。さらに、近年
ではSi活性層の膜厚が極めて小さく、その下の背面酸
化膜の厚さも極めて小さいSOI基板が注目されている
。
第3図(a)、(b)は張り合わせSOI基板を製造す
る従来の工程を説明するための断面図である。
る従来の工程を説明するための断面図である。
まず9表面に酸化膜2の形成された第1のSiウェハー
1と、第2のSiウェハー4を向かい合わせ、張り合わ
せる。1000°C以上のアニールにより両者の接着を
完全にする(第3図(a)参照)。
1と、第2のSiウェハー4を向かい合わせ、張り合わ
せる。1000°C以上のアニールにより両者の接着を
完全にする(第3図(a)参照)。
第2のSiウェハー4を張り合わせ面と反対側の面から
研削・研磨して薄膜化し、厚さを減じたSi層5を形成
する(第3図(b)参照)。
研削・研磨して薄膜化し、厚さを減じたSi層5を形成
する(第3図(b)参照)。
このようにして、厚さを減じたSi層5をSi活性層、
第1のSiウェハー1を支持基板とするSol基板が得
られる。
第1のSiウェハー1を支持基板とするSol基板が得
られる。
ところが、厚さを減じたSi層5も酸化膜2も数百人と
いうような薄いSol基板が要求されてきており、張り
合わせの接着を完全にするためのアニール時に支持基板
側から酸化膜2を通して不純物がSi活性層に拡散して
いくといった問題がある。
いうような薄いSol基板が要求されてきており、張り
合わせの接着を完全にするためのアニール時に支持基板
側から酸化膜2を通して不純物がSi活性層に拡散して
いくといった問題がある。
従って、張り合わせの接着を完全にするためのアニール
温度をできるだけ低温にして、不純物が酸化膜を通して
Si活性層に拡散しないようにする必要がある。
温度をできるだけ低温にして、不純物が酸化膜を通して
Si活性層に拡散しないようにする必要がある。
上記課題は、絶縁膜2の形成された第1のSiウェハー
1上にポリSi層3を形成する工程と。
1上にポリSi層3を形成する工程と。
前記ポリSi層3にイオン注入して表面をアモルファス
化する工程と、第2のSiウェハー4にイオン注入して
表面をアモルファス化する工程と。
化する工程と、第2のSiウェハー4にイオン注入して
表面をアモルファス化する工程と。
前記ポリSi層3のアモルファス化した表面と前記第2
のSiウェハー4のアモルファス化した表面を張り合わ
せ、アニールする工程と、前記第1のSiウェハー1を
張り合わせ面と反対側の面から研削して、厚さを減じた
Si層5を形成する工程とを有するSol基板の製造方
法によって解決される。
のSiウェハー4のアモルファス化した表面を張り合わ
せ、アニールする工程と、前記第1のSiウェハー1を
張り合わせ面と反対側の面から研削して、厚さを減じた
Si層5を形成する工程とを有するSol基板の製造方
法によって解決される。
また、絶縁膜2の形成された第1のSiウェハー1上に
導電層6とポリSi層3をこの順に形成する工程と、前
記ポリSi層3にイオン注入して表面をアモルファス化
する工程と、第2のSiウェハー4にイオン注入して表
面をアモルファス化する工程と、前記ポリSi層3のア
モルファス化した表面と前記第2のSiウェハー4のア
モルファス化した表面を張り合わせ、アニールする工程
と、前記第1のSiウェハー1を張り合わせ面と反対側
の面から研削して、厚さを減じた Si層5を形成する
工程とを有するSol基板の製造方法によって解決され
る。
導電層6とポリSi層3をこの順に形成する工程と、前
記ポリSi層3にイオン注入して表面をアモルファス化
する工程と、第2のSiウェハー4にイオン注入して表
面をアモルファス化する工程と、前記ポリSi層3のア
モルファス化した表面と前記第2のSiウェハー4のア
モルファス化した表面を張り合わせ、アニールする工程
と、前記第1のSiウェハー1を張り合わせ面と反対側
の面から研削して、厚さを減じた Si層5を形成する
工程とを有するSol基板の製造方法によって解決され
る。
本発明では、絶縁膜2の形成された第1のSiウェハー
1と第2のSiウェハー4を張り合わせる際、張り合わ
せに先立って絶縁膜2の上にポリSi層3を形成しその
表面をイオン注入によりアモルファス化しておく。第2
のSiウエノ\−4のは張り合わせ面もイオン注入によ
りアモルファス化してお(。このようにすれば、アニー
ルを例えば800℃以下の低温で行っても接着を完全に
することができ、しかも不純物がSi活性層に拡散する
のを防ぐことができる。
1と第2のSiウェハー4を張り合わせる際、張り合わ
せに先立って絶縁膜2の上にポリSi層3を形成しその
表面をイオン注入によりアモルファス化しておく。第2
のSiウエノ\−4のは張り合わせ面もイオン注入によ
りアモルファス化してお(。このようにすれば、アニー
ルを例えば800℃以下の低温で行っても接着を完全に
することができ、しかも不純物がSi活性層に拡散する
のを防ぐことができる。
また、張り合わせに先立って絶縁膜2の上に導電層6と
ポリSi層3をこの順に形成し、張り合わせるポリSi
層3の表面をイオン注入によりアモルファス化しておく
。第2のSiウニノー−4のは張り合わせ面もイオン注
入によりアモルファス化しておく。この場合も前述と同
様にアニールを例えば800℃以下の低温で行っても接
着を完全にすることができ、しかも不純物がSi活性層
に拡散するのを防ぐことができる。
ポリSi層3をこの順に形成し、張り合わせるポリSi
層3の表面をイオン注入によりアモルファス化しておく
。第2のSiウニノー−4のは張り合わせ面もイオン注
入によりアモルファス化しておく。この場合も前述と同
様にアニールを例えば800℃以下の低温で行っても接
着を完全にすることができ、しかも不純物がSi活性層
に拡散するのを防ぐことができる。
シリサイド層6はポリSi層3に比べて抵抗が低いから
、この構造は支持基板に背面電位を与えるデバイスに対
して有利となる。
、この構造は支持基板に背面電位を与えるデバイスに対
して有利となる。
〔実施例]
第1図(a)乃至(f)は実施例■の工程を説明するた
めの断面図であり、以下、これらの図を参照しながら説
明する。
めの断面図であり、以下、これらの図を参照しながら説
明する。
第1図(a)参照
第1図(a)は表面に絶縁膜2として厚さ数十〜100
0人の酸化膜の形成された第1のSiウェハlを示す。
0人の酸化膜の形成された第1のSiウェハlを示す。
第1図(b)参照
酸化膜2の上に厚さ1000〜3000人のポリSi層
3をCVD法により形成する。
3をCVD法により形成する。
第1図(c)参照
ポリSi層3にSi+をイオン注入して1表面の100
0〜2000人の厚さをアモルファス化する。
0〜2000人の厚さをアモルファス化する。
Si+に替えて、As”、P”、BF2+あるいは、B
”+Si+等の不純物をイオン注入してもよい。
”+Si+等の不純物をイオン注入してもよい。
第1図(d)参照
第2のSiウェハ4にSi+をイオン注入して。
表面の1000〜2000人の厚さをアモルファス化す
る。
る。
この場合もSi+に替えて、As”、P”、 BF
、+あるいは、B”+Si“等の不純物をイオン注入し
てもよい。
、+あるいは、B”+Si“等の不純物をイオン注入し
てもよい。
第1図(e)参照
第1のSiウェハlのポリSi層3のアモルファス化し
た表面と第2のSiウェハ4のアモルファス化した表面
を向かい合わせて張り合わせる。
た表面と第2のSiウェハ4のアモルファス化した表面
を向かい合わせて張り合わせる。
この時、背面から電圧を印加して張り合わせ面に静電的
な吸引力を発生させてもよい。
な吸引力を発生させてもよい。
次いで、600°C920分の窒素中アニールを行う。
アモルファス化していた層は結晶化し、接着が完全にな
った。
った。
第1図(f)参照
第1のSiウェハlを張り合わせ面と反対側の面から研
削して、酸化膜2の上に厚さ1000人の厚さを減じた
Si層5を形成した。
削して、酸化膜2の上に厚さ1000人の厚さを減じた
Si層5を形成した。
このようにして、第2のSiウェハ4を支持基板、厚さ
を減じたSi層5を素子基板(Si活性層)とする張り
合わせSOI基板を得た。
を減じたSi層5を素子基板(Si活性層)とする張り
合わせSOI基板を得た。
厚さを減じたSi層5には第2のSiウェハ4から酸化
膜2を突き抜けた不純物が混入することはない。
膜2を突き抜けた不純物が混入することはない。
第2図(a)、 (b)は実施例■の工程を説明するた
めの断面図であり、以下、これらの図を参照しながら説
明する。
めの断面図であり、以下、これらの図を参照しながら説
明する。
第2図(a)参照
第2図(a)は表面に絶縁膜2として厚さ数十〜100
0人の酸化膜の形成された第1のSiウェハ1を示す。
0人の酸化膜の形成された第1のSiウェハ1を示す。
第2図(b)参照
酸化膜2の上に厚さ1ooo〜3000人のタングステ
ンシリサイド(SiW)層6.厚さ1000〜3000
人のポリSi層3をCVD法によりこの順に形成する。
ンシリサイド(SiW)層6.厚さ1000〜3000
人のポリSi層3をCVD法によりこの順に形成する。
SjWの替わりに、SiMo、5jTi等のシリサイド
あるいはW、Mo、Ti等の高融点金属を形成してもよ
い。
あるいはW、Mo、Ti等の高融点金属を形成してもよ
い。
これ以後の工程は実施例■と同じく行う。
実施例■は、シリサイドあるいは高融点金属がポリSi
より抵抗が低いので、支持基板に背面電位を与えるよう
なデバイスに対して効果的である。
より抵抗が低いので、支持基板に背面電位を与えるよう
なデバイスに対して効果的である。
以上説明したように1本発明によれば、背面の酸化膜が
極めて薄<、シかも支持基板からその酸化膜を通してS
i活性層に不純物が混入しない張り合わせSOI基板を
提供することができる。
極めて薄<、シかも支持基板からその酸化膜を通してS
i活性層に不純物が混入しない張り合わせSOI基板を
提供することができる。
本発明は、張り合わせSOI基板を用いたデバイスの微
細化と性能向上に寄与するところが大きい。
細化と性能向上に寄与するところが大きい。
第1図(a)乃至(f)は実施例Iの工程を説明するた
めの断面図。 第2図(a、)、 (b)は実施例Hの工程を説明する
ための断面図。 第3図(a)、 (b)は従来の工程を説明するための
断面図 である。 図において。 lは第1のSiウェハー。 2は絶縁膜であって酸化膜。 3はポリSi層。 4は第2のSiウェハー 5は厚さを減じたSi層 6は導電層であってシリサイド層 (fン 実e+lI I /) Ifffi L 説BE
”if”>T:X)f)lifTrl:3’2(α) (刀 寅拒介17xf)ニオY乞才r明するT9つ力面−iバ
ロ冨 2 ロ 冨10(グρ1)
めの断面図。 第2図(a、)、 (b)は実施例Hの工程を説明する
ための断面図。 第3図(a)、 (b)は従来の工程を説明するための
断面図 である。 図において。 lは第1のSiウェハー。 2は絶縁膜であって酸化膜。 3はポリSi層。 4は第2のSiウェハー 5は厚さを減じたSi層 6は導電層であってシリサイド層 (fン 実e+lI I /) Ifffi L 説BE
”if”>T:X)f)lifTrl:3’2(α) (刀 寅拒介17xf)ニオY乞才r明するT9つ力面−iバ
ロ冨 2 ロ 冨10(グρ1)
Claims (1)
- 【特許請求の範囲】 〔1〕絶縁膜(2)の形成された第1のSiウェハー(
1)上にポリSi層(3)を形成する工程と、前記ポリ
Si層(3)にイオン注入して表面をアモルファス化す
る工程と、 第2のSiウェハー(4)にイオン注入して表面をアモ
ルファス化する工程と、 前記ポリSi層(3)のアモルファス化した表面と前記
第2のSiウェハー(4)のアモルファス化した表面を
張り合わせ、アニールする工程と、前記第1のSiウェ
ハー(1)を張り合わせ面と反対側の面から研削して、
厚さを減じたSi層(5)を形成する工程とを 有することを特徴とするSOI基板の製造方法。 〔2〕絶縁膜(2)の形成された第1のSiウェハー(
1)上に導電層(6)とポリSi層(3)をこの順に形
成する工程と、 前記ポリSi層(3)にイオン注入して表面をアモルフ
ァス化する工程と、 第2のSiウェハー(4)にイオン注入して表面をアモ
ルファス化する工程と、 前記ポリSi層(3)のアモルファス化した表面と前記
第2のSiウェハー(4)のアモルファス化した表面を
張り合わせ、アニールする工程と、前記第1のSiウェ
ハー(1)を張り合わせ面と反対側の面から研削して、
厚さを減じたSi層(5)を形成する工程とを 有することを特徴とするSOI基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17901890A JPH0464249A (ja) | 1990-07-04 | 1990-07-04 | Soi基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17901890A JPH0464249A (ja) | 1990-07-04 | 1990-07-04 | Soi基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0464249A true JPH0464249A (ja) | 1992-02-28 |
Family
ID=16058677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17901890A Pending JPH0464249A (ja) | 1990-07-04 | 1990-07-04 | Soi基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0464249A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06151575A (ja) * | 1992-11-12 | 1994-05-31 | Nippondenso Co Ltd | 半導体基板の製造方法 |
JP2009164599A (ja) * | 2008-01-07 | 2009-07-23 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
JP2013521648A (ja) * | 2010-03-02 | 2013-06-10 | マイクロン テクノロジー, インク. | セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 |
US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
US9691465B2 (en) | 2011-03-08 | 2017-06-27 | Micron Technology, Inc. | Thyristors, methods of programming thyristors, and methods of forming thyristors |
US10157769B2 (en) | 2010-03-02 | 2018-12-18 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
-
1990
- 1990-07-04 JP JP17901890A patent/JPH0464249A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06151575A (ja) * | 1992-11-12 | 1994-05-31 | Nippondenso Co Ltd | 半導体基板の製造方法 |
JP2009164599A (ja) * | 2008-01-07 | 2009-07-23 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
JP2013521648A (ja) * | 2010-03-02 | 2013-06-10 | マイクロン テクノロジー, インク. | セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置 |
US9608119B2 (en) | 2010-03-02 | 2017-03-28 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
US10157769B2 (en) | 2010-03-02 | 2018-12-18 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
US10325926B2 (en) | 2010-03-02 | 2019-06-18 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
US10886273B2 (en) | 2011-03-01 | 2021-01-05 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
US9691465B2 (en) | 2011-03-08 | 2017-06-27 | Micron Technology, Inc. | Thyristors, methods of programming thyristors, and methods of forming thyristors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7067386B2 (en) | Creation of high mobility channels in thin-body SOI devices | |
JP2000030996A (ja) | Soiウエーハの製造方法及びsoiウエーハ | |
JP2969340B2 (ja) | 半導体基板及びその製造方法 | |
JPH03110837A (ja) | 半導体装置の製造方法 | |
JPH0464249A (ja) | Soi基板の製造方法 | |
US6150251A (en) | Method of fabricating gate | |
JP3645390B2 (ja) | 半導体装置およびその製造方法 | |
JPH08250687A (ja) | Soi基板の製造方法およびsoi基板 | |
JPH10256263A (ja) | Soi基板およびその製造方法 | |
JP3484961B2 (ja) | Soi基板の製造方法 | |
JP3864886B2 (ja) | Soiウエーハ | |
JPH0379035A (ja) | Mosトランジスタ及びその製造方法 | |
JPH04199632A (ja) | Soiウエハ及びその製造方法 | |
JP2759153B2 (ja) | 薄膜e▲上2▼promおよびその製造方法 | |
JPH0355829A (ja) | 半導体装置の製造方法 | |
JP2770681B2 (ja) | 半導体基板の製造方法 | |
JPS59138363A (ja) | 半導体装置及びその製造方法 | |
JPH0536911A (ja) | 3次元回路素子およびその製造方法 | |
JPS62112361A (ja) | 相補型半導体装置 | |
JPH02211622A (ja) | 半導体装置及びその製造方法 | |
JP2001230392A (ja) | Soiウェーハの製造方法 | |
JPH04162420A (ja) | 半導体装置の製造方法 | |
JPS6190470A (ja) | 化合物半導体装置の製造方法 | |
JPS6229178A (ja) | 半導体装置の製造方法 | |
JPH0521462A (ja) | 半導体装置の製造方法 |