JP2969340B2 - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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- H01L21/76—Making of isolation regions between components
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板及びそ
の製造方法に係るもので、詳しくは、従来のシリコンオ
ンインシュレータ（Silicon On Insulator：ＳＯＩ）基
板構造の問題点を改善し、空乏電荷により発生する寄生
現象を防止した半導体基板及びその製造方法に関するも
のである。
の製造方法に係るもので、詳しくは、従来のシリコンオ
ンインシュレータ（Silicon On Insulator：ＳＯＩ）基
板構造の問題点を改善し、空乏電荷により発生する寄生
現象を防止した半導体基板及びその製造方法に関するも
のである。
【０００２】
【従来の技術】近来、集積回路の欠陥としての基板の寄
生効果を減少させ、且つ集積回路内の各素子間又は各回
路間の効率的な隔離のため、次世代の半導体基板の構造
であるＳＯＩ構造の基板を使用する傾向が高まってい
る。そして、図５（Ａ）〜（Ｃ）は従来ＳＯＩ基板の構
造及びその製造方法を示した縦断面図であって、先ず、
図５（Ａ）に示したように、集積回路の形成上特性を有
する第１シリコンウエハ１１上に絶縁体としてのオキサ
イド層１３を成長させた後、図５（Ｂ）に示したよう
に、上記オキサイド層１３上に熱接合を施してベース基
板として用いられる第２シリコンウエハ１５を接着す
る。その後、図５（Ｃ）に示したように、上記の構造物
を引っ繰り返した後、上記第１シリコンウエハ１１の上
面を適宜な厚さに研磨（Polishing ）して、従来ＳＯＩ
基板の製造を終了していた。
生効果を減少させ、且つ集積回路内の各素子間又は各回
路間の効率的な隔離のため、次世代の半導体基板の構造
であるＳＯＩ構造の基板を使用する傾向が高まってい
る。そして、図５（Ａ）〜（Ｃ）は従来ＳＯＩ基板の構
造及びその製造方法を示した縦断面図であって、先ず、
図５（Ａ）に示したように、集積回路の形成上特性を有
する第１シリコンウエハ１１上に絶縁体としてのオキサ
イド層１３を成長させた後、図５（Ｂ）に示したよう
に、上記オキサイド層１３上に熱接合を施してベース基
板として用いられる第２シリコンウエハ１５を接着す
る。その後、図５（Ｃ）に示したように、上記の構造物
を引っ繰り返した後、上記第１シリコンウエハ１１の上
面を適宜な厚さに研磨（Polishing ）して、従来ＳＯＩ
基板の製造を終了していた。
【０００３】一般に、シリコン上に高温雰囲気下でオキ
サイドを成長させる場合、該シリコンの表面には多様な
電荷が形成される。よって、上記第１シリコンウエハ１
１上に高温雰囲気下で上記オキサイド層１３を成長させ
る場合にも上記第１シリコンウエハ１１の表面又は上記
オキサイド層１３の内部等には多様な電荷層が形成さ
れ、特に、上記第１シリコンウエハ１１の表面から上記
オキサイド層１３内部への約３５Åの位置に固定電荷が
形成されるが、該電荷は他の電荷とは異なって、外部の
力による運動性を有しない電荷であり、殆どが陽（＋）
電荷に構成される。次いで、このような陽（＋）の固定
電荷（Fixed charge）により素子の集積される上記第１
シリコンウエハ１１には陰（−）の空乏電荷（Depletio
n charge）が形成され、該空乏電荷の形成された領域は
回路設計者の所望する素子の内圧（Breakdown Voltage
）特性に影響を与えるようになる。即ち、集積回路に
外部電源を加える前に既に空乏電荷が形成されているた
め、実際に電源が加えられる場合、特別な高内圧を要求
する電力素子の設計時に、該素子の内圧を下降させると
いう問題点が発生する。
サイドを成長させる場合、該シリコンの表面には多様な
電荷が形成される。よって、上記第１シリコンウエハ１
１上に高温雰囲気下で上記オキサイド層１３を成長させ
る場合にも上記第１シリコンウエハ１１の表面又は上記
オキサイド層１３の内部等には多様な電荷層が形成さ
れ、特に、上記第１シリコンウエハ１１の表面から上記
オキサイド層１３内部への約３５Åの位置に固定電荷が
形成されるが、該電荷は他の電荷とは異なって、外部の
力による運動性を有しない電荷であり、殆どが陽（＋）
電荷に構成される。次いで、このような陽（＋）の固定
電荷（Fixed charge）により素子の集積される上記第１
シリコンウエハ１１には陰（−）の空乏電荷（Depletio
n charge）が形成され、該空乏電荷の形成された領域は
回路設計者の所望する素子の内圧（Breakdown Voltage
）特性に影響を与えるようになる。即ち、集積回路に
外部電源を加える前に既に空乏電荷が形成されているた
め、実際に電源が加えられる場合、特別な高内圧を要求
する電力素子の設計時に、該素子の内圧を下降させると
いう問題点が発生する。
【０００４】従って、従来ＳＯＩ基板を製造する際のシ
リコン基板上にオキサイド層を成長させるときに、該オ
キサイド層の成長面に形成される固定電荷の密度が素子
のしきい電圧に殆ど影響を与えないほどの密度（約１０
10ｃｍ-2以下）で制御されるようにオキサイド層を成長
させていた。
リコン基板上にオキサイド層を成長させるときに、該オ
キサイド層の成長面に形成される固定電荷の密度が素子
のしきい電圧に殆ど影響を与えないほどの密度（約１０
10ｃｍ-2以下）で制御されるようにオキサイド層を成長
させていた。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来ＳＯＩ基板の構造においては、後続する集積回路の構
成される第１シリコンウエハ１１と該第１シリコンウエ
ハ１１の上面に成長されるオキサイド層１３との界面に
形成される固定電荷の密度は、上記オキサイド層１３の
成長条件を調節させて約１０10ｃｍ-2以下に制御するこ
とができるが、上記オキサイド層１３と熱接合された第
２シリコンウエハ１５との界面に形成される固定電荷の
密度は最大１０11ｃｍ-2まで形成されるため、上記第１
シリコンウエハ１１に電圧を加える以前に既に空乏層
（Depletion Layer ）が形成されて、集積回路内の素子
に寄生影響を与えるという不都合な点があった。
来ＳＯＩ基板の構造においては、後続する集積回路の構
成される第１シリコンウエハ１１と該第１シリコンウエ
ハ１１の上面に成長されるオキサイド層１３との界面に
形成される固定電荷の密度は、上記オキサイド層１３の
成長条件を調節させて約１０10ｃｍ-2以下に制御するこ
とができるが、上記オキサイド層１３と熱接合された第
２シリコンウエハ１５との界面に形成される固定電荷の
密度は最大１０11ｃｍ-2まで形成されるため、上記第１
シリコンウエハ１１に電圧を加える以前に既に空乏層
（Depletion Layer ）が形成されて、集積回路内の素子
に寄生影響を与えるという不都合な点があった。
【０００６】本発明の目的は、ＳＯＩ基板構造において
集積回路の構成されるシリコンウエハ内に空乏領域が形
成されることを防止し得る半導体基板及びその製造方法
を提供しようとするものである。
集積回路の構成されるシリコンウエハ内に空乏領域が形
成されることを防止し得る半導体基板及びその製造方法
を提供しようとするものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体基板においては、第１シリコン
ウエハと、該第１シリコンウエハの上面に形成された第
１オキサイド層と、該第１オキサイド層の上面に形成さ
れた絶縁体としてのドーピングされてないポリシリコン
層と、該ポリシリコン層の上面に形成された第２シリコ
ンウエハと、を包含して構成されている。
め、本発明に係る半導体基板においては、第１シリコン
ウエハと、該第１シリコンウエハの上面に形成された第
１オキサイド層と、該第１オキサイド層の上面に形成さ
れた絶縁体としてのドーピングされてないポリシリコン
層と、該ポリシリコン層の上面に形成された第２シリコ
ンウエハと、を包含して構成されている。
【０００８】又は、上記ポリシリコン層と第２シリコン
ウエハとの間に第２オキサイド層が追加形成される。す
なわち、第１シリコンウエハと、該第１シリコンウエハ
の上面に形成された第１オキサイド層と、該第１オキサ
イド層の上面に形成された絶縁体としてのドーピングさ
れてないポリシリコン層と、該ポリシリコン層の上面に
形成された第２オキサイド層と、該第２オキサイド層の
上面に形成された第２シリコンウエハと、を包含して構
成されている。
ウエハとの間に第２オキサイド層が追加形成される。す
なわち、第１シリコンウエハと、該第１シリコンウエハ
の上面に形成された第１オキサイド層と、該第１オキサ
イド層の上面に形成された絶縁体としてのドーピングさ
れてないポリシリコン層と、該ポリシリコン層の上面に
形成された第２オキサイド層と、該第２オキサイド層の
上面に形成された第２シリコンウエハと、を包含して構
成されている。
【０００９】ここで、上記第１オキサイド層は、約１〜
３μｍの厚さで形成され、上記ポリシリコン層は、約１
〜４μｍの厚さで形成される。また、上記第２オキサイ
ド層は、約１μｍの厚さで形成される。本発明に係る半
導体基板の製造方法においては、第１シリコンウエハ上
に第１オキサイド層を成長させる工程と、該第１オキサ
イド層上に絶縁体としてのドーピングされてないポリシ
リコン層を蒸着形成する工程と、該ポリシリコン層上に
第２シリコンウエハを接合する工程と、上記第１シリコ
ンウエハの下面を研磨する工程と、を順次行うようにな
っている。
３μｍの厚さで形成され、上記ポリシリコン層は、約１
〜４μｍの厚さで形成される。また、上記第２オキサイ
ド層は、約１μｍの厚さで形成される。本発明に係る半
導体基板の製造方法においては、第１シリコンウエハ上
に第１オキサイド層を成長させる工程と、該第１オキサ
イド層上に絶縁体としてのドーピングされてないポリシ
リコン層を蒸着形成する工程と、該ポリシリコン層上に
第２シリコンウエハを接合する工程と、上記第１シリコ
ンウエハの下面を研磨する工程と、を順次行うようにな
っている。
【００１０】又は、上記ポリシリコン層上に第２シリコ
ンウエハを接合する工程にて、上記ポリシリコン層上に
第２オキサイド層を形成した後、該第２オキサイド層上
に上記第２シリコンウエハを接合する。すなわち、第１
シリコンウエハ上に第１オキサイド層を成長させる工程
と、該第１オキサイド層上に絶縁体としてのドーピング
されてないポリシリコン層を蒸着形成する工程と、該ポ
リシリコン層上に第２オキサイド層を形成する工程と、
該第２オキサイド層上に第２シリコンウエハを接合する
工程と、上記第１シリコンウエハの下面を研磨する工程
と、を順次行うようになっている。
ンウエハを接合する工程にて、上記ポリシリコン層上に
第２オキサイド層を形成した後、該第２オキサイド層上
に上記第２シリコンウエハを接合する。すなわち、第１
シリコンウエハ上に第１オキサイド層を成長させる工程
と、該第１オキサイド層上に絶縁体としてのドーピング
されてないポリシリコン層を蒸着形成する工程と、該ポ
リシリコン層上に第２オキサイド層を形成する工程と、
該第２オキサイド層上に第２シリコンウエハを接合する
工程と、上記第１シリコンウエハの下面を研磨する工程
と、を順次行うようになっている。
【００１１】ここで、上記第１オキサイド層は約１〜３
μｍの厚さで成長させ、上記ポリシリコン層は、約１〜
４μｍの厚さで蒸着形成する。また、上記第２オキサイ
ド層は約１μｍの厚さで形成する。
μｍの厚さで成長させ、上記ポリシリコン層は、約１〜
４μｍの厚さで蒸着形成する。また、上記第２オキサイ
ド層は約１μｍの厚さで形成する。
【００１２】
【発明の実施の形態】以下に本発明の実施の形態を図面
を用いて説明する。本発明に係る半導体基板の第１実施
形態においては、図１に示したように、集積回路の構成
上特性を有する第１シリコンウエハ２１と、該第１シリ
コンウエハ２１の上面に約１〜３μｍの厚さで形成され
た第１オキサイド層２３と、該第１オキサイド層２３の
上面に約１〜４μｍの厚さで形成され絶縁体の役割を行
うドーピングされていないポリシリコン層２５と、該ポ
リシリコン層２５の上面に約１μｍの厚さで形成された
第２オキサイド層２７と、該第２オキサイド層２７の上
面に形成されたベース基板としての第２シリコンウエハ
２９と、から構成される。そして、このように構成され
た本発明に係る半導体基板を使用するときは、上記の構
造物を引っ繰り返して、上記第１シリコンウエハ２１を
頂面の層にした後、該第１シリコンウエハ２１上に集積
回路（図示せず）を形成するようになっている。
を用いて説明する。本発明に係る半導体基板の第１実施
形態においては、図１に示したように、集積回路の構成
上特性を有する第１シリコンウエハ２１と、該第１シリ
コンウエハ２１の上面に約１〜３μｍの厚さで形成され
た第１オキサイド層２３と、該第１オキサイド層２３の
上面に約１〜４μｍの厚さで形成され絶縁体の役割を行
うドーピングされていないポリシリコン層２５と、該ポ
リシリコン層２５の上面に約１μｍの厚さで形成された
第２オキサイド層２７と、該第２オキサイド層２７の上
面に形成されたベース基板としての第２シリコンウエハ
２９と、から構成される。そして、このように構成され
た本発明に係る半導体基板を使用するときは、上記の構
造物を引っ繰り返して、上記第１シリコンウエハ２１を
頂面の層にした後、該第１シリコンウエハ２１上に集積
回路（図示せず）を形成するようになっている。
【００１３】本発明の半導体基板に係る第２実施形態に
おいては、図２に示したように、第１シリコンウエハ２
１上に形成された第１オキサイド層２３と、該第１オキ
サイド層２３上に形成されたドーピングされてないポリ
シリコン層２５と、該ポリシリコン層２５上に形成され
た第２シリコンウエハ２９と、から構成され、前記第１
実施形態の構造から第２オキサイド層２７を省いた構造
になっている。
おいては、図２に示したように、第１シリコンウエハ２
１上に形成された第１オキサイド層２３と、該第１オキ
サイド層２３上に形成されたドーピングされてないポリ
シリコン層２５と、該ポリシリコン層２５上に形成され
た第２シリコンウエハ２９と、から構成され、前記第１
実施形態の構造から第２オキサイド層２７を省いた構造
になっている。
【００１４】次に、本発明の第１実施形態に係る半導体
基板の製造方法を図３及び図４を用いて説明する。先
ず、図３（Ａ）に示したように、第１シリコンウエハ２
１上に第１オキサイド層２３を約１〜３μｍの厚さに成
長させ、図３（Ｂ）に示したように、上記第１オキサイ
ド層２３上にドーピングされてないポリシリコン層２５
を約１〜４μｍの厚さに蒸着形成する。ここで、注意す
べきことは、上記ポリシリコン層２５は絶縁体としての
役割を行うため、ドーピングされてないポリシリコンを
用いることである。
基板の製造方法を図３及び図４を用いて説明する。先
ず、図３（Ａ）に示したように、第１シリコンウエハ２
１上に第１オキサイド層２３を約１〜３μｍの厚さに成
長させ、図３（Ｂ）に示したように、上記第１オキサイ
ド層２３上にドーピングされてないポリシリコン層２５
を約１〜４μｍの厚さに蒸着形成する。ここで、注意す
べきことは、上記ポリシリコン層２５は絶縁体としての
役割を行うため、ドーピングされてないポリシリコンを
用いることである。
【００１５】次いで、図３（Ｃ）に示したように、上記
ポリシリコン層２５上に第２オキサイド層２７を約１μ
ｍの厚さに形成し、図４（Ｄ）に示したように、上記第
２オキサイド層２７上に第２シリコンウエハ２９を熱圧
着を施して接合する。上記第２オキサイド層２７を形成
する理由としては、上記第２シリコンウエハ２９とポリ
シリコン層２５とが接合するとき発生する撓み現象を防
止し、それらの接合面で生成される比較的高密度の固定
電荷が第１シリコンウエハ２１に及ぼす影響を完全に遮
断するためである。
ポリシリコン層２５上に第２オキサイド層２７を約１μ
ｍの厚さに形成し、図４（Ｄ）に示したように、上記第
２オキサイド層２７上に第２シリコンウエハ２９を熱圧
着を施して接合する。上記第２オキサイド層２７を形成
する理由としては、上記第２シリコンウエハ２９とポリ
シリコン層２５とが接合するとき発生する撓み現象を防
止し、それらの接合面で生成される比較的高密度の固定
電荷が第１シリコンウエハ２１に及ぼす影響を完全に遮
断するためである。
【００１６】次いで、図４（Ｅ）に示したように、上記
図４（Ｄ）に示した構造物を引っ繰り返した状態で、上
記第１シリコンウエハ２１の上面を研磨して適切な厚さ
に形成する。即ち、既知のＳＯＩ基板において集積回路
の構成されるシリコンウエハ層の厚さと同様に形成し
て、第１実施形態に係る半導体基板の製造を終了する。
また、本発明の第２実施形態に係る半導体基板の製造方
法においては、図３及び図４の（Ｃ）（Ｄ）に示したよ
うに、ポリシリコン層２５上に第２オキサイド層２７を
形成し、該第２オキサイド層２７上に第２シリコンウエ
ハ２９を接合する代りに、図２に示したように、ポリシ
リコン層２５上に第２シリコンウエハ２９を直接接合す
る。
図４（Ｄ）に示した構造物を引っ繰り返した状態で、上
記第１シリコンウエハ２１の上面を研磨して適切な厚さ
に形成する。即ち、既知のＳＯＩ基板において集積回路
の構成されるシリコンウエハ層の厚さと同様に形成し
て、第１実施形態に係る半導体基板の製造を終了する。
また、本発明の第２実施形態に係る半導体基板の製造方
法においては、図３及び図４の（Ｃ）（Ｄ）に示したよ
うに、ポリシリコン層２５上に第２オキサイド層２７を
形成し、該第２オキサイド層２７上に第２シリコンウエ
ハ２９を接合する代りに、図２に示したように、ポリシ
リコン層２５上に第２シリコンウエハ２９を直接接合す
る。
【００１７】この場合においても、第１シリコンウエハ
２１と第１オキサイド層２３間の界面での固定電荷の密
度及び上記第１オキサイド層２３とポリシリコン層２５
間の界面での固定電荷の密度はほぼ同様であり、上記ポ
リシリコン層２５と第２シリコンウエハ２９間の接合面
で生成される固定電荷は、絶縁体としてのドーピングさ
れてないポリシリコン層２５により遮断されるため、集
積回路を形成するときに第１シリコンウエハ２１に殆ど
影響を及ぼさない。
２１と第１オキサイド層２３間の界面での固定電荷の密
度及び上記第１オキサイド層２３とポリシリコン層２５
間の界面での固定電荷の密度はほぼ同様であり、上記ポ
リシリコン層２５と第２シリコンウエハ２９間の接合面
で生成される固定電荷は、絶縁体としてのドーピングさ
れてないポリシリコン層２５により遮断されるため、集
積回路を形成するときに第１シリコンウエハ２１に殆ど
影響を及ぼさない。
【００１８】
【発明の効果】以上説明したように、本発明に係る半導
体基板及びその製造方法においては、第１シリコンウエ
ハ２１と第１オキサイド層２３間の第１境界面、第１オ
キサイド層２３とポリシリコン層２５間の第２境界面、
及びポリシリコン層２５と第２オキサイド層２７間の第
３境界面において、それら境界面での固定電荷の密度が
ほぼ同様に形成されるため、集積回路の形成される第１
シリコンウエハ２１に空乏領域が形成されず、よって空
乏領域により集積回路内の素子に与えられる寄生効果を
防止し得るという効果がある。
体基板及びその製造方法においては、第１シリコンウエ
ハ２１と第１オキサイド層２３間の第１境界面、第１オ
キサイド層２３とポリシリコン層２５間の第２境界面、
及びポリシリコン層２５と第２オキサイド層２７間の第
３境界面において、それら境界面での固定電荷の密度が
ほぼ同様に形成されるため、集積回路の形成される第１
シリコンウエハ２１に空乏領域が形成されず、よって空
乏領域により集積回路内の素子に与えられる寄生効果を
防止し得るという効果がある。
【００１９】且つ、第２オキサイド層２７又はポリシリ
コン層２５と第２シリコンウエハ２９間の接合境界面で
の固定電荷の密度が上記各境界面での固定電荷の密度よ
り高いときは、その固定電荷が絶縁体としてのポリシリ
コン層２５により遮断されるため、集積回路の構成され
る第１シリコンウエハ２１には影響を及ぼさないという
効果がある。
コン層２５と第２シリコンウエハ２９間の接合境界面で
の固定電荷の密度が上記各境界面での固定電荷の密度よ
り高いときは、その固定電荷が絶縁体としてのポリシリ
コン層２５により遮断されるため、集積回路の構成され
る第１シリコンウエハ２１には影響を及ぼさないという
効果がある。
【図１】 本発明の半導体基板の第１実施形態に係る構
造を示した縦断面図
造を示した縦断面図
【図２】 本発明の半導体基板の第２実施形態に係る構
造を示した縦断面図
造を示した縦断面図
【図３】 本発明に係る半導体基板の製造工程（Ａ）〜
（Ｃ）を示した縦断面図
（Ｃ）を示した縦断面図
【図４】 本発明に係る半導体基板の製造工程（Ｄ），
（Ｅ）を示した縦断面図
（Ｅ）を示した縦断面図
【図５】 従来ＳＯＩ基板の構造及びその製造方法を示
した縦断面図
した縦断面図
２１：第１シリコンウエハ ２３：第１オキサイド層 ２５：ポリシリコン層 ２７：第２オキサイド層 ２９：第２シリコンウエハ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/02
Claims (10)
- 【請求項１】第１シリコンウエハと、 該第１シリコンウエハの上面に形成された第１オキサイ
ド層と、 該第１オキサイド層の上面に形成された絶縁体としての
ドーピングされてないポリシリコン層と、 該ポリシリコン層の上面に形成された第２シリコンウエ
ハと、 を包含して構成された半導体基板。 - 【請求項２】上記ポリシリコン層と上記第２シリコンウ
エハとの間に第２オキサイド層が追加形成された請求項
１記載の半導体基板。 - 【請求項３】上記第１オキサイド層は、約１〜３μｍの
厚さで形成される請求項１記載の半導体基板。 - 【請求項４】上記ポリシリコン層は、約１〜４μｍの厚
さで形成される請求項１記載の半導体基板。 - 【請求項５】上記第２オキサイド層は、約１μｍの厚さ
で形成される請求項２記載の半導体基板。 - 【請求項６】第１シリコンウエハ上に第１オキサイド層
を成長させる工程と、 該第１オキサイド層上に絶縁体としてのドーピングされ
てないポリシリコン層を蒸着形成する工程と、 該ポリシリコン層上に第２シリコンウエハを接合する工
程と、 上記第１シリコンウエハの下面を研磨する工程と、 を順次行う半導体基板の製造方法。 - 【請求項７】上記ポリシリコン層上に第２シリコンウエ
ハを接合する工程にて、上記ポリシリコン層上に第２オ
キサイド層を形成した後、該第２オキサイド層上に上記
第２シリコンウエハを接合する請求項６記載の半導体基
板の製造方法。 - 【請求項８】上記第１オキサイド層は、約１〜３μｍの
厚さで成長させる請求項６記載の半導体基板の製造方
法。 - 【請求項９】上記ポリシリコン層は、約１〜４μｍの厚
さで蒸着形成する請求項６記載の半導体基板の製造方
法。 - 【請求項１０】上記第２オキサイド層は、約１μｍの厚
さで形成する請求項７記載の半導体基板の製造方法。
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