JP2005532679A - Ｒｆ集積回路用の絶縁膜上シリコン・ウェハ - Google Patents

Abstract

ＲＦ半導体デバイスは、ポリシリコンハンドルウェハ、このポリシリコンハンドルウェハ上の埋込み酸化膜層、およびこの酸化膜層上のシリコン層を備える開始基板から製造される。

Description

本発明は、ＲＦ集積回路用の絶縁膜上シリコン（ＳＯＩ）ウェハに関する。

特定の用途において使用されるシリコンの初期処理についての材料要件は、その用途によって決まる。ＲＦ用途では、これらの材料要件は、非常に厳しいものである。標準のバルクシリコンウェハまたは絶縁膜上のシリコン・ウェハでは、低抵抗基板が使用され、この低抵抗基板によって高周波数において高い損失とクロストークがもたらされる。例えば、低抵抗基板を有するシリコンウェハまたは絶縁膜上のシリコン・ウェハを使用して製造されたインダクタのＱ値は低い。したがって、接地プレーンを有するマルチレベル金属を使用して、より高いＱ値が達成される。しかし、これらのカップリング技法は、クロストークをもたらす。さらにこの基板の低抵抗に起因して、高周波数において損失が増大する。

ＲＦ用途における損失およびカップリング（クロストーク）は、高抵抗シリコン（ＨＲＳ）基板を使用することによって低減することができる。この基板は、一般に使用されるシリコン基板についての約１０Ω−ｃｍの抵抗率ρに比べて１０^４Ω−ｃｍの最大の抵抗率ρを有する。しかし、ＨＲＳのこの抵抗率は、ＲＦ用途のために一般に使用されるＧａＡｓ基板より３〜４桁低くなっている。さらに、ＲＦ用途において高抵抗率シリコン基板を使用することに伴う問題がある。すなわち、図１および２のグラフで示すように、ポスト処理中に熱生成されたドナーが、このウェハのＳｉＯ_２／Ｓｉ界面と裏面の両方でこの抵抗率を劣化させる。

図１は、埋込み酸化膜と基板の間の界面（すなわちＳｉＯ_２／Ｓｉ界面）における抵抗プロファイルであり、ここでこの基板は、ｎ形基板であると想定している。図１のｙ軸は抵抗率を表し、ｘ軸は基板中の深さを表す。ｘ＝０のポイントがその界面である。図１に示すように、この基板の抵抗率は、この界面直下で最も低くなっている。

図２は、ｐ形ウェハを横切る抵抗プロファイルである。図２のｙ軸は、抵抗率を表し、ｘ軸はこのウェハ中の深さを表す。ｘ＝０のポイントは、このウェハの前面表面である。図２に示すようにこのウェハの裏面は、ある条件下では導電形の（この場合には、ｐ形からｎ形への）変換を実際に受けてもよい。他の条件下では、埋込み酸化膜直下のウェハ領域が、導電形の変換を受けてもよいことも観察されている。

このウェハの裏面における劣化は、研磨によって除去することができる。しかし、この界面における劣化は、より高い損失を生成し、カップリング（クロストーク）を増大させ、インダクタのＱ値を低下させ、それほど簡単には修復されない。本発明は、１つまたは複数のこれらの問題を解決するものである。

本発明の一態様によれば、ＲＦ半導体デバイスは、高抵抗率ポリシリコンハンドルウェハと、このポリシリコンハンドルウェハ上の埋込み酸化膜層と、この埋込み酸化膜層上のシリコン層とを備えている。

本発明の別の態様によれば、ＲＦ半導体デバイスは、高抵抗率多結晶層と、この多結晶層上の埋込み酸化膜層と、この埋込み酸化膜層上のシリコン層とを備えている。
本発明のさらに他の態様によれば、ＲＦ半導体デバイスを製造する方法は、以下の、低抵抗率シリコンを含む第１のウェハの表面上に酸化膜層を形成するステップと、高抵抗率ポリシリコンウェハを含む第２のウェハにこの第１のウェハの酸化膜層を接合してそれによってこのＲＦ半導体デバイスを製造するステップとを含む。

本発明のさらに他の態様によれば、ＲＦ半導体デバイスを製造する方法は、以下の、高抵抗率多結晶材料を含む第１のウェハの表面上に第１の酸化膜層を形成するステップと、低抵抗率シリコンを含む第２のウェハの表面上に第２の酸化膜層を形成するステップと、この第１の酸化膜層と第２の酸化膜層を互いに接合してこのＲＦ半導体デバイスを製造するステップとを含んでいる。

本発明のさらなる態様によれば、頂部シリコン層、埋込み酸化膜層、および底部シリコン層を有するＳＯＩウェハから開始して、ＲＦ半導体デバイスを製造する方法が、提供される。この方法は、以下の、この頂部シリコン層の表面上に新しい酸化膜層を形成するステップと、この新しい酸化膜層上に高抵抗率ポリシリコン層を形成するステップと、このＳＯＩウェハの底部シリコン層を除去するステップと、このＳＯＩウェハのこの埋込み酸化膜層を除去してこのＲＦ半導体デバイスを製造するステップとを含んでいる。

本発明のこれらおよび他の特徴および利点は、添付図面に関連して行われる本発明の詳細な考察から、より明らかになろう。

図３に示すように、ＲＦデバイス１０は、集積回路１２を組み込んでおり、ＲＦ入力１４、および出力１６を有する。この集積回路１２の製造中に使用することができるＲＦ基板２０が、図４に示されている。このＲＦ基板２０は、高抵抗率ポリシリコンハンドルウェハ２２と、このポリシリコンハンドルウェハ２２上に形成された埋込み酸化膜層２４と、この埋込み酸化膜層２４上に形成されたシリコン層２６とを含んでいる。次いで、ＲＦ基板２０のこのシリコン層２６を処理して、このＲＦデバイス１０を形成するために組み込まれる、トランジスタ、キャパシタ、ダイオード、バラクタ、インダクタなどのＲＦ構成要素を形成することができる。

この埋込み酸化膜層２４は、ＳｉＯ_２またはＡｌ_２Ｏ_３でもよい。あるいは、ＡｌＮ層またはＳｉ_３Ｎ_４層をこの埋込み酸化膜層２４の代わりに用いることもできる。追加層２８を提供してストレスを制御し、しかもＲＦ基板２０のどのようなゆがみをも低減させ、また汚染不純物に対するバリア層としての役割を果たすようにすることができる。この追加層２８は、例えば、このポリシリコンハンドルウェハ２２のポリシリコンを酸化することによって、あるいはこのポリシリコンハンドルウェハ２２上にＳｉ_３Ｎ_４を堆積させることによって提供することができる。

ポリシリコンハンドルウェハ２２のこのポリシリコンは、１０^６Ω−ｃｍよりも高い抵抗率ρなどの高抵抗率ρを有する。また、ポリシリコンは、従来使用されてきた単結晶材料で生ずる、導電形の変換などの劣化をあまり受けない。さらに、高抵抗率ポリシリコンは、処理中の抵抗率の損失をあまり受けない。

ＲＦ基板２０を作製するプロセスが、図５ａ、５ｂ、５ｃに示されている。図５ａに示すように、酸化膜層３０が、単結晶シリコンの第１のウェハ３２の表面上に形成される。この酸化膜層は、埋込み酸化膜層２４のその所望の厚みを有するべきである。図５ｂに示すように水素原子やヘリウム原子など低原子量の原子３４を、ここではポリシリコンウェハ３６の材料である多結晶ウェハ３６の表面にイオン注入することができる。図５ｃに示すように、第１のウェハ３２の酸化された層３０と第２のウェハ３６のこのイオン注入された表面が、加熱処理の使用などによって互いに接合される。加熱中に、このイオン注入された原子はマクロバブルを形成し、このイオン注入された領域上のこのシリコン膜は、一般的に開放される。この結果もたらされる構造が、ＲＦ基板２０であり、これは必要に応じて研磨することができる。追加層２８は、必要に応じて追加することができる。

あるいは、図６ａ、６ｂおよび６ｃに示すように、ＲＦ基板２０は、ポリシリコンなどの多結晶材料の第１のウェハ４０の表面を酸化することによって作製して酸化膜層４２を形成することができる（図６ａ）。図６ｂに示すように、単結晶シリコンを含む第２のウェハ４４の表面を酸化して酸化膜層４６を形成する。図６ｃに示すように、この第１のウェハ４０および第２のウェハ４４の酸化された層４２と４６とは、加熱処理の使用などによって一緒に接合される。この酸化膜層４２と酸化膜層４６の組み合わされた深さにより、所望の厚みの埋込み酸化膜層２４がもたらされるべきである。必要な場合には、第２のウェハ４４のこの露出したシリコン表面の一部分を、研磨および／またはエッチングを行うことなどによって除去して、所望の深さの頂部シリコン層を有する所望のＲＦ基板２０を生成する。エッチングを使用する場合には、接合前に、ドープした層をこの単結晶ウェハ中で使用し、所望のポイントでこのエッチングを停止することができる。追加層２８は、必要に応じて追加することができる。

図７ａ、７ｂ、７ｃ、７ｄおよび７ｅに示すさらなる代替形態のように、ＲＦ基板２０は、頂部シリコン層５２、埋込み酸化膜層５４、および厚い底部シリコン層５６を有する標準のＳＯＩウェハ５０から開始して製造することができる（図７ａ）。図７ｂに示すように、このＳＯＩウェハ５０の頂部シリコン層５２を酸化して酸化膜層５８が形成される。図７ｃに示すように、ポリシリコン層６０が、堆積などによってこの酸化膜層５８上に形成される。この結果得られるポリシリコン層は、１０．１６ｃｍ（４インチ）のウェハでは例えば５００μｍの厚みを有し得る。図７ｄに示すように、この最初のＳＯＩウェハ５０の厚い底部シリコン層５６は、エッチングおよび／または研磨を行うことなどによって除去される。最終的には、図７ｅに示すように、この最初のＳＯＩウェハ５０の酸化膜層５４は、エッチングおよび／または研磨を行うことなどによって除去され、このＲＦ基板２０が後に残される。追加層２８は、必要に応じて追加することができる。

本発明のある種の変更について以上で考察してきた。他の変更も、本発明の技術分野において実行する場合には生ずることになる。例えば、本明細書中で説明した埋込み酸化膜層２４および５４は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＡｌＮ、チタン酸塩などのような誘電体の１つまたは組合せから構成することができる。この埋込み酸化膜は、ＣＶＤ、ＬＰＣＶＤ、スパッタリング、ＭＢＥ、ＰＥＣＶＤ、高密度プラズマ、熱成長などのような堆積技法を使用して堆積させることができる。

さらに、他の酸化膜層を、ＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＡｌＮ、チタン酸塩などのような誘電体のうちの１つまたは組合せから選択することもできる。これら他の酸化膜層は、ＣＶＤ、ＬＰＣＶＤ、スパッタリング、ＭＢＥ、ＰＥＣＶＤ、高密度プラズマ、熱成長などのような堆積技法を使用して堆積させることができる。

したがって、本発明の説明は、例示的なものとしてのみ解釈すべきであり、本発明を実行する最良の態様を当業者に教示する目的のものである。細部については、本発明の趣旨を実質的に逸脱することなく変更することができ、添付の特許請求の範囲の範囲内に含まれるすべての変更形態の排他的な使用が留保される。

従来の絶縁膜上のシリコン・ウェハの埋込み酸化膜と基板の間の界面における抵抗プロファイルを示す図である。 標準のＣＭＯＳ処理に従う従来のｐ形ウェハを横切る抵抗プロファイルを示す図である。 本発明を有利に使用するＲＦデバイスを示す図である。 図３のＲＦデバイスにおいて使用することができる、本発明によるウェハを示す図である。 図５ａは、図４に示すＲＦ基板２０を準備するプロセスを示す図である。 図５ｂは、図４に示すＲＦ基板２０を準備するプロセスを示す図である。 図５ｃは、図４に示すＲＦ基板２０を準備するプロセスを示す図である。 図６ａは、図４に示すＲＦ基板２０を準備する代替プロセスを示す図である。 図６ｂは、図４に示すＲＦ基板２０を準備する代替プロセスを示す図である。 図６ｃは、図４に示すＲＦ基板２０を準備する代替プロセスを示す図である。 図７ａは、図４に示すＲＦ基板２０を準備するさらなる代替プロセスを示す図である。 図７ｂは、図４に示すＲＦ基板２０を準備するさらなる代替プロセスを示す図である。 図７ｃは、図４に示すＲＦ基板２０を準備するさらなる代替プロセスを示す図である。 図７ｄは、図４に示すＲＦ基板２０を準備するさらなる代替プロセスを示す図である。 図７ｅは、図４に示すＲＦ基板２０を準備するさらなる代替プロセスを示す図である。

Claims (31)

1. 高抵抗率ポリシリコンハンドルウェハと、
   前記ポリシリコンハンドルウェハ上の埋込み酸化膜層と、
   前記埋込み酸化膜層上のシリコン層と
   を備えるＲＦ半導体デバイス。
2. ＲＦ入力をさらに備える、請求項２に記載のＲＦ半導体デバイス。
3. 高抵抗率多結晶層と、
   前記多結晶層上の埋込み酸化膜層と、
   前記埋込み酸化膜層上のシリコン層と
   を備えるＲＦ半導体デバイス。
4. 前記多結晶層はポリシリコン層を含む、請求項３に記載のＲＦ半導体デバイス。
5. ＲＦ入力をさらに備える、請求項３に記載のＲＦ半導体デバイス。
6. 前記多結晶層はポリシリコン層を含む、請求項５に記載のＲＦ半導体デバイス。
7. 低抵抗率シリコンを含む第１のウェハの表面上に酸化膜層を形成するステップと、
   高抵抗率ポリシリコンウェハを含む第２のウェハに前記第１のウェハの前記酸化膜層を接合し、それによってＲＦ半導体デバイスを製造するステップと
   を含むＲＦ半導体デバイスを製造する方法。
8. 前記第２のウェハに前記第１のウェハの前記酸化膜層を接合する前記ステップは、
   前記第２のウェハの表面に低原子量の原子をイオン注入するステップと、
   前記第２のウェハの前記イオン注入された表面に前記第１のウェハの前記酸化膜層を接合するステップと
   を含む、請求項７に記載の方法。
9. 前記第２のウェハに前記第１のウェハの前記酸化膜層を接合する前記ステップは、前記第１および第２のウェハを加熱して前記第２のウェハに前記第１のウェハの前記酸化膜層を接合するステップを含む、請求項７に記載の方法。
10. 前記第１および第２のウェハを加熱して前記第２のウェハに前記第１のウェハの前記酸化膜層を接合する前記ステップは、
    前記第２のウェハの表面に低原子量の原子をイオン注入するステップと、
    前記第１および第２のウェハを加熱して前記第２のウェハの前記イオン注入された表面に前記第１のウェハの前記酸化膜層を接合するステップと、
    を含む、請求項９に記載の方法。
11. 前記第１のウェハの前記シリコンを処理して前記ＲＦ半導体デバイスの集積回路をその中に形成するステップをさらに含む、請求項７に記載の方法。
12. 前記第１のウェハの前記シリコンを処理してトランジスタおよびインダクタを形成するステップをさらに含む、請求項７に記載の方法。
13. 高抵抗率多結晶材料を含む第１のウェハの表面上に第１の酸化膜層を形成するステップと、
    低抵抗率シリコンを含む第２のウェハの表面上に第２の酸化膜層を形成するステップと、
    前記第１の酸化膜層と前記第２の酸化膜層とを互いに接合してＲＦ半導体デバイスを製造するステップと、
    を含むＲＦ半導体デバイスを製造する方法。
14. 前記多結晶材料はポリシリコンを含む、請求項１３に記載の方法。
15. 前記第２のウェハの前記シリコンの一部分を除去するステップをさらに含む、請求項１３に記載の方法。
16. 前記第２のウェハの前記シリコンの一部分を除去する前記ステップは、前記第２のウェハの前記シリコンの前記一部分をエッチングして取り除くステップを含む、請求項１５に記載の方法。
17. 前記第２のウェハの前記シリコンの一部分を除去する前記ステップは、前記第２のウェハの前記シリコンの前記一部分を研磨して取り除くステップを含む、請求項１５に記載の方法。
18. 前記第２のウェハの前記シリコンの一部分を除去する前記ステップは、前記第２のウェハの前記シリコンの前記一部分をエッチングし研磨して取り除くステップを含む、請求項１５に記載の方法。
19. 前記第１の酸化膜層と第２の酸化膜層とを互いに接合する前記ステップは、前記第１および第２のウェハを加熱して前記第１の酸化膜層と前記第２の酸化膜層とを互いに接合するステップを含む、請求項１３に記載の方法。
20. 前記第２のウェハの前記シリコンを処理して前記ＲＦ半導体デバイスの集積回路をその中に形成するステップをさらに含む、請求項１３に記載の方法。
21. 前記第２のウェハの前記シリコンを処理してトランジスタおよびインダクタを形成するステップをさらに含む、請求項１３に記載の方法。
22. 頂部シリコン層、埋込み酸化膜層、および底部シリコン層を有するＳＯＩウェハから出発してＲＦ半導体デバイスを製造する方法であって、
    前記頂部シリコン層の表面上に新しい酸化膜層を形成するステップと、
    前記新しい酸化膜層上に高抵抗率ポリシリコン層を形成するステップと、
    前記ＳＯＩウェハの前記底部シリコン層を除去するステップと、
    前記ＳＯＩウェハの前記埋込み酸化膜層を除去して前記ＲＦ半導体デバイスを製造するステップと、
    を含む方法。
23. 前記新しい酸化膜層上にポリシリコン層を形成する前記ステップは、前記新しい酸化膜層上にポリシリコン層を堆積させるステップを含む、請求項２２に記載の方法。
24. 前記ＳＯＩウェハの前記底部シリコン層を除去する前記ステップは、前記ＳＯＩウェハの前記底部シリコン層を研磨および／またはエッチングして取り除くステップを含む、請求項２３に記載の方法。
25. 前記ＳＯＩウェハの前記埋込み酸化膜層を除去する前記ステップは、前記ＳＯＩウェハの前記埋込み酸化膜層を研磨および／またはエッチングして取り除くステップを含む、請求項２３に記載の方法。
26. 前記ＳＯＩウェハの前記底部シリコン層を除去する前記ステップは、前記ＳＯＩウェハの前記底部シリコン層を研磨および／またはエッチングして取り除くステップを含む、請求項２５に記載の方法。
27. 前記ＳＯＩウェハの前記底部シリコン層を除去する前記ステップは、前記ＳＯＩウェハの前記底部シリコン層を研磨および／またはエッチングして取り除くステップを含む、請求項２２に記載の方法。
28. 前記ＳＯＩウェハの前記埋込み酸化膜層を除去する前記ステップが、前記ＳＯＩウェハの前記埋込み酸化膜層を研磨および／またはエッチングして取り除くステップを含む、請求項２２に記載の方法。
29. 前記ＳＯＩウェハの前記底部シリコン層を除去する前記ステップは、前記ＳＯＩウェハの前記底部シリコン層を研磨および／またはエッチングして取り除くステップを含む、請求項２８に記載の方法。
30. 前記ＳＯＩウェハから残存する前記シリコンを処理して前記ＲＦ半導体デバイスの集積回路をその中に形成するステップをさらに含む、請求項２２に記載の方法。
31. 前記ＳＯＩウェハから残存する前記シリコンを処理してトランジスタおよびインダクタを形成するステップをさらに含む、請求項２２に記載の方法。
    

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