KR101174994B1 - 비대칭 반도체 소자의 성능 향상을 위한 방법 및 장치 - Google Patents

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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 소자에서 성능 향상을 제공하는 방법 및 장치가 개시된다. 일 실시예에서, 제1 전류 영역(64, 76, 23), 채널 영역, 및 제2 전류 영역(75, 33, 66)이 서로 인접한다. 제2 전류 영역(75, 33, 66)은 제1 전류 영역(64, 76, 23)의 제1 성분의 내용물보다 더 많은 합금의 제1 성분의 내용물을 갖고, 제2 전류 영역(75, 33, 66)은 채널 영역의 제1 성분의 내용물보다 더 많은 제1 성분의 내용물을 갖고, 합금은 제2 성분을 더 포함하고, 제1 성분은 제1 원자가를 갖고, 제2 성분은 제2 원자가를 갖는다. 더욱이, 제1 원자가와 제2 원자가의 합은 8이다.
전류 영역, 채널 영역, 반도체 재료, 게이트 절연체, 제어 전극, 리세스 영역

Description

비대칭 반도체 소자의 성능 향상을 위한 방법 및 장치{METHOD AND APPARATUS FOR PERFORMANCE ENHANCEMENT IN AN ASYMMETRICAL SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이고, 더 구체적으로는, 향상된 성능을 갖는 비대칭 반도체 소자에 관한 것이다.
반도체 소자의 제조에서, 실리콘은 현재까지 반도체 재료를 위해 가장 널리 사용되는 선택이었다. 트랜지스터 성능은 다양한 공정 개선을 통해 꾸준히 향상되어왔다. 개선점들 중의 하나는 이동성(mobility)을 향상시키기 위해 실리콘의 응력(stress)을 변경하는 것이었다. 기술들 중의 일부는 실리콘에 추가하여 다른 재료들의 사용을 포함하여 응력과 후속적 이동성 개선을 가져왔다. 예를 들어, 게르마늄이 추가된 실리콘 층은 압축 응력(compressive stress) 하의 실리콘 게르마늄 층을 만드는 결과를 가져온다. 압축 응력 하의 그런 실리콘 게르마늄 층은 P 채널 트랜지스터를 위한 캐리어(carriers)의 이동성을 개선하기 위해 유용하다. 유사하게, 인장 응력(tensile stress)을 생성하기 위한 방법을 찾는 것은 N 채널 트랜지스터를 위한 캐리어의 이동성을 개선하기에 유용하다.
대칭 형태로 일축(uni-axial) 인장 또는 압축 응력을 달성하는 다양한 기술들이 개발되어왔다. 그러나, 그런 대칭 일축 응력의 달성은 에너지 밴드들을 공간 적으로 변형하는 결과를 가져와서, 소자에서 전자 운송을 방해하여 소자 성능에 해가 될 것이다. 그러므로, 에너지 밴드의 공간적 변형이 전자 운송을 용이하도록 하여, 향상된 성능을 갖도록 하는 개선된 소자에 대한 필요성이 존재한다.
본 발명은 예를 통해 설명되고, 유사 참조부호들은 유사 소자들을 나타내는, 첨부 도면들에 의해 제한되지는 않는다.
도 1은 본 발명의 일 실시예에 따른 공정의 제1 단계에서 반도체 구조의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 공정의 후속 단계에서 도 1의 반도체 구조의 단면도이다.
도 3는 본 발명의 일 실시예에 따른 공정의 후속 단계에서 도 2의 반도체 구조의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 공정의 후속 단계에서 도 2의 반도체 구조의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 공정의 제1 단계에서 반도체 구조의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 공정의 후속 단계에서 도 5의 반도체 구조의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 공정의 후속 단계에서 도 6의 반도체 구조의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 에너지 밴드를 나타낸다.
당업자라면, 도면의 소자들이 단순성과 명료성을 위해 도시되었고, 반드시 치수조정을 하기 위해 그려지지는 않았슴을 이해할 것이다. 예를 들어, 도면의 소자들의 일부의 치수는 다른 소자들에 비해 과장되어 본 발명의 실시예들의 이해를 도울 것이다.
일 양태에서, 반도체 소자는 비대칭 소스와 드레인 영역을 가지며, 이 비대칭 소스와 드레인 영역의 응력은 전자 운송을 용이하게 하는 에너지 밴드의 공간적 변형을 가져오는 결과를 낳는다. 이것은 도면들과 다음 설명을 참조하여 더 잘 이해된다.
도 1은, 절연 층(52), 절연 층(52) 상의 반도체 층(54), 반도체 층(54)을 둘러싼 트렌치 격리부(56), 반도체 층(54) 상의 게이트 유전체(62)(또한 게이트 절연체(62)로서도 지칭됨), 게이트 유전체(62) 상의 게이트(58)(또한 제어 전극(58)으로서도 지칭됨), 게이트(58)를 둘러싼 측벽 스페이서(60), 게이트(58)의 일 측 상의 반도체 층(54)의 소스 영역(64)(여기서, 소스 영역(64)은 측벽 스페이서(60) 하에 확장하는 확장 영역, 그리고 확장 영역과 비교하여 반도체 층(54)으로 더 깊게 확장하는 딥 임플랜트(deep implant) 영역을 포함함), 그리고 게이트(58)의 다른 측 상에 반도체 층(54)의 드레인 영역(66)(여기서, 드레인 영역(66)은 측벽 스페이서(60) 하에 확장하는 확장 영역, 그리고 확장 영역과 비교하여 반도체 층(54)으로 더 깊게 확장하는 딥 임플랜트 영역을 포함함)을 포함하는 반도체 구조(50)를 도시 한다.
도 1에 도시된 공정 단계까지 반도체 구조(50)를 형성하기 위해 종래 재료와 공정 기술이 사용될 수 있슴을 유의한다. 또한, 게이트(58)가 임의의 재료 또는 재료들의 스택으로 형성되는 임의의 유형의 트랜지스터 게이트일 수 있슴을 유의한다. 설명된 실시예에서, 반도체 층(54)은 SOI(semiconductor on insulator) 기판의 일부이다. 다른 실시예에서, 반도체 층(54)은 절연 층(52)이 존재하지 않는 벌크(bulk) 반도체 기판의 일부일 수 있다. 일 실시예에서, 반도체 층(54)은, 예를 들어, 실리콘과 같은, 제1 성분으로 형성된다.
도 2는, 반도체 층(54)으로 드레인 영역(66)의 부분들을 통한 에칭 후, 게이트(58)의 일 측 상에 리세스(recess;70)를 남기는 반도체 구조(50)를 도시한다. 에치는 또한 스페이서(60)와 게이트(58) 아래의 드레인 영역(66)의 일부를 남길 수 있다.
도 3은 반도체 필(fill)(74)로 리세스(70)를 채운 후의 반도체 구조(50)를 도시한다. 일 실시예에서, 반도체 필(74)은 에피텍셜 성장되어서, 반도체 층(54)의 동일 결정 구조를 갖는다. 일 실시예에서, 반도체 필(74)을 위한 재료는 적어도 2개의 성분의 합금이다. 또한, 합금은, 반도체 층(54)의 격자 상수(lattice constant)와는 상이한 격자 상수를 갖는 적어도 1개의 성분을 포함함을 유의한다. 또한, 일 실시예에서, 합금은, 반도체 층(54) 내의 성분과 동일한 적어도 1개의 성분을 포함함을 유의한다. 예를 들어, 합금은, 실리콘 탄소, 실리콘 게르마늄, 및 실리콘 게르마늄 탄소일 수 있다. 그러므로, 합금은 제1 성분(즉, 실리콘)과 제2 성분(즉, 탄소 또는 게르마늄)을 포함하며, 제3 성분(예를 들어, 게르마늄 또는 탄소) 이상을 포함할 수 있다. 제1 성분과 제2 성분 모두는 원자가를 포함한다. 예를 들어, 실리콘, 탄소, 및 게르마늄 각각은 원자가 4를 갖는다. 제1 성분과 제2 성분의 원자가의 합은 8이다. 일 실시예에서, 합금은 실리콘 게르마늄 탄소이다. 제1 성분은 실리콘, 게르마늄, 또는 탄소일 수 있고, 제2 성분은 남은 2개의 성분 중의 하나일 수 있다. 본 실시예에서, 3개의 성분들의 각각은 원자가 4를 가지며, 제1과 제2 성분의 원자가의 합은 8일 것이다.
예를 들어, 반도체 층(54)이 실리콘인 실시예에서, 반도체 필(74)은, 반도체 구조(50)가 P 채널 소자(즉, PMOS 소자)이면 실리콘(반도체 층(54)의 성분과 동일한 것)과 게르마늄(반도체 층(54)의 성분과는 상이한 격자 상수를 갖는 것)의 합금일 수 있거나, 또는 반도체 구조(50)가 N 채널 소자(즉, NMOS 소자)이면 실리콘(반도체 층(54)의 성분과 동일한 것)과 탄소(반도체 층(54)의 성분과는 상이한 격자 상수를 갖는 것)의 합금일 수 있다. 그러나, 각 합금에 추가 성분이 사용될 수 있슴을 유의한다. 예를 들어, Si1 -x- yGexCy의 공식을 갖는 실리콘 게르마늄 탄소 합금이 PMOS 또는 NMOS 경우에 사용될 수 있다. 일 실시예에서, x는 10y와 같다. x가 10y보다 크면, 실리콘 게르마늄 탄소는 실리콘 게르마늄과 유사한 격자를 가지며(즉, PMOS 소자에서), x가 10y보다 작으면, 실리콘 게르마늄 탄소는 실리콘 탄소와 유사한 격자를 갖는다(즉, NMOS 소자에서). 게르마늄 내용물이 증가할 때 압력 응력이 증가되고, 탄소 내용물이 증가할 때 인장 응력이 증가한다.
도 3의 도시된 실시예에서, 게이트 유전체(62) 아래의 반도체 층(54)의 채널 영역은 반도체 필(74)의 합금의 일 성분(예를 들어, 실리콘)을 포함하고, 반도체 필(74)의 합금의 다른 성분들을 실질적으로 가지고 있지 않다. 예를 들어, 반도체 층(54)이 실리콘인 위의 예에서, 채널 영역은 P 채널 경우에 대해 실질적으로 게르마늄을 갖지 않으며, N 채널의 경우에 실질적으로 탄소를 갖지 않는다. 일 실시예에서, 실질적으로 갖지 않는다는 것은 격자 밀도의 0.1% 이하임을 지칭한다.
도 3을 더 참조하면, 반도체 필(74)은 원위치에 도핑되거나 또는 임플랜트에 의해 도핑되어 드레인 영역(75)이 될 수 있다(영역(66)의 남은 부분에 따른 확장 영역과 반도체 필(74) 내의 딥 드레인 영역을 가짐). 소스 영역(64)과 드레인 영역(75)의 각각이 전류 영역으로서 지칭될 수 있슴을 유의한다. 게이트 유전체(62) 아래의, 소스 영역(64)과 드레인 영역(75) 사이의 지역은 채널 영역으로서 지칭될 수 있다. 그러므로, 채널 영역은 소스 영역(64)과 드레인 영역(75)의 적어도 일부에 수평으로 인접한다. 또한, 도시된 실시예에서, 채널 영역은 제1 측과 제2 측을 가지며, 여기서, 제2 측은 제1 측의 측방향에서 대향하고 있슴에 유의한다. 도시된 실시예에서, 소스 영역(64)의 적어도 일부는 반도체 층(54) 내에 있고 채널 영역의 제1 측에 측방향으로 인접하고, 드레인 영역(75)의 적어도 일부는 반도체 층(54) 내에 있고 채널 영역의 제2 측에 측방향으로 인접한다. 그러므로, 일 실시예에서, 반도체 구조(50)가 수평 소자로서 지칭될 수 있슴을 유의한다.
반도체 층(54)의 것과는 상이한 격자 상수를 갖는 성분을 갖는 합금 사용은, 캐리어 이동성 개선에 도움을 주는 압축 또는 인장 응력 채널 영역을 만드는 결과 를 가져온다. 비대칭 소스와 드레인 영역에 의해 도입되는 응력으로 인한 최종 에너지 밴드는 또한 전자 운송을 용이하게 하는 에너지 밴드를 만드는 결과를 가져온다. 예를 들어, PMOS 경우, SiGe과 같은 합금 사용은 홀(hole) 이동성 개선을 돕는 압축 응력 채널 영역을 만드는 결과를 가져온다. 또한, 반도체 구조(50)의 소스와 드레인 영역이 비대칭이므로(반도체 필(74)로 인해), 최종 원자가 밴드 그래디언트(gradient)는 홀 운송을 용이하게 한다. 도 8을 참조하면, 반도체 필(74)을 위해 SiGe을 사용하는 PMOS 소자에 대한 원자가 밴드 그래디언트 Ev(80)의 일례가 도시된다. Ev(80)가 시작 레벨에서 소자의 소스(84)에서 시작하고, 소자의 채널 영역(86)을 통해 증가하고(진공 레벨에 대해), 시작 레벨보다 높은 레벨에 소자의 드레인(88)에서 종료한다. 그러므로, 채널 영역(86) 내의 원자가 밴드의 그래디언트(소자의 소스로부터 드레인으로 Si로부터 SiGe로의 변경으로 인해)는 홀 운송을 용이하게 하여, 향상된 소자 성능을 수행하도록 하는 결과를 가져온다. 대칭 소스와 드레인 영역이(대칭 SiGe 소스와 드레인 영역과 같은) 채널 영역에 응력을 가하기 위해 사용되면, 홀 이동성은 개선될 것이지만, 채널 영역의 소스 측의 최종 에너지 밴드 그래디언트는 홀 운송을 방해하여, 소자 성능에 악영향을 미칠 것임을 유의한다.
NMOS 경우에, SiC와 같은 합금의 사용은 전자 이동성의 개선을 돕는 인장 응력 채널 영역을 만드는 결과를 가져온다. 또한, 반도체 구조(50)의 소스와 드레인 영역이 비대칭이므로(반도체 필(74)로 인해), 최종 도전 밴드 그래디언트는 전자 운송을 용이하게 한다. 도 8을 참조하면, 도전 밴드 그래디언트 Ec(82)의 일례가 반도체 필(74)을 위해 SiC를 사용하는 NMOS 소자에 대해 도시된다. Ec(82)가 시작 레벨에서 소자의 소스(84)에서 시작하고, 소자의 채널 영역(86)을 통해 감소하고(진공 레벨에 대해), 시작 레벨보다 더 낮은 레벨에 소자의 드레인(88)에서 종료함을 유의한다. 그러므로, 채널 영역(86) 내의 도전 밴드의 그래디언트는(소자의 소스로부터 드레인으로 Si에서 SiGe로 변화로 인해) 전자 운송을 용이하게 하므로, 향상된 소자 성능을 가져오는 결과를 낸다. 대칭 소스와 드레인 영역이 채널 영역에 응력을 가하기 위해 사용되면(대칭 SiC 소스와 드레인 영역과 같이), 전자 이동성이 개선될 수 있지만, 채널 영역의 소스 측의 최종 도전 밴드 그래디언트는 전자 운송을 방해할 것이어서, 소자 성능에 악영향을 미칠 수 있다.
도 4는, 융기된 소스와 드레인이 형성된(또한 상승된(elevated) 소스와 드레인으로서도 지칭됨) 도 3의 것과 유사한 다른 실시예를 도시한다. 도 4의 반도체 필(74)은 융기 드레인 영역(75)을 만드는 결과를 가져오며, 소스 영역(64)을 갖는 융기 부분(76)은 융기 소스 영역을 만드는 결과를 가져온다. 반도체 필(74)에 대해 전술한 설명이 또한 본 실시예에도 적용된다. 일 실시예에서, 융기 부분(76)은 소스 영역(64)과 동일한 재료로 되어있다. 그러나, 다른 실시예에서, 융기 부분(76)은 반도체 필(74)과 동일한 재료로 되어 있을 수 있다. 이 경우, 시트 저항(sheet resistance)은 또한 개선될 수 있다. 예를 들어, PMOS 경우에, 융기 부분(76)은 또한 SiGe일 수 있다. 융기 부분(76)이 반도체 층(54) 상에 있고 그것에 리세스가 안 되어 있으므로, 그것은 채널 영역 상에 최소 응력을 유도하여, 도 8에 도시된 것처럼 원자가 밴드 그래디언트가 되도록 한다. 이 경우, 융기 부분(76)을 위한 SiGe의 사용은 시트 저항을 감소시키고, 반도체 구조(50)의 성능을 더 향상시킬 것이다. 또한, 소스 영역(64)과 융기 부분(76)은 함께 전류 영역으로서 지칭될 수 있고, 융기 드레인 영역(75)도 또한 전류 영역으로서 지칭될 수 있슴을 유의한다. 게이트 유전체(62) 아래의, 소스 영역(64)과 드레인 영역(75) 사이의 지역은, 채널 영역으로서 지칭될 수 있다. 그러므로, 채널 영역은 소스 영역(64)과 드레인 영역(75)의 적어도 일부와 수평으로 인접한다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 구조(10)를 나타낸다. 도 5는, 절연 층(12), 절연 층(12) 상의 반도체 층(14), 반도체 층(14)을 둘러싼 절연 층(12) 상의 트렌치 격리부(16), 반도체 층(14) 상의 반도체 층(18), 반도체 층(18) 상의 게이트 유전체(20)(또한 게이트 절연체(20)로서도 지칭됨), 게이트 유전체(20) 상의 게이트(22)(또한 제어 전극(22)으로서도 지칭됨), 게이트(22) 주위의 측벽 스페이서(24), 게이트(22)의 일 측 상의 소스 영역(23)(여기서, 소스 영역(23)은, 측벽 스페이서(24) 아래에 확장하는 확장 영역, 그리고 확장 영역과 비교하여 반도체 층(14)으로 더 깊게 확장하는 딥 임플랜트 영역을 포함함), 그리고 게이트(22)의 다른 측 상의 드레인 영역(25)을(여기서, 소스 영역(25)은, 측벽 스페이서(24) 아래에 확장하는 확장 영역, 그리고 확장 영역과 비교하여 반도체 층(14)으로 더 깊게 확장하는 딥 임플랜트 영역을 포함함) 포함하는 반도체 구조(10)를 도시한다. 반도체 층(18)은 반도체 층(14) 상에 에피텍셜 성장된다. 그 러므로, 반도체 층(18)은 결정 구조와 매칭하고, 반도체 층(14)의 결정 스페이싱과 근접 매칭한다. 에피텍셜 성장으로 인한 결정 스페이싱의 강제 근접 매칭 때문에, 반도체 층(14, 18) 간의 재료 변화는 반도체 층(14)이 적어도 부분적으로 완화되는 동안에 반도체 층(18)에서 응력을 생성시킨다. 반도체 층(14, 18) 간에, 비교적 소량이지만, 결정 스페이싱이 상이하다는 것은 응력 차이가 존재함을 의미한다.
도 5에 도시된 공정의 단계까지 반도체(10)를 형성하기 위해 종래 재료와 공정 기술이 사용될 수 있슴을 유의한다. 또한, 게이트(22)가 임의의 재료 또는 재료들의 스택으로 형성되는 임의의 유형의 트랜지스터 게이트일 수 있슴을 유의한다. 도시된 실시예에서, 반도체 층(14)은 SOI 기판 상의 반도체 일부이다. 다른 실시예에서, 반도체 층(14)은 절연 층(12)이 존재하지 않는 벌크(bulk) 반도체 기판의 일부일 수 있다.
NMOS 경우, 반도체 층(14)은 실리콘인 것이 바람직하고, 반도체 층(18)은 실리콘 탄화물인 것이 바람직하다. 실리콘 탄화물이 이축 인장 응력 하에 있는 결과로 실리콘은 완화되는 것이 바람직하다. 다른 경우, 반도체 층(14)은 적어도 부분적으로 완화된 실리콘 게르마늄일 수 있고, 반도체 층(18)은 어느 하나가 이축 인장 응력 하에 있을 수 있는 실리콘 또는 실리콘 탄화물일 수 있다.
PMOS 경우, 반도체 층(14)은 실리콘이 바람직하고, 반도체 층(18)은 실리콘 게르마늄이 바람직하다. 실리콘 게르마늄이 이축 압축 응력 하에 있다는 결과로 실리콘이 완화될 수 있다. 다른 경우, 반도체 층(14)은 다른 반도체 재료일 수 있고, 이 위에 이축 압축 응력 하에 있도록 반도체 층(18)이 성장될 수 있다.
도 6은, 드레인 영역(25), 반도체 층(18), 및 반도체 층(14)의 부분을 통한 에칭 후, 게이트(22)의 일 측 상에 리세스(28)를 남기는 반도체 구조(10)를 도시한다.
도 7은 반도체 필(32)로 리세스(28)를 채운 후의 반도체 구조를 도시한다. 일 실시예에서, 반도체 필(32)은 에피텍셜 성장되어, 반도체 층(18)의 동일한 결정 구조를 갖는다. 일 실시예에서, 반도체 필(32)을 위한 재료는 적어도 2개의 성분의 합금이다. 또한, 합금의 유효 격자 상수가 반도체 층(18)의 효과적 격자 상수와는 상이함을 유의한다. 예를 들어, 반도체 층(18)이 실리콘 게르마늄 합금인 실시예에서(PMOS 소자와 같이), 반도체 필(32)도 또한 실리콘 게르마늄 합금일 수 있지만, 반도체 필(32)은 채널 영역(게이트 유전체(20) 아래)과 소스 영역(23)과 비교하여 더 많은 게르마늄 내용물을 갖는다. 일 실시예에서, 게르마늄의 내용물은 반도체 필(32)에서 1.5 배 더 많거나, 또는 다른 경우, 2 배 더 많을 수 있다. 그러므로, 더 많은 내용물은, 반도체 필(32)에서 SiGe에 대한 채널 영역과 소스 영역(23)의 SiGe와는 상이한 유효 격자 상수를 갖는 결과를 가져온다. 유사하게, NMOS 소자에서, 반도체 층(18)과 반도체 필(32)의 각각은, 반도체 필(32)의 실리콘 탄소 합금의 효과적 격자 상수가 반도체 층(18)의 실리콘 탄소 합금의 유효 격자 상수와는 상이한 실리콘 탄소 합금일 수 있다.
가능한 합금에 대해 전술된 설명과 반도체 필(74)에 대해 제공된 원자가가 또한 본 예에서 반도체 필(32)에도 적용됨을 유의한다.
도 7을 더 참조하면, 반도체 필(32)은 원위치에 도핑되거나 또는 임플랜트에 의해 도핑되어 드레인 영역(33)이 될 수 있다(영역(25)의 남은 부분에 대응하는 확장 영역과 반도체 필(32) 내의 딥 드레인 영역을 가짐). 소스 영역(23)과 드레인 영역(33)의 각각이 전류 영역으로서 지칭될 수 있슴을 유의한다. 게이트 유전체(20) 아래의, 소스 영역(23)과 드레인 영역(33) 사이의 지역은 채널 영역으로서 지칭될 수 있다. 그러므로, 채널 영역은 소스 영역(23)과 드레인 영역(33)의 적어도 일부에 수평으로 인접한다. 또한, 도시된 실시예에서, 채널 영역이 제1 측과 제2 측을 가지며, 제2 측이 제1 측과는 측방향에서 대향하고 있슴을 유의한다. 도시된 실시예에서, 소스 영역(23)의 적어도 일부는 반도체 층(180) 내에 있고 채널 영역의 제1 측과 측방향으로 인접하고, 드레인 영역(33)의 적어도 일부는 반도체 층(18) 내에 있고 채널 영역의 제2 측에 측방향으로 인접한다. 그러므로, 일 실시예에서, 반도체 구조(10)가 수평 소자로서 지칭될 수 있슴을 유의한다.
반도체 층(18)의 것과는 상이한 효과적 격자 상수를 갖는 합금의 사용은(드레인 영역의 합금 성분들 중의 적어도 하나의 내용물이 소스와 채널 영역의 그 합금 성분의 내용물보다 더 많음), 캐리어 이동성 개선에 도움을 주는 압축 또는 인장 응력 채널 영역을 갖는 비대칭 소자를 만드는 결과를 가져온다. 비대칭 소스와 드레인 영역에 의해 도입되는 응력으로 인해 결과되는 에너지 밴드는 전자 운송을 용이하도록 하는 에너지 밴드가 되는 결과를 가져온다.
예를 들어, 도 8에 도시된 것과 유사하게, 도 7과 같이 비대칭 소스와 드레인을 갖는 PMOS 소자에 대한 원자가 밴드 그래디언트는 일반적으로, 소스에서의 시작 레벨로부터, 채널 영역을 통해, 드레인에서의 시작 레벨보다 높은 종료 레벨로 증가한다(진공 레벨에 대해). 채널 영역 내의 원자가 밴드의 그래디언트는(소자의 소스로부터 드레인으로, Ge와 같은, 합금 성분의 내용물의 변화로 인해), 홀 운송을 용이하도록 하고, 향상된 소자 성능을 최종적으로 가져온다. 유사하게, 도 7과 같이 비대칭 소스와 드레인을 갖는 NMOS 소자를 위한 도전 밴드 그래디언트는 일반적으로, 소스에서의 시작 레벨로부터, 채널 영역을 통해, 드레인에서의 시작 레벨보다 더 낮은 종료 레벨로 감소할 것이다. 채널 영역 내의 도전 밴드의 그래디언트는(소자의 소스로부터 드레인으로, C와 같은, 합금의 일 성분의 내용물의 변화로 인해) 전자 운송을 용이하도록 하여, 향상된 소자 성능을 최종적으로 가져온다.
본 발명의 일 실시예는, 반도체 기판, 반도체 기판 내에 제1 전류 영역의 적어도 일부가 존재하는 제1 전류 영역, 제1 전류 영역의 적어도 일부에 수평으로 인접하는 채널 영역, 및 채널 영역에 수평으로 인접하는 제2 전류 영역을 갖는 반도체 소자에 관한 것이다. 제2 전류 영역은 제1 전류 영역의 제1 성분의 내용물보다 더 많은 합금의 제1 성분의 내용물을 갖는다. 제2 전류 영역은 채널 영역에서 제1 성분의 내용물보다 더 많은 제1 성분의 내용물을 갖는다. 합금은 제2 성분을 더 포함한다. 제1 성분은 제1 원자가를 가지며, 제2 성분은 제2 원자가를 가지며, 제1 원자가와 제2 원자가의 합은 8이다.
본 발명의 다른 실시예는, 반도체 기판, 제1 전류 영역의 적어도 일부가 반도체 기판 내에 있는 제1 전류 영역, 제2 전류 영역을 갖는 반도체 소자에 관한 것이다. 제1 전류 영역의 적어도 일부는 반도체 기판 내에 존재한다. 제2 전류 영역은 합금의 제1 성분의 내용물을 갖는다. 합금은 제2 성분을 더 포함한다. 제1 성분은 제1 원자가를 가지며, 제2 성분은 제2 원자가를 가지며, 제1 원자가와 제2 원자가의 합은 8이다. 반도체 소자는 제1 전류 영역과 제2 전류 영역 사이에 채널 영역을 더 포함하고, 여기서 채널 영역에 제1 성분이 실질적으로 존재하지 않는다.
또 다른 실시예는 반도체 기판을 형성하는 방법에 관한 것이다. 상기 방법은, 반도체 기판을 제공하는 단계, 반도체 기판 상에 게이트 절연체를 형성하는 단계, 게이트 절연체 상에 제어 전극을 형성하는 단계, 게이트 절연체 아래에 채널 영역을 제공하는 단계, 제1 전류 전극이 채널 영역의 제1 측과 측방향으로 인접한 반도체 기판 내에 제1 전류 전극의 적어도 일부를 형성하는 단계, 리세스를 형성하기 위해 채널 영역의 제2 측과 측방향으로 인접한 반도체 기판의 일부를 제거하는 단계, 및 리세스 내에 제2 전류 전극 영역의 적어도 일부를 형성하는 단계를 포함한다. 채널 영역은 제1 측과 제2 측을 가지며, 제2 측은 제1 측과는 측방향에서 대향한다. 제2 전류 전극 영역은 합금의 제1 성분을 포함한다. 제2 전류 영역은 합금의 제1 성분의 내용물을 갖는다. 합금은 제2 성분을 더 포함한다. 제1 성분은 제1 원자가를 가지며, 제2 성분은 제2 원자가를 가지며, 제1 원자가와 제2 원자가의 합은 8이다. 제2 전류 영역은, 제1 전류 영역의 제1 성분의 내용물보다 더 많은 합금의 제1 성분의 내용물을 갖는다. 제2 전류 영역은, 채널 영역의 제1 성분의 내용물보다 더 많은 제1 성분의 내용물을 갖는다.
전술된 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다, 그러나, 당업자라면, 아래 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변경이 만들어질 수 있슴을 이해할 것이다. 따라서, 명세서와 도면은 제 한적 관점보다는 설명적 관점으로 고려되어야 하고, 모든 그런 수정은 본 발명의 범위 내에 포함되려고 의도된다.
특정 실시예들에 대해 이득, 다른 이점, 및 문제점들의 해결책이 기재되었다. 그러나, 임의의 이득, 이점, 또는 해결책이 발생하거나 또는 더 공고되도록 할 수 있는 이득, 이점, 문제점의 해결책, 및 임의의 요소가 임의의 또는 모든 청구항의 중요한, 필수의, 또는 기본적인 특징 또는 요소인 것으로서 해석되어서는 안 된다. 본 명세서에 사용되는 바와 같이, "포함한다(comprises)", "포함하는(comprising)", 또는 그것들의 임의의 다른 변형은 비배타적 포괄성(non-exclusive-inclusion)을 위한 것이어서, 요소들의 리스트를 포함하는 공정, 방법, 제품, 또는 장치가 단지 그런 요소들만을 포함하는 것이 아니고, 명백히 리스트되지 않거나 또는 그런 공정, 방법, 제품, 또는 장치에 고유하지 않은 다른 요소들도 포함할 수 있도록 한다.

Claims (25)

  1. 반도체 소자로서,
    반도체 기판;
    제1 전류 영역 - 상기 제1 전류 영역의 적어도 일부가 상기 반도체 기판 내에 있음 -;
    상기 제1 전류 영역의 적어도 일부에 수평으로 인접한 채널 영역; 및
    상기 채널 영역에 수평으로 인접한 제2 전류 영역
    을 포함하며,
    상기 제2 전류 영역은 합금의 제1 성분(element)의 내용물(content)을 상기 제1 전류 영역 내의 제1 성분의 내용물보다 더 많이 가지며,
    상기 제2 전류 영역은 상기 제1 성분의 내용물을 상기 채널 영역 내의 제1 성분의 내용물보다 더 많이 가지며,
    상기 합금은 제2 성분을 더 포함하며,
    상기 제1 성분은 제1 원자가를 갖고,
    상기 제2 성분은 제2 원자가를 갖고,
    상기 제1 원자가와 상기 제2 원자가의 합은 8인 반도체 소자.
  2. 제1항에 있어서,
    상기 채널 영역은 상기 제1 성분을 갖지 않는 반도체 소자.
  3. 제1항에 있어서,
    상기 합금은 반도체 재료인 반도체 소자.
  4. 제1항에 있어서,
    상기 채널 영역은 제3 성분을 포함하고, 상기 제3 성분은 상기 합금의 상기 제2 성분과 동일한 반도체 소자.
  5. 삭제
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  8. 삭제
  9. 삭제
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  25. 반도체 기판을 형성하는 방법으로서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 게이트 절연체를 형성하는 단계;
    상기 게이트 절연체 상에 제어 전극을 형성하는 단계;
    상기 게이트 절연체 아래에 채널 영역을 제공하는 단계 - 상기 채널 영역은 제1 측과 제2 측을 갖고, 상기 제2 측은 상기 제1 측과 측방향으로 대향하고 있음-;
    상기 반도체 기판 내에 제1 전류 전극의 적어도 일부를 형성하는 단계 - 상기 제1 전류 전극은 상기 채널 영역의 상기 제1 측과 측방향으로 인접함 - ;
    상기 채널 영역의 상기 제2 측과 측방향으로 인접한 상기 반도체 기판의 일부를 제거하여 리세스(recess)를 형성하는 단계; 및
    상기 리세스 내에 제2 전류 전극 영역의 적어도 일부를 형성하는 단계
    를 포함하고,
    상기 제2 전류 전극 영역은 합금의 제1 성분을 포함하고,
    상기 제2 전류 영역은 합금의 제1 성분의 내용물을 갖고,
    상기 합금은 제2 성분을 더 포함하고,
    상기 제1 성분은 제1 원자가를 갖고,
    상기 제2 성분은 제2 원자가를 갖고,
    상기 제1 원자가와 상기 제2 원자가의 합은 8이고,
    상기 제2 전류 영역은 합금의 제1 성분의 내용물을 상기 제1 전류 영역 내의 제1 성분의 내용물보다 더 많이 가지며,
    상기 제2 전류 영역은 상기 제1 성분의 내용물을 상기 채널 영역 내의 제1 성분의 내용물보다 더 많이 가지는, 반도체 기판 형성 방법.
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