JP5203350B2 - 電界効果型トランジスタにおけるコンタクト抵抗を減少させるエピタキシャルシリコンゲルマニウム - Google Patents

電界効果型トランジスタにおけるコンタクト抵抗を減少させるエピタキシャルシリコンゲルマニウム Download PDF

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Description

本発明は電界効果型トランジスタ中のシリコンゲルマニウム領域の分野に関する。
通常半導体素子においては、抵抗を減少させるためにシリサイド金属が半導体領域乗に形成される。たとえばシリコンのような半導体とシリサイドとの界面では、ショットキーバリアが抵抗の源である。このような抵抗は、バンドギャップを低くすることによって減少させることができる。このような抵抗の減少は、シリサイド又はサリサイドが形成される材料としてシリコンゲルマニウム(SiGe)が用いられるときに起こる。SiGeソース及びドレイン領域並びにニッケルシリサイド金属の使用については特許文献1に記載されている。バンドギャップダイアグラム及び特許文献1に関連するテキストには、特にニッケルシリサイドをSiGe上に用いることの利点が記載されている（図5、6、及び7と関連テキスト参照のこと）。
一軸性圧縮歪みが、たとえば埋め込みSiGeソース及びドレイン領域からトランジスタのチャネル領域へ直接的に与えられるときに、PMOSトランジスタの性能は改善される。同様に一軸性引っ張り歪みがNMOSトランジスタのチャネル上に設けられるときに、NMOSトランジスタの性能が向上することが知られている。このことは特許文献2に記載されている。
米国特許第6949482号明細書 米国特許出願第11/323688号明細書
［発明を実施するための最良の形態］
シリコンゲルマニウム(SiGe)ソース及びドレイン領域が用いられ、かつこれらの領域上にシリサイドが形成されるpチャネルトランジスタ及びnチャネルトランジスタの製造方法が記載されている。以降の説明では、本発明を完全に理解してもらうため、たとえば注入エネルギーレベルのような多くの具体的詳細について説明されている。これらの具体的詳細がなくとも本発明が実施可能であることは当業者には明らかである。場合によっては、本発明を不要に不明確しないために、周知の製造プロセスの詳細については記載していない。
図1では、単結晶シリコン基板の上部が図示されている。10a及び10bで表される基板の2つの独立した部分が図示されている。部分10aでは後述するように、nチャネルトランジスタが領域15内に形成される。基板部分10bでは、pチャネルトランジスタが領域16内に作製される。領域15は2つの分離溝11と12によって囲まれている。同様に領域16は2つの分離溝13と14によって囲まれている。溝11-14は、基板上部をエッチングしてその溝を誘電体で埋めることによって形成される浅い分離溝である。場合によっては、溝がエッチングされた後、溝内部に誘電体ライナが形成されるように二酸化シリコンが成長する。よってその溝は、たとえば堆積された二酸化シリコンのような材料によって満たされて良い。
図1では、4つの溝11-14の各々について溝の半分のみが図示されている。後述する実施例によっては、以降で論じるように、溝を満たす材料がエッチングされる。ある実施例では、材料は溝全体にわたってエッチングされる。また別な実施例では、材料は溝全幅未満の領域しかエッチングされない。図示されている溝の幅は、たとえばゲート構造に対して正確なサイズで表されているわけではない。便宜上溝は、集積回路内に設けられているときよりも、ゲート構造に対してかなり狭く図示されている。
ゲート構造は、領域15と16及び基板の同様の領域上に形成される。その結果形成される図2に図示されたゲート構造の各々は、基板内でチャネル領域から分離されたゲート20を分離するゲート誘電体21、及びゲート20上のハードマスク23を有する。側壁スペーサ22はゲート20の対向面上に設けられている。たとえばn型とp型のドーパントの先端部注入や側壁スペーサの形成といった処理工程についてはここでは説明しない。これらの工程は従来技術において知られている。しかも図示された特定のゲート構造は例示であって、本発明にとって重要ではない。
ゲート構造の形成後、nチャネルトランジスタ及びpチャネルトランジスタの両方のソース及びドレイン領域位置でシリコン基板をエッチングすることによって凹部30が形成される。図2では、凹部30は、ほぼゲート構造から分離溝まで延在している。各場合において凹部30はスペーサの下までわずかに延び、かつ分離溝によって取り囲まれていることに留意して欲しい。
ここでエピタキシャル成長が、nチャネルトランジスタ及びpチャネルトランジスタの両方のSiGeソース及びドレイン領域を成長するために用いられる。図示されているようにソース及びドレイン領域は、基板の本来の高さよりも隆起して良い。これらの領域は分離溝と直接隣接していることに留意して欲しい。
凹部内でSiGeが成長することで、nチャネルトランジスタとpチャネルトランジスタ両方のチャネル領域は圧縮歪みを受ける。pチャネルトランジスタについては、この歪みは、トランジスタ内での正孔移動度を向上させるので有利である。不幸なことにnチャネルトランジスタの場合では、同じ歪みは電子移動度を劣化させる。しかし一旦シリサイド又はサリサイドが形成されると、nチャネルトランジスタとpチャネルトランジスタ両方とも、SiGeに関連するシリサイドのバリア高さが低くなることによる利益を享受する。
図4は、pチャネルトランジスタ上の歪みをそのままにしながらnチャネルトランジスタのチャネル領域の歪みを緩和する一の方法を図示している。最初にpチャネルトランジスタ上でこれらのトランジスタのソース及びドレイン領域を覆うようにマスク部分が形成される。マスク部分はフォトレジスト41であって良い。続いて図4に図示されているように、イオン40がnチャネルトランジスタのSiGeソース及びドレイン領域へ注入されることで、SiGe内で緩和サイトとして機能する転位欠陥が生成される。これによりチャネル領域での歪みが減少して、その結果チャネル領域での電子移動度が改善される。nチャネルトランジスタのチャネル領域はシリコン表面付近（ゲート絶縁体直下）であるため、イオン照射は比較的浅くて良い。よって凹部の内部の深い領域で結晶格子乱す必要がない。注入されるイオンは名目上荷電担体ではないので、ソース及びドレイン領域の半導体特性に影響を及ぼさない。たとえば炭素が用いられて良い。約1-5×1016atoms/cm2の照射量で0.5-1.5Kevの注入エネルギーレベルが適切である。
この注入に続き、たとえばニッケルを用いるような通常の方法でシリサイドが形成される。pチャネルトランジスタのソース及びドレイン領域と比較して、nチャネルトランジスタのソース及びドレイン領域の格子を乱すことで、シリサイドの形成が助けられる。
図4に図示されているように、分離溝13の全体はマスクの下に含まれる。その一方で分離溝14はその半分だけがマスク41の下にある。このことは、この実施例にとっては分離領域とマスクとの位置合わせが重要ではないことを示している。問題は、pチャネルトランジスタのSiGeソース及びドレイン領域が注入から保護されることである。
代替実施例では、nチャネルトランジスタの応力は、分離溝内の材料の一部又は全部を除去することによって緩和される。再度図5を参照すると、マスク部分（部分50）がpチャネルトランジスタの上に設けられる。たとえば図5に図示された溝11や12のようなnチャネルトランジスタを取り囲む溝の少なくとも一部が曝露される。続いて二酸化シリコンのような溝中の材料が、等方性又は異方性エッチングプロセスによって溝からエッチングされる。図5の開口部52及び53によって図示されているように、溝底部の材料全てがエッチングされる必要はない。表面付近であるチャネル領域の歪みの緩和のみが必要である。
分離溝がnチャネルトランジスタとpチャネルトランジスタとを分離している場合、溝の全幅をエッチングすることで、pチャネルトランジスタとnチャネルトランジスタの両方での歪みを緩和することができる。これにより、pチャネルトランジスタでSiGeを用いる利点の1つが失われる。利点の1つとは具体的には歪みチャネルによって生成される高正孔移動度である。
この場合、マスク部分は、溝全部がエッチングされるのを防止しなければならない。たとえば図5のマスク部分51は溝11内の材料の一部を保護する。同様にマスク部分50は溝14の一部を保護する。マスク50と51はそれぞれ、特に異方性エッチングが用いられる場合に、溝14と11を満たす全ての材料がエッチングされるのを防止する。従ってpチャネルトランジスタが、図5に図示されたnチャネルトランジスタに対向する分離領域11の面上に設けられている場合、そのチャネル内での歪みは緩和されない。同様に開口部55は、領域16に対向する溝14の面上に設けられたnチャネルトランジスタからの歪みを緩和する。pチャネルトランジスタがnチャネルトランジスタと分離溝を共有しない場合、又は何らかの理由によって溝全部がエッチングされて良い場合、マスク部分は溝上に設けられる必要はない。このことは図5の溝12によって示されている。
図6に図示されているように、一旦歪みがnチャネルトランジスタのチャネル領域から緩和されると、シリサイド57をSiGe表面上に形成することができる。その結果溝は再度たとえば層間誘電層(ILD)によって満たされる。このように溝を再度満たしても、チャネル上には歪みは発生しない。図6では開口部52と53は誘電体58によって再度満たされることに留意して欲しい。
図7には追加の実施例が図示されている。nチャネルトランジスタには凹部は形成されず、むしろシリコンは、基板部分10a上のnチャネルトランジスタのソース及びドレイン領域62によって図示されているようにドーピングされる。図7の実施例については、たとえば図2に図示されているようなpチャネルトランジスタの凹部はエッチングされる。続いてSiGeがエピタキシャル成長することで、pチャネルトランジスタ用の領域60及びnチャネルトランジスタ用の領域63が形成される。領域63は、チャネル領域のレベルの上に位置しているので、nチャネルトランジスタのチャネル領域に歪みを発生させない。繰り返しになるが他の実施例と同様に、シリサイド65がSiGe表面上に形成される。従ってシリコン/シリサイド抵抗を下げる他の実施例での利点が得られる。
よってSiGeソース/ドレインを用いるnチャネルトランジスタでの歪みを緩和するプロセスについて説明してきた。これにより、SiGeによって形成されるシリサイドがpチャネルトランジスタとnチャネルトランジスタの両方で用いられるという利点が実現する。
シリコン基板上部の2つの領域に係る側部正面図である。この図では分離溝が形成されている。 ゲート構造、及び該ゲート構造に隣接する、シリコンをエッチングして形成された凹部を有する図1の構造を図示している。 SiGeソース及びドレイン領域が凹部内に形成された後における図2の構造を図示している。 pチャネルをマスクした後で、かつnチャネルトランジスタのイオン注入中における図3の構造を図示している。 代替処理における図3の構造を図示している。その代替処理では、マスク工程後に分離溝中の材料の一部がエッチングされる。 シリサイドがソース及びドレイン領域上に形成された後における図5の構造を図示している。 nチャネルトランジスタについてSiGeが凹んでいない他の実施例を図示している。

Claims (11)

  1. nチャネルトランジスタ及びpチャネルトランジスタの作製方法であって：
    nチャネルトランジスタ及びpチャネルトランジスタのゲート構造に隣接するソース及びドレイン領域用の凹部をシリコン基板中に形成する工程；
    前記凹部内にSiGeを成長させることで、前記nチャネルトランジスタ及びpチャネルトランジスタのソース及びドレイン領域を形成する工程；及び
    前記nチャネルトランジスタのソース領域の一側面及びドレイン領域の一側面に設けられ、かつ誘電材料で満たされた分離溝から前記誘電材料をエッチングすることによって、前記pチャネルトランジスタのチャネル領域での歪みに影響を及ぼすことなく、前記SiGeを成長させた結果発生した前記nチャネルトランジスタのチャネル領域での歪みを緩和する工程；
    を有する方法。
  2. 前記分離溝の全てに存在する前記誘電材料の全てがエッチングされない、請求項1に記載の方法。
  3. 前記ソース及びドレイン領域上にシリサイド金属を形成する工程を有する、請求項1に記載の方法。
  4. 前記ソース及びドレイン領域上にシリサイド金属を形成する工程を有する、請求項2に記載の方法。
  5. 前記シリサイド金属がニッケルを有する、請求項3に記載の方法。
  6. nチャネルトランジスタの作製方法であって：
    シリコン基板中に誘電材料で満たされた分離溝を形成する工程；
    前記分離溝に隣接する、前記シリコン基板中に形成された凹部内にSiGeエピタキシャルソース及びドレイン領域を成長させる工程；
    前記SiGeエピタキシャルソース及びドレイン領域内での歪みが緩和されるように前記分離溝の少なくとも一部から前記誘電材料をエッチングする工程；並びに
    前記SiGeエピタキシャルソース及びドレイン領域上にシリサイド金属を形成する工程；
    を有する方法。
  7. 前記シリサイド金属がニッケルを用いて形成される、請求項6に記載の方法。
  8. 前記の分離溝内の誘電材料が二酸化シリコンである、請求項7に記載の方法。
  9. 前記分離溝の少なくとも一部をマスクすることで、前記分離溝の曝露部分がエッチングされるときでも前記のマスクされた部分はエッチングされないようにする工程、を有する、請求項6に記載の方法。
  10. nチャネルトランジスタ及びpチャネルトランジスタの両方を有する集積回路であって、
    当該集積回路は：
    前記nチャネルトランジスタ及びpチャネルトランジスタの両方のソース及びドレイン領域で歪み発生させる、歪み誘起手段；並びに
    前記nチャネルトランジスタのソース及びドレイン領域での歪みが前記nチャネルトランジスタのチャネル領域での歪みを発生させることを防止しながら前記pチャネルトランジスタのチャネル領域での歪みを防止しない歪み緩和手段；
    を有し、
    前記歪み誘起手段は、シリコン基板内に形成される前記pチャネルトランジスタと前記nチャネルトランジスタの両方の凹部内で成長するSiGeソース及びドレイン領域で、
    前記歪み緩和手段は、前記nチャネルトランジスタのソースの一領域及びドレイン領域の一領域に設けられた分離溝を有し、
    前記分離溝は、前記SiGeソース及びドレイン領域の形成前に分離され、かつ誘電材料によって充填され、前記SiGeソース及びドレイン領域の形成後に、前記誘電材料を少なくとも部分的に除去することによって前記pチャネルトランジスタのソース一領域及びドレイン領域の一領域に設けられた分離溝に対して凹む、
    集積回路。
  11. 前記nチャネルトランジスタ及びpチャネルトランジスタのソース及びドレイン領域上にシリサイドを有する、請求項10に記載の集積回路。
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