KR100763229B1 - 임베디드 스트레서 구조 및 방법 - Google Patents

임베디드 스트레서 구조 및 방법 Download PDF

Info

Publication number
KR100763229B1
KR100763229B1 KR1020060068639A KR20060068639A KR100763229B1 KR 100763229 B1 KR100763229 B1 KR 100763229B1 KR 1020060068639 A KR1020060068639 A KR 1020060068639A KR 20060068639 A KR20060068639 A KR 20060068639A KR 100763229 B1 KR100763229 B1 KR 100763229B1
Authority
KR
South Korea
Prior art keywords
region
source
nfet
drain
pfet
Prior art date
Application number
KR1020060068639A
Other languages
English (en)
Other versions
KR20070061219A (ko
Inventor
김주찬
용후 쫑
브라이언 조셉 그리니
쮜징 로어
임건
Original Assignee
삼성전자주식회사
챠터드 세미컨덕터 매뉴팩춰링 리미티드
인터내셔널 비즈니스 머신즈 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 챠터드 세미컨덕터 매뉴팩춰링 리미티드, 인터내셔널 비즈니스 머신즈 코오퍼레이션 filed Critical 삼성전자주식회사
Publication of KR20070061219A publication Critical patent/KR20070061219A/ko
Application granted granted Critical
Publication of KR100763229B1 publication Critical patent/KR100763229B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

일 실시예는 임베디드 스트레서 소스/드레인 영역(예를 들어, SiGe), 분리 영역에 인접하는 임베디드 소스/드레인 아래에 도핑된 막 및 FET 게이트의 축소된 스페이서 상의 스트레서 라이너로 FET을 형성하는 구조 및 방법이다. 일 실시예는 다음의 방법을 포함한다. 기판내 제 1 영역 상에 게이트 구조를 제공한다. 게이트 구조는 게이트 유전막, 게이트, 측벽 스페이서를 포함한다. 게이트 구조로부터 이격된 제 1 영역내 분리 영역 및 기판내 게이트 구조 아래에 채널 영역을 제공한다. 기판 내 제 1 영역내 측벽 스페이서에 인접하는 소스/드레인 리세스를 형성한다. 소스/드레인 스트레서 영역은 분리 영역에 인접하는 두께보다 게이트 구조에 인접하는 두께가 더 두껍다. 도펀트 이온을 소스/드레인 스트레서 영역내 및 분리 영역에 인접하는 소스/드레인 스트레서 영역 아래 기판내에 임플란트함으로써, 상부 스트레서 도핑 영역을 형성한다.
스페이서, FET, 소스/드레인 영역, 리세스

Description

임베디드 스트레서 구조 및 방법{An embedded stressor structure and process}
도 1 내지 도 9는 본 발명의 일 실시예에 따른 신장된 채널을 구비하는 전계 효과 트랜지스터의 형성하는 방법을 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 반도체 기판 14: PFET영역
15: N웰 16: NFET 영역
17: P웰 42: 제 1 스페이서
52A: 제 2 스페이서 74: 임베디드 스트레서 소스/드레인
82A: 제 1 구역 82B: 제 2 구역
본 발명은 반도체 장치 및 그 제조 방법에 관련된 것으로, 보다 상세하게는 임베디드 소스/드레인 영역을 구비하는 FET의 제조 방법에 관한 것이다.
잘 알려진대로 SiGe는 PFET 소스/드레인 영역내에 임베디드될 수 있어, 실리콘 채널내에 단축(uniaxial) 스트레스를 발생시킬 수 있다. 이는 캐리어 이동도를 증가시킴으로써 PFET 소자 성능을 상당히 향상시킨다. 그러나, 노말(normal) CMOS 공정 플로우의 임베디드 SiGe(eSiGe)는 극도의 집적도가 요구되고 있다. 성능 향상의 범위 또한, SiGe 그 자체에 의해 발생된 스트레스, eSiGe내 액티브 도펀트의 농도 및 트랜지스터 구조를 덮는 스트레스 라이너에 대한 호환성 등에 강하게 좌우된다.
위에서 언급된 다양한 결함을 극복하는 중요성은 관련 특허에 의한 문서 및 기술 논문과 같은 주제로 광대한 기술적 발전에 의해 증명되었다. 특허 문서내에서 더욱 관련된 기술적 발전은 다음 특허들에 의해 고려됨으로써 가장 근접하고 명백하게 모아질 수 있다.
US6861318: 스트레스를 받는(stressed) 채널을 구비하는 반도체 트랜지스터 - 집적 회로에 사용되는 반도체 트랜지스터는 소스 및 드레인 리세스 내에 형성된 소스 및 드레인을 포함하며, 각 소스 및/또는 드레인은 박막 물질로 형성되며 제 2 간격을 갖는 제 2 격자를 구비하는 것으로 형성된다. (발명자: Murthy, Anand)
US6531347: 프린징(fringing) 커패시턴스를 줄이는 리세스된 소스/드레인을 형성하는 방법 - 반도체 기판 표면 아래에 규정된 깊이로 리세스된 소스 및 드레인 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법. (발명자: Huster, Carl)
US20050079692A1: 선택적 증착 공정을 사용하여 MOSFET 소자를 제조하는 방법 - 반도체 기판 상의 실리콘 베이스(silicon-based) 소자를 제조하는 방법은, 명시된 제 1 및 제 2 공정 가스를 각각 노출시킴으로써 제 1 및 제 2 실리콘 함유막을 증착하는 것을 포함한다. (발명자: Samoilov, Arkadii V; Sunn)
US20050104057A1: 스트레스 MOS 트랜지스터 구조를 제조하는 방법 - 스트레스를 받는 금속 산화 반도체 트랜지스터 구조의 제조는 반도체 물질의 영역내 의도적으로 리세스된 새로운 영역 및 인장 스트레스를 유도하는 리세스 영역 표면상의 새로운 레이어를 포함한다. (발명자: Shaheed, M Reaz;)
US20050136606A1: 인장 스트레스를 구비하는 게이트 전극에 대한 스페이서 및 그 제조 방법 - 증착 속도를 줄이고, 플라즈마 분위기 내 낮은 바이어스 전압을 유지함으로써 인장 스트레스(tensile stress)를 나타내는 스페이서 막(예를 들어 질화막)이 증착될 수 있다. 인장 스트레스의 크기는 넓은 범위 내에서 조절 가능하여, 전하 캐리어 이동도 및 이로 인한 전계 효과 트랜지스터의 채널 영역의 도전성을 조절함으로써 측벽 스페이서 소자를 형성하는 포텐셜을 제공한다. (발명자: Rulke, Hartmut)
US6902971: 트랜지스터 측벽 스페이서 스트레스 조절 - 반도체 (예를 들어, 금속 산화 반도체 트랜지스터의 제조는,) 게이트 유전막 상에 게이트 전극을 형성하고 실리콘 질화 스페이서 박막을 열적 증착하고, 스페이서 박막의 스트레스 특성을 조절하고, 박막을 식각함으로써 형성한다. (발명자: Grudowski, Paul A; Austin, Tx, United States of America)
US20040142545A1: 인장된 (tensile strained) 기판의 반도체 및 그 제조 방법 - 금속 산화 반도체 전계 효과 트랜지스터를 형성하는 것은 실리콘막 내 인장 특성이 증가되도록 압축 증착하는 것을 포함한다. 게이트 상에 질화 스트레스 막을 보여준다. (발명자: Ngo, Minh V;)
본 발명이 이루고자 하는 기술적 과제는, 스트레스를 발생시키는 채널을 구비하는 전계 효과 트랜지스터의 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 스트레스를 발생시키는 채널을 구비하는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들은 임베디드 스트레서 소스/드레인 영역(예를 들어, SiGe), 분리 영역에 인접하는 임베디드 소스/드레인 아래에 도핑된 막 및 FET 게이트의 축소된 스페이서 상의 스트레서 라이너로 FET를 형성하는 구조 및 방법이다.
일 실시예의 방법은 다음을 포함한다. 기판 내 제 1 영역상에 게이트 구조를 제공한다. 게이트 구조는 게이트 유전막, 게이트 및 측벽 스페이서를 포함한다. 게이트 구조로부터 이격된 제 1 영역내에 분리 영역을 제공하며, 게이트 구조 아래 기판 내에는 채널 영역을 제공한다. 기판내 제 1 영역내 측벽 스페이서와 인접하는 소스/드레인 리세스를 형성한다. 소스/드레인 리세스를 충진하는 소스/드레인 스트레서 영역을 형성한다. 소스/드레인 스트레서 영역은 분리 영역에 인접하는 두께보다 게이트 구조에 인접하는 부분의 두께가 더 두꺼울 수 있다. 도펀트 이온을 소스/드레인 스트레서 영역 내 및 분리 영역에 인접하는 소스/드레인 스트레서 영역 아 래의 기판 내에 임플란트 함으로써, 상부 스트레서 도핑 영역을 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 청구항들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
A. NFET 게이트 구조 및 PFET 게이트 구조
도 1을 참조하면, 기판(10)내 NFET 영역(16)상에 NFET 게이트 구조(22) 및 기판(10)내 PFET 영역(14) 상에 PFET 게이트 구조(20)가 제공된다.
NFET 게이트 구조(22)는 NFET 게이트 유전막(32), NFET 채널 영역(31), NFET 게이트(36), NFET 게이트 캡핑막(40) 및 측벽 스페이서를 포함할 수 있다. 스페이서는 단일막 또는 복합막을 포함할 수 있다. 예를 들어, 측벽 스페이서는 제 1 NFET(L 자 형태) 스페이서(44) 및 제 2 NFET 스페이서(50)를 포함할 수 있다.
NFET 게이트 구조(22)의 예가 다음과 같다.
NFET 게이트 유전막(32)은 SiOxNy, 질화 SiO2(플라즈마 또는 열처리 수단에 의하거나 또는 이들의 조합으로 형성되는), HfO2, HfSixOy, HfAlxOy 등을 포함할 수 있고, 두께는 약 8 내지 50Å일 수 있다.
NFET 게이트(36)는 poly-Si, poly-SiGe 또는 Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속 또는 이들의 조합을 포함할 수 있으며, 두께는 약 500 내지 1200Å일 수 있다.
NFET 게이트 캡핑막(40)은 질화막, SiOxNy 또는 SiO2등을 포함할 수 있으며 두께는 약 200 내지 600Å일 수 있다.
제 1 NFET L자 형태 스페이서(44)는 열산화막 또는 TEOS를 포함할 수 있으며 두께는 약 20 내지 200Å일 수 있다.
제 2 NFET 스페이서(50)는 질화막 또는 산화막을 포함할 수 있으며 두께는 약 200 내지 700Å일 수 있다.
기판(10)은 NFET 영역내 p-웰(17)을 구비할 수 있다.
PFET 게이트 구조(20)는 PFET 게이트 유전막(30), PFET 게이트(34), PFET 게이트 캡핑막(38) 및 측벽 스페이서를 포함할 수 있다. 스페이서는 단일막 또는 복합막을 포함할 수 있다. 예를 들어, 측벽 스페이서는 제 1 PFET(L 자 형태) 스페이서(42) 및 제 2 NFET 스페이서(52)를 포함할 수 있다. PFET 채널 영역(29)은 기판(10)내 PFET 게이트 하부에 위치한다.
PFET 게이트 구조는 상술된 NFET 게이트 구조와 같은 대응되는 조합 및 두께를 가질 수 있다.
NFET 소스/드레인(60) 및 NFET 소스/드레인 연장(Source Drain Extension; SDE) 또는 NFET 게이트(36)에 인접하는 LDD영역(Lightly Doped Drain; 58)이 있다.
PFET LDD 영역(또는 SDE 영역; 56)은 PFET 게이트(34)에 인접한다. 이 지점에서 PFET 소스/드레인 또는 P형 그레이디드(graded) 또는 버퍼 임플란트(implant)를 선택적으로 수행한다.
기판(10)은 PFET 영역내 n웰(15)을 구비할 수 있다.
PFET 영역(14)과 NFET 영역(16) 사이의 분리 영역(18)이 형성된다. 바람직하게는, 분리 영역(18)은 실리콘 산화막을 포함하는 STI(Shallow Trench Isolation) 영역이다. 바람직한 분리 영역(18)의 두께는 1000 내지 7000Å 이다.
B. 기판 상의 유전막
도 2를 참조하면, 기판상에 게이트 구조(22, 20)를 포함하는 유전막(64)이 형성된다. 유전막(64)은 바람직하기로는 저온 공정 산화막(LTO)에 의해 형성된 산화막, 예를 들어, 300 내지 500℃의 온도에서 형성되는 것을 포함한다. LTO 산화막이 바람직한 이유는 후속 공에서 쉽게 제거될 수 있기 때문이다. 또한, 저온은 소자 구조에 대해 미미한 열적 버짓(thermal budget) 효과를 갖기 때문에 바람직하다. 유전막(64)의 바람직한 두께는 100 내지 600Å이다.
C. PFET 영역으로부터 유전막 제거하기
다음으로 NFET 영역(16)내 유전막(64)상 및 분리 영역(18)의 상부에 제 1 NFET 마스크(68)를 형성한다. 마스크(68)는 포토레지스트를 포함할 수 있다.
완충(buffered) HF 식각 같은 식각 공정을 이용하여 PFET 영역상의 유전막(64)을 제거한다.
도 3을 참조하면, 제 1 NFET 마스크(68)를 제거한다.
D. PFET 영역 내 리세스 형성하기
도 4를 참조하면, 등방성 또는 이방성 건식 식각을 이용하거나 이들의 조합, 바람직하기로는 등방성 건식 식각을 이용하여 제 2 PFET 스페이서에 인접하는 기판 내 PFET 영역(14)내 리세스(70)를 형성할 수 있다. 등방성 건식 식각은 수직 방향 식각 뿐 아니라 수평 방향으로 식각한다. 그리고, 스페이서(52) 하부를 소정 언더컷팅(undercutting)하는 것이 바람직하다. 리세스(70)의 깊이는 약 40 내지 160nm일 수 있다.
E. 임베디드 스트레서 소스/ 드레인 영역 형성하기
도 5a를 참조하면, 바람직하기로는 이후의 에피택시 공정을 위하여 기판 표면을 준비하는 에피택시 전세정(pre-clean)을 수행한다. 에피택시 전세정은 바람직하기로는 기체 상태 또는 액체 상태의 HF를 포함하거나, 기체 상태의 HF 또는 액체 상태의 HF를 포함하는 다른 화학물의 조합 및 공정을 포함한다.
도 5a를 참조하면, 인-시츄 상태에서 B(boron)가 도핑된 SiGe 에피택시 공정 또는 임플란트 공정을 이용하여, 임베디드 스트레서(예컨대, B가 도핑된 SiGe) 소스/드레인 영역(74)을 형성한다. 선택적 에피택시얼 성장은 게이트 구조(20)상이 아닌 PFET 영역(14)내 노출된 실리콘에서만 일어난다. 또한, NFET 영역(16)상의 유전막(64) 때문에 NFET 영역(16)에서는 에피택시얼 성장이 일어나지 않는다.
PFET 채널 내 압축 스트레스를 발생시키는 임베디드 스트레서 소스/드레인 영역(74)을 형성한다. SiGe의 Ge 성분의 원자율(atomic percent)은 대략 10~40 %일 수 있다. 임베디드 스트레서 영역(74)의 p형 불순물 농도는 5E19 내지 1E21 atoms/cm3 일 수 있다.
임베디드 스트레서 소스/드레인 영역(예컨대 SiGe 층, 74)은 인-시츄 상태에서 B가 도핑되거나, 선택적 에피택시얼 후에 도펀트를 임플란트할 수 있다. 예를 들어, 고유의 SiGe 박막을 형성하고 이어서 이온(B 또는 BF2) 임플란트를 할 수 있다. 이온 임플란트 도우즈는 대략 1E15/cm2 내지 6E15/cm2이며, 이때 임플란트 에너지의 범위는 0.6 내지 50 keV이다.
임베디드 스트레서 소스/드레인 영역(74)은 스페이서(52)와 분리 영역(18)사이에 경사면(faceted edge) (또는 리세스 74A)를 구비할 수 있다. 경사면(facet) 은 도 5a에서 도시된 바와 같이 스페이서(52)와 STI(18)사이의 대략 중간에서 시작된다. SiGe 소스/드레인 영역(74)은 STI(18) 부근에서는 더 얇아진다. 그 이유는 STI 영역에는 에피택시 성장할 실리콘이 없기 때문이다. 그러므로, 에피택시얼 SiGe 성장은 우선 수직 방향으로 성장되고, 측면으로의 성장이 발생되는 것은 제한된다.
STI 영역으로부터 성장할 실리콘이 없으므로 SiGe의 성장은 STI 측벽에 대해 경사질 수 있다. 그러므로, 성장은 우선적으로 수직 방향이며 측면으로의 성장은 제한될 수 있다.
스페이서(52)에 인접하는 소스/드레인 스트레서(74)의 두께(74D)는 40 내지 180nm이며 더 바람직하기로는 60 내지 140nm일 수 있다. STI(18)에 인접하는 SiGE의 두께(74C)는 1 내지 80nm 이며 더 바람직하기로는 5 내지 40nm일 수 있다. 74D 와 74C의 두께비는 5:1 내지 20:1 일 수 있다.
PFET 소자에서, 바람직하게 소스/드레인 스트레서 영역은 호스트 원자(여기서는, 기판으로, 본질적으로는 Si)의 내부로 들어간 후, 물질 시스템은 내부적으로 압축되는 반도체 물질을 포함한다. 스트레서와 기판 사이의 격자 미스매치(mismatch) 때문에 압축 스트레인 이 채널에 수평 방향으로 발생된다.
기판은 제 1 구조 및 제 1 스페이싱으로 이루어진 제 1 격자를 구비하는 반도체 물질(예컨대 실리콘)을 포함한다. 스트레서 영역은 제 1 구조 및 제 2 스페이싱으로 이루어진 제 2 격자를 구비하는 반도체 물질(예컨대, SiGe 또는 SiC)을 포함한다.
PFET 소자에서, 제 2 스페이싱은 제 1 스페이싱보다 더 크다. N 형으로 도핑된 NFET 소자에서는 제 2 스페이싱이 제 1 스페이싱보다 작다.
F. NFET 영역상의 제 1 유전막을 제거하고 부분 분리 영역내 분리 리세스를 형성하기
도 5b를 참조하면, 유전막(예컨대, 산화막)을 식각하여, NFET 영역(16) 상부의 제 1 유전막(64)을 제거하고 제 1 유전막(64)으로 덮이지 않은(not formally covered) 분리 영역내에 분리 리세스(76)를 형성한다. 리세스된 STI(recessed STI)는 이후 형성될 스트레스 막으로부터 PFET 채널상에 스트레인 (strain)을 증가시킨다.
리세스(76)의 두께(77)는 5 내지 80nm일 수 있다.
G. PFET 캡핑막 및 NFET 캡핑막 제거 및 측벽 스페이서의 폭을 전체적으로 축소시키기
도 6을 참조하면, PFET 게이트 캡핑막(38) 및 NFET 게이트 캡핑막(40)을 제거하고 제 2 PFET 스페이서(52) 및 제 2 NFET 스페이서(50)를 식각하여 축소된 PFET 스페이서(52A) 및 축소된 NFET 스페이서(50A)를 형성한다.
축소된 제 2 PFET 스페이서 및 NFET 스페이서(52A, 50A)의 폭은 20 내지 300Å일 수 있다.
전체적인 스페이서(50A 및 44, 52A 및 42) 폭을 원래 전체 폭(예컨대, 50 및 44, 52 및 42)과 비교하여 5 내지 80% 및 더 바람직하기로는 20 내지 60%로 축소할 수 있다.
축소된 폭을 갖는 스페이서는 이후 형성될 스트레스 막으로부터 채널에 인가되는 스트레인(strain)을 증가시킬 수 있다.
바람직하기로 실리콘에 대한 질화막의 높은 식각 선택비 및 산화막에 대한 질화막의 높은 식각 선택비를 갖는 이방성 RIE식각을 할 수 있다. 식각 공정은 O2, Ar, CHF3, CH3F, C4F8 또는 이들의 조합을 포함할 수 있다. 여기서, 스페이서 폭을 더욱 깎아 내리는(further trim down) "등방성" 식각 요소를 포함할 수 있다.
제 1 스페이서(42)는 바텀 레그(bottom leg) 및 수직 스페이서를 포함하는 L자 형태 스페이서이다. 축소된 제 2 스페이서(52A)는 제 1 스페이서(42) 상부에 위치한다. 바람직하게 바텀 레그는 제 2 스페이서(52A)의 폭보다 5 내지 60% 정도 길다.
H. 상부 스트레서 도핑 영역 형성하기
도 7을 참조하면, 제 2 NFET 마스크(78)를 NFET 영역(16)상에 형성한다.
다음으로 P형 도펀트 이온(보론; 80)을 (PFET) 보론이 도핑된 임베디드 SiGe 소스/드레인(74) 내부 및 분리 영역(18)에 인접하며 보론이 도핑된 임베디드 SiGe 소스/드레인(74) 하부의 기판 내부로 임플란트시킨다. 이러함으로써 상부 스트레서 P형 도핑 영역(82)(또는 스트레서를 "둘러싸는" 도핑 영역(Stressor "wrap around" doped region))를 형성한다.
PFET 캡핑막(38) 및 NFET 캡핑막(40) 제거 전에 보론 이온 임플란트를 선택적으로 수행할 수 있다.
이온 임플란트 도우즈의 범위는 5E13/cm2 내지 4E15/cm2일 수 있으며, 이때 임플란트 에너지의 범위는 약 0.3 kEV 내지 20 keV일 수 있다. 임플란트는 트위스트/틸트(twist/tilt) 요소를 포함할 수 있으며, 바람직하게는 그런 요소가 없는 즉, Si 기판(10)에 대해 수직으로 임플란트를 행하는 것이다.
상부 스트레서 P형 도핑 영역(82)의 바람직한 도펀트 농도는 스트레서 영역(74)보다 높은 0.2 내지 5배일 수 있다.
바람직하게 (B 영역) 상부 스트레서 P형 도핑 영역(82)은 스트레서 영역(74) 내부의 제 1 구역(82A) 및 임베디드 소스/드레인(74) 아래 기판(10) 내부로 확장된 제 2 구역(82B)을 구비한다. 이렇게 되는 것은 분리 영역(18) 부근의 임베디드 소스/드레인 영역(74)이 더 얇기 때문이다.
부가적인 보론 임플란트(80)은 상부 스트레서를 "둘러싸는" P형 도핑 영역 (82)을 형성한다. 상부 스트레서 P형 도핑 영역 (82)는 스트레서(74)를 둘러싸는 제 1 구역(82A) 및 기판 내부로 확장된 제 2 구역(82B)을 포함한다. 상부 스트레서 도핑 영역의 제 1 구역(82A)은 PFET 소자의 외부 저항을 크게 감소시킨다. 또한, 이후 실리사이드 영역의 접촉 저항을 감소시킨다.
한편, 확장된 B 영역의 제2 구역(82B)은 기판 내부로 확장되어, STI 가장자리 부근의 N웰에 접촉하는 B 도펀트를 강화시킨다. STI 가장자리 부근의 그레이드 정션(graded junction)의 B 도펀트의 높은 농도는, P+ 에서 N웰 및 P+에서 (NFET에 인접하는)P웰의 누설 전류를 감소시킨다. 그러므로, 제 2 구역(82B)은 PFET의 분리 특성(properties)을 크게 향상시킨다.
부가적인 B 이온 임플란트(80)는 또한 PFET 폴리 실리콘 게이트 내부로 임플란트됨으로써 폴리 실리콘 게이트의 도펀트 농도를 증가시킨다. 이러함으로써, 게이트 및 게이트 유전막 인터페이스에 폴리 공핍 효과를 감소시킬 수 있고 또한, 게이트 저항을 상당히 감소시킬 수 있다.
도 8에서와 같이, 제2 NFET 마스크(78)를 제거한다.
I. 어닐하여 양 NFET 및 PFET 에 대한 최종 정션을 형성하기
바람직하기로는 어닐을 수행하여 NFET 및 PFET에 대한 최종 정션을 형성한다. 임베디드 소스/드레인(74)으로부터 P형 도펀트가 기판 내부로 확산하여 최종 P형 소스/드레인(75)을 형성한다. 어닐 후, B 영역(82)의 제 2 구역(82B)은 임베디드 소스/드레인(74) 하부에 확장되어 기판 내부로 약간 확산된다(STI 가장자리 부 근의 그레이드 정션(82B)).
어닐은 바람직하기로는 900 내지 1350℃의 온도범위에서 500μsec 내지 5sec 동안의 시간으로 RTA 공정을 수행한다. 일반적으로, 스파이크 RTA 어닐은 1초 미만의 시간 동안 수행한다.
부가적인 B 임플란트는 STI 가장자리(18) 부근의 SiGe 임베디드 소스/드레인 영역(74) 하부에 B 영역(82)의 말미 부분(82B) 형성을 도와준다. 그리하여, P+에서 N웰 및 P+에서 P웰(NFET에 인접하는)간의 누설을 줄임으로 분리 특성을 향상시킨다.
확장된 B 영역(82)의 제 2 구역(82B)의 B 농도는 바람직하게 5E16/cm3 내지 1E20/cm3이며 소스/드레인 스트레서(74) 하부의 제 2 구역(82B)의 깊이는 1 내지 20nm이다. 제 2 구역(82B)의 폭(거리; 82D)는 1 내지 20nm일 수 있다. 제 2 구역(82B)의 거리(82D)는 스트레서 영역(74)의 평균 두께의 5 내지 60%, 더 바람직하게는 10 내지 40%일 수 있다.
상부 스트레서를 "둘러싸는" P형 도핑 영역(82)는 스트레서(74)의 최상 표면 하부에 스트레서 막(74) 두께의 5 내지 50% 깊이로 최종 깊이를 구비한다.
[표] PFET 소자의 최종 농도
막 저농도 [atoms/cm3] 고농도 [atoms/cm3] 바람직한 저농도 [atoms/cm3] 바람직한 고농도 [atoms/cm3]
제 1 구역 (82A) 6E19 2E21 1E20 5E20
스트레서(74) 하부의 제2 영역 (82B) 5E16 1E20 5E17 7E19
스트레서 영역(74) (82B를 포함하지 않는) 5E19 1E21 9E19 3E20
최종 P형 소스/드레인 영역(75)(기판 내부로 확산된 부분) 5E17 2E20 1E18 1E20
J. 실리사이드 영역
도 9를 참조하면, 소스/드레인 영역 및 게이트 상에 실리사이드 영역(72)을 형성한다.
K. 스트레스 라이너
도 9를 참조하면, 기판 상에 스트레스 라이너(76)를 형성한다. 스트레스 라이너는 PFET 채널(29)상에 압축 스트레스를 발생시킨다. PFET 게이트(34)상에 축소된 PFET 스페이서 폭은 채널에 대한 압축 스트레스를 증가시킨다.
스트레스 라이너 공정의 예는 다음과 같다. 게이트 구조 상에 SiN 막을 형성할 수 있다. SiN 막은 또한 접촉 식각 정지막으로 사용된다. PFET의 소자 성능을 더욱 향상시키기 위해서는, 1.5GPa 내지 5GPa의 압력을 주며 압축 스트레스 라이너의 두께를 약 20 내지 100nm로 할 수 있다.
L. 제한되지 않는 실시예들
본 발명의 실시예들은 PFET 소자의 성능을 크게 향상시키기 위하여 새로운 임베디드 SiGe(eSiGe) 공정을 사용하여 PFET을 제조하는 방법을 보여준다. 실시예에서, 인-시츄로 보론이 도핑된 eSiGe 소스/드레인 스트레스를 형성한 후에, 폴리 실리콘 게이트 상의 질화막 캡핑막을 제거한다. 그후, PFET 소스/드레인(eSiGe) 스트레서 영역은 부가적인 B를 임플란트하여 스트레서를 둘러싸는 도핑 영역을 형성하는 것을 당면 과제로 한다. 게다가, 외부 저항을 줄여, 부가적인 B 임플란트는 STI 가장자리 부근의 SiGe 활성 영역 하부에 말미 정션 프로파일을 맞추는 것을 도와준다. 그리하여 P+과 (NFET에 인접하는) P웰간의 분리 특성을 향상시킨다. 이러한 집적 기술은 크게 SiGe 공정 플로우를 크게 간단하게 하며 트랜지스터 구조를 덮는 스트레스 라이너와 호환성이 있다. 스트레스 라이너로부터의 압축 스트레스는 더 작은 최종 스페이서가 형성됨에 따라 PFET 채널에 효과적으로 전달될 수 있다.
실시예는 NFET에서 사용될 수 있다.
상기 실시예는, 구조예를 보여주려고 한 것이지 구체화를 제한하려는 의도는 아니다. 예를 들어, 게이트 구조는 제 1 및 제 2 스페이서로 보여지나, 하나 또는 그 이상의 스페이서가 형성될 수 있다.
유사하게, 실시예에의 축소된 스페이서, 스트레스 라이너 및 얕게 도핑된 영역(예컨대, 스트레서를 둘러싸는 도핑영역 82)이 NFET 소자에 사용될 수 있다. 스트레서는 탄소로 도핑된 실리콘(SiC)와 같은 NFET에 이점이 있는 물질을 형성함에 있어서도 사용될 수 있다. NFET 소자에 대해 적당한 스트레스를 제공하도록 스트레스 라이너 및 스트레서 영역이 형성될 수 있다.
주어진 본 발명의 다양한 실시예는 단순히 설명된 것이며, 상기 설명 및 도면은 청구 범위에 의해 본 발명의 범위를 제한하려는 것으로 간주되지 않는 것을 보여준다.
발명이 특별히 보여지고 바람직한 실시예에 관련되어 설명되는 동안, 그 형태에서 다양한 변화의 기술 및 발명의 사상과 범주를 벗어나지 않게 상술되는 것으로 이해된다. 다양한 변경 및 유사한 구성 및 공정을 포함하려는 의도이며, 청구된 범위는 모든 변경 및 유사 구성 및 공정을 포함하기 위한 가장 넓은 표현으로 일치되어야 한다.
상기한 바와 같은 전계 효과 트랜지스터 형성 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
임베디드 스트레서 소스/드레인을 형성함으로써 채널에 압축 스트레스를 발생시킬 수 있으며, 임베디드 스트레서에 부가적인 B 도펀트를 임플란트함으로써 외부 저항을 크게 감소시킨다. 또한, 이후 실리사이드 영역의 접촉 저항을 감소시킨다. 따라서, 소자의 특성이 향상될 수 있는 전계 효과 트랜지스터를 제조할 수 있다.

Claims (21)

  1. (a) 기판 내 제 1 영역상에 게이트 구조를 제공하되, 상기 게이트 구조는 게이트 유전막, 게이트 및 측벽 스페이서를 포함하고,
    (b) 상기 게이트 구조로부터 이격된 상기 제 1 영역 내에 분리 영역을 제공하며, 상기 게이트 구조 아래 상기 기판 내에는 채널 영역을 제공하고,
    (c) 상기 기판내 상기 제 1 영역내 상기 측벽 스페이서와 인접하는 소스/드레인 리세스를 형성하고,
    (d) 상기 소스/드레인 리세스를 충진하는 소스/드레인 스트레서 영역을 형성하고, 상기 소스/드레인 스트레서 영역은 상기 분리 영역에 인접하는 부분보다 상기 게이트 구조에 인접하는 부분의 두께가 더 두껍고,
    (e) 상기 소스/드레인 스트레서 영역 내 및 상기 분리 영역에 인접하는 상기 소스/드레인 스트레서 영역 아래의 상기 기판 내에 도펀트 이온을 임플란트함으로써, 상부 스트레서 도핑 영역을 형성하는 것을 포함하는 반도체 장치를 형성하는 방법.
  2. 제 1항에 있어서,
    상기 채널 영역에 스트레인을 주는 스트레스 라이너를 상기 게이트 구조상에 형성하는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  3. 제 1항에 있어서,
    상기 상부 스트레서 도핑 영역을 형성하기 전에 상기 분리 영역 내 분리 리세스를 형성하는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  4. 제 2항에 있어서,
    상기 스트레스 라이너를 형성하기 이전에 상기 측벽 스페이서의 폭을 축소시키는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  5. 제 2항에 있어서,
    상기 게이트 구조는 상기 게이트 상에 캡핑막을 더 포함하고 상기 스페이서는 제 1 스페이서 및 제 2 스페이서를 포함하고,
    상기 스트레스 라이너를 형성하기 이전에, 상기 캡핑막을 식각 및 제거하고, 상기 제 2 스페이서를 식각하여, 축소된 상기 제 2 스페이서를 형성하는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  6. 제 1항에 있어서,
    상기 게이트에 인접하는 LDD 영역을 제공하는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  7. 제 1항에 있어서,
    상기 상부 스트레서 도핑 영역은 상기 소스/드레인 스트레서 영역의 최상부 아래에 상기 소스/드레인 스트레서 영역의 5-50%의 두께의 깊이를 갖는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  8. 제 1항에 있어서,
    상기 상부 스트레서 도핑 영역은 제 1 구역 및 제 2 구역을 포함하며, 상기 제 2 구역은 상기 분리 영역에 인접하는 상기 소스/드레인 스트레서 영역 하부로 확장하는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  9. (a) 기판내 NFET 영역상에 NFET 게이트 구조 및 PFET 영역상에 PFET 게이트 구조를 제공하고,
    (1) 상기 NFET 게이트 구조는 NFET 게이트 유전막, NFET 게이트, NFET 게이트 캡핑막, 제 1 NFET 스페이서 및 제 2 NFET 스페이서를 포함하고,
    (2) 상기 PFET 게이트 구조는 PFET 게이트 유전막, PFET 게이트, PFET 게이트 캡핑막, 제 1 PFET 스페이서 및 제 2 PFET 스페이서를 포함하고,
    (b) 상기 PFET 영역과 상기 NFET 영역 사이에 분리 영역을 제공하고,
    (c) 상기 기판내 상기 PFET 영역내 상기 제 2 PFET 스페이서에 인접하는 소스/드레인 리세스를 형성하고,
    (d) 상기 소스/드레인 리세스를 충진하는 소스/드레인 스트레서 영역을 형성하고, 상기 소스/드레인 스트레서 영역은 상기 분리 영역에 인접하는 부분보다 상 기 게이트 구조에 인접하는 부분의 두께가 더 두껍고,
    (e) 상기 분리 영역내 분리 리세스를 형성하고,
    (f) P형 이온을 상기 소스/드레인 스트레서 영역 내 및 상기 분리 영역에 인접하는 상기 소스/드레인 스트레서 영역 하부 상기 기판내에 임플란트함으로써, 상부 스트레서 도핑 영역을 형성하는 것을 포함하는 반도체 장치를 형성하는 방법.
  10. 제 9항에 있어서,
    NFET 소스/드레인 및 상기 NFET 게이트에 인접하는 NFET LDD 영역 및, 상기 PFET 게이트에 인접하는 PFET LDD 영역을 제공하는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  11. 제 9항에 있어서,
    상기 소스/드레인 리세스의 깊이가 40 내지 160nm인 것을 더 포함하는 반도체 장치를 형성하는 방법.
  12. 제 9항에 있어서,
    상기 상부 스트레서 도핑 영역은 상기 소스/드레인 스트레서 영역의 최상 표면 하부에 상기 소스/드레인 스트레서 영역의 5 내지 50%의 두께의 깊이를 갖는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  13. 제 9항에 있어서,
    상기 PFET 게이트 캡핑막 및 NFET 캡핑막을 식각하여 제거하고, 상기 제 2 PFET 스페이서 및 상기 제 2 NFET 스페이서를 식각하여 축소된 제 2 PFET 스페이서 및 축소된 제 2 NFET 스페이서를 형성하는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  14. 제 9항에 있어서,
    상기 소스/드레인 스트레서 영역상 및 상기 NFET 소스/드레인 영역상에 실리사이드 영역을 형성하고,
    적어도 상기 PFET 게이트 구조상에 스트레스 라이너를 형성하는 것을 더 포함하는 반도체 장치를 형성하는 방법.
  15. (a) 기판내 NFET 영역상에 NFET 게이트 구조 및 PFET 영역상에 PFET 게이트 구조를 제공하고,
    (1) 상기 NFET 게이트 구조는 NFET 게이트 유전막, NFET 게이트, NFET 게이트 캡핑막, 제 1 NFET 스페이서 및 제 2 NFET 스페이서를 포함하고,
    (2) 상기 PFET 게이트 구조는 PFET 게이트 유전막, PFET 게이트, PFET 게이트 캡핑막, 제 1 PFET 스페이서 및 제 2 PFET 스페이서를 포함하고,
    (b) 상기 NFET 소스/드레인 및 상기 NFET 게이트에 인접하는 NFET LDD 영역 제공 및 상기 PFET 게이트에 인접하는 PFET LDD 영역을 제공하고,
    (c) 상기 PFET 영역과 상기 NFET 영역 사이에 분리 영역을 제공하고,
    (d) 상기 기판상에 유전막을 형성하고,
    (e) 상기 NFET 영역내 상기 유전막 상에 제 1 NFET 마스크를 형성하고,
    (f) 상기 PFET 영역상으로부터 상기 유전막을 제거하고,
    (g) 상기 제 1 NFET 마스크를 제거하고,
    (h) RIE 등방성 또는 이방성 식각을 이용하여 상기 기판내 상기 PFET 영역내 상기 제 2 PFET 스페이서에 인접하는 소스/드레인 리세스를 형성하고,
    (i) 상기 소스/드레인 리세스를 충진하는 소스/드레인 스트레서 영역을 형성하고,
    (1) 상기 분리 영역 부근에 함몰부를 구비하는 소스/드레인 스트레서 영역을 형성하고,
    (j) 식각하여 상기 NFET 영역상의 상기 유전막을 제거 및 상기 영역내 상기 분리 영역내 상기 유전막으로 덮이지 않은 분리 리세스를 형성하고,
    (k) 상기 PFET 캡핑막 및 상기 NFET 캡핑막을 식각하고 제거 및 상기 제 2 PFET 스페이서 및 상기 제 2 NFET 스페이서를 식각하여 축소된 제 2 PFET 스페이서 및 축소된 제 2 NFET 스페이서를 형성하고,
    (l) 상기 NFET 영역상에 제 2 NFET 마스크를 형성하고,
    (m) P타입 이온을 상기 소스/드레인 스트레서 영역 내 및 상기 분리 영역에 인접하는 상기 소스/드레인 스트레서 영역 하부 상기 기판 내에 임플란트함으로써, 상부 스트레서 도핑 영역을 형성하고,
    (n) 상기 제 2 NFET 마스크를 제거하고,
    (o) 상기 소스/드레인 스트레서 영역상 및 상기 NFET 소스/드레인 영역상에 실리사이드 영역을 형성하고,
    (p) 상기 PFET 게이트 구조상에 스트레스 라이너를 형성하는 것을 포함하는 반도체 장치를 형성하는 방법.
  16. (a) 기판 내 제 1 영역상의 게이트 구조, 게이트 유전막, 게이트, 측벽 스페이서를 포함하는 상기 게이트 구조;
    (b) 상기 게이트 구조로부터 이격된 제 1 영역내 분리 영역; 상기 게이트 구조 하부 상기 기판내 채널 영역;
    (c) 상기 기판내 상기 제 1 영역내 상기 측벽 스페이서에 인접하는 소스/드레인 리세스;
    (d) 소스/드레인 리세스를 채우는 소스/드레인 스트레서 영역; 상기 분리 영역에 인접하는 부분보다 상기 게이트 구조에 인접하는 부분이 더 두꺼운 상기 스트레서 영역;
    (e) 상기 소스/드레인 스트레서 영역내 및 상기 분리 영역에 인접하는 소스/드레인 스트레서 영역 하부 상기 기판내 상부 스트레서 도핑 영역을 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 게이트 구조 아래의 채널 영역에 스트레스를 주고, 상기 게이트 구조 상에 형성된 상기 스트레스 라이너를 더 포함하는 반도체 장치.
  18. 제 16항에 있어서,
    상기 스페이서는 제 1 및 제 2 스페이서를 포함하고, 상기 제 1 스페이서는 바텀 레그(bottom leg) 및 수직 스페이서를 포함하는 L자 형태 스페이서이고, 상기 제2 스페이서는 제 1 스페이서 상에 배치되고, 상기 바텀 레그는 상기 제 2 스페이서 폭보다 더 긴 것을 포함하는 반도체 장치.
  19. 제 16항에 있어서,
    상기 게이트에 인접하는 LDD영역을 포함하는 반도체 장치.
  20. 제 16항에 있어서,
    상기 상부 스트레서 도핑 영역은 상기 소스/드레인 스트레서 영역의 최상 표면 하부에 상기 소스/드레인 스트레서 영역의 5 내지 50%의 두께 깊이인 반도체 장치.
  21. 제 16항에 있어서,
    상기 상부 스트레서 도핑 영역은 제 1 구역 및 제 2 구역을 포함하고, 상기 제 2 구역은 상기 분리 영역에 인접하는 상기 소스/드레인 스트레서 영역 하부로 확장하는 반도체 장치.
KR1020060068639A 2005-12-08 2006-07-21 임베디드 스트레서 구조 및 방법 KR100763229B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/297,522 2005-12-08
US11/297,522 US7939413B2 (en) 2005-12-08 2005-12-08 Embedded stressor structure and process

Publications (2)

Publication Number Publication Date
KR20070061219A KR20070061219A (ko) 2007-06-13
KR100763229B1 true KR100763229B1 (ko) 2007-10-04

Family

ID=38138444

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060068639A KR100763229B1 (ko) 2005-12-08 2006-07-21 임베디드 스트레서 구조 및 방법

Country Status (3)

Country Link
US (1) US7939413B2 (ko)
KR (1) KR100763229B1 (ko)
SG (2) SG133474A1 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759206B2 (en) * 2005-11-29 2010-07-20 International Business Machines Corporation Methods of forming semiconductor devices using embedded L-shape spacers
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
US20070287244A1 (en) * 2006-04-26 2007-12-13 Applied Materials, Inc., A Delaware Corporation ALTERNATIVE INTEGRATION SCHEME FOR CMOS S/D SiGe PROCESS
JP2008171999A (ja) * 2007-01-11 2008-07-24 Toshiba Corp 半導体装置およびその製造方法
US20080242032A1 (en) * 2007-03-29 2008-10-02 Texas Instruments Incorporated Carbon-Doped Epitaxial SiGe
US7842592B2 (en) * 2007-06-08 2010-11-30 International Business Machines Corporation Channel strain engineering in field-effect-transistor
US7834389B2 (en) * 2007-06-15 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Triangular space element for semiconductor device
KR100844933B1 (ko) * 2007-06-26 2008-07-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US7781799B2 (en) * 2007-10-24 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain strained layers
KR100949804B1 (ko) * 2007-12-14 2010-03-30 한국전자통신연구원 자기장 감지소자
US7994010B2 (en) * 2007-12-27 2011-08-09 Chartered Semiconductor Manufacturing Ltd. Process for fabricating a semiconductor device having embedded epitaxial regions
DE102008011814B4 (de) * 2008-02-29 2012-04-26 Advanced Micro Devices, Inc. CMOS-Bauelement mit vergrabener isolierender Schicht und verformten Kanalgebieten sowie Verfahren zum Herstellen derselben
DE102008011813B4 (de) * 2008-02-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
KR101413044B1 (ko) * 2008-03-10 2014-06-30 삼성전자주식회사 금속 실리사이드막을 포함하는 반도체 장치 및 그 제조방법
US8216904B2 (en) * 2008-12-31 2012-07-10 St Microelectronics, Inc. Strained transistor and method for forming the same
US8106456B2 (en) * 2009-07-29 2012-01-31 International Business Machines Corporation SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics
US20110049582A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Asymmetric source and drain stressor regions
US8404538B2 (en) * 2009-10-02 2013-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Device with self aligned stressor and method of making same
US8035141B2 (en) * 2009-10-28 2011-10-11 International Business Machines Corporation Bi-layer nFET embedded stressor element and integration to enhance drive current
US8242584B2 (en) * 2009-12-28 2012-08-14 International Business Machines Corporation Structure and method to create stress trench
US8030196B2 (en) * 2010-01-12 2011-10-04 Samsung Electronics Co., Ltd. Transistor formation using capping layer
US8236660B2 (en) 2010-04-21 2012-08-07 International Business Machines Corporation Monolayer dopant embedded stressor for advanced CMOS
JP2011253857A (ja) * 2010-05-31 2011-12-15 Elpida Memory Inc 半導体装置およびその製造方法
US8426278B2 (en) * 2010-06-09 2013-04-23 GlobalFoundries, Inc. Semiconductor devices having stressor regions and related fabrication methods
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
US8928094B2 (en) * 2010-09-03 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Strained asymmetric source/drain
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8377780B2 (en) 2010-09-21 2013-02-19 International Business Machines Corporation Transistors having stressed channel regions and methods of forming transistors having stressed channel regions
KR101833849B1 (ko) * 2010-10-13 2018-03-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8877602B2 (en) * 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8648388B2 (en) * 2012-02-15 2014-02-11 International Business Machines Corporation High performance multi-finger strained silicon germanium channel PFET and method of fabrication
KR101912582B1 (ko) 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9105741B2 (en) 2012-09-13 2015-08-11 International Business Machines Corporation Method of replacement source/drain for 3D CMOS transistors
US8906768B2 (en) * 2013-03-15 2014-12-09 GlobalFoundries, Inc. Wrap around stressor formation
US8962430B2 (en) 2013-05-31 2015-02-24 Stmicroelectronics, Inc. Method for the formation of a protective dual liner for a shallow trench isolation structure
US9293333B2 (en) * 2013-07-17 2016-03-22 Globalfoundries Inc. FinFET work function metal formation
KR102152285B1 (ko) 2014-12-08 2020-09-04 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 형성 방법
US9711533B2 (en) * 2015-10-16 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices having different source/drain proximities for input/output devices and non-input/output devices and the method of fabrication thereof
US10083986B2 (en) * 2017-02-10 2018-09-25 International Business Machines Corporation CMOS with middle of line processing of III-V material on mandrel

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317767A (ja) 2004-04-28 2005-11-10 Japan Science & Technology Agency 固体試料の表面改質方法、不純物活性化方法、半導体装置の製造方法
KR20060076150A (ko) * 2004-12-28 2006-07-04 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531347B1 (en) 2000-02-08 2003-03-11 Advanced Micro Devices, Inc. Method of making recessed source drains to reduce fringing capacitance
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US7001837B2 (en) 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
US6870179B2 (en) 2003-03-31 2005-03-22 Intel Corporation Increasing stress-enhanced drive current in a MOS transistor
US6902971B2 (en) 2003-07-21 2005-06-07 Freescale Semiconductor, Inc. Transistor sidewall spacer stress modulation
US7132338B2 (en) 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
DE10360000B4 (de) 2003-12-19 2009-12-10 Advanced Micro Devices, Inc., Sunnyvale Abstandselement für eine Gateelektrode mit Zugspannung eines Transistorelements und ein Verfahren zur Herstellung
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317767A (ja) 2004-04-28 2005-11-10 Japan Science & Technology Agency 固体試料の表面改質方法、不純物活性化方法、半導体装置の製造方法
KR20060076150A (ko) * 2004-12-28 2006-07-04 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
SG153804A1 (en) 2009-07-29
US7939413B2 (en) 2011-05-10
SG133474A1 (en) 2007-07-30
KR20070061219A (ko) 2007-06-13
US20070132038A1 (en) 2007-06-14

Similar Documents

Publication Publication Date Title
KR100763229B1 (ko) 임베디드 스트레서 구조 및 방법
US8450775B2 (en) Method to control source/drain stressor profiles for stress engineering
US7208362B2 (en) Transistor device containing carbon doped silicon in a recess next to MDD to create strain in channel
US8288825B2 (en) Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US7279758B1 (en) N-channel MOSFETs comprising dual stressors, and methods for forming the same
US8482079B2 (en) Semiconductor device and method of manufacturing the same
US8796788B2 (en) Semiconductor devices with strained source/drain structures
US7348248B2 (en) CMOS transistor with high drive current and low sheet resistance
US8835982B2 (en) Method of manufacturing strained source/drain structures
US6882025B2 (en) Strained-channel transistor and methods of manufacture
CN101777516B (zh) 半导体集成电路的制造方法
US7413961B2 (en) Method of fabricating a transistor structure
US7700452B2 (en) Strained channel transistor
US8361895B2 (en) Ultra-shallow junctions using atomic-layer doping
US20070023847A1 (en) Semiconductor device and method of manufacturing the same
US7892930B2 (en) Method to improve transistor tox using SI recessing with no additional masking steps
US20080169490A1 (en) Semiconductor device and manufacturing method thereof
US20090184341A1 (en) Elimination of STI recess and facet growth in embedded silicon-germanium (eSiGe) module
JP2004134727A (ja) 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法
KR100760912B1 (ko) 반도체 소자 및 그 제조 방법
KR100788353B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 12