KR20120014220A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20120014220A
KR20120014220A KR1020117031180A KR20117031180A KR20120014220A KR 20120014220 A KR20120014220 A KR 20120014220A KR 1020117031180 A KR1020117031180 A KR 1020117031180A KR 20117031180 A KR20117031180 A KR 20117031180A KR 20120014220 A KR20120014220 A KR 20120014220A
Authority
KR
South Korea
Prior art keywords
channel
source
insulating film
region
substrate
Prior art date
Application number
KR1020117031180A
Other languages
English (en)
Other versions
KR101354844B1 (ko
Inventor
고스께 다쯔무라
아쯔히로 기노시따
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20120014220A publication Critical patent/KR20120014220A/ko
Application granted granted Critical
Publication of KR101354844B1 publication Critical patent/KR101354844B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 MISFET의 채널 영역에 고이동도 채널 재료를 사용한 반도체 장치의 제조 방법이며, 표면과 수직 방향인 결정 방위가 [110] 방향의 Si1 -xGex(x<0.5)를 표면부에 갖는 지지 기판의 표면부 상에, 게이트 길이 방향의 단부의 면 방위가 상기 [110] 방향과 직교하는 {111}면이 되도록 더미 게이트를 형성하는 공정과, 더미 게이트를 마스크에 사용하여 기판의 표면부에 소스/드레인 영역을 형성하는 공정과, 더미 게이트의 측부에 절연막을 매립하여 형성하는 공정과, 절연막을 마스크에 사용하여 더미 게이트를 제거하고, 기판의 소스/드레인 영역간을 제거하는 공정과, 소스/드레인 영역간에 III-V족 반도체 또는 Ge로 이루어지는 채널 영역을 성장시키는 공정과, 채널 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정을 포함한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은, MIS(Metal Insulator Semiconductor) FET의 채널 영역에 고이동도 채널 재료를 사용한 반도체 장치 및 그의 제조 방법에 관한 것이다.
Si를 사용한 반도체 장치의 미세화에 따라 미세화에 의한 구동 능력의 향상률이 둔화되는 경향이 있는 가운데, Si보다도 높은 캐리어 이동도를 갖는 III-V족 재료나 IV족의 Ge 등을 채널 재료에 사용한 고이동도 채널 재료 MISFET가 검토되고 있다. 이것을 실용화하기 위해서는, 고이동도 채널 재료 MISFET를 Si를 주성분으로 하는 기판 상에 고밀도로 형성하는 방법의 확립이 필요하다.
상기 방법의 확립에 적용할 수 있는 것으로서, Si 기판 상에 형성된 SiO2층의 개구 영역을 결정 성장시의 시드부로서 사용하고, 이 시드부로부터 SiO2층으로 덮여 있는 영역에까지 III-V족 반도체를 횡방향 성장시키는 방법이 있다(예를 들어, 비특허문헌 1 참조). 그러나, 이 방법에서는 시드부가 면적 페널티가 되어, 고이동도 채널 재료 MISFET의 집적도를 저하시킨다는 문제가 있다.
또한, 채널 영역에는 III-V족 재료를 채용하는 한편, 소스/드레인 영역에는 SiGe를 채용한 구조가 제안되어 있다(예를 들어, 특허문헌 1 참조). 그러나, 이 문헌에는, 고이동도 채널 재료 MISFET를 Si 기판 상에 고밀도로 형성하기 위한 구조 및 방법은 전혀 개시되어 있지 않다.
또한, 소스/드레인 영역을 불순물을 함유한 실리콘에 의해 구성하고, 채널 영역을 Si보다도 넓은 에너지 밴드 갭을 갖는 반도체 재료에 의해 구성한 MISFET가 제안되어 있다(예를 들어, 특허문헌 2 참조). 그러나, 이 문헌에는, 이종 반도체 재료를 Si 기판 상에 높은 결정성, 높은 결정 배향성 및 높은 평탄성으로 형성하는 방법은 전혀 개시되어 있지 않다.
일본 특허 공개 제 2008-160131호 공보 일본 특허 공개 제 2000-012838호 공보
T. Hoshii, et al., Extended Abstracts of the 2007 International Conference on Solid State Devices and Materials, Tsukuba, 2007, pp.132-133
본 발명의 목적은, 고이동도 채널 재료를 갖는 MISFET에 대하여, 채널 재료의 결정성을 유지하면서 Si를 주성분으로 하는 기판 상에 고밀도로 형성할 수 있는 반도체 장치 및 그의 제조 방법을 제공하는 것에 있다.
본 발명의 한 형태에 관한 반도체 장치의 제조 방법은, 표면과 수직 방향인 결정 방위가 [110] 방향의 Si1 -xGex(0≤x<0.5)를 표면부에 갖는 지지 기판의 표면부 상에, 게이트 길이 방향이 상기 [110] 방향과 직교하는 [111] 방향이 되도록 더미 게이트를 형성하는 공정과, 상기 더미 게이트를 마스크에 사용하여 상기 기판의 표면부에 소스/드레인 영역을 형성하는 공정과, 상기 소스/드레인 영역의 형성 후에 상기 더미 게이트의 측부에 절연막을 매립하여 형성하는 공정과, 상기 절연막을 마스크에 사용하여 상기 더미 게이트를 에칭하고, 상기 소스/드레인 영역간의 상기 기판의 표면부를 에칭하는 공정과, 상기 기판의 표면부의 에칭에 의해 노출된 상기 소스/드레인 영역의 단부를 시드로서 사용하여, 상기 소스/드레인 영역간에 III-V족 반도체 또는 Ge로 이루어지는 채널 영역을 성장시키는 공정과, 상기 채널 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 한 형태에 관한 반도체 장치는, 지지 기판의 표면부에, 표면과 수직 방향인 결정 방위가 [110] 방향의 Si1 -xGex(x<0.5 )로 이루어지며, 상기 [110] 방향과 직교하는 [111] 방향으로 이격하여 설치되고, 채널 길이 방향의 측면의 면 방위가 상기 [110] 방향과 직교하는 {111}면에 형성된 소스/드레인 영역과, 상기 소스/드레인 영역간에 설치된 III-V족 반도체 또는 Ge로 이루어지는 채널 영역과, 상기 채널 영역 상에 게이트 절연막을 개재하여 설치된 게이트 전극을 구비한 것을 특징으로 한다.
본 발명에 따르면, 고이동도 채널 재료를 갖는 MISFET에 대하여, 채널 재료의 결정성을 유지하면서 Si를 주성분으로 하는 기판 상에 고밀도로 형성할 수 있다.
도 1은 본 발명의 제1 기본 기술을 설명하기 위한 도면.
도 2는 본 발명의 제2 기본 기술을 설명하기 위한 도면.
도 3은 (110)면에 등가인 지수면과 그에 수직인 {111}면의 관계를 도시하는 도면.
도 4는 제1 실시 형태에 관한 MISFET의 소자 구조를 도시하는 단면도.
도 5는 제1 실시 형태에 관한 MISFET의 제조 공정을 도시하는 단면도.
도 6은 도 4의 MISFET에 있어서의 채널 영역의 채널 길이 방향과 수직인 단면도.
도 7은 제1 실시 형태의 변형예이며, 오프셋 영역을 회피하는 예를 도시하는 단면도.
도 8은 III-V족 재료의 성장에 앞서서 BOX층을 굴삭한 예를 도시하는 단면도.
도 9는 Si(110)면 내에 있어서의 채널 길이 방향과 전도율의 관계를 도시하는 도면.
도 10은 제3 실시 형태에 관한 MISFET의 소자 구조를 도시하는 단면도.
도 11은 제3 실시 형태에 관한 MISFET의 제조 공정을 도시하는 단면도.
도 12는 제4 실시 형태에 관한 MISFET의 소자 구조를 도시하는 사시도.
도 13은 제4 실시 형태에 관한 MISFET의 제조 공정을 도시하는 사시도.
도 14는 제4 실시 형태의 변형예이며, 채널 영역의 단면도.
본 발명의 실시 형태의 설명에 앞서서, 각 실시 형태의 배경이 되는 기본 기술에 대하여 설명한다.
(기본 기술 1)
III-V족 반도체는, 절연막으로 덮인 Si(111)면의 절연막 개구부(바꾸어 말하면 Si 노출부)에 선택적으로 <111> 방향의 우선 방향으로 성장시키는 것이 가능하다. 도 1의 (a), (b)는, 이 예를 모식적으로 도시하고 있다. 도 1의 (a)와 같이, 절연막으로서의 SiO2막(1)에 덮인 Si(111) 표면의 원하는 장소에 SiO2 개구 영역(2)을 형성한다. 도 1의 (a)의 구조에 대하여 III-V족 반도체를 기상 성장시키는 경우, 도 1의 (b)와 같이 SiO2 개구 영역(2) 상에 선택적으로 상면이 (111)면, 측면이 (0-11), (01-1), (1-10), (-110), (-101), (10-1)면인 육각 기둥 형상의 III-V족 반도체(3)로 이루어지는 구조를 형성할 수 있다.
이것은, III-V족 반도체를 포함하는 섬아연광형 결정이나, Ge를 포함하는 다이아몬드형 결정이 [111] 방향으로 우선 방향 성장하기 쉽다는 특징, 및 {110}면이 표면 에너지가 비교적 낮은 안정된 면이라는 특징을 갖기 때문이다. 그 실례는, 예를 들어 문헌 [M. Deura, et.al., Journal of Crystal Growth 310, p.4768(2008)]에 보고되어 있다.
(기본 기술 2)
본 명세서에서는 어떤 특정한 결정 방향을 <hkl>로, 그것과 등가인 결정 방향을 총칭하여 [hkl]로 나타낸다. 마찬가지로, 어떤 특정한 결정면을 (hkl)로, 그것과 등가인 면을 총칭하여 {hkl}로 나타낸다. (hkl)면과 <hkl> 방향은, (hkl)면의 수직 방향이 <hkl> 방향이 되는 관계에 있다.
(110)면과 (-111)면 및 (1-1-1)면은 수직 관계에 있다. 따라서,(110) 기판의 경우, 표면에 대하여 수직으로 솟아 있는 (-111)면 및 (1-1-1)면으로 이루어지는 요부를 형성 가능하다. 도 2의 (a), (b)는 이것을 모식적으로 도시한다. 또한, 도 2의 (a), (b)에 있어서, 참조 부호 5는 소스 영역, 참조 부호 6은 드레인 영역, 참조 부호 Lg는 채널 길이(게이트 길이), 참조 부호 W는 채널 폭(게이트 폭)을 나타내고 있다.
도 2의 (a)에 도시한 바와 같이, (110) 기판 상에 채널 길이 방향(소스 영역(5)과 드레인 영역(6)을 연결하는 방향)이 <-111> 방향이 되도록 MISFET를 배치한다. 또한, 채널부를 수직으로 에칭하면, 도 2의 (b)에 도시한 바와 같이 노출된 소스 영역(5)과 드레인 영역(6)의 측면은 각각 (-111)면과 (1-1-1)면이 된다. 한편, 다른 주요 저지수면인 (001) 기판이나 (111) 기판의 경우, 표면과 {111}면은 수직인 관계가 아니다.
도 2의 (b)에서는 상면이 (110)면, 측면이 (-111)면 및 (1-1-1)면인 경우를 들었지만, 본 발명의 범위는 이 특정한 지수면으로 한정되는 것은 아니며, 이것과 등가인 결정면의 조합인 경우도 포함한다. 도 3에 도시한 바와 같이, (110)면에 등가인 지수면은 (110)면을 포함하여 합계 12이다. 또한, 그 중 하나를 표면으로 한 경우, 표면에 수직으로 서로 대향하는 {111}면의 페어는 2쌍 있다. 따라서, 기판 상면의 면 방위로서 {110}면 중 어느 하나를 선택한 경우, 소스/드레인 영역의 측면의 면 방위가 상기 선택한 [110]면과 직교하는 {111}면이 되도록 하면 좋다. 또한, 본 명세서에서는 그 이후, 등가인 결정면의 조합 중 대표로서 상면 (110)면, 측면 (-111)면 및 (1-1-1)면인 경우에 대하여 기술한다.
이하, 본 발명의 상세를 도시한 실시 형태에 의해 설명한다.
(제1 실시 형태)
도 4는, 본 발명의 제1 실시 형태에 관한 MISFET의 소자 구조를 도시하는 단면도이며, 특히 채널 길이 방향을 따른 단면을 도시하고 있다.
본 실시 형태에서는, 지지 기판으로서 Si 기판(11) 상에 매립하여 절연층 (BOX: Buried OXide layer)(12)을 형성하고, 그 위에 Si층(SOI층)(13)을 형성한 SOI 기판이 사용된다. 또한, 이 SOI 기판(10) 상에 소스 영역(21), 드레인 영역(22), 채널 영역(23), 게이트 절연막(24) 및 게이트 전극(25)을 갖는 MISFET가 형성되어 있다.
소스/드레인 영역(21, 22)은 Si층(13)으로 형성되며, 이들의 기판 표면과 수직 방향의 결정 방위는 <110>이다. 소스/드레인 영역(21, 22)에 의해 끼워진 채널 영역(23)은 III-V족 반도체 재료로 형성된다. 소스 영역(21)과 채널 영역(23)의 계면에 수직인 방향은 <-111>이며, 드레인 영역(22)과 채널 영역(23)의 계면에 수직인 방향은 <1-1-1>이다. 게이트 절연막(24)과 게이트 전극(25)을 합친 게이트 스택의 측면에는, 측벽 절연막(26)이 형성되어 있다. 또한, 이들 각 부가 형성된 기판 표면 위는 층간 절연막(27)으로 덮여 있으며, 층간 절연막(27)의 표면은 평탄화되어 있다. 또한, 층간 절연막(27)의 표면은 게이트 전극(25)의 표면과 동일한 높이가 되어 있다.
이어서, 본 실시 형태의 MISFET의 제조 방법을 도 5의 (a) 내지 (f)를 참조하여 설명한다.
우선, 도 5의 (a)에 도시한 바와 같이, 상면이 (110)면인 Si층(13)을 갖는 SOI 기판(지지 기판)(10)을 준비한다.
이어서, 도 5의 (b)에 도시한 바와 같이, 채널 길이 방향이 <-111>이 되는 방위에서 통상의 소위 게이트ㆍ퍼스트(gate-first) 프로세스로 MISFET를 형성한다.
구체적으로는, Si층(13)에 대하여 메사형의 소자 분리 공정을 실시함으로써, 최종적으로 소스/드레인 영역 및 채널 영역이 되는 액티브 영역만을 남기고, 기타 영역을 에칭한다. 이어서, Si층(13) 상에 더미 게이트 절연막(31)과 더미 게이트 전극(32)을 퇴적한 후, 레지스트 패터닝에 의해 게이트 패턴을 규정한다. 이어서, 레지스트 패턴을 건식 에칭으로 전사하여, 게이트 전극 패터닝을 행한다. 그 후, 더미 게이트 전극(32)을 마스크로서 사용하여 Si층(13)에 불순물을 고농도로 주입하고, 열 활성화 공정을 실시함으로써, 소스 영역(21)과 드레인 영역(22)을 형성한다. 그 후, 절연막의 퇴적과 건식 에칭에 의해 측벽 절연막(26)을 셀프 얼라인으로 형성하고, 마지막으로 층간 절연막(27)을 퇴적하여 표면을 평탄화한다.
이 단계에서는, 채널 영역은 Si로 형성되어 있다. 이것을 더미 채널 영역으로 칭한다. 또한, 더미 채널 영역의 상부에는, 더미 게이트 절연막(31)과 더미 게이트 전극(32)이 형성되어 있다. 소스 영역(21)과 드레인 영역(22)은 고농도로 도핑된 Si로 형성된다.
또한, 더미 게이트 절연막(31)의 형성 전에 Si층(13) 상에 Si1 -xGex(x<0.5)층을 에피택셜 성장시키고, 이것을 채널 영역으로서 사용하는 것도 가능하다. 채널 영역에 Si1 - xGex층을 형성함으로써, 다음과 같은 효과도 얻어진다.
(1) SiGe의 홀 이동도는 Si보다 약 2배 높고, pMOS의 고이동도 채널 재료로서 유효하다. 더미 게이트 절연막 형성 전에 SiGe층을 성장시키고, nMOS만으로 채널 영역을 본 실시 형태의 채널 후작 프로세스에서 III-V족으로 치환하면, nMOS는 III-V 채널, pMOS는 SiGe 채널이 된다. 따라서, pMOS에 대하여 후작 플로우를 행할 필요가 없으며, 제조 비용을 저하시킬 수 있다. 이 경우, nMOS와 pMOS 모두 소스/드레인 영역은 SiGe층이 된다.
(2) Si1 - xGex에 있어서의 Ge의 조성비x는 0 이상 0.5 이하로 하는 것이 바람직하고, 예를 들어 0.25 내지 0.35가 좋다. Si1 - xGex의 x가 증가할수록 홀 이동도가 증가하는 한편, SiGe의 내열성이 저하되는 경향이 있다. x가 0.5를 초과하면 소스/드레인 영역의 활성화 어닐 공정에서의 약 1000℃의 고온열 부하에 내성이 없어진다. 본 실시 형태에 있어서는, 게이트ㆍ퍼스트-프로세스에 의한 더미 게이트 스택의 형성이 불가능해진다.
x=0.25는, Si의 4개의 결합종 중 3개는 Si와 결합하고, 나머지 1개가 Ge가 되는 비율에 상당한다. 이 상태이면, 내열성 열화를 억제하면서 Ge 첨가에 의한 홀 이동도 향상의 이점을 가질 수 있다. 단, 고온 어닐시에 기판 심부로 열 확산되는 Ge량도 고려하면, x=0.25 내지 0.35 정도의 x가 특히 바람직하다.
(3) SiGe를 채널로서 사용하는 경우, 그 두께 d는 5nm 이상 15nm 이하로 하는 것이 바람직하고, 예를 들어 7nm가 좋다. 이것은, MISFET가 ON의 상태로 채널 영역에 형성되는 반전층의 두께는, 게이트 바이어스에 의존하여 15nm 내지 5nm정도가 되기 때문이다. 한편, 지나치게 두꺼운 SiGe층은 에피택셜 성장이 어렵다.
(4) Si보다도 SiGe가 격자 정수가 크기 때문에, 소스 영역 단부 및 드레인 영역 단부를 시드부로서 III-V족을 성장시킬 때, 시드부와 채널 영역의 격자 미스매치가 작아져, 보다 고품질의 채널을 형성하는 것도 가능해진다.
이어서, 도 5의 (c)에 도시한 바와 같이, 절연막(26, 27)을 마스크에 더미 게이트 전극(32), 더미 게이트 절연막(31) 및 더미 채널 영역을 제거함으로써, 홈부(33)를 형성한다. 그 결과, 소스 영역 단부와 드레인 영역 단부에 각각 (-111)면과 (1-1-1)면이 노출된다.
이 후, 소스 영역 단부와 드레인 영역 단부의 {111}면을 평활화하는 공정을 실시해도 좋다. 이 {111}면은, 다음 공정의 III-V족 기상 성장에 있어서 결정 성장의 시드부가 된다. 보다 고품질의 III-V족 채널을 형성하기 위해서는, 소스 영역 단부와 드레인 영역 단부에 의해 조도가 없는, 보다 원자 레벨로 평탄한 {111}면을 형성하는 것이 바람직하다.
평활화 공정으로서는, 이어서 열거한 둘 중 하나, 또는 양쪽을 실시해도 좋다.
(i) 하나는, {111}면의 에칭 레이트가 다른면보다도 늦은 이방성 습식 에칭 처리이다. 수산화 테트라메틸암모늄 수용액(TMAH)이나, 포수 히드라진 용액(H2NNH2ㆍH2O)에 의한 Si 습식 에칭은, {111}면의 에치 레이트가 늦은 이방성 에칭이며, 조도를 제거하여 원자 레벨로 평탄한 {111}면을 형성하는데도 유효하다.
(ii) 또 하나는, H2 분위기 중의 고온 열 처리이다. 동 열 처리에는, H2에 의한 환원 작용에 의해 Si 표면의 산화물을 제거하여 Si의 표면 확산을 용이하게 하고, 고온으로 함으로써 Si의 표면 확산을 활발하게 하는 2 가지 작용에 의해, Si 표면을 평탄하게 하는 효과가 있다. 예를 들어, 40Torr의 감압의 H2 분위기 중, 1000℃m, 3분의 처리로 조도가 제거되어 원자 레벨로 평탄한 Si 표면이 얻어진다(예를 들어, 문헌 [R. Hiruta, Applied Surface, Science Vol.237, p.63-67(2004)] 참조).
이어서, 도 5의 (d), (e)에 도시한 바와 같이, 소스/드레인 영역(21, 22) 사이에 III-V족 반도체로 이루어지는 채널 영역(23)을 형성한다. 구체적으로는, 도 5의 (d)에 도시한 바와 같이, (-111)면으로 이루어지는 소스 영역 단부와 (1-1-1)면으로 이루어지는 드레인 영역 단부에 각각 III-V족 재료로 이루어지는 성장층(23a)을 선택적으로 성장시킨다. 또한, 도 5의 (e)에 도시한 바와 같이, 좌우의 성장층(23a)을 접속함으로써 채널 영역(23)을 형성한다. 여기서, III-V족이 [111] 방향으로 우선 방향 성장하는 기상 성장 조건을 선택함으로써, 횡방향 성장이 가능해진다.
이와 같이 하여 형성된 채널 영역(23)의 채널 길이 방향과 수직인 단면 형상은, 도 6의 (a) 내지 (c)에 도시한 바와 같이, {110} 결정면으로 이루어지는 4각 이상의 다각형이 되는 경향이 있다. 모두 채널 길이 방향이 <-111>인 경우이다. 또한, 도 6의 (a) 내지 (c)에 있어서, 지면 표리 방향이 채널 길이 방향이다.
도 6의 (a)에서는, 단면이 (110), (101), (0-11), (-1-10), (-10-1), (01-1)면으로 이루어지는 육각형이 되어 있다. 도 6의 (b)에서는, 도 6의 (a) 이외에 (0-11), (-10-1)면으로 이루어지는 홈부를 갖는 팔각형이 되어 있다. 도 6의 (c)에서는, (110), (01-1), (-1-10), (101)의 사각형(사다리꼴)이 되어 있다.
이들은, (기본 기술 1)에서 설명한 바와 같이 {110}면이 표면 에너지가 낮은 안정된 결정면이기 때문이지만, 표면 에너지가 낮기 때문에 측면의 {110}면은 원자 레벨로 평탄해지는 경향이 있다. 그 결과, 최종적으로 채널부와 게이트 절연막의 계면이 원자 레벨로 평탄해진다. 채널/게이트 절연막 계면의 평탄성이 높을수록, 표면 반전층을 채널 길이 방향으로 주행하는 캐리어가 조도에 의해 산란되는 빈도가 줄어들기 때문에, 전류 구동력은 증대된다. 따라서, 도 6의 (a)에 도시한 바와 같은 채널 형상은, 디바이스 성능 향상에 기여한다.
또한, 도 6의 (b)에 도시한 바와 같이, (0-11)면과 (-10-1)면으로 이루어지는 홈부(D)가 형성되는 경우에도 홈부(D)는 채널 길이 방향을 따라 형성되기 때문에, 채널 길이 방향으로 흐르는 전류를 저해하는 요인이 되지 않는다. 이로 인해, 도 6의 (b)에 도시한 바와 같은 홈부(D)가 형성되어도 거의 문제가 되지 않는다.
또한, III-V족 재료로서는, GaP, AlP, GaAs, AlAs, InP, InAs, GaSb, AlSb, InSb, InGaAs 및 InGaNAs로 이루어지는 그룹으로부터 선택할 수 있다.
이어서, 도 5의 (f)에 도시한 바와 같이, 게이트 절연막(24)과 게이트 전극(25)을 형성함으로써 상기 도 4에 도시하는 구조가 완성된다.
게이트 절연막(24)으로서는, Al2O3, HfO2, La2O3, Ta2O5, LaAlO, LaAlSiO, HfSiO, HfSiON, HfLaSiON, HfAlSiON, HfTaSiON 및 HfLaAlSiON으로 이루어지는 그룹으로부터 선택할 수 있다. 게이트 절연막(24)의 퇴적 방법으로서는, MOCVD, ALD, 스퍼터링 및 그의 조합으로부터 선택할 수 있다. 게이트 절연막(24)의 성막 후, 플라즈마 질화에 의해 질소를 도입해도 좋다.
게이트 전극(25)으로서는, TiN, Al, TiAl, TiAlN, HfSi, HfC, HfCN, TaC, TaN, W, WN, Mo, MoN으로 이루어지는 그룹으로부터 선택할 수 있다. 게이트 전극(25)의 퇴적 방법으로서는, MOCVD, ALD, 스퍼터링 및 그의 조합으로부터 선택할 수 있다. 또한, 퇴적 후 적당 온도 열 처리에 의해 요부의 금속 충전율을 향상시킬 수 있다.
상기 도 5의 (f)의 공정에서 게이트 절연막(24)을 퇴적할 때, 홈부의 측면에도 게이트 절연막(24)이 퇴적된다. 이로 인해, 도 7의 (a)에 도시한 바와 같이, 채널 영역(23)의 양단부에 게이트 전극(25)의 지배가 미치지 않는 오프셋 영역이 생성되는 경우가 있다.
이것을 회피하기 위해서는, 도 5의 (d), (e)의 III-V족 재료의 기상 성장 공정에 앞서서, in-situ doped Si나 in-situ doped III-V족을 게이트 절연막(24)의 두께 정도 성장시키는 것이 유효하다. 이들 in-situ doped Si나 in-situ doped III-V족은 소스 또는 드레인의 일부로서 기능한다. 그 모습을 도 7의 (b)에 도시한다. 도면 중의 참조 부호 29가 in-situ doped Si층이다.
또한, 다른 방법으로서, 도 5의 (d), (e)의 III-V족 재료의 기상 성장 공정에 앞서서, 게이트의 측벽을 습식 에칭 등으로 게이트 절연막(24)의 두께 정도 에치 백시키는 것도 유효하다. 그 모습을 도 7의 (c)에 도시한다. 측벽 절연막(26)이 에치 백되어 있기 때문에, 측벽 절연막(26)의 측면에 게이트 절연막(24)이 형성되어도 오프셋을 회피할 수 있다.
도 5의 (d), (e)의 공정에서 III-V족 재료를 성장시킬 때, 성장한 III-V족 구조의 하면은 BOX층과 접하고 있는 한편, 그 상면은 그렇게 되어 있지 않다. 이것이 원인으로, III-V족의 상부와 하부에서 성장 속도가 상이하여 균질성이 열화될 가능성도 있다. 이것을 회피하기 위해서는, III-V족의 성장에 앞서서 BOX층을 적당한 정도로 굴삭하는 것이 유효하다. 그 모습을 도 8의 (a), (b)에 도시한다.
도 8의 (a)에 도시한 바와 같이, 상기 도 5의 (c)의 공정에서 노출된 매립 절연층(12)을 일정량만 에칭하여, BOX 굴삭 영역(34)을 형성한다. 그 후, 도 8의 (b)에 도시한 바와 같이 III-V족 반도체로 이루어지는 채널 영역(23)을 선택 성장시킨다. 이 경우, III-V족의 성장의 과정에 있어서는, III-V족 구조의 상면과 하면이 보다 가까운 상황에 있어, 균질성의 향상을 기대할 수 있다.
이와 같이 본 실시 형태에서는, 기판 표면과 수직 방향의 결정 방위가 <110>인 Si로 이루어지는 소스ㆍ드레인 영역과, 채널 길이 방향이 <-111>인 III-V족으로 이루어지는 채널 영역을 갖는 MISFET를, 더미 채널 영역을 제거하는 공정을 거쳐서, 소스 단부와 드레인 단부에 각각 나타난 (-111)면과 (1-1-1)면을 시드부로서 III-V족을 횡방향 성장시킴으로써 형성하고 있다. 이 구조와 방법의 효과로서, III-V족 반도체를 채널 영역에 사용한 고이동도 채널 재료 MISFET를 Si 기판 상에 고밀도이면서도 고품질로 형성하는 것을 가능하게 하고 있다. 이어서, 그 효과를 공지예와의 대비로 보다 구체적으로 설명한다.
(특허문헌 1)은 채널 영역에는 III-V족 재료를, 소스/드레인 영역에는 SiGe를 채용한 구조를, (특허문헌 2)는 채널 영역에는 Si보다 넓은 에너지 밴드 갭을 갖는 반도체 재료를, 소스/드레인 영역에는 불순물을 함유한 Si를 채용한 구조를 개시하고 있지만, 소스/드레인 영역의 결정 방위의 규정에 대해서는 언급하지 않고 있다. 이에 비해, 본 실시 형태의 구조(도 4)에서는, 소스 영역과 드레인 영역의 기판 표면에 수직 방향의 결정 방위는 <110>, 소스 영역과 채널 영역의 계면에 수직 방향은 <-111>, 드레인 영역과 채널 영역의 계면에 수직 방향은 <1-1-1>이라는 결정면 방위 규정을 정하고 있다.
이 결정면 방위 규정은, 고품질의 III-V족 채널부를 형성할 때에 중요한 역할이 있다. 즉, 이 결정면 방위 규정을 설정한 경우에만, 더미 게이트를 제거한 후의 요부의 양단부에 닿는 대향하는 소스 영역 및 드레인 영역의 단부가 함께 {111}면이 된다. 본 실시 형태에서는, 이 소스/드레인 영역의 단부의 Si{111}을 시드부로 하여 III-V족을 양단부로부터 선택적 에피택셜 성장시켜, 최종적으로 요부를 III-V족으로 충전하고, 그것을 채널 영역으로 하고 있다. 이와 같이 형성된 III-V의 채널부는, 높은 결정성, 높은 결정 배향성, 높은 평탄성 및 소스 또는 드레인과의 계면이 매우 급준하다는 디바이스 특성상 바람직한 특징을 가질 수 있다.
그 이외의 결정면 방위를 선택한 경우, III-V의 우선 성장 방향인 [111] 방향과 채널 길이 방향은 일치하지 않고, 채널 길이 방향과는 상이한 방향으로의 III-V족의 우선 방향 성장이 일어난다. 이로 인해, 높은 결정 배향성 및 높은 평탄성을 갖는 채널부의 형성은 곤란하다. 또한, III-V족을 고품질로 에피택셜 성장시킬 때 {111}면은 시드부로서 가장 우위한 면이다. 본 실시 형태의 결정면 방위 규정 이외를 선택한 경우, 소스 영역 및 드레인 영역의 단부가 {111}면이 되지 않기 때문에, 높은 결정성을 실현할 수 없다. 또한, 면 방위 제어를 하지 않는 경우, 소스 영역 단부로부터 III-V족을 결정 성장할 때 계면에 있어서 다수의 마이크로 파셋이 형성되어 계면의 급준성이 열화되고, 쇼트 채널 효과가 열화된다.
또한, 본 실시 형태의 결정면 방위 규정을 설정함으로써, (1) 소스 영역으로부터 채널 영역으로의 캐리어 주입 속도의 증대, 및 (2) 소스 영역, 드레인 영역 및 소스 영역/채널 영역의 계면 저항의 저감의 2 가지 요인에 기인하여 전류 구동력을 증대시킬 수 있다. 이것은, 도 9에 도시한 바와 같이, Si(110)면 내에 있어서는 [111] 방향의 전자의 전도 질량이 다른 방위의 그것보다도 작아지기 때문이다. 고이동도 채널 재료 MISFET의 경우, 채널부 자체의 저항은 작고 구동 전류를 지배하는 비율이 낮기 때문에, 소스로부터의 주입 속도의 향상이 특히 중요해진다.
또한, 일반적으로 게이트 길이(Lg)가 미세해질수록 채널부의 저항은 낮아지기 때문에, 구동 전류는 기생 저항이나 소스로부터의 캐리어의 주입 속도에 의해 영향을 받게 된다. 이러한 영향은 (Lg)가 150nm 이하일 때 현재화되고, 50nm 이하일 때 특히 현저해진다. 그로 인해, 본 실시 형태의 결정면 방위 규정의 설정은, (Lg)가 150nm 이하인 고이동도 채널 재료 MISFET에 대하여 특히 유효하고, (Lg)가 50nm 이하인 경우에는 더욱 그 효과가 크다.
또한, 소스 영역, 드레인 영역 및 이들 채널 영역과의 계면의 결정 방위는, MISFET로부터 해당 부분을 FIB(Focused Ion Beem)에 의한 픽업법으로 절단하고, 단면을 고분해능 투과 전자 현미경(HRTEM)으로 촬상하거나, 또는 투과 전자 회절법 (Transmission Electron Diffraction: TED)에 의해 분석하면 밝힐 수 있다.
(비특허문헌 1)과 본 실시 형태의 형성 방법에서는, 모두 Si{111}면을 시드부로 한 III-V족의 결정 성장을 포함한다. 여기서, (비특허문헌 1)은 SiO2 개구부의 Si(111)면을 시드부로 한 횡방향 성장을 이용하고 있기 때문에, 시드부에 상당하는 면적의 페널티가 불가피하다. 이에 비해, 본 실시 형태의 형성 방법에 있어서는, (-111)면으로 이루어지는 소스 영역 단부와 (1-1-1)면으로 이루어지는 드레인 영역 단부가 시드부로서 기능하기 때문에, 부가적인 면적의 페널티가 존재하지 않는다. 그 결과, 면적 페널티 없이 Si{111}을 시드부로 한 고이동도 채널 재료의 고품질 결정 성장이 가능해진다.
본 실시 형태의 형성 방법(도 5의 (a) 내지 (f))에 있어서는, 소스와 드레인의 고온 활성화 어닐 후에 채널 영역, 게이트 절연막, 게이트 전극의 적층 구조의 형성이 이루어진다. 이것을 채널ㆍ라스트(Channel-last) 프로세스로 칭한다. 게이트 적층부로의 고온열 부하는, 고이동도 재료 채널/게이트 절연막, 게이트 절연막/게이트 전극의 양쪽 계면의 특성을 현저하게 열화시킨다. 그러나, 채널ㆍ라스트-프로세스를 사용함으로써 이것을 회피할 수 있다.
한편, (비특허문헌 1)의 형성 방법은 채널ㆍ퍼스트(Channel-first) 프로세스이며, 게이트 적층부로의 고온열 부하를 회피할 수 없다. 또한, (특허문헌 2)는 제1 실시 형태의 형성 방법과 동일하게 채널ㆍ라스트-프로세스이지만, 결정면 방위 규정이 없고, Si{111}면을 시드부로서 사용할 수 없기 때문에, 고이동도 채널 재료의 고품질 결정 성장이 불가능하다.
즉, 본 실시 형태의 형성 방법은, 한정된 결정면 방위 규정을 형성한 구조로 함으로써, 고온열 부하 회피 가능한 채널ㆍ라스트-프로세스이며, 면적 페널티 없고, Si{111}을 시드부로 한 고품질 결정 성장에 의한 고이동도 재료의 채널 영역 형성을 가능하게 하고 있다.
(제2 실시 형태)
본 발명의 제2 실시 형태에서는, 채널 영역(23)이 Ge로 이루어지는 것을 제외하고는 제1 실시 형태와 동일한 구조의 MISFET를, Ge 채널 영역의 형성 방법을 제외하고는 제1 실시 형태와 동일한 형성 방법에 의해 형성한다. 즉, 기판면에 수직 방향의 결정 방위가 <110>인 Si로 이루어지는 소스/드레인 영역(21, 22)과, 채널 길이 방향이 <-111>인 Ge로 이루어지는 채널 영역(23)이 갖는 MISFET를, 더미 채널 영역을 제거하는 공정을 거쳐서, 소스 단부와 드레인 단부에 각각 나타난 (-111)면과 (1-1-1)면을 시드부로서 Ge를 횡방향 성장시킴으로써 형성한다.
Ge는 홀 이동도가 Si의 약 4배이며, 특히 p형 MISFET의 고이동도 채널 재료로서 유망하다. 그러나, Ge 채널 영역과 소스/드레인 영역의 계면 및 Ge 채널 영역과 게이트 절연막 계면이 고온열 부하에 약하다는 것이 문제였다.
이에 대해 본 실시 형태에서는, 채널ㆍ라스트-프로세스이기 때문에 고온열 부하를 회피할 수 있다. 또한, 면적 페널티 없이 Si{111}을 시드부로 한 Ge의 고품질 결정 성장을 실시할 수 있다. 따라서, 본 실시 형태에 따르면, Ge 채널 MISFET를 Si 기판 상에 고밀도이면서도 고품질로 형성하는 것이 가능해진다.
(제3 실시 형태)
도 10은, 본 발명의 제3 실시 형태에 관한 MISFET의 소자 구조를 도시하는 단면도이며, 특히 채널 길이 방향을 따른 단면을 도시하고 있다. 또한, 도 10 중의 참조 부호 41, 51 내지 57은, 도 4 중의 참조 부호 11, 21 내지 27에 대응하고 있다.
본 실시 형태가 앞서 설명한 제1 실시 형태와 상이한 점은, SOI 기판 대신에 벌크 기판을 사용한 것에 있다.
Si 기판(41) 상에 STI(Shallow trench isolation)(45)에 의해 소자 분리되어 MISFET가 형성되어 있다. 소스 영역(51)과 드레인 영역(52)은 Si로 형성되며, 이들 기판 표면에 수직 방향의 결정 방위는 <110>이다. 소스/드레인 영역(51, 52)에 의해 끼워진 채널 영역(53)은 III-V족 재료로 형성된다. 소스 영역(51)과 채널 영역(53)의 계면의 수직 방향은 <-111>이며, 드레인 영역(52)과 채널 영역(53)의 계면의 수직 방향은 <1-1-1>이다. 게이트 절연막(54)과 게이트 전극(55)을 합친 게이트 스택의 측면에는 측벽 절연막(56)이 형성되어 있다. 또한, MISFET는 층간 절연막(57)으로 덮여 있다.
도 11은, 도 10의 MISFET의 제조 공정을 도시하는 단면도이다. 기판이 상이할 뿐, 기본적으로는 제1 실시 형태에서 설명한 도 5의 (a) 내지 (f)와 동일한 공정으로 제작된다.
우선, 도 11의 (a)에 도시한 바와 같이, 상면이 (110)면인 Si 기판(41)을 준비한다.
이어서, 도 11의 (b)에 도시한 바와 같이, STI(45)에 의한 소자 분리를 실시한 후, 채널 길이 방향이 <-111>이 되는 방위에서 통상의 게이트ㆍ퍼스트-프로세스로 MISFET를 형성한다. 구체적으로는, 제1 실시 형태와 마찬가지로, 더미 게이트 절연막(61)과 더미 게이트 전극(62)을 게이트 패턴으로 형성한 후, 불순물을 고농도로 주입하여 소스 영역(51)과 드레인 영역(52)을 형성하고, 측벽 절연막(56) 및 층간 절연막(57)을 퇴적시킨다.
이 단계에서는, 더미 채널 영역은 Si로 형성된다. 또한, 더미 채널 영역의 상부에는, 더미 게이트 절연막(61)과 더미 게이트 전극(62)이 형성되어 있다. 소스 영역(51)과 드레인 영역(52)은 고농도로 도핑된 Si로 형성된다.
이어서, 도 11의 (c)에 도시한 바와 같이, 더미 게이트 전극(62), 더미 게이트 절연막(61)을 제거한 후, 채널부의 Si를 적당량 굴삭한다. 그 결과, 소스 영역 단부와 드레인 영역 단부에 각각 (-111)면과 (1-1-1)면이 노출된다. 한편, Si를 굴삭한 부분의 저면은 (110)면으로 이루어진다.
이어서, 도 11의 (d), (e)에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 III-V족 재료를 (-111)면으로 이루어지는 소스 영역 단부와 (1-1-1)면으로 이루어지는 드레인 영역 단부에 선택적으로 성장시켜, 채널 영역(53)을 형성한다. III-V족이 [111] 우선 방향 성장하는 기상 성장 조건을 선택함으로써, 횡방향 성장이 가능해진다.
이어서, 도 11의 (f)에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 게이트 절연막(54)과 게이트 전극(55)을 형성한다.
이와 같이 본 실시 형태에서는, 벌크 기판을 사용하여 제1 실시 형태와 마찬가지로 고이동도 채널 재료 MISFET를 Si 기판 상에 고밀도로 형성할 수 있다. 또한, SOI 기판을 사용하는 경우에 비해 저비용인 통상의 벌크 Si 기판을 사용 가능하기 때문에, 제조 비용을 저감하는 것이 가능해진다.
(제4 실시 형태)
도 12는, 본 발명의 제4 실시 형태에 관한 Fin형 MISFET의 소자 구조를 도시하는 사시도이다. 또한, 도 12 중의 참조 부호 71 내지 73, 81 내지 87은, 도 4 중의 참조 부호 11 내지 13, 21 내지 27에 대응하고 있다.
본 실시 형태에서는, 지지 기판으로서 Si 기판(71) 상에 매립하여 절연층 (BOX)(72)을 형성하고, 그 위에 Si층(SOI층)(73)을 형성한 SOI 기판이 사용된다. 또한, 이 SOI 기판의 Si층(73)을 박벽 형상으로 가공함으로써 형성된 소스 영역(81) 및 드레인 영역(82), 또한 채널 영역(83), 게이트 절연막(84) 및 게이트 전극(85)을 갖는 Fin형 MISFET가 형성되어 있다.
소스 영역(81)과 드레인 영역(82)은 Si로 형성되며, 이들 기판 표면과 수직 방향의 결정 방위는 <110>이다. 소스 영역(81, 82)에 의해 끼워진 채널 영역(83)은 III-V족 재료로 형성된다. 소스 영역(81)과 채널 영역(83)의 계면에 수직 방향은 <-111>이며, 드레인 영역(82)과 채널 영역(83)의 계면에 수직 방향은 <1-1-1>이다. 채널 영역(83)의 주위는 게이트 절연막(84)이 덮고 있으며, 그 외주를 게이트 전극(85)이 덮고 있다. 게이트 절연막(84)과 게이트 전극(85)을 합친 게이트 스택의 측면에는 측벽 절연막(86)이 형성되어 있다. 또한, Fin형 MISFET는 층간 절연막(87)으로 덮여 있다.
이어서, 본 실시 형태의 Fin형 FET의 제조 방법을 도 13의 (a) 내지 (c)를 참조하여 설명한다.
우선, 도 13의 (a)에 도시한 바와 같이, 상면이 (110)면인 SOI층을 갖는 기판을 준비하고, 채널 길이 방향이 <-111>이 되는 방위에서 통상의 게이트ㆍ퍼스트-프로세스로 Fin형 MISFET를 형성한다. 이 단계에서는, 채널 영역은 Si로 형성된다. 이것을 더미 채널 영역으로 칭한다. 또한, 더미 채널 영역의 상부에는, 더미 게이트 절연막(91)과 더미 게이트 전극(92)이 형성되어 있다. 소스 영역(81)과 드레인 영역(82)은 고농도로 도핑된 Si로 형성된다.
이어서, 도 13의 (b)에 도시한 바와 같이, 측벽 절연막(86)과 층간 절연막(87)(도시하지 않음)을 형성한 후, 이들 절연막을 마스크에 사용하여 더미 게이트 전극(92), 더미 게이트 절연막(91) 및 더미 채널 영역을 제거한다. 그 결과, 소스 영역(81)의 단부와 드레인 영역(82)의 단부에 각각 (-111)면과 (1-1-1)면이 노출된다.
이어서, 도 13의 (c)에 도시한 바와 같이, III-V족 재료를 (-111)면으로 이루어지는 소스 영역 단부와 (1-1-1)면으로 이루어지는 드레인 영역 단부에 선택적으로 성장시켜, 채널 영역(83)을 형성한다. III-V족이 [111] 우선 방향 성장하는 기상 성장 조건을 선택함으로써, 횡방향 성장이 가능해진다. 그 후, 게이트 절연막(84)과 게이트 전극(85)을 형성함으로써, 상기 도 12에 도시한 구조가 얻어진다.
도 13의 (c)에서는, III-V족 채널 영역은 직육면체 형상을 취하고 있지만, 도 1과 마찬가지로 육각 기둥 형상이 되는 경우도 있다. 본 발명의 범위는, 이 경우도 포함한다.
또한, 본 실시 형태를 또한 진행시켜 게이트 올어라운드형 MISFET를 제작할 수도 있다.
도 13의 (b)의 더미 채널 영역의 제거 공정에 이어서, BOX-SiO2층(72)을 일정량만큼 굴삭하는 공정을 실시한다. 예를 들어, 매립 절연층(72)을 20 내지 30nm 정도 굴삭한다. 그 후, 도 13의 (c)의 III-V족 결정 성장에 이어서, high-k 절연막과 메탈 게이트를 MOCVD나 ALD법에 의해 형성한다. 예를 들어, HfSiO를 MOCVD로 형성하고, 이어서 플라즈마 질화에 의해 N을 도입함으로써 3nm의 HfSiON을 형성한다. 그 후, 7nm 정도의 TiN 또는 HfC, TaC를 CVD법에 의해 형성한다. 마지막으로, 게이트 전극부에 Al이나 TiAl을 퇴적시켜, 550℃ 정도의 열 처리를 가한다. 열 처리를 가함으로써, Al이나 TiAl을 융해시켜 공간 충전율을 높일 수 있다.
이상의 공정에서, 도 14에 도시한 바와 같이 채널 길이 방향에 수직인 단면이 육각형이며, 채널 영역(83)의 주위 전체면에 게이트 절연막(84)을 개재하여 게이트 전극(85)을 형성한 게이트 올어라운드형 MISFET를 형성할 수 있다.
게이트 올어라운드형 MISFET는, 세선형 채널의 표면 전부를 게이트 절연막과 게이트 전극이 덮는 구조이기 때문에, 게이트 전극이 채널의 전자 상태를 제어하는 그 지배력이 매우 강하고, 단채널 효과가 강하다는 것이 특징이다.
이와 같이 하여, 쇼트 채널 효과 내성을 높인 게이트 올어라운드형의 고이동도 채널 재료 MISFET를, (1) 채널부의 결정성 및 결정 배향성이 높고, (2) 채널/절연막 계면의 평탄성이 높다는 디바이스 특성상 바람직한 특징으로 형성할 수 있다. 따라서, 본 실시 형태에 따르면, 쇼트 채널 효과 내성을 높인 Fin형의 고이동도 채널 재료 MISFET, 또는 쇼트 채널 효과 내성을 더욱 높인 게이트 올어라운드형의 고 이동도 채널 재료 MISFET의 고밀도 형성 및 Si 기판 상 형성이 가능해진다.
또한, 본 실시 형태에서는 SOI 기판을 사용하고 있지만, 벌크 Si 기판 상에 Fin형 MISFET 또는 게이트 올어라운드형 MISFET를 형성하는 것도 가능하다.
(변형예)
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대하여 설명하였다. 그러나, 본 발명은 이들 구체예로 한정되는 것은 아니다. 즉, 이들 구체예에 당업자가 적절히 설계 변경을 가한 것도 본 발명의 특징을 갖추고 있는 한, 본 발명의 범위에 포함된다. 예를 들어, 상술한 각 구체예가 구비하는 각 요소 및 그의 배치, 재료, 조건, 형상, 크기 등은, 예시한 것으로 한정되지 않으며 적절히 변경할 수 있다.
또한, 상술한 각 구체예는 기술적으로 가능한 한 조합할 수 있으며, 이들을 조합한 것도 본 발명의 특징을 포함하는 한 본 발명의 범위에 포함된다.
1…SiO2막
2…SiO2 개구 영역
3…III-V족 반도체
10…SOI 기판(지지 기판)
11, 41, 71…Si 기판
12, 72…매립 절연막(BOX)
13, 73…Si층(SOI층)
5, 21, 51, 81…소스 영역
6, 22, 52, 82…드레인 영역
23, 53, 83…채널 영역
24, 54, 84…게이트 절연막
25, 55, 85…게이트 전극
26, 56, 86…측벽 절연막
27, 57, 87…층간 절연막
29…in-situ doped Si층
31, 61, 91…더미 게이트 절연막
32, 62, 92…더미 게이트 전극
33…홈부
34…BOX 굴삭 영역

Claims (7)

  1. 표면과 수직 방향인 결정 방위가 [110] 방향의 Si1 -xGex(0≤x<0.5)를 표면부에 갖는 지지 기판의 표면부 상에, 게이트 길이 방향이 상기 [110] 방향과 직교하는 [111] 방향이 되도록 더미 게이트를 형성하는 공정과,
    상기 더미 게이트를 마스크에 사용하여 상기 기판의 표면부에 소스/드레인 영역을 형성하는 공정과,
    상기 소스/드레인 영역의 형성 후에 상기 더미 게이트의 측부에 절연막을 매립하여 형성하는 공정과,
    상기 절연막을 마스크에 사용하여 상기 더미 게이트를 에칭하고, 상기 소스/드레인 영역간의 상기 기판의 표면부를 에칭하는 공정과,
    상기 기판의 표면부의 에칭에 의해 노출된 상기 소스/드레인 영역의 단부를 시드로서 사용하여, 상기 소스/드레인 영역간에 III-V족 반도체 또는 Ge로 이루어지는 채널 영역을 성장시키는 공정과,
    상기 채널 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 채널 영역을 성장시키기 전에, 상기 노출된 상기 소스/드레인 영역의 단부에 대하여 {111}면의 에칭 레이트가 다른면보다도 늦은 이방성 습식 에칭, 또는 H2 분위기 중의 고온 열 처리를 사용하여 {111}면을 평활화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 지지 기판은 매립 절연막 상에 상기 Si1 - xGex로 이루어지는 반도체층이 형성된 SOI 기판이며, 상기 기판의 표면부의 에칭시에 상기 반도체층 뿐만 아니라 상기 매립 절연막의 일부를 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 채널 영역의 주위 전체면에 상기 게이트 절연막을 개재하여 상기 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 지지 기판의 표면부에, 표면과 수직 방향인 결정 방위가 [110] 방향의 Si1 -xGex(x<0.5)로 이루어지며, 상기 [110] 방향과 직교하는 [111] 방향으로 이격하여 설치되고, 채널 길이 방향의 측면의 면 방위가 상기 [110] 방향과 직교하는 {111}면에 형성된 소스/드레인 영역과,
    상기 소스/드레인 영역간에 설치된 III-V족 반도체 또는 Ge로 이루어지는 채널 영역과,
    상기 채널 영역 상에 게이트 절연막을 개재하여 설치된 게이트 전극
    을 구비한 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 채널 영역의 채널 길이 방향과 수직인 단면의 형상이 {110}면으로 이루어지는 다각형인 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 채널 영역의 채널 길이 방향의 길이가 150nm 이하인 것을 특징으로 하는 반도체 장치.
KR1020117031180A 2009-07-08 2009-07-08 반도체 장치 및 그의 제조 방법 KR101354844B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/062463 WO2011004474A1 (ja) 2009-07-08 2009-07-08 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20120014220A true KR20120014220A (ko) 2012-02-16
KR101354844B1 KR101354844B1 (ko) 2014-01-22

Family

ID=43428913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117031180A KR101354844B1 (ko) 2009-07-08 2009-07-08 반도체 장치 및 그의 제조 방법

Country Status (5)

Country Link
US (1) US8653560B2 (ko)
JP (1) JP5355692B2 (ko)
KR (1) KR101354844B1 (ko)
CN (1) CN102473642B (ko)
WO (1) WO2011004474A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150040659A (ko) * 2013-10-07 2015-04-15 삼성전자주식회사 온도측정용 전극을 구비하는 반도체 소자
KR20150094215A (ko) * 2014-02-11 2015-08-19 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법
KR20160055939A (ko) * 2013-10-31 2016-05-18 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 Iii-v족 화합물 반도체 나노와이어, 전계효과 트랜지스터 및 스위치 소자

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5659978B2 (ja) * 2011-07-19 2015-01-28 富士通セミコンダクター株式会社 半導体装置の製造方法
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9224840B2 (en) * 2012-07-10 2015-12-29 GlobalFoundries, Inc. Replacement gate FinFET structures with high mobility channel
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
CN103839816B (zh) * 2012-11-25 2019-04-19 中国科学院微电子研究所 半导体器件及其制造方法
KR20160029005A (ko) * 2013-06-28 2016-03-14 인텔 코포레이션 III-N 에피택시를 위한 Si (100) 웨이퍼들 상의 Si (111) 평면들을 가진 나노구조들 및 나노피처들
US9590037B2 (en) 2014-03-19 2017-03-07 International Business Machines Corporation p-FET with strained silicon-germanium channel
US10170332B2 (en) * 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
US9337196B2 (en) 2014-09-29 2016-05-10 International Business Machines Corporation III-V FinFET CMOS with III-V and germanium-containing channel closely spaced
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
EP3182459A1 (en) * 2015-12-15 2017-06-21 IMEC vzw Method of producing a pre-patterned structure for growing vertical nanostructures
US10580900B2 (en) 2018-01-19 2020-03-03 International Business Machines Corporation Nanosheet channel post replacement gate process
US10868137B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10431686B1 (en) * 2018-09-10 2019-10-01 Qualcomm Incorporated Integrated circuit (IC) employing a channel structure layout having an active semiconductor channel structure(s) and an isolated neighboring dummy semiconductor channel structure(s) for increased uniformity

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04335538A (ja) * 1991-05-10 1992-11-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100301461B1 (ko) 1998-08-01 2001-11-22 윤상보 질화붕소분말을이형제로이용한세라믹스의성형방법
US6476462B2 (en) * 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6730987B2 (en) * 2001-09-10 2004-05-04 Showa Denko K.K. Compound semiconductor device, production method thereof, light-emitting device and transistor
JP2004327926A (ja) 2003-04-28 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置
US7037770B2 (en) 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7354815B2 (en) * 2003-11-18 2008-04-08 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
US7462526B2 (en) * 2003-11-18 2008-12-09 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
JP4473710B2 (ja) * 2003-12-05 2010-06-02 株式会社東芝 半導体装置
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US7482214B2 (en) * 2003-12-30 2009-01-27 Texas Instruments Incorporated Transistor design and layout for performance improvement with strain
US7160769B2 (en) * 2004-10-20 2007-01-09 Freescale Semiconductor, Inc. Channel orientation to enhance transistor performance
US7091078B2 (en) * 2004-11-17 2006-08-15 International Business Machines Corporation Selection of optimal quantization direction for given transport direction in a semiconductor device
US7598545B2 (en) * 2005-04-21 2009-10-06 International Business Machines Corporation Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled CMOS devices
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7291539B2 (en) * 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US20090302349A1 (en) * 2005-06-15 2009-12-10 Industrial Technology Research Institute Strained germanium field effect transistor and method of fabricating the same
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor
US7436006B2 (en) * 2006-05-19 2008-10-14 International Business Machines Corporation Hybrid strained orientated substrates and devices
US7439110B2 (en) * 2006-05-19 2008-10-21 International Business Machines Corporation Strained HOT (hybrid orientation technology) MOSFETs
US7582516B2 (en) * 2006-06-06 2009-09-01 International Business Machines Corporation CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy
JP2008004776A (ja) * 2006-06-22 2008-01-10 Toshiba Corp 半導体装置およびその製造方法
JP2008016475A (ja) * 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置
EP1936696A1 (en) 2006-12-22 2008-06-25 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) A field effect transistor device and methods of production thereof
JP2008227026A (ja) * 2007-03-12 2008-09-25 Toshiba Corp 半導体装置の製造方法
US20090050972A1 (en) * 2007-08-20 2009-02-26 Richard Lindsay Strained Semiconductor Device and Method of Making Same
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US20090065816A1 (en) * 2007-09-11 2009-03-12 Applied Materials, Inc. Modulating the stress of poly-crystaline silicon films and surrounding layers through the use of dopants and multi-layer silicon films with controlled crystal structure
US7892908B2 (en) * 2007-12-24 2011-02-22 Texas Instruments Incorporated Integration scheme for changing crystal orientation in hybrid orientation technology (HOT) using direct silicon bonded (DSB) substrates
US7943451B2 (en) * 2007-12-24 2011-05-17 Texas Instruments Incorporated Integration scheme for reducing border region morphology in hybrid orientation technology (HOT) using direct silicon bonded (DSB) substrates
US20090173967A1 (en) * 2008-01-04 2009-07-09 International Business Machines Corporation Strained-channel fet comprising twist-bonded semiconductor layer
US7829401B2 (en) * 2008-05-15 2010-11-09 Advanced Micro Devices, Inc. MOSFET with asymmetrical extension implant
US20090289280A1 (en) * 2008-05-22 2009-11-26 Da Zhang Method for Making Transistors and the Device Thereof
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US8212336B2 (en) * 2008-09-15 2012-07-03 Acorn Technologies, Inc. Field effect transistor source or drain with a multi-facet surface
DE102008049733B3 (de) * 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors
US20100148153A1 (en) * 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
JP4875115B2 (ja) * 2009-03-05 2012-02-15 株式会社東芝 半導体素子及び半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150040659A (ko) * 2013-10-07 2015-04-15 삼성전자주식회사 온도측정용 전극을 구비하는 반도체 소자
KR20160055939A (ko) * 2013-10-31 2016-05-18 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 Iii-v족 화합물 반도체 나노와이어, 전계효과 트랜지스터 및 스위치 소자
KR20150094215A (ko) * 2014-02-11 2015-08-19 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
KR101354844B1 (ko) 2014-01-22
JPWO2011004474A1 (ja) 2012-12-13
CN102473642B (zh) 2014-11-12
US8653560B2 (en) 2014-02-18
JP5355692B2 (ja) 2013-11-27
US20120139007A1 (en) 2012-06-07
WO2011004474A1 (ja) 2011-01-13
CN102473642A (zh) 2012-05-23

Similar Documents

Publication Publication Date Title
KR101354844B1 (ko) 반도체 장치 및 그의 제조 방법
KR102356279B1 (ko) 고성능 mosfet
US7767560B2 (en) Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
US7326634B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7872303B2 (en) FinFET with longitudinal stress in a channel
US7772071B2 (en) Strained channel transistor and method of fabrication thereof
JP5431372B2 (ja) 半導体装置およびその製造方法
TWI623042B (zh) 量子井為基的半導體裝置及其形成方法
US8716750B2 (en) Semiconductor device having epitaxial structures
US20090001415A1 (en) Multi-gate transistor with strained body
US20100213512A1 (en) High-Mobility Channel Devices on Dislocation-Blocking Layers
JPWO2005122272A1 (ja) 歪みシリコンチャネル層を有するｍｉｓ型電界効果トランジスタ
US8389391B2 (en) Triple-gate transistor with reverse shallow trench isolation
US8017979B2 (en) Semiconductor device and method for manufacturing the same
US10211338B2 (en) Integrated circuits having tunnel transistors and methods for fabricating the same
US8759168B2 (en) MOSFET with thin semiconductor channel and embedded stressor with enhanced junction isolation and method of fabrication

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee