KR20020011348A - 메모리 소자, 이를 제조하는 방법, 및 집적회로 - Google Patents

메모리 소자, 이를 제조하는 방법, 및 집적회로 Download PDF

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KR20020011348A
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노모토카즈마사
가와시마노리유키
후지와라이치로
타이라케니치
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

본 발명은 데이터를 정확하게 판독할 수 있는 메모리 소자, 이를 제조하는 방법, 및 집적회로를 제공한다. 제1 제어전극은 중간에 도전영역과 저장영역을 갖는 이 제2 제어전극과 실제 직면하고 있다. “데이터 판독”시, 제1 제어전극에 전위가 인가된다. “데이터 판독”동안, 도전영역과 저장영역 사이에 전위변화가 방지되고, 그러므로 예기치 않은 정보의 기입 또는 소거가 방지되어, 기입된 정보가 정확하게 판독될 수 있다.

Description

메모리 소자, 이를 제조하는 방법, 및 집적회로{Memory device, method of manufacturing the same, and integrated circuit}
본 발명은 도전영역에서 이동된 전하를 저장영역에 저장함으로써 데이터를 유지하는 메모리 소자, 이를 제조하는 방법, 및 메모리 소자가 집적되는 집적회로에 관한 것이다.
EEPROM(electric erasable-programmable read only memory ; 전기적 소거가능한 프로그램 가능 판독 전용 메모리), 플래시 메모리 등으로 대표되는 종래의 메모리 소자는 하나의 게이트 전극; 반도체로 만들어진, 소스 영역, 도전영역 및 드레인 영역; 및 절연막을 개재하여 게이트 전극과 도전영역 사이에 절연막을 개재하여 설치되는 2차원 공간을 갖는 저장영역을 포함한다. 메모리 소자는 도전영역과 저장영역 사이에 전하가 이동되게 하는 양자역학 터널 효과(quantum mechanical tunnel effect)에 의해 동작한다. 즉, 데이터의 기입은 도전영역에서 저장영역으로 이동하는 전하를 저장영역에 저장함으로써 수행되고, 데이터의 소거는 저장영역에 사전에 저장된 전하를 도전영역으로 이동함으로써 수행된다. 데이터의 판독은게이트 전극의 전위에 대한 도전영역의 도전률(conductivity) 및 도전영역을 통과하는 전류량을 측정함으로써 수행된다. 메모리 소자의 일련의 전술한 기능들(데이터 기입, 소거 및 판독 등)은 전술한 기능들에 따른 한 게이트 전극에 소정의 전위를 인가함으로써 실행될 수 있게 된다.
그러나, 종래의 메모리 소자는 한 게이트 전극에 전위의 인가에 의해 동작되기 때문에 다음의 오기능(malfunction)을 갖는다. 즉, 예를 들면, 데이터 판독시 한 게이트 전극에 전위가 인가될 때, 전위의 인가 작용으로 도전영역과 저장영역 사이에 전위변화를 야기된다. 이 경우에, 도전영역과 저장영역 사이의 전위변화는 도전영역에서 저장영역으로의 부가적인 전하의 이동, 또는 저장영역에 사전에 저장된 전하의 일부의 도전영역으로의 이동을 유발한다. 그러므로, 데이터의 기입 또는 소거는 데이터 판독시 예기치 않게 수행되어, 기입된 데이터를 정확하게 판독할 수 없다.
본 발명은 전술한 문제를 극복하도록 설계된 것이다. 본 발명의 목적은 데이터를 정확하게 판독할 수 있는 메모리 소자, 이를 제조하는 방법, 및 집적회로를 제공하는 것이다.
본 발명의 메모리 소자는, 절연체로 만들어진 기초부(underlayer portion); 기초부의 표면 상에 설치된 제1 제어전극; 상기 제1 제어전극에 대응하도록 설치된, 반도체로 만들어진 도전영역; 상기 제1 제어전극과 제2 제어전극 사이에 도전영역을 갖고, 상기 제1 제어전극이 설치되는 영역의 반대측의 영역에 설치된 제2제어전극; 상기 도전영역에 인접하여 설치된 제1 불순물 영역; 상기 제1 불순물 영역으로부터 이격되고 상기 도전영역에 인접하는 제2 불순물 영역; 상기 제1 제어전극과 상기 도전영역 사이의 영역 또는 상기 제2 제어전극과 상기 도전영역 사이의 영역 중 어느 하나에 설치되고, 상기 도전영역에서 이동되는 전하를 저장하기 위한 저장영역; 상기 저장영역과 상기 도전영역 사이의 영역에 설치된 터널 절연막; 상기 제1 제어전극과 상기 도전영역 사이에 설치된 제1 제어 절연막; 및 상기 제2 제어전극과 상기 도전영역 사이에 설치된 제2 제어 절연막을 포함한다. 더욱이, 제1 제어전극의 구성은 제1 제어전극이 기초부의 표면 상에 형성된 전술한 구성만이 아니라, 제1 제어전극이 기초부의 일부에 설치된 오목부(concave portion)에 형성된 구성을 포함한다.
본 발명의 메모리 소자에서, 전위는 상기 제1 제어전극 및 상기 제2 제어전극 중 적어도 하나에 인가되고, 이에 의해서 도전영역과 저장영역 사이에 전하가 이동하고, 이에 따라 데이터의 기입 또는 소거 등이 수행된다. 상기 제1 제어 전극 및 상기 제2 제어전극 중 적어도 하나의 전위에 대한 도전영역의 도전율 또는 상기 도전영역을 통과하는 전류의 양이 측정되고, 이에 의해서 데이터의 판독이 수행된다. 데이터 판독은 전위가 제1 제어전극에 인가되는 상태에 수행되기 때문에, 도전영역과 저장영역 사이에 전위변화가 방지된다.
본 발명의 메모리 소자 제조 방법은, 절연체로 만들어진 기초부 상에 제1 제어전극을 형성하는 단계; 상기 제1 제어전극에 대응하도록 반도체로 만들어진 도전영역을 형성하는 단계; 상기 제1 제어전극과 상기 제2 제어전극 사이에 도전영역을갖고, 상기 제1 제어전극이 설치된 영역의 반대측의 영역에 설치된 상기 제2 제어전극을 형성하는 단계; 상기 도전영역에 인접하여 제1 불순물 영역을 형성하는 단계; 상기 제1 불순물 영역으로부터 이격되고 상기 도전영역에 인접하는 제2 불순물 영역을 형성하는 단계; 상기 제1 제어전극과 상기 도전영역 사이의 영역 또는 상기 제2 제어전극과 상기 도전영역 사이의 영역 중 어느 하나에 복수의 분산된 입자들로 만들어진 저장영역; 상기 저장영역과 상기 도전영역 사이의 영역에 터널 절연막을 형성하는 단계; 상기 제1 제어전극과 상기 도전영역 사이에 제1 제어 절연막을 형성하는 단계; 및 상기 제2 제어전극과 상기 도전영역 사이에 제2 제어 절연막을 형성하는 단계를 포함한다. 또한, 전술한 제1 제어전극은 전술한 바와 같이 기초부 위에, 그리고 기초부의 부분에 설치된 오목부에 형성된다.
본 발명의 메모리 소자를 제조하는 방법에 있어서, 제1 제어전극 및 제2 제어전극은 도전영역 및 저장영역이 제1 제어전극과 제2 제어전극 사이에 개재되게 형성된다.
복수의 메모리 소자들이 집적되는 본 발명의 집적회로에 있어서, 상기 메모리 소자들 각각은 절연체로 만들어진 기초부; 기초부의 표면 상에 설치된 제1 제어전극; 상기 제1 제어전극에 대응하도록 설치된, 반도체로 만들어진 도전영역; 상기 제1 제어전극과 제2 제어전극 사이에 도전영역을 갖고, 상기 제1 제어전극이 설치된 영역의 반대측의 영역에 설치된 상기 제2 제어전극; 상기 도전영역에 인접하여 설치된 제1 불순물 영역; 상기 제1 불순물 영역으로부터 이격되어 있고 상기 도전영역에 인접하여 있는 제2 불순물 영역; 상기 제1 제어전극과 상기 도전영역 사이의 영역 또는 상기 제2 제어전극과 상기 도전영역 사이의 영역 중 어느 하나에 설치되고, 상기 도전영역에서 이동되는 전하를 저장하기 위한 저장영역; 상기 저장영역과 상기 도전영역 사이의 영역에 설치된 터널 절연막; 상기 제1 제어전극과 상기 도전영역 사이에 설치된 제1 제어 절연막; 및 상기 제2 제어전극과 상기 도전영역 사이에 설치된 제2 제어 절연막을 갖는다.
본 발명의 집적회로는 본 발명의 메모리 소자를 사용한다. 데이터의 판독은 전위가 제1 제어전극에 인가된 상태에서 수행되므로, 도전영역과 저장영역 사이에 전위변화가 방지된다.
본 발명의 그 외 및 다른 목적들, 특징들 및 이점들은 다음의 설명에서 보다 명백해질 수 있다.
도 1은 본 발명의 제1 실시예에 따른 메모리 소자의 구성을 기술하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 메모리 소자를 제조하는 방법의 단계를 기술하는 단면도.
도 3은 도 3의 단계 다음의 단계를 기술하는 단면도.
도 4는 도 3의 단계 다음의 단계를 기술하는 단면도.
도 5는 도 4의 단계 다음의 단계를 기술하는 단면도.
도 6은 도 5의 단계 다음의 단계를 기술하는 단면도.
도 7은 본 발명의 제3 실시예에 따른 메모리 소자의 구성을 기술하는 단면도.
도 8은 본 발명의 제3 실시예에 따른 메모리 소자를 제조하는 방법의 단계를 기술하는 단면도.
도 9는 도 8의 단계 다음의 단계를 기술하는 단면도.
도 10은 도 9의 단계 다음의 단계를 기술하는 단면도.
도 11은 본 발명의 제4 실시예에 따른 메모리 소자의 구성을 기술하는 단면도.
도 12는 본 발명의 제4 실시예에 따른 메모리 소자를 제조하는 방법의 단계f를 기술하는 단면도.
도 13은 도 12의 단계 다음의 단계를 기술하는 단면도.
도 14는 본 발명의 제5 실시예에 따른 메모리 소자의 구성을 기술하는 단면도.
도 15는 본 발명의 제5 실시예에 따른 메모리 소자를 제조하는 방법의 단계를 기술하는 단면도.
도 16은 도 15의 단계 다음의 단계를 기술하는 단면도.
도 17은 도 16의 단계 다음의 단계를 기술하는 단면도.
도 18은 본 발명의 제5 실시예에 따른 메모리 소자의 변형예를 기술하는 단면도.
도 19는 본 발명의 제6 실시예에 따른 메모리 소자의 구성을 기술하는 단면도.
도 20은 본 발명의 제6 실시예에 따른 메모리 소자를 제조하는 방법의 단계를 기술하는 단면도.
도 21은 도 20의 단계 다음의 단계를 기술하는 단면도.
도 22는 도 21의 단계 다음의 단계를 기술하는 단면도.
도 23은 본 발명의 제7 실시예에 따른 메모리 소자의 구성을 기술하는 단면도.
도 24는 본 발명의 제8 실시예에 따른 메모리 소자의 구성을 기술하는 단면도.
도 25는 본 발명의 제9 실시예에 따른 집적회로의 구성을 기술하는 평면도.
도 26은 도 25의 A-A선을 따라 취한, 도 25에 도시한 집적회로의 단면도.
도 27은 도 25에 도시한 집적회로의 회로 구성을 기술하는 회로도.
도 28은 본 발명의 제10 실시예에 따른 집적회로의 구성을 기술하는 평면도.
도 29는 도 28의 B-B선을 따라 취한, 도 28에 도시한 집적회로의 단면도.
도 30은 도 28에 도시한 집적회로의 회로 구성을 기술하는 회로도.
도 31은 본 발명의 제11 실시예에 따른 집적회로의 구성을 기술하는 평면도.
도 32는 도 31의 C-C선을 따라 취한, 도 31에 도시한 집적회로의 단면도.
도 33은 도 31에 도시한 집적회로의 회로 구성을 기술하는 회로도.
도 34는 본 발명의 제12 실시예에 따른 집적회로의 구성을 기술하는 단면도.
도 35는 본 발명의 제12 실시예에 따른 집적회로의 변형예를 기술하는 단면도.
도 36은 본 발명의 제12 실시예에 따른 집적회로의 또다른 변형예를 기술하는 단면도.
도 37은 본 발명의 제13 실시예에 따른 집적회로의 구성을 기술하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
1: 기판 2, 3 : 절연막
10 : 기초부 13 : 도전영역
15: 터널 절연막 16, 41, 72 : 저장영역
18 : 제 2 제어전극 19a: 소스전극
30 : 메모리 트랜지스터 100 : 반도체 층
이하 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
[제1 실시예]
<메모리 소자의 형태>
먼저, 도 1을 참조하여 본 발명의 제1 실시예에 따른 메모리 소자의 전반적인 형태를 기술한다. 예를 들면, 본 발명에 따른 메모리 소자는 기초부(10), 상기 기초부(10) 상에 형성된 메모리 트랜지스터(30), 및 상기 메모리 트랜지스터(30)를 덮도록 형성된 캡 막(cap film)(20)을 포함한다.
예를 들면, 기초부(10)는 비교적 낮은 내열성의 실리케이트 유리(silicate glass), 실리카 유리 등으로 만들어진 기판(1); 상기 기판(1)의 일 표면 상에 형성되는 질화실리콘(Si3N4)으로 만들어진 절연막(2); 및 상기 절연막(2) 상에 형성되는 이산화실리콘(SiO2)으로 만들어진 절연막(3)을 포함한다. 절연막들(2, 3)은 버퍼층(buffer layer)으로서 기능한다. 기판(1), 절연막(2) 및 절연막(3)의 두께는 예를 들면 각각 약 0.4 mm, 약 100 nm, 약 100 nm이다. 기판(1)은 수지를 함유하고 실리케이트 유리 등, 예를 들면 플라스틱 등, 뿐만이 아니라 전술한 실리케이트 유리 등과 유사하게 비교적 낮은 내열성의 물질로 만들어 질 수 있다. 예를 들면, 소정의 형상의 저장영역(16)은 기판(1)으로서 비교적 낮은 내열성의 물질을 사용할 수 있게 한다. 기판(1) 물질에 연관된 저장영역(16)의 형상에 대한 상세한 설명은 후술된다.
캡 막(20)은 예를 들면 질화실리콘 또는 이산화실리콘으로 만들어지고, 외부로부터 메모리 트랜지스터(30)를 보호하는 작용을 한다.
상기 메모리 트랜지스터(30)는 기초부(10) 상에 설치된 제1 제어 전극(11), 상기 제1 제어전극(11)을 덮도록 설치되는 제1 제어 절연막(12), 상기 제1 제어 절연막(12) 상에 설치된 도전영역(13), 상기 도전영역(13)에 인접하여 배치된 제1 불순물 영역(14a), 상기 제1 불순물 영역(14a)으로부터 이격되고 도전영역(13)에 인접하여 배치된 제2 불순물 영역(14b), 도전영역(13), 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)을 덮도록 설치된 터널 절연막(15), 상기 터널 절연막(15) 상에 설치된 복수의 반도체 입자들(16B)로 만들어진 저장영역(16), 상기 제1 불순물 영역(14a)에 접속된 소스 전극(19a), 상기 제2 불순물 영역(14b)에 접속된소스전극(19b), 저장영역(16) 등을 덮도록 설치된 제2 제어 절연막(17), 및 상기 제2 제어 절연막(17) 상에 형성된 제2 제어전극(18)을 포함한다.
제2 제어전극(18)은 메모리 트랜지스터(30)에서 “게이트 전극”으로서 기능하고, 도전영역(13)의 도전율과 저장영역(16)에 저장되는 전하량을 제어한다. 후술될, 주로 “데이터 판독”시 소정의 전위가 제1 제어전극(11)에 인가될 때, 제1 제어전극(11)은 도전영역(13)과 저장영역(16) 사이의 전위변화를 방지함으로써 전위변화에 기인하는 전하 이동(transfer)을 방지하도록 작용한다. 제1 제어전극(11)은 제2 제어전극(18)과 유사하게 도전영역(13) 등의 도전율을 제어하도록 작용한다. 제1 제어전극(11) 및 제2 제어전극(18)은 예를 들면 다결정 실리콘(Si) 또는 불순물이 도핑되어 저 저항을 갖는 비정질 실리콘(amorphous silicon) 과 같은 비-단결정 반도체(non-single-crystal semiconductor)로 만들어지고, 제1 및 제2 제어전극들(11, 18) 각각은 약 100 nm의 두께를 갖는다. 전술한 불순물은 예를 들면 n형 불순물로서 작용하는 이를테면 인(P)과 같은 V족 원소, p형 불순물로서 작용하는 보론(B) 과 같은 III족 원소 등이 있다. 제1 제어전극(11) 및 제2 제어전극(18)은 저 저항의 금속, 예를 들면 탄탈(Ta), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 텅스텐(W) 등, 및 전술한 비-단결정 반도체로 만들어질 수 있다.
도전영역(13)은 전류경로, 즉 이를 통해 제1 불순물 영역(14a)과 제2 불순물 영역(14b) 사이에 전하가 이동하게 되는 전류 경로로서 작용하고, 도전영역(13)은 비-단결정 반도체, 예를 들면 다결정 실리콘으로 만들어진다. 도전영역(13)은 두께가 예를 들면 0.01 ㎛와 0.1 ㎛ 사이에 놓일 수 있게 설계되고, 구체적으로 이 두께는 약 수 십 나노미터이다.
제1 불순물 영역(14a)은 메모리 트랜지스터(30)에 “소스 영역”으로서 기능하고, 비-단결정 반도체, 예를 들면 n형 불순물로서 작용하는 인(P)과 같은 V족 원소가 도핑된 다결정 실리콘(n형 반도체)으로 만들어진다. 제2 불순물 영역(14b)은 메모리 트랜지스터(30)에서 “드레인 영역”으로서 기능하며, 예를 들면 제1 불순물 영역(14a)의 물질과 동일한 물질(n형 반도체)로 만들어진다. 각각의 제1 및 제2 불순물 영역들(14a, 14b)은 예를 들면 약 수 십 나노미터의 두께를 갖는다.
바꾸어 말하면, 메모리 트랜지스터(30)는 예를 들면 n형 구조를 갖는다. 도전영역(13), 각각의 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)은 예를 들면 비정질 실리콘, 및 전술한 다결정 실리콘으로 만들어질 수 있다.
저장영역(16)은 양자역학 터널 효과에 의해 이동되는 전하(실시예에선 전자)를 저장하도록 작용한다. 저장영역(16)은 예를 들면 실리콘과 게르마늄(Ge) 중 적어도 하나를 함유하는 반도체로 만들어진 복수의 분산된 입자들(반도체 입자들(16B))로 만들어진다. 저장영역(16)을 형성하는 복수의 입자들은 텅스텐, 구리, 알루미늄 또는 금(Au), 질화실리콘, 등의 금속, 및 전술한 반도체로 만들어질 수 있다.
터널 절연막(15)은 도전영역(13)과 저장영역(16) 사이에 전기적인 분리를 제공하며, 예를 들면 이산화실리콘, 질화실리콘, 질소, 산소 및 실리콘의 화합물(실리콘옥시나이트라이드(siliconoxynitride)), 등으로 만들어진다. 터널 절연막(15)은 예를 들면 약 2 nm 내지 20 nm의 두께를 갖는다.
전술한 바와 같이, 메모리 소자에서, 예를 들면 터널 절연막(15), 저장영역(16) 및 제2 제어 절연막(17)은 도전영역(13)과 제2 제어전극(18) 사이의 영역에 설치된다.
소스전극(19a) 및 드레인 전극(19b)는 예를 들면 저 저항의 금속, 이를테면 알루미늄 또는 구리로 만들어진다. 소스전극(19a)은 제1 불순물 영역(14a)에 오믹(ohmic)접촉하고 드레인 전극(19b)은 제2 불순물 영역(14b)과 오믹접촉한다.
제1 제어 절연막(12)은 제1 제어전극(11) 주위의 주변영역으로부터 제1 제어전극(11)을 전기적으로 분리하도록 작용하고, 제2 제어 절연막(17)은 제2 제어전극(18) 주위의 주변영역으로부터 제2 제어전극(18)을 전기적으로 분리하도록 작용한다. 제1 제어 절연막(12) 및 제2 제어 절연막(17)은 예를 들면 터널 절연막(15)의 물질과 동일한 물질로 만들어진다. 제1 제어 절연막(12) 및 제2 제어 절연막(17) 중 하나(즉, 제1 제어 절연막(12))는 도전영역(13)의 위치에 관련하여 저장영역(16)을 포함하지 않는 것으로, 다른 막(즉, 제2 제어 절연막(17))보다 두께가 얇다. 구체적으로, 예를 들면, 저장영역(16)을 포함하지 않는 한 막의 두께(예를 들면 25 nm)는 저장영역(16)을 포함하는 다른 막의 두께의 약 1/2배이다(예를 들면, 50 nm).
일반적으로, 복수의 메모리 트랜지스터들(30)은 동일한 기초부(10) 위에 설치된다. 즉, 복수의 메모리 소자들은 집적된 후 사용된다. 메모리 소자들의 집적에 대해서는 후술한다.
<메모리 소자의 기능>
다음에, 메모리 소자의 기능(주로, 데이터의 기입, 유지, 소거 및 판독)에 대해서 도 1을 참조하여 기술한다. 이하, 예를 들면, 메모리 트랜지스터(30)는 n채널형 구조를 가지며, 제1 불순물 영역(14a)(소스 영역)은 접지된(제1 불순물 영역(14a)의 전위 E0는 0V과 같음) 것으로 가정한다.
<데이터 기입>
메모리 소자는 다음과 같이 하여 “데이터 기입”을 수행한다. 예를 들면, 제1 제어전극(11)의 전위가 0V에 있는 상태에서, 제2 불순물 영역(14b)의 전위는 제1 불순물 영역(14a)의 전위(E0)에 등등하게 되고, 제1 불술물 영역(14a)의 전위(E0)보다 높은 전위(E1)(예를 들면, E1 =+ 20V, E1>E0)는 제2 제어전극(18)에 인가되고, 이에 의해서 양자역학 터널 효과로 인해 전하(실시예에선 전자)는 도전영역(13)에서 저장영역(16)으로 이동하게 되어, “데이터 기입”이 수행된다. 제1 불순물 영역(14a)의 전위(E0)보다 높고 제2 제어전극(18)의 전위(E1)보다 낮은 전위(E2)(예를 들면, E2 =+10V, E0<E2<E1)가 제2 불순물 영역(14b)에 인가될 때, 전술한 “데이터 기입”은 동일하게 수행된다. 도전영역(13)에서 저장영역(16)으로 이동한 전하는 저장영역(16)에 저장된다.
<데이터 유지>
예를 들면, 제1 제어전극(11), 제1 불순물 영역(14a), 제2 불순물 영역(14b) 및 제2 제어전극(18)의 각각의 전위는 부유상태(floating)로 되고(예를 들면, 0V), 또는 이 전위들은 동일하게 하여, 이에 의해 전하는 저장영역(16)에 저장된 상태로유지되므로 기입된 데이터가 유지된다.
<데이터 소거>
예를 들면, 제1 제어전극(11)의 전위와 제2 불순물 영역(14b)의 전위는 제1불순물 영역(14a)의 전위(E0)와 동등하게 되고, 제1 불순물 영역(14a)의 전위(E0)보다 낮은 전위(E3)(예를 들면, E3=20V, E3<E0)는 제2 제어전극(18)에 인가되고, 이에 의해서 저장영역(16)에 사전에 저장된 전하가 양자역학 터널 효과에 의해 도전영역(13)으로 이동하여, “데이터 소거”가 수행된다.
<데이터 판독>
예를 들면, 제2 제어전극(18)의 전위가 0V에 있는 상태에서, 양전위(E4)(예를 들면 E4=+5V)는 제1 제어전극(11)에 인가되고, 제1 제어전극(11)의 전위 또는 도전영역(13)을 통과하는 전류량에 대한 도전영역(13)의 도전률이 측정되고, 이에 의해서 저장영역(16)에 저장된 전하량이 검출되므로, “데이터 판독”이 수행된다. 구체적으로, 예를 들면, 전하가 저장영역(16)에 저장된 상태에서 도전영역(13)을 통과하는 전류량은 저장영역(16)에 전하가 전혀 저장되지 않은 상태에서 도전영역(13)을 통과하는 전류량보다 작다. 다른 한편, 저장영역(16)에 전하가 전혀 저장되지 않은 상태에서 도전영역(13)을 통과하는 전류량은 저장영역(16)에 전하가 저장된 상태에서 도전영역(13)을 통과하는 전류량보다 크다. 즉, 도전영역(13)을 통과하는 전류량은 저장영역(16)에 전하가 저자되거나 전혀 저장되지 않은 상태에 따라 변한다. 도전영역(13)을 통과하는 전류량(또는 도전률)의 변화가 측정되고, 저장영역(16)에 전하가 저장된 또는 저장되지 않은 상태에 의해,즉 “기입된 데이터”가 판독된다.
메모리 소자에서, 제1 제어전극(11)은 제2 제어 전극(18)과의 사이에 도전영역(13), 저장영역(16) 등을 가지고 이 제어 제어전극(18)과 면하여 있다. “데이터 판독”시, 전위는 제1 제어전극(11)에 인가되므로, 이러한 인가는 제2 제어전극(18)에만 인가되는 전위와는 달리, 전위인가시 도전영역(13)과 저장영역(16) 사이에 전위변화가 방지된다. 이것은 도전영역(13)과 저장영역(16) 사이에 전하의 이동을 방지하여, “데이터 판독”시 예기치 않은 데이터의 기입 또는 소거가 방지된다. 즉, 기입된 데이터가 정확하게 판독된다.
<메모리 소자 제조 방법>
다음에, 메모리 소자 제조 방법을 도 1 내지 6을 참조하여 기술한다.
메모리 소자는 다음과 같이 하여 제조된다. 먼저, 도 2에 도시한 바와 같이, 질화실리콘으로 만들어진 절연막(2)은 화학 기상 성장법(chemical vapor deposition)(이하 “CVD”라 함) 또는 스퍼터링법(sputtering)에 의해 예를 들면 실리카 유리 등으로 만들어진 기판(1) 상에 약 100 nm의 두께로 형성된다. 다음에, 이산화실리콘으로 만들어진 절연막(3)은 예를 들면 절연막(2)을 형성하는 방법과 동일한 방법으로 절연막(2) 상에 약 100 nm의 두께로 형성된다. 이에 따라, 메모리 트랜지스터(30)가 형성될 기초부(10)가 형성된다.
다음에, 불순물이 도핑된 비-단결정 실리콘(다결정 실리콘 또는 비정질 실리콘)으로 만들어진 제1 제어전극(11)은 기판 온도가 예를 들면 600℃와 700℃ 사이에 놓인 상태 하에서 CVD법 또는 스퍼터링법에 의해 기초부(10)(절연막(3)) 상에선택적으로 형성된다. 전술한 방법 외에, 예를 들면 탄탈 등의 금속층이 스퍼터링법에 의해 형성된 후, 금속층이 에칭되어 패터닝되는 방법은, 제1 제어전극(11)을 형성하는 방법으로서 사용될 수 있다.
다음에, 이산화실리콘, 질화실리콘 또는 실리콘옥시니트라이드로 만들어진 제1 제어 절연막(12)은, 기초부(10) 및 제1 제어전극(11)을 모두 덮도록, 예를 들면 실란(silane)(SiH4) 또는 디실란(Si2H6)과 같은 실리콘(Si) 원자를 함유하는 가스, 및 산소(O2) 또는 산화질소(N2O)과 같은 산소(O) 원자를 함유하는 가스의 혼합가스에서 CVD법에 의해 약 25 nm의 두께로 형성된다. 전술한 방법 외에, 산소 또는 산화질소와 같은 산소원자를 함유하는 가스분위기에서 스퍼터링법에 의해 실리콘이 침착되는 방법을, 예를 들면, 제1 제어 절연막(12)을 형성하는 방법으로서 사용할 수 있다.
다음에, 기판 온도가 예를 들면 약 600℃와 700℃ 사이에 놓인 상태 하에서 CVD법 또는 스퍼터링법에 의해 제1 제어 절연막(12) 상에 비-단결정 실리콘(다결정 실리콘 또는 비정질 실리콘)층을 형성한다. 다음에, 비-단결정 실리콘층을 에칭하여 패터닝하고 이에 따라 분리가 일어나며, 이에 의해서 반도체 층(100)은 수 십 나노미터의 두께로 선택적으로 형성된다. 반도체 층(100)에 다음 단계에서 이온주입하고, 이에 의해서 반도체 층(100)은 도전영역(13), 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)에 형성된다.
다음에, 기판 온도가 예를 들면 약 150℃인 상태 하에서 산소원자를 함유하는 이온화된 가스 G1 분위기에 반도체 층(100)을 노출시키고, 이에 의해서 반도체 층(100)의 표면이 산화된다. 이온화된 가스 G1의 생성은 예를 들면 13.6 MHz 및 350 W의 교번하는 전자기장에 약 80 Pa의 산소가스를 도입함으로써 달성된다. 이산화실리콘으로 만들어진 터널 절연막(15)은 도 3에 도시한 바와 같이 이러한 산화공정에 의해 형성된다. 전술한 산화공정에 있어서, 예를 들면, 산화조건은 형성될 터널 절연막(15)이 약 10 nm의 두께를 가질 수 있게 제어된다. 많은 구조적인 결함들이 터널 절연막(15) 내에 그리고 터널 절연막(15)과 반도체 층(100) 사이의 계면 상에 존재한다. 전술한 방법 외에, 예를 들면, 열산화법 또는 CVD법을 터널 절연막(15)을 형성하는 방법으로서 사용할 수 있다.
다음에, 예를 들면, 터널 절연막(15)은 에너지 빔 B로 조사되고, 이에 따라 터널 절연막(15)과 반도체 층(100)이 모두 가열된다. 예를 들면, 엑시머 레이저 빔(excimer laser beam), 전자 빔 등이 에너지 빔 B로서 사용된다. 예를 들면, 크세논 클로라이드(XeCl ; xenon chloride)(308 nm 파장을 가짐), 크립톤 플로라이드(KrF ; krypton fluoride)(248 nm의 파장을 가짐), 아르곤 플로라이드(ArF; argon fluoride)(193 nm의 파장을 가짐) 등으로 만들어진 엑시머 레이저가 사용된다.
에너지 빔 B로 조사하는 시간은, 예를 들면 100 nsec이고, 반도체 층(100)의 표면 온도는 형성 중의 터널 절연막(15)의 표면온도보다 더 높다. 열처리시, 터널 절연막(15)의 온도 및 반도체 층(100)의 표면온도만이 순간적으로 상승하고, 기초부(10)의 온도는 상승하지 않는다. 이 열처리는 터널 절연막(15)의 막 특성이 변경되게 하는데, 그럼으로써 터널 절연막(15) 내 그리고 터널 절연막(15)과 반도체 층(100) 사이의 계면 상의 구조적 결함들을 감소한다.
다음에, 도 4에 도시한 바와 같이, 실리콘 및 게르마늄 중 적어도 하나를 함유하는 반도체 물질로 만들어진 복수의 반도체 입자는 터널 절연막(15)을 덮도록 예를 들면 CVD법에 의해 침착되고, 이에 따라 복수의 반도체 입자들(16B)로 만들어진 저장영역(16)이 형성된다. CVD법에 의한 전술한 반도체 입자들(16B)의 침착은 예를 들면 실란 또는 디실란 등의 실리콘 원자를 함유하는 가스, 및 게르만(GeH4) 등 게르마늄 원자를 함유하는 가스의 혼합가스에서 일어난다. 예를 들면, 저장영역(16)을 형성하기 위해서, 반도체 입자들(16B)는 터널 절연막(15)의 피복률(coverage)이 1 미만이 되게 터널 절연막(15) 상에 침착된다. 전술한 반도체 물질 외에도, 텅스텐, 구리, 알루미늄 또는 금, 질화실리콘 등의 금속물질은 저장영역(16)을 구성하는 복수의 입자들의 물질로 사용될 수 있다.
다음에, 제2 제어 절연막(17)은 전체 표면을 덮도록, 예를 들면 제1 제어 절연막(12)을 형성하는 물질 및 방법과 동일한 물질 및 방법을 사용하여 형성된다.
다음에, 제2 제어전극(18)은 예를 들면 제1 제어 전극(11)을 형성하는 물질 및 방법과 동일한 물질 및 방법을 사용하여 제2 제어 절연막(17) 상에 선택적으로 형성된다. 예를 들면, 제2 제어전극(18)은 제2 제어전극(18)이 제1 제어 전극(11)과의 사이에 저장영역(16), 반도체 층(100) 등을 가지고 이 제1 제어전극(11)과 면하여 있게 되는 위치에 형성된다.
다음에, 예를 들면 제2 제어전극(18)을 마스크로 사용하여 이온 주입에 의해반도체 층(100)에 불순물 I가 주입된다. 예를 들면, 인(n형 불순물)과 같은 V족 원소가 불순물 I로서 사용된다. 이러한 이온주입에 의해서, 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)은 도 5에 도시한 바와 같이 선택적으로 형성된다. 제1 불순물 영역(14a)과 제2 불순물 영역(14b) 사이의 반도체 층(100)은 도전영역(13)을 형성한다.
다음에, 예를 들면, 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)는 엑시머 레이저를 사용하여 에너지 빔이 조사된다. 이 빔 조사는 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)에 도핑되는 불순물이 활성화되게 한다.
다음에, 예를 들면, 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)에 대응하는 제2 제어 절연막(17)의 각각의 영역들은 도 6에 도시한 바와 같이 선택적으로 에칭된다. 이 에칭공정은 제1 불순물 영역(14a) 및 제2 불순물 영역(14b) 상에 그리고 이에 걸쳐 터널 절연막(15) 및 저장영역(16)(반도체 입자들(16B))을 선택적으로 제거하고, 그럼으로써 개구부들(17ka, 17kb)이 형성된다. 제1 불순물 영역(14a)는 개구부(17ka)에서 노출되고, 제2 불순물 영역(14b)은 개구부(17kb)에서 노출된다.
다음에, 도 1에 도시한 바와 같이, 예를 들면, 진공 증발법(vacuum evaporation)에 의해서, 소스전극(19a)은 제1 불순물 영역(14a)의 노출된 부분에 접속되게 개구부(17ka)에 선택적으로 형성되고, 드레인 전극(19b)은 제2 불순물 영역(14b)의 노출된 부분에 접속되도록 개구부(17kb)에 선택적으로 형성된다. 예를 들면, 알루미늄 또는 구리와 같이 저 저항의 금속은 소스 전극(19a) 및 드레인 전극(19b)의 물질로서 사용된다. 따라서, 메모리 트랜지스터(30)는 기초부(10) 상에 형성된다.
마지막으로, 질화실리콘 또는 이산화실리콘으로 만들어진 캡 막(20)은 전체 표면을 덮도록 예를 들면 CVD법 또는 스퍼터링법에 의해 형성되고 이에 따라 메모리 소자가 완료된다.
<메모리 소자의 기능 및 이점>
전술한 바와 같이, 본 실시예에 따른 메모리 소자에서, “데이터 판독”시, 제1 제어전극(11)과 제2 제어전극(18) 사이에 저장영역(16)을 갖고 제2 제어전극(18)의 반대측에 놓인 제1 제어전극(11)에 전위가 인가되어, 도전영역(13)과 저장영역(16) 사이에 전위변화에 기인한 전하이동이 방지된다. 그러므로, 예기치 않은 데이터 기입 또는 소거가 데이터 판독시 방지되므로, 기입된 데이터는 정확하게 판독될 수 있다.
더구나, 실시예에서, 저장영역(16)은 복수의 분산된 반도체 입자들(16B)로 만들어지므로, 다음의 기능은 예기치 않은 “데이터 소거”가 방지되게 한다. 즉, 예를 들면, 저장영역이 2차원 공간을 가질 때, 제조요인들(형성온도 등)에 의해 터널 절연막에 구조적 결함들이 발생하면, 저장영역에 저장된 일부 전하가 터널 절연막 내 결함 영역들을 통해 누설된다. 이 경우, 예기치 않은 “데이터 소거”는 전하 누설 현상에 기인하여 발생한다. 한편, 실시예에서, 저장영역(16)으로 이동하는 각각의 전하는 반도체 입자들(16B) 각각에 분산되어 저장된다. 이에 따라, 터널 절연막(15)에 구조적 결함들이 발생하여, 일부 반도체 입자들(16B)에 사전에 저장된 전하들이 터널 절연막(15) 내의 결함 영역들을 통해 누설된다면, “일부 반도체 입자들(16B)” 이외의 반도체 입자들(16B) 내에 저장된 전하들은 저장영역(16)에 저장된 상태에 남아 있게 된다. 그러므로, 터널 절연막(15)의 결함구조에 기인한 전하 누설 현상, 즉 예기치 않은 “데이터 소거”가 방지되므로, 기입된 데이터는 장시간 안정성을 갖고 유지될 수 있다.
더구나, 실시예에서, 도전영역(13)의 두께는 0.01 ㎛과 0.1 ㎛ 사이에 놓여 있으므로, 에너지 빔 B에 의한 조사를 통해 적합하게 결정화되는 비-단결정 실리콘으로 만들어진 도전영역(13)을 포함하는 고성능의 메모리 트랜지스터(30)가 구성될 수 있다.
더구나, 실시예에서, 제1 제어 절연막(12)의 두께는 제2 제어 절연막(17)의 두께 미만이므로, 제1 제어 절연막(12)과 저장영역(16) 사이의 거리는 제2 제어전극(18)과 저장영역(16) 사이의 거리보다 짧다. 이 경우, “데이터 판독”시, 제2 제어전극(18)에 대해 필요한 전위보다 낮은 전위(E4)는 제1 제어전극(11)에 인가되고, 이에 의해서 메모리 트랜지스터(30)가 구동될 수 있다. 그러므로, 메모리 트랜지스터(30)를 구동시키는데 필요한 전력소비가 감소될 수 있다.
<메모리 소자 제조 방법의 기능 및 이점>
실시예에 따른 메모리 소자를 제조하는 방법에서, 복수의 반도체 입자들(16B)는 터널 절연막(15)의 피복률이 1 미만이 되게 CVD법에 의해 분산되어 침착되고, 저장영역(16)은 복수의 반도체 입자들(16B)로 만들어지므로, 저장영역(16)이 쉽게 형성된다. 그러므로, 메모리 소자가 쉽게 제조 및 구현될 수있다. 전술한 “저장영역(16)의 용이한 형성”이라는 이점은 스퍼터링법에 의해 금속입자들로 만들어진 저장영역(16)을 형성하는 경우에도 동일한 방법으로 얻어진다.
더구나, 실시예에서, 반도체 층(100)은 터널 절연막(15)을 형성하기 위해서 산소원자를 함유하는 이온화된 가스 G1에 노출되므로, 이 노출로 터널 절연막(15)은 처리온도가 비교적 높은(예를 들면 800 내지 1000℃) 온도조건을 요하는 열산화에 비해, 처리온도가 비교적 낮은(예를 들면 150℃) 온도조건 하에 형성될 수 있게 된다. 그러므로, 터널 절연막(15)이 형성되는 제조조건(온도조건)이 단순화될 수 있다.
더구나, 실시예에서, 터널 절연막(15)은 터널 절연막(15)을 형성한 후에 에너지 빔 B으로 조사되므로, 터널 절연막(15) 내 그리고 터널 절연막(15)과 도전영역(13) 사이의 계면 상의 구조적 결함들이 기초부(10)의 온도상승 없이 감소될 수 있다. 이들 결함 영역들의 발생에 의한 전하 누설 현상이 방지되므로, 이 방지는 안정화된 “데이터 유지”에 기여한다.
더구나, 실시예는 터널 절연막(15)이 형성되는 온도가 전술한 바와 같이 낮아지기 때문에 다음의 이점을 갖는다. 즉, 예를 들면, 처리온도가 비교적 높은(예를 들면 800 내지 1000℃)의 온도조건 하에서 도전영역(13)의 표면을 열적으로 산화시켜 터널 절연막(15)을 형성하기 위해서, 기판(1)의 물질은 전술한 고온 환경에 견딜 수 있는 비교적 높은 내열성의 물질(예를 들면, 실리콘)로 한정된다. 반면, 실시예에서, 터널 절연막(15)은 처리온도가 비교적 낮은(예를 들면 150℃) 온도조건 하에서 형성될 수 있으므로, 비교적 낮은 내열성의 물질이 기판(1) 물질로서 선택될 수 있고, 그러므로, 기판(1)의 물질은 다양한 물질로부터 선택된다. 구체적으로, 전술한 물질과 같은, 실리콘보다 비교적 저렴한 물질, 즉 실리케이트 유리 및 실리카 유리와 같은 유리 물질, 플라스틱과 같은 수지 물질, 등이 기판(1)의 물질로서 사용될 수 있다.
실시예에서, 모든 도전영역(13), 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)이 다결정 실리콘 또는 비정질 실리콘으로 만들어진 경우에 관하여 설명하고 있으나 그러나 본 발명은 이 실시예에 한정되는 것은 아니다. 예를 들면, 도전영역(13) 및 제1 및 제2 불순물 영역들(14a, 14b)는 비정질 실리콘(또는 다결정 실리콘) 및 다결정 실리콘(또는 비정질 실리콘)으로 각각 만들어 질 수 있다.
[제2 실시예]
다음에, 본 발명의 제2 실시예에 따른 메모리 소자를 도 1 내지 6을 참조로 하여 기술한다.
제2 실시예에 따른 메모리 소자는 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)을 가지며, 이들 모두는 제1 불순물 영역(14a) 및 제2 불순물 영역(14b) 모두가 n형 반도체로 만들어진 전술한 제1 실시예에 따른 메모리 소자와는 달리, p형 반도체로 만들어진다. 제2 실시예에 따른 메모리 소자의 구성, 메모리 소자를 형성하는 방법 등은 전술한 구성을 제외하고, 전술한 제1 실시예에 따른 메모리 소자와 동일하다. 이하, 전술한 제1 실시예의 구성요소들과 동일한 구성요소들을 동일한 참조부호로 나타내고, 동일한 구성요소들의 상세한 설명은 생략한다.
메모리 소자에서, 도 1에 도시한 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)은 비-단결정 반도체, 예를 들면 p형 불순물로서 작용하는 보론과 같은 III족 원소가 도핑된 다결정 실리콘(p형 반도체)으로 만들어진다. 즉, 메모리 트랜지스터(30)는 예를 들면 p채널형 구조를 갖는다. 저장영역(16)은 전술한 제1 실시예의 저장영역(16)과는 달리, 전하로서 정공을 저장하도록 된 것이다.
메모리 소자에서, 데이터 기입, 유지 소거 및 판독은 제1 실시예의 전위의 부호에 반대되는 부호의 전위의 인가에 의해 수행된다. 즉, 도 1에서, 예를 들면, 제어전극(11)의 전위가 0V에 있는 상태에서, 제2 불순물 영역(14b)의 전위는 제1 불순물 영역(14a)의 전위(E0)와 같게 하고, 제1 불순물 영역(14a)의 전위(E0)보다 낮은 전위(E5)(예를 들면, E5 = 20V, E5<E0)는 제2 제어전극(18)에 인가되고, 이에 의해서 양자역학 터널 효과에 따라 전하(제2 실시예에선 정공(hole))는 도전영역(13)에서 저장영역(16)으로 이동하게 되므로, “데이터 기입”이 수행된다. 전술한 “데이터 기입”은 제1 불순물 영역(14a)의 전위(E0)보다 낮고 제2 제어전극(18)의 전위(E5)보다 높은 전위(E6)가 제2 불순물 영역(14b)에 인가될 때에도(예를 들면, E6=-10V, E5<E6<E0), 동일하게 수행된다.
예를 들면, 제1 제어전극(11), 제1 불순물 영역(14a), 제2 불순물 영역(14b) 및 제2 제어전극(18)의 각각의 전위는 부유상태(floating)로 되고(예를 들면 0V), 또는 이들 전위는 동일하게 하여, 이에 의해 전하는 저장영역(16)에 저장된 상태로 유지되므로 기입된 데이터가 유지된다.
예를 들면, 제1 제어전극(11)의 전위와 제2 불순물 영역(14b)의 전위는 제1불순물 영역(14a)의 전위(E0)와 동등하게 되고, 제1 불순물 영역(14a)의 전위(E0)보다 높은 전위(E7)(예를 들면, E3=+20V, E7>E0)는 제2 제어전극(18)에 인가되고, 이에 의해서 저장영역(16)에 사전에 저장된 전하는 양자역학 터널 효과에 의해 도전영역(13)으로 이동하므로, “데이터 소거”가 수행된다.
예를 들면, 제2 제어전극(18)의 전위가 0V에 있는 상태에서, 음전위(E8)(예를 들면 E8=-5V)는 제1 제어전극(11)에 인가되고, 제1 제어전극(11)의 전위 또는 도전영역(13)을 통과하는 전류량에 대한 도전영역(13)의 도전율이 측정되고, 이에 의해서 저장영역(16)에 저장된 전하량이 검출되므로, “데이터 판독”이 수행된다. 구체적으로, 예를 들면, 전하가 저장영역(16)에 저장된 상태에서 도전영역(13)을 통과하는 전류량은 저장영역(16)에 전하가 전혀 저장되지 않은 상태에서 도전영역(13)을 통과하는 전류량보다 작다. 반면, 저장영역(16)에 전하가 전혀 저장되지 않은 상태에서 도전영역(13)을 통과하는 전류량은 저장영역(16)에 전하가 저장된 상태에서 도전영역(13)을 통과하는 전류량보다 크다.
메모리 소자는 다음의 단계를 통해 제조된다. 메모리 소자를 제조하는 단계 중에서, 제2 제어전극(18)을 형성하는 단계와 선행 단계들은 전술한 제1 실시예의 대응하는 단계와 동일하므로(도 2 내지 4를 참조), 이에 대한 설명은 생략한다. 도 5에 도시한 바와 같이, 전술한 단계를 통해 제2 제어전극(18)을 형성한 후에, 제2 제어전극(18)을 마스크로 사용하여 이온 주입에 의해 반도체 층(100)에 불순물 I(p형 불순물)가 주입되고, 이에 따라, p형 반도체로 만들어진 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)이 선택적으로 형성된다. 예를 들면, 보론과같은 III족 원소가 주입될 불순물(p형 불순물)로서 사용된다. 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)을 모두 형성한 후에, 개구부(17ka, 17kb)를 형성하는 단계 및 이후의 단계는 전술한 제1 실시예의 단계와 동일하다(도 6 및 1). 제2 실시예에 따른 메모리 소자는 전술한 단계를 통해 형성된다.
제2 실시예에 따른 메모리 소자의 이점, 변경 등은 전술한 제1 실시예에 따른 메모리 소자와 동일하다.
[제3 실시예]
다음에, 본 발명의 메모리 소자 및 제3 실시에를 도 7 내지 10을 참조하여 기술한다.
제3 실시예에 따른 메모리 소자는 저장영역(41) 및 터널 절연막(42)을 가지며, 이들 모두는 터널 절연막(15) 및 저장영역(16) 모두가 도전영역(13)과 제2 제어전극(18) 사이의 영역에 설치되는 전술한 제1 및 제2 실시예들에 따른 메모리 소자들과는 달리, 제1 제어전극(11)과 도전영역(43) 사이의 영역에 설치된다. 도 7 내지 10에서, 전술한 제1 실시예의 구성요소들과 동일한 구성요소들을 동일한 참조부호로 나타내고, 동일한 구성요소들의 상세한 설명은 생략한다.
메모리 소자에서, 도 7에 도시한 바와 같이, 저장영역(41) 및 터널 절연막(42)은 제1 제어 절연막(12), 및 도전영역(43) 상에 설치되고, 제1 불순물 영역(44a), 제2 불순물 영역(44b) 등은 터널 절연막(42) 상에 설치된다. 제1 제어 절연막(12) 및 제2 제어 절연막(45) 중 하나(즉, 제2 제어 절연막(45))는 도전영역(43)의 위치에 관련하여 저장영역(41)을 포함하지 않는 것으로, 다른 막(즉, 제1 제어 절연막(12))보다 두께가 얇다. 구체적으로, 예를 들면, 전자의 두께(예를 들면, 25 nm)는 후자의 두께의 약 1/2배이다(예를 들면, 50 nm). 전술한 부분을 제외하고, 제3 실시예의 메모리 소자의 부분(예를 들면, 도전영역(43) 등)의 기능, 구조적 특징들 등은 제3 실시예의 메모리 소자의 부분이 갖는 것과 동일한 명칭을 갖는 전술한 제1 실시예(도 1 참조)의 메모리 소자의 부분과 동일하다(예를 들면 도전영역(13) 등). 기초부(10) 상에 형성될 메모리 트랜지스터(50)는 n채널형 구조 또는 p채널형 구조를 가질 수 있다.
메모리 소자에서, 예를 들면, 데이터 기입, 유지 소거 및 판독은 메모리 트랜지스터(50)가 n채널형 구조를 가질 때 전술한 제1 실시예의 전술한 기능에 의해서, 또는 메모리 트랜지스터(50)가 p채널형 구조를 가질 때 전술한 제2 실시예의 전술한 기능에 의해서 수행된다. 메모리 소자를 동작시키기 위해서, 전술한 제1 및 제2 실시예의 “메모리 소자의 기능”의 설명에서 주어진 “제2 제어전극(18)” 및 “제1 제어전극(11)”을 대신한 “제1 제어전극(11)” 및 “제2 제어전극(46)”에 전위가 인가된다.
메모리 소자는 예를 들면 다음의 단계를 통해 제조된다. 메모리 소자를 제조하는 단계 중에서, 제1 제어 절연막(12)을 형성하는 단계와 선행 단계들은 전술한 제1 실시예의 대응하는 단계와 동일하므로(도 2 참조), 이에 대한 설명은 생략한다. 도 8에 도시한 바와 같이, 전술한 단계를 통해 제1 제어 절연막(12)을 형성한 후에, 복수의 입자들(41B)가 제1 제어 절연막(12)을 덮도록 침착되고, 이에 따라 복수의 입자들(41B)로 만들어진 저장영역(41)이 형성된다. 저장영역(41)(입자들(41B))의 물질, 저장영역(41)을 형성하는 방법, 및 저장영역(41)의 구조적 특징 등은 예를 들면 전술한 제1 실시예의 저장영역(16)과 동일하다.
다음에, 도 9에 도시한 바와 같이, 터널 절연막(42)은 저장영역(41)(입자들(41B))을 덮도록 수 십 나노미터의 두께로 형성된다. 다음에, 터널 절연막(42) 상에 비-단결정 실리콘(다결정 실리콘 또는 비정질 실리콘)층(도시안됨)을 형성한다. 그 후에, 비-단결정 실리콘층을 에칭하여 패턴닝하고 이에 따라 분리가 일어나며, 이에 의해서 반도체 층(101)은 수 십 나노미터의 두께로 선택적으로 형성된다. 다음에, 제2 제어 절연막(45)이 전체 표면을 덮도록 약 100 nm의 두께로 형성된다. 다음에, 이온화된 가스 G1(도시안됨)에 제2 제어 절연막(45)의 표면을 노출시키고, 이에 의해서, 제2 제어 절연막(45)과 반도체 층(101) 사이의 계면 상의 구조적 결함들이 감소된다. 다음에, 제2 제어전극(46)은 제2 제어 절연막(45) 상에 선택적으로 형성된다. 터널 절연막(42), 반도체 층(101), 제2 제어 절연막(45) 및 제2 제어전극(46)의 물질, 이를 형성하는 방법, 및 이들의 구조적 특징 등은 예를 들면 전술한 제1 실시예의 터널 절연막(15), 반도체 층(100), 제2 제어 절연막(17) 및 제2 제어전극(18)과 동일하다.
다음에, 제2 제어전극(46)을 마스크로 사용하여 이온주입에 의해 불순물 I가 반도체 층(101)에 주입된다. 예를 들면, V족 원소인 인 등(n형 불순물)은 n채널형 구조를 갖는 메모리 트랜지스터를 형성하는 불순물 I로서 사용되고, 또는 III족 원소인 보론 등(p형 불순물)은 p채널형 구조를 갖는 메모리 트랜지스터(50)를 형성하는 불순물 I로서 사용된다.
이에 따라, 제1 불순물 영역(44a) 및 제2 불순물 영역(44b)은 도 10에 도시한 바와 같이 선택적으로 형성된다. 제1 불순물 영역(44a)과 제2 불순물 영역(44b) 사이의 반도체 층(101)의 영역은 도전영역(43)을 형성한다. 다음에, 제1 불순물 영역(44a) 및 제2 불순물 영역(44b)은 에너지 빔(예를 들면, 엑시머 레이저)으로 조사되고, 이에 따라 주입된 불순물이 활성화된다.
다음에, 도 7에 도시한 바와 같이, 소스 전극(47a) 및 드레인 전극(47b)은 전술한 제1 실시예의 소스전극(19a) 및 드레인 전극(19b)을 형성하는 것과 동일한 방법을 사용하여 선택적으로 형성된다. 이에 따라, 메모리 트랜지스터(50)는 기초부(10) 상에 형성된다.
마지막으로, 캡 막(48)이 전체 표면을 덮도록 형성되고, 이에 따라 메모리 소자가 완료된다. 소스전극(47a), 드레인 전극(47b) 및 캡 막(48)의 물질, 이를 형성하는 방법, 등은 예를 들면 전술한 제1 실시예의 소스전극(19a), 드레인 전극(19b) 및 캡 막(20)의 경우와 동일하다.
제3 실시예에 따른 메모리 소자의 이점들, 변형들 등은 전술한 제1 및 제2 실시예에 따른 메모리 소자와 동일하다.
[제4 실시예]
다음에, 본 발명의 제4 실시예에 따른 메모리 소자를 도 11 내지 13을 참조하여 기술한다.
제4 실시예에 따른 메모리 소자는 터널 절연막(15) 및 저장영역(16)이 전술한 제1 실시예(도 1 참조)에 설치된 영역과는 상이한 영역들에 설치된 것을 제외하곤 전술한 제1 실시예에 따른 메모리 소자가 갖는 것과 동일한 구조를 갖는다. 제4 실시예에 따른 메모리 소자를 제조하는 방법은 전술한 제1 실시예의 영역들(14a, 14b)를 형성하는 방법과는 상이한, 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)을 형성하는 방법(반도체 층(100)에 불순물을 주입하는 방법)을 포함한다. 도 11 내지 도 13에서, 전술한 제1 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조번호로 표시되었고 동일한 구성요소에 대한 상세한 설명은 생략한다.
도 11에 도시한 바와 같이, 메모리 소자에서, 터널 절연막(15), 저장영역(16) 및 제2 제어 절연막(17)이 설치되는 영역들은 전술한 제1 실시예(도 1 참조)의 영역들보다 작으며, 예를 들면 영역들은 도전영역(13)이 설치된 영역에 대응한다. 제3 제어 절연막(49)은 터널 절연막(15) 등이 설치된 영역들 이외의 주변 영역에 설치된다. 제3 제어 절연막(49)은 제2 제어 절연막(17)과 동일한 물질로 만들어진다.
메모리 소자에서, 데이터의 기입, 유지, 소거 및 판독은 메모리 트랜지스터(60)가 n채널형 구조를 가질 때 전술한 제1 실시예의 전술한 기능들에 의해서, 또는 메모리 트랜지스터(60)가 p채널형 구조를 가질 때 전술한 제2 실시예의 전술한 기능들에 의해서 수행된다.
메모리 소자는 예를 들면 다음 단계를 통해 제조된다. 메모리 소자를 제조하는 단계들 중에서, 제2 제어전극(18)을 형성하는 단계 및 선행단계들을 단계들은 전술한 제1 실시예의 대응하는 단계들과 동일하므로(도 4 참조) 이에 대한 설명은생략한다. 언급한 단계들을 통해 제2 제어 전극(18)을 형성한 후에, 예를 들면, 제2 제어전극(18)을 마스크로 사용하여, 카본 테트라플로라이드(CF4) 및 수소(H2)의 혼합가스를 사용하여 전체 표면을 에칭한다. 도 12에 도시한 바와 같이, 이러한 에칭공정은 제2 제어 절연막(17)의 각각의 부분들, 저장영역(16)(반도체 입자들(16B)) 및 제2 제어전극(18)이 설치된 영역 이외의 영역들 내의 터널 절연막(15)을 선택적으로 제거하여, 반도체 층(100)이 부분적으로 노출되게 한다.
다음에, 예를 들면, 반도체 층(100)의 노출된 부분은 불순물로서 작용하는 소정의 금속 원자를 함유하는 이온화된 가스 G2의 분위기에 노출된다. 예를 들면, 인 원자와 같은 V족 원소를 함유하는 가스, 예를 들면 포스핀(PH3; phosphine)은 n채널형 구조를 갖는 메모리 트랜지스터(60)를 형성하기 위한 이온화된 가스 G2로서 사용되며, 또는 보론과 같은 III족 원소를 함유하는 가스, 예를 들면 디보란(B2H6; diborane)은 p채널형 구조를 갖는 메모리 트랜지스터(60)를 형성하는 이온화된 가스 G2로서 사용된다. 따라서, 도 13에 도시한 바와 같이, 불순물이 반도체 층(100)의 노출된 부분에 도입되므로, 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)가 선택적으로 형성된다.
다음에, 예를 들면, 제1 불순물 영역(14a) 및 제2 불순물 영역(14b)는 에너지 빔(예를 들면, 엑시머 레이저)으로 조사되고, 이에 따라, 도입된 불순물이 활성화된다.
다음에, 예를 들면, 제3 제어 절연막(49)이 거의 전체 표면을 덮도록 형성된다. 제3 제어 절연막(49)의 물질, 제3 제어 절연막(49)을 형성하는 방법 등은 제2 제어 절연막(17)의 것들과 동일하다.
다음에, 도 11에 도시한 바와 같이, 제3 제어 절연막(49)의 부분을 선택적으로 제거함으로써 두 개의 개구부들이 형성되고, 그 후에 소스 전극(19a) 및 드레인 전극(19b)이 선택적으로 개구부들에 형성된다. 이에 따라, 메모리 트랜지스터(60)가 기초부(10) 상에 형성된다. 마지막으로, 캡 막(20)이 전체 표면을 덮도록 형성되고, 이에 따라 메모리 소자가 완료된다.
제4 실시예에 따른 메모리 소자의 이점들, 변형들 등은 전술한 제1 내지 제3 실시예에 따른 메모리 소자와 동일하다.
[제5 실시예]
다음에, 본 발명의 제5 실시예에 따른 메모리 소자를 도 14 내지 17을 참조하여 기술한다.
제5 실시예에 따른 메모리 소자는 복수의 분산된 입자들(72B)로 만들어진 저장영역(72)이 저장영역 형성막(71) 내에 형성되는 것을 제외하고, 예를 들면 전술한 제4 실시예에 따른 메모리 소자와 동일한 주요구성을 갖는다. 도 14 내지 17에서, 전술한 제4 실시예의 구성요소들과 동일한 구성요소들을 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
메모리 소자에서, 도 14에 도시한 바와 같이, 저장영역 형성막(71)은 도전영역(13)과 제2 제어 절연막(17) 사이의 영역에 설치된다. 저장영역 형성막(71)은 예를 들면 이산화실리콘으로 만들어진다. 예를 들면 실리콘으로 만들어진 복수의입자들(72B)는 저장영역 형성막(71) 내에 분산되고, 저장영역(72)은 복수의 입자들(72B)로 만들어진다. 즉, 저장영역(72)은 저장영역 형성막(71) 내에 형성된다. 도전영역(13)과 저장영역(72) 사이의 영역 내의 저장영역 형성막(71)의 부분은 전술한 제1 내지 제4 실시예들을 참조하여 기술된“터널 절연막”과 동일하게 기능한다.
메모리 소자의 메모리 트랜지스터(80)에서, 데이터의 기입, 유지, 소거 및 판독은 전술한 제4 실시예의 기능들과 동일한 기능들에 의해 수행된다.
메모리 소자는 예를 들면 다음의 단계를 통해 제조된다. 메모리 소자를 제조하는 단계 중에서, 반도체 층(100)을 형성하는 단계 및 선행의 단계들은 전술한 제1 실시예(도 2 참조)의 대응하는 단계들과 동일하므로 이에 대한 설명은 생략한다. 전술한 단계를 통해 반도체 층(100)을 형성한 후에, 도 15에 도시한 바와 같이, 과잉으로 실리콘을 함유하는 산화물로 만들어진 비-화학양론 막(non-stoichiometric film)(110), 즉 비-화학양론 조성의 산화물(SiOx; x < 2)이 전체 표면을 덮도록 예를 들면 CVD법 또는 스퍼터링법에 의해 수 십 나노미터의 두께로 형성된다.
다음에, 예를 들면, 비-화학양론 막(110)은 에너지 빔 B로 조사되고, 이에 따라 비-화학양론 막(110)이 가열된다. 예를 들면, 엑시머 레이저 빔, 전자 빔 등이 에너지 빔 B로서 사용된다. 예를 들면 크세논 클로라이드(XeCl)(308 nm의 파장을 가짐), 크립톤 플로라이드(KrF)(248 nm의 파장을 가짐), 아르곤 플로라이드(ArF)(193 nm의 파장을 가짐) 등으로 만들어진 엑시머 레이저가 사용된다. 이러한 열처리에 의해서 비-화학양론 막(110)을 구성하는 산화물은 도 16에 도시한 바와 같이 이산화실리콘 및 화학양론 조성의 실리콘으로 분해가 된다. 즉, 실리콘으로 만들어진 복수의 입자들(72B)이 이산화실리콘으로 만들어진 저장영역 형성막(71) 내에 분산되고, 이에 따라서 복수의 입자들(72B)로 만들어진 저장영역(72)이 형성된다.
다음에, 제2 제어 절연막(17)이 전체 표면을 덮도록 형성되고, 그 후에 제2 제어 전극(18)이 제2 제어 절연막(17) 상에 선택적으로 형성된다.
다음에, 도 17에 도시한 바와 같이, 제2 제어전극(18)을 마스크로 사용하여, 카본 테트라플로라이드(CF4) 및 수소(H2)의 혼합가스를 사용하여 전체 표면을 에칭하고, 이러한 에칭공정은 제2 제어 절연막(17)의 각각의 부분들, 및 제2 제어전극(18)이 설치된 영역 이외의 영역들 내의 저장영역 형성막(71)(입자들(72B))을 선택적으로 제거한다. 이 에칭공정에 의해 반도체 층(100)이 부분적으로 노출된다.
반도체 층(100)을 부분적으로 노출시키는 단계 다음의 단계들은 예를 들면 도 12 다음의 도면을 참조로 하여 기술된 전술한 제4 실시예의 대응하는 단계와 동일하므로 이에 대한 설명은 생략한다.
제5 실시예에 따른 메모리 소자의 이점들, 변형들 등은 전술한 제1 내지 제4 실시예에 따른 메모리 소자와 동일하다. 제5 실시예의 저장영역(72) 및 이 주위의 구조(저장영역(72)이 저장영역 형성막(71) 내에 설치된 구조) 및 이 구조를 형성하는 방법은 제4 실시예를 제외하고 전술한 실시예들에 적용될 수 있다.
제5 실시예에서, 도 14에 도시한 바와 같이, 저장영역(72) 등은 도전영역(13)과 제2 제어전극(18) 사이의 영역에 설치되는데, 그러나 본 발명은 이 실시예로 한정되는 것은 아니다. 예를 들면, 도 18에 도시한 바와 같이, 전술한 제3 실시예의 경우에서처럼, 저장영역(72) 등은 메모리 트랜지스터(81)를 구성하도록 도전영역(13)과 제1 제어전극(11) 사이의 영역에 설치될 수 있다. 또한 이 경우에, 도 14에 도시한 메모리의 기능들 및 이점들과 동일한 기능들 및 이점들을 얻을 수 있다.
[제6 실시예]
다음에, 본 발명의 제6 실시예에 따른 메모리 소자를 도 19 내지 22를 참조하여 기술한다.
제6 실시예에 따른 메모리 소자는 제1 제어전극(11H)을 갖고, 이것은 제1 제어전극(11)이 평탄한 기초부(10) 상에 설치되는 제1 내지 제5 실시예에 따른 메모리 소자들과는 달리, 기초부(10)의 부분에 설치되는 오목부(3k)를 채우도록 설치된다. 전술한 구조를 제외한 제6 실시예에 따른 메모리 소자의 주요 구조는 예를 들면 전술한 제5 실시예에 따른 메모리 소자와 동일하다. 도 19 내지 22에서, 전술한 제5 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
메모리 소자에서, 도 19에 도시한 바와 같이, 오목부(3k)는 기초부(10)의 부분을 구성하는 절연막(3)에 설치되며, 제1 제어전극(11H)은 오목부(3k)가 제1 제어전극(11H)으로 채워지도록 설치된다. 예를 들면, 제1 제어전극(11H)의 표면의 위치는 절연막(3)의 표면의 위치와 일치한다.
메모리 소자의 메모리 트랜지스터(82)에서, 데이터의 기입, 유지, 소거 및 판독은 전술한 제5 실시예의 기능들과 동일한 기능들에 의해 수행된다.
메모리 소자는 예를 들면 다음의 단계를 통해 제조된다. 메모리 소자를 제조하는 단계들 중에서, 절연막(3)을 형성하는 단계 및 선행의 단계들은 전술한 제1 실시예(도 2 참조)의 대응하는 단계들과 동일하므로 이에 대한 설명은 생략한다. 예를 들면, 전술한 단계들을 통하여 절연막(3)을 형성한 후에, 포토레지스트막(photoresist film)을 절연막(3) 상에 형성한다. 다음에, 포토레지스트막은 예를 들면 고 정확도의 포토리소그래피를 사용하여 패터닝되고, 이에 따라 소정 형상의 개구부(120k)를 갖는 마스크(120)가 도 20에 도시한 바와 같이 절연막(3) 상에 형성된다. 개구부(120k)는 형성될 제1 제어전극(11H)의 평탄한 형상에 대응하도록 형상화된다.
다음에, 예를 들면 마스크(120)를 사용하여, 카본 테트라플로라이드(CF4) 및 수소(H2)의 혼합가스를 사용하여 전체 표면을 에칭한다. 도 21에 도시한 바와 같이, 이러한 에칭공정은 개구부(120k)에 대응하는 절연막(3)의 영역을 제거하고, 그럼으로써, 절연막(3)의 표면 내 그리고 이 표면 근처에 오목부(홈(recess))(3k)를 형성하게 된다. 예를 들면, 에칭공정은 오목부(3k)의 깊이를 형성될 제1 제어 전극(11H)의 두께(예를 들면, 약 100 nm)와 거의 동일해지도록 행해진다. 마스크(120) 자체도 전술한 에칭공정에 의해 에칭되므로 마스크(120)의 두께가 감소된다. 마스크(120)는 오목부(3k)의 형성 완료시 사라지거나(도 21 참조) 남아있게 된다. 마스크(120)가 남아있게 되더라도, 마스크(120)는 다음 단계에서 연마(polishing)에 의해 제거될 것이다.
다음에, 불순물이 도핑된 비-단결정 실리콘(다결정 실리콘 또는 비정질 실리콘)으로 만들어진 전극 전구체 층(electrode precursor layer)(121)은 기판온도가 예를 들면 약 600 내지 700℃에 놓인 상태에서 CVD법 또는 스퍼터링법에 의해 전체 표면에 형성된다. 예를 들면, 오목부(3k)는 전극 전구체 층(121)으로 채워진다. 전극 전구체 층(121)은 다음 단계에서 제1 제어전극(11H)로 연마된다. 전술한 방법 외에도, 예를 들면, 탄탈 또는 몰리브덴과 같은 금속층이 스퍼터링법에 의해 형성된 후 금속층을 에칭하고 패터닝하는 방법이 전극 전구체 층(121)을 형성하는 방법으로서 사용될 수 있다.
다음에, 전체 표면을 예를 들면 CMP(화학 기계 연마 ; chemical mechanical polishing)에 의해 연마된다. 예를 들면, 이러한 연마는 절연막(3)이 노출될 때까지 행해진다. 이러한 연마에 의해서, 제1 제어전극(11H)은 오목부(3k)가 도 22에 도시한 바와 같이 제1 제어전극(11H)으로 채워지도록 형성된다.
제1 제어전극(11H)을 형성하는 단계에 이은 단계들은 예를 들면 도 15 다음의 도면들을 참조로 하여 기술한 전술한 제5 실시예의 제1 제어전극(11)을 형성하는 단계에 이은 단계들과 동일하므로 이에 대한 설명은 생략한다.
제6 실시예에 따른 메모리 소자의 이점들, 변형들 등은 전술한 제1 내지 제5 실시예에 따른 메모리 소자와 동일하다. 제6 실시예의 제1 제어전극(11H) 및 이주위의 구조(예를 들면, 절연막(3)에 설치된 오목부(3k)에 채워지도록 제1 제어전극(11H)이 설치된 구조) 및 이 구조를 형성하는 방법은 제5 실시예를 제외하고 전술한 실시예들에 적용될 수 있다.
[제7 실시예]
다음에, 본 발명의 제7 실시예에 따른 메모리 소자를 도 23을 참조하여 기술한다.
제7 실시예에 따른 메모리 소자는 2차원 공간을 갖는 연속한 막(continuous film)으로 구성되는 제1 제어전극(11L)이 예를 들면 전술한 제1 실시예의 제1 제어전극(11)을 형성하기 위해 분리를 수행함이 없이 수행되는 것을 제외하곤, 전술한 제1 실시예(도 1 참조)에 따른 메모리 소자가 갖는 것과 동일한 주요 구조를 갖는다. 도 23에서, 전술한 제1 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
메모리 소자에서, 2차원 공간을 갖는 연속한 막으로 구성되는 제1 제어전극(11L)은, 예를 들면 도 23에 도시한 바와 같이 기초부(10)(절연막(3)) 상에 설치된다. 예를 들면, 제1 제어전극(11L)은 한 메모리 트랜지스터(31)만이 아니라 기초부(10) 상에 유사하게 형성된 복수의 다른 메모리 트랜지스터들 등(도시안됨)을 위한 “제1 제어전극”으로서 기능하며, 제1 제어전극(11L)은 메모리 트랜지스터들과 같은 복수의 전자 디바이스들에 의해 공유된다.
메모리 소자에서, 전위는 예를 들면 통상의 EEPROM의 경우에서처럼 제2 제어전극(18)에만 인가되고, 이에 따라 “데이터 판독”이 수행된다. “데이터 판독”, “데이터 유지” 및 “데이터 소거”기능은 예를 들면, 전술한 제1 실시예의 “데이터 기입”등을 수행하는 기능들과 동일하다.
제7 실시예에 따른 메모리 소자에서, 제1 제어전극(llL)은 메모리 트랜지스터(31)를 포함하는 복수의 전자 디바이스에 의해 공유되므로, 각 디바이스에 대한 제1 제어전극을 형성하는 것이 불필요하게 되고, 따라서 전극을 형성하는 단계 수가 감소한다. 이것은 기초부(10) 상의 메모리 트랜지스터(31)를 포함하는 복수의 전자 디바이스들을 형성하는 제조단계를 용이하게 한다. 메모리 소자는 전술한 바와 같이 제2 제어전극(18)에만 전위를 인가함으로써 “데이터 판독”을 수행하기 때문에, 도전영역(13)과 저장영역(16) 사이의 전술한 전류량 변화에 기인하여 부정확하게 판독될 수 있음에 유의한다.
제7 실시예에 따른 메모리 소자를 제조하는 방법 및 메모리 소자의 이점들 등은 전술한 이점 등을 제외하고, 전술한 제1 실시예에 따른 메모리 소자와 동일하다. 제7 실시예의 제1 제어 전극(11L)의 구성은 제2 내지 제5 실시예에 적용될 수 있다.
[제8 실시예]
다음에, 본 발명의 제8 실시예에 따른 메모리 소자를 도 24를 참조하여 설명한다.
제8 실시예에 따른 메모리 소자는 2차원 공간을 갖는 연속한 막으로 구성되는 제1 제어전극(46L)이 예를 들면 전술한 제3 실시예의 제2 제어전극(46)을 형성하기 위해 분리를 수행함이 없이 형성되는 것을 제외하곤, 전술한 제3 실시예에 따른 메모리 소자가 갖는 것과(도 7 참조) 동일한 주요 구조를 갖는다. 도 24에서, 전술한 제3 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
메모리 소자에서, 2차원 공간을 갖는 연속한 막으로 구성되는 제1 제어전극(46L)은 예를 들면 도 24에 도시한 바와 같이 제2 제어 절연막(45) 상에 설치된다. 예를 들면, 제2 제어전극(46L)은 한 메모리 트랜지스터(32)만이 아니라 기초부(10) 상에 유사하게 형성된 복수의 다른 메모리 트랜지스터들 등(도시안됨)을 위한 “제2 제어전극”으로서 기능하며, 제2 제어전극(46L)은 메모리 트랜지스터와 같은 복수의 전자 디바이스들에 의해 공유된다.
메모리 소자에서, 소정의 전위는 예를 들면 통상의 EEPROM의 경우에서처럼 제1 제어전극(11)에만 인가되고, 이에 따라 “데이터 판독”이 수행된다. “데이터 기입”, “데이터 유지” 및 “데이터 소거”기능은 예를 들면, 전술한 제3 실시예의 “데이터 기입”등을 수행하는 기능들과 동일하다.
제8 실시예에 따른 메모리 소자에서, 제2 제어전극(46L)의 구성의 이점은 전술한 제7 실시예의 제1 제어전극(11L)의 이점과 동일하다. 즉, 제2 제어전극(46L)은 복수의 전자 디바이스들에 의해 공유되므로, 복수의 전자 디바이스들의 제조를 용이하게 할 수 있다.
제8 실시예에 따른 메모리 소자를 제조하는 방법 및 메모리 소자의 이점 등은 전술한 이점 등을 제외하고, 전술한 제3 실시예에 따른 메모리 소자와 동일하다. 제8 실시예의 제2 제어 전극(46L) 구성은 제1, 2, 4 또는 5 실시예에 적용될수 있다.
[제9 실시예]
다음에, 메모리 소자들을 집적하는 예를 도 25 내지 27을 참조하여 기술한다. 전술한 일련의 메모리 소자들은 예를 들면 다음과 같이 하여 집적되어 사용될 수 있다. 이하, 예로서, 전술한 제5 실시예(도 14 참조)의 메모리 소자의 구조와 동일한 구조를 각각이 갖는 복수의 메모리 소자들을 집적하는 것으로 가정한다. 메모리 소자들의 배열 방향들 중에서, 도 25 내지 27에서 X축 방향 및 Y축 방향은 “행(또는 행 방향)” 및 “열(또는 열 방향)”으로 각각 나타낸다. 도 25 내지 27에서, 전술한 제5 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
도 25는 메모리 소자가 집적되는 집적회로의 평면 구조를 도시한 것이고, 도 26은 도 25의 선 A-A을 따라 화살표 방향으로 본 단면구조를 도시한 것이다. 도 27은 도 25에 도시한 집적회로의 회로구성을 도시한 것이다. 집적회로는 복수의 메모리 소자들(211, 212, 221, 222) 행렬을 포함한다. 비록 예로서 4 개만의 메모리 소자들을 도 25 및 27에 도시하였지만, 복수의 메모리 소자들(도시안됨), 및 이들 4 개의 메모리 소자들은 행렬행태로 배열된다.
상위 워드라인(W1U)은 예를 들면 메모리 소자(211)의 제2 제어전극(18) 상에 “열 방향”으로 확장한다. 하위 워드라인(W1L)은 전술한 제5 실시예의 경우에 제1 제어전극(11)이 설치되는 메모리 소자(211)의 영역에서 “열 방향”으로 확장한다. 메모리 소자(211)의 열과 동일한 “열”로 설치되는 복수의 다른 메모리 소자들(메모리 소자(211) 등)는 이들 사이에 상위 워드라인(W1U)과 하위 워드라인(W1L)이 설치된다.
제1 불순물 영역(14a)의 기능 및 소스 전극(19a)의 기능과 동일한 기능들을 갖는 소스라인(S1)은 전술한 제5 실시예의 경우에 제1 불순물 영역(14a)이 설치되는 메모리 소자(211)의 영역에 설치되며, 제2 불순물 영역(14b)의 기능 및 드레인 전극(19b)의 기능과 동일한 기능들을 갖는 비트라인(B1)은 전술한 제5 실시예의 경우에 제2 불순물 영역(14b)이 설치되는 메모리 소자(211)의 영역에 설치된다. 소스라인(S1) 및 비트라인(B1)은 예를 들면 “행 방향”으로 확장하고, 메모리 소자(211)의 행과 동일한 “행”에 설치된 복수의 다른 메모리 소자들(메모리 소자(221) 등)는 이들 사이에 소스라인(S1) 및 비트라인(B1)이 설치된다.
워드라인들(상위 워드라인 및 하위 워드라인을 포함하는), 소스라인 및 비트라인의 각각의 물질들과 이들 라인을 형성하는 방법은 예를 들면 제2 제어전극(18)의 것들과 동일하다.
메모리 소자(221)의 열과 동일한 “열”에 설치되는 복수의 다른 메모리 소자들(메모리 소자(222) 등)는 전술한 메모리 소자(211) 등의 경우에서처럼 이들 사이에 상위 워드라인(W2U) 및 하위 워드라인(W2L)이 설치된다. 메모리 소자(212)의 행과 동일한 “행”에 설치된 복수의 다른 메모리 소자들(메모리 소자(222) 등)은 전술한 메모리 소자(211)의 경우에서처럼 이들 사이에 소스라인(S2) 및 비트라인(B2)이 설치된다.
전술한 구성의 집적회로는 다음과 같이 기능한다. 이하, 예로서, 집적회로를 구성하는 메모리 소자들 각각은 n채널형 구조를 갖는다고 가정하고, 복수의 메모리 소자들의 전형인 메모리 소자(211)의 일련의 기능들(데이터 기입, 유지, 소거 및 판독)에 대해 설명한다.
집적회로에서, 예를 들면, 상위 워드 라인(W1U) 이외의 모든 워드라인의 전위(즉, 상위 워드라인(W2U),하위 워드라인(W1L, W2L) 등) 및 소스라인(S1)이 0V에 있는 상태에서, 양전위(E9)(예를 들면, E9=+5V)가 비트라인(B1)에 인가되고, 양전위(E10)(예를 들면 E10=+10V)는 상위 워드라인(W1U)에 인가되며, 이에 의해서 “데이터 기입”이 수행된다. 전술한 “데이터 기입”을 수행하기 위해서, 예를 들면, 상위 워드라인(W1U)에 인가되는 전위(E10)의 거의 반인 전위(예를 들면, E10/2=+5V)가 소스라인(S1) 이외의 모든 소스라인들(즉, 소스라인(S2) 등) 및 비트라인(B1) 이외의 모든 비트라인들(즉, 비트라인(B2) 등)에 인가된다. 이것은 “데이터 기입”시 전위변화에 기인하는 메모리 소자(211) 이외의 메모리 소자의 오기능(예를 들면, “데이터 기입”등)의 발생을 회피하게 한다.
예를 들면, 모든 라인(상위 워드라인들(W1U, W2U), 하위 워드라인들(W1L, W2L) 등, 소스라인들(S1, S2), 및 비트라인들(B1, B2) 등)의 전위는 동일하게 하거나 이의 전위를 부유상태로 되게 하고(예를 들면, 0V), 이에 의해서, 기입된 데이터가 유지된다.
예를 들면, 상위 워드라인(W1U) 이외의 모든 워드라인의 전위(즉, 상위 워드라인(W2U), 하위 워드라인들(W1L, W2L) 등)과 소스라인(S1)의 전위가 0V에 있는 상태에서, 음전위(E11)(예를 들면, E11=-5V)가 비트라인(B1)에 인가되고,음전위(E12)(예를 들면, E12=-10V)가 상위 워드라인(W1U)에 인가되며, 이에 의해서 “데이터 소거”가 수행된다. 전술한 “데이터 소거”를 수행하기 위해서, 예를 들면, 상위 워드라인(W1U)에 인가되는 전위(E12)의 거의 반인 전위(예를 들면, E12/2=-5V)가 소스라인(S1) 이외의 모든 소스라인들(즉, 소스라인(S2) 등) 및 비트라인(B1) 이외의 모든 비트라인들(즉, 비트라인(B2) 등)에 인가된다. 이것은 “데이터 소거”시 전위변화에 기인하는 메모리 소자(211) 이외의 메모리 소자의 오기능(예를 들면, “데이터 소거”등)의 발생을 회피하게 한다.
예를 들면, 비트라인(B1) 이외의 모든 비트라인들(즉, 비트라인(B2) 등)의 전위, 워드라인(W1L) 이외의 모든 워드라인들(즉, 상위 워드라인들(W1L, W2L) 및 하위 워드라인(W2L)의 전위, 및 모든 소스라인들(S1 및 S2)의 전위가 0V에 있는 상태에서, 양전위(E13)(예를 들면 E13=+5V)가 비트라인(B1)에 인가되고, 양전위(E14)(예를 들면, E14=+5V)가 하위 워드라인(W1L)에 인가되고, 비트라인(B1)를 통과는 전류량이 측정되며, 이에 의해서 “데이터 판독”이 수행된다.
메모리 소자(211) 이외의 메모리 소자들에서(예를 들면, 메모리 소자들(212, 221, 222 등)), 전술한 메모리 소자(211)의 경우에서처럼 소정의 전위들이 특정의 메모리 소자들에 대한 워드라인, 소스라인 및 비트라인에 인가되고, 이에 의해서, 일련의 기능들(데이터 기입 등)이 실행된다. 집적회로를 구성하는 각각의 메모리 소자들이 p채널형 구조를 가질 때, 전술한 전위들(E10 내지 E14)의 부호와 반대되는 부호의 전위들의 인가에 의해서 일련의 기능이 동일한 방식으로 실행된다. 물론, 제9 실시예에 따른 “메모리 소자들의 집적”에서 사용하기 위한 메모리 소자는 전술한 제9 실시예에 따른 메모리 소자로 한정되지 않으며, 다른 실시예 중 어느 하나에 따른 메모리 소자가 사용될 수 있다.
[제10 실시예]
다음에, 메모리 소자들을 집적하는 또다른 예를 도 28 내지 30을 참조하여 기술한다. 이하, 예로서, 전술한 제6 실시예(도 19 참조)의 메모리 소자의 구조와 동일한 구조를 각각이 갖는 복수의 메모리 소자들을 집적하는 것으로 가정한다. 도 28 내지 30에서, 전술한 제6 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
도 28은 메모리 소자가 집적되는 집적회로의 평면 구조를 도시한 것이고, 도 29는 도 28의 선 B-B를 따라 화살표 방향으로 본 단면구조를 도시한 것이다. 도 30은 도 28에 도시한 집적회로의 회로구성을 도시한 것이다. 집적회로는 복수의 메모리 소자들(311, 312, 321, 322) 행렬을 포함한다. 비록 도 28 내지 30에 도시하지 않았지만, 복수의 메모리 소자들(도시안됨), 및 이들 4 개의 메모리 소자들은 행 방향 및 열 방향으로 동일하게 배열된다.
제1 제어전극(11H)의 기능과 동일한 기능을 갖는 하위 워드라인(W11L)은 전술한 제6 실시예의 경우에서 제1 제어전극(11H)이 설치된 메모리 소자(311)의 영역에 설치되고, 제2 제어전극(18)의 기능과 동일한 기능을 갖는 상위 워드라인(W11U)은 전술한 제6 실시예의 경우에서 제2 제어전극(18)이 설치된 메모리 소자(311)의 영역에 설치된다. 제2 불순물 영역(14b)의 기능과 동일한 기능을 갖는 비트라인(B11)은 전술한 제6 실시예의 경우에서 제2 불순물 영역(14b)이 설치된 메모리 소자(311)의 영역에 설치된다. 하위 워드라인(W11L), 상위 워드라인(W11L) 및 비트라인(B11)은 예를 들면 “행 방향”으로 확장하고, 메모리 소자(311)의 행과 동일한 “행”에 설치된 복수의 다른 메모리 소자들(메모리 소자(321) 등)은 이들 사이에 하위 워드라인(W11L), 상위 워드라인(W11L) 및 비트라인(B11)이 설치된다.
예를 들면, “열”방향으로 확장하는 소스라인(S11)은 예를 들어 제3 제어 절연막(49) 상에 설치된다. 소스라인(S11)의 일부를 형성하는 접속부(S11P)는 제3 제어 절연막(49)이 일부를 선택적으로 제거함으로써 형성된 개구부를 통해 제1 불순물 영역(14a)에 접촉하여 이에 전기적으로 접속된다. 소스라인(S11)은 전술한 제6 실시예의 소스전극(19a)의 기능과 동일한 기능을 갖는다(도 19 참조). 메모리 소자(311)의 열과 동일한 “열”방향에 설치된 복수의 다른 메모리 소자들(메모리 소자(312) 등)는 이들 사이에 소스라인(S11)(접속부(S11P))가 또한 설치된다.
메모리 소자(312)의 행과 동일한 “행”방향에 설치된 복수의 다른 메모리 소자들(메모리 소자(322) 등)은 이들 사이에 전술한 메모리 소자(311) 등의 경우에서처럼 하위 워드라인(W12L), 상위 워드라인(W12U) 및 비트라인(B12)이 또한 설치된다. 메모리 소자(321)의 열과 동일한 “열”방향에 설치된 복수의 다른 메모리 소자들(메모리 소자(322) 등)은 이들 사이에 전술한 메모리 소자(311) 등의 경우에서처럼 소스라인(S12)이 또한 설치된다.
전술한 구성을 갖는 메모리 소자에서, 데이터의 기입, 유지, 소거 및 판독은 전술한 제9 실시예에 의한 특정의 메모리 소자에서 수행된다. 물론, 제10 실시예에 따른 “메모리 소자들의 집적”에 사용하기 위한 메모리 소자는 제6 실시예에 따른 메모리 소자로 한정되지 않으며, 다른 실시예 중 어느 하나에 따른 메모리 소자가 사용될 수 있다.
[제11 실시예]
다음에, 메모리 소자들을 집적하는 또다른 예를 도 31 내지 33을 참조하여 기술한다. 이하, 예로서, 전술한 제6 실시예의 메모리 소자의 구조와 동일한 구조를 각각이 갖는 복수의 메모리 소자들을 집적하는 것으로 가정한다. 도 31 내지 33에서, 전술한 제6 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
도 31은 복수의 메모리 소자들이 집적되는 집적회로의 평면 구조를 도시한 것이고, 도 32는 도 31의 선 C-C를 따라 화살표 방향으로 본 단면구조를 도시한 것이다. 도 33은 도 31에 도시한 집적회로의 회로구성을 도시한 것이다. 집적회로는 복수(예를 들면 N)의 메모리 소자들(411, 412,...41N 및 421, 422,...42N) 행렬을 포함한다.
하위 워드라인(W111L)은 전술한 제6 실시예(도 19 참조)의 경우에서 제1 제어전극(11H)이 설치된 메모리 소자(411)의 영역에 설치되고, 상위 워드라인(W111U)은 전술한 제6 실시예의 경우에서 제2 제어전극(18)이 설치된 메모리 소자(411)의 영역에 설치된다. 하위 워드라인(W111L) 및 상위 워드라인(W111U)은 모두 예를 들면 “행 방향”으로 확장하고, 메모리 소자(411)의 행과 동일한 “행”에 설치된 복수의 메모리 소자들(메모리 소자(421) 등)은 이들 사이에 하위 워드라인(W111L),상위 워드라인(W111U)이 설치된다. 메모리 소자(411)의 열과 동일한 “열”방향에 설치된 복수의 다른 메모리 소자들(412 내지 41N 등)는 이들 사이에 전술한 메모리 소자(411)의 경우에서처럼 각각의 하위 워드라인들(W112L 내지 W11NL) 및 각각의 상위 워드라인들(W112U 내지 W11NU)이 또한 설치된다.
제2 불순물 영역(14b)의 기능과 동일한 기능을 갖는 중간 영역(14bM)은 전술한 제6 실시예의 경우에서 제2 불순물 영역(14b)이 설치된 메모리 소자(411)의 영역에 설치된다. 중간영역(14bM)은 메모리 소자(411)에 대한 “드레인 영역”으로서 기능하고, 메모리 소자(411) 다음에 위치한 메모리 소자(412)에 대한 “소스 영역”으로서 기능한다. 즉, 중간영역(14bM)은 메모리 소자들(411, 412)의 각각의 구조적인 부분들 중 하나로서 작용하도록 메모리 소자들(411, 412)에 의해 공유된다. 언급한 바와 같이, 이웃하는 메모리 소자들에는 이들 사이에 메모리 소자들(411, 412)의 경우에서처럼 중간영역(14bM)이 설치된다.
소스라인(S111)은 동일 “열”로 정렬된 복수의 메모리 소자들(예를 들면, 메모리 소자들(411 내지 41N) 중 하나, 구체적으로 열의 일 단부 상에 위치한 메모리 소자(예를 들면, 메모리 소자(411))의 제1 불순물 영역(14a)에 설치된다. 소스라인(S111)은 전술한 제6 실시예(도 19 참조)의 소스전극(19a)이 갖는 것과 동일한 기능을 갖는다. 반면, 비트라인(B111)은 열의 타 단부에 위치한 메모리 소자(예를 들면 메모리 소자(41N))의 제2 불순물 영역(14b)에 설치된다. 비트라인(B111)은 전술한 제6 실시예(도 19 참조)의 드레인 전극(19b)이 갖는 것과 동일한 기능을 갖는다. 소스라인(S111) 및 비트라인(B111)은 예를 들면 “행 방향”으로 확장한다.도 33에 도시한 바와 같이, 메모리 소자들(4111 내지 41N)이 정렬되는 "열"과는 다른 "열"로 정렬된 복수의 메모리 소자들, 예를 들면 메모리 소자들(421 내지 42N)은 이들 사이에 소스라인(S112) 및 비트라인(B112)이 설치된다.
전술한 구성을 갖는 집적회로는 다음과 같이 기능한다. 이하, 집적회로를 구성하는 메모리 소자 각각은 n채널형 구조를 갖는다고 가정하고, 복수의 메모리 소자들의 전형인 메모리 소자(411)의 일련의 기능들(데이터 기입, 유지, 소거 및 판독)에 대해 설명한다.
집적회로에서, 예를 들면, 소스라인(S111) 전위, 비트라인(B111), 하위 워드라인(W111L) 이외의 모든 하위 워드라인들(W112L 내지 W11NL)이 0V에 있는 상태에서, 양전위(E20)(예를 들면, E20=+5V)가 하위 워드라인(W111L) 및 상위 워드라인(W111U) 이외의 모든 상위 워드라인들(W112U 내지 W11NU)에 인가되고, 양전위(E21)(예를 들면 E21=+10V)는 상위 워드라인(W111U)에 인가되며, 상위 워드라인(W111U)에 인가되는 전위(E21)가 거의 반인 전위(예를 들면, E21/2=+5V)는 소스라인(S111) 이외의 모든 소스라인들(S112 등) 및 비트라인(B111) 이외의 모든 비트라인들(B112, 등)에 인가되고, 이에 의해서 “데이터 기입”이 수행된다.
예를 들면, 모든 워드라인들(상위 워드라인들 및 하위 워드라인들을 포함하는)의 전위, 소스라인들의 전위 및 비트라인들의 전위는 동일하게 하거나 이의 전위를 부유상태로 되게 하고(예를 들면, 0V), 이에 의해서, 기입된 데이터가 유지된다.
예를 들면, 소스라인(S111)의 전위, 비트라인(B111)의 전위 및 모든 하위 워드라인의 전위들(W111L 내지 W11NL)이 0V에 있는 상태에서, 음전위(E22)(예를 들면, E22=-10V)가 상위 워드라인(W111U)에 인가되고, 상위 워드라인(W111U)에 인가되는 전위(E22)의 거의 반인 전위(예를 들면, E22/2=-5V)가 소스라인(S111) 이외의 모든 소스라인들(S112 등) 및 비트라인(B111) 이외의 모든 비트라인들(B112 등)에 인가되고, 이에 의해서 “데이터 소거”가 수행된다.
예를 들면, 상위 워드라인(W111U)의 전위, 모든 소스라인들(S111, S112 등)의 전위, 비트라인(B111) 이외의 모든 비트라인들(B112 등)의 전위가 0V에 있는 상태에서, 양전위(E23)(예를 들면 E23=+5V)가 비트라인(B111)에 인가되고, 양전위(E24)(예를 들면, E24=+5V)가 하위 워드라인(W111L) 이외의 모든 하위 워드라인(W112L 내지 W11NL)에 인가되고, 비트라인(B111)을 통과하는 전류량이 측정되며, 이에 의해서 “데이터 판독”이 수행된다.
집적회로를 구성하는 각각의 메모리 소자가 p채널형 구조를 가질 때, 전술한 전위들(E20 내지 E24)의 부호와 반대되는 부호의 전위들의 인가에 의해서 일련의 기능이 동일한 방식으로 실행된다. 물론, 제11 실시예에 따른 “메모리 소자들의 집적”에서 사용하기 위한 메모리 소자는 전술한 제6 실시예에 따른 메모리 소자로 한정되지 않으며, 다른 실시예 중 어느 하나에 따른 메모리 소자가 사용될 수 있다.
[제12 실시예]
다음에, 메모리 소자들을 집적하는 또다른 예를 도 34를 참조하여 기술한다. 예를 들면, 제12 실시예에 따른 집적회로는 계층적으로 적층된 구조로 집적된 복수의 메모리 소자들을 포함한다. 이하, 예로서, 전술한 제5 실시예의 메모리 소자의 구조와 동일한 구조를 각각이 갖는 복수의 메모리 소자들을 집적하는 것으로 가정한다. 도 34에서, 전술한 제5 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
도 34는 메모리 소자들이 집적되는 집적회로의 단면구조를 도시한 것이다. 집적회로는 구동회로(910)를 덮도록 설치되는 절연막(606), 및 예를 들면 절연막(606) 상에 차례로 계층적으로 적층되는 두 개의 메모리 소자들(511, 512)을 포함한다. 사실, 집적될 메모리 소자의 수는 반드시 두 개로 제한되는 것은 아니고 예를 들면 3 개 이상의 메모리 소자들이 계층적으로 집적될 수 있다.
구동회로(910)는 예를 들면 MOSFET(금속 산화 반도체 전계효과 트랜지스터 ; metal oxide semiconductor field effect transistor)로 형성되고, 집적회로를 구동하도록 작용한다. 즉, 예를 들면, 구동회로(910)는 단결정 실리콘 등으로 만들어진 반도체 층(601), 소정의 불순물을 함유하는 실리콘 등으로 만들어진 소스 영역(602) 및 드레인 영역(603), 이산화실리콘 등으로 만들어진 게이트 절연막(604), 및 이를테면 알루미늄, 다결정 실리콘 등으로 만들어진 게이트 전극(605)을 포함한다. 절연막(606)은 예를 들면 이산화실리콘, TEOS(tetraethoxysilane, Si(OC2H6)4), SOG(스핀 온 글래스) 등으로 만들어지고, 구동회로(910)와 메모리 소자들(511, 512) 사이에 전기적인 분리를 제공하도록 작용한다.
제1 레벨의 메모리 소자(511)의 제2 불순물 영역(14b)은 층간배선(interlayer wiring)(611)을 통해 구동회로(910)에 접속된다. 제2 레벨메모리 소자(512)의 제2 불순물 영역(14b)은 층간배선(612)을 통해 층간배선(611)에 접속된다. 층간배선들(611, 612)은 예를 들면 알루미늄, 구리 또는 텅스텐 등의 금속물질로 만들어진다. 전술한 제5 실시예의 경우에 제1 제어 절연막(12) 및 제3 제어 절연막(49)이 설치되는 메모리 소자들(511, 512)의 각각의 영역들은 층간 유전체(610)로 채워진다.
집적회로에서, 구동회로(910) 및 층간배선(611)을 통해 메모리 소자(511)의 제2 불순물 영역(14b)에 전위가 인가되고, 구동회로(910) 및 층간배선들(611, 612)을 통해 메모리 소자(512)의 제2 불순물 영역(14b)에 전위가 인가된다. 집적회로의 메모리 소자의 각각의 기능은 전술한 제5 실시예의 메모리 소자의 기능들과 거의 동일하다.
전술한 집적회로는 예를 들면 다음의 단계를 통해 제조된다. 즉, 먼저, 예를 들면, 실리콘 단결정 기판 등으로 만들어진 반도체 층(601)을 세정한 후 이 실리콘의 위 및 그 근처를 LOCOS(실리콘 국부산화 ; local oxidation of silicon)에 의해 국부적으로 산화시키고, 이에 의해서, 이산화실리콘으로 만들어진 게이트 절연막(604)이 형성된다. 다음에, 예를 들면, 다결정 실리콘 등으로 만들어진 게이트 전극(605)이 전술한 제5 실시예의 제1 제어전극(11) 등을 형성하는 방법과 동일한 방법으로 게이트 절연막(604) 상에 선택적으로 형성된다. 다음에, 예를 들면, 게이트 전극(605)을 마스크로서 사용하여 이온주입에 의해 반도체 층(601)에 불순물을 주입하고, 이에 따라서 소스 영역(602) 및 드레인 영역(603)이 선택적으로 형성된다. 다음에, 예를 들면, 이산화실리콘 등으로 만들어진 절연막(606)을 전체표면을 덮도록 CVD법 또는 스퍼터링법에 의해 형성한다. 다음에, 예를 들면, 절연막(606)의 표면을 CMP로 연마하여 평탄화시킨다. 절연막(606)을 형성한 후에, 절연막(606) 상에 메모리 소자들(511, 512)을 형성하는 단계는 전술한 제5 실시예의 메모리 소자를 형성하는 단계와 동일하므로 이에 대한 설명은 생략한다. 층간 배선들(611, 612)을 형성하는 방법은 전술한 제5 실시예의 소스전극(19a) 및 드레인 전극(19b)을 형성하는 방법과 동일하다.
전술한 구성의 집적회로에 따라서, 복수의 메모리 소자들은 계층적으로 적층된 구조로 집적되므로, 단위 면적 당 집적될 수 있는 메모리 소자의 수는 복수의 메모리 소자들을 2차원 구성으로 집적할 수 있는 메모리 소자의 수보다 크게 된다. 그러므로, 집적회로에 의해 점유되는 면적을 감소시키고, 저장용량을 증가시키는 것이 가능하다. 사실, 제12 실시예에 따른 “메모리 소자를 집적”하는데 사용하기 위한 메모리 소자는 전술한 제5 실시예에 따른 메모리 소자로 한정되지 않으며, 다른 실시예 중 어느 하나에 따른 메모리 소자가 사용될 수 있다.
제12 실시예에서, 도 34에 도시한 바와 같이, 두 개의 전극들(제1 제어전극(11) 및 제2 제어전극(18))은 메모리 소자(511, 512)를 구동하기 위해서 하나의 메모리 소자에 대해 설치되지만, 그러나 본 발명은 이 실시예로 제한되는 것은 아니다. 예를 들면, 도 35에 도시한 바와 같이, 제1 제어전극(11)은 메모리 소자(511)의 제2 제어전극(18)이 메모리 소자(512)용의 “제1 제어전극”으로서 기능하도록 메모리 소자(512)에서 제거될 수 있다. 이 경우, 전체 집적회로의 두께는 도 34에 도시한 집적회로의 경우에 제1 제어전극(11)이 설치되는 메모리소자(512)의 영역과 동일한 두께만큼 감소될 수 있다. 더구나, 보다 적은 수의 제1 제어전극(11)이 형성되는 것에 의해 집적회로 제조비용을 낮출 수 있을 뿐만 아니라 집적회로 제조에 필요한 시간을 단축시킬 수 있다. 도 35에 도시한 집적회로의 메모리 소자 각각의 기능은 전술한 제12 실시예의 집적회로의 각각의 메모리 소자와 동일하다. 메모리 소자(512)를 구동하기 위해서, 메모리 소자(512)에 대한 “제1 제어전극”으로서 기능하도록 메모리 소자(511)의 제2 제어전극(18)에 전위가 인가된다. 전술한 구조를 제외하고 도 35에 도시한 집적회로의 구조는 도 34에 도시한 집적회로의 구조와 동일하다.
제12 실시예에서, MOSFET로 형성된 구동회로(910)는 집적회로를 구성하는데 사용되는데, 그러나 본 발명은 이 실시예로 한정되는 것은 아니다. 예를 들면, 도 26에 도시한 바와 같이, 박막 트랜지스터로 형성된 구동회로(920)가 집적회로를 구성하는데 사용될 수 있다. 예를 들면, 구동회로(920)는 반도체 층(701), 소스 영역(702), 드레인 영역(703), 게이트 절연막(704), 및 게이트 전극(705)을 포함한다. 예를 들면, 층간배선(611)의 일 단부는 구동회로(920)의 드레인 영역(703)에 접속된다. 전술한 구조를 제외하고 도 36에 접속된 집적회로의 구조는 도 34에 도시한 집적회로의 구조와 동일하다. 전술한 구성을 갖는 집적회로는 전술한 제12 실시예의 집적회로와 동일한 이점에 대해 얻을 수 있다.
[제13 실시예]
다음에, 도 37을 참조하여 메모리 소자를 집적하는 또다른 예를 설명한다. 제13 실시예에 따른 집적회로는 상이한 구조들을 갖는 메모리 소자들, 예를 들면전술한 제5 실시예의 메모리 소자 및 이를 변형한 계층적으로 적층된 구조로 집적되는 메모리 소자를 포함한다(도 18 참조). 전술한 제5 및 제12 실시예의 구성요소들과 동일한 구성요소들은 동일한 참조부호로 표시하였으므로 이에 대한 상세한 설명은 생략한다.
도 37은 메모리 소자들이 집적되는 집적회로의 단면구조를 도시한 것이다. 집적회로는 예를 들면 절연막(606) 상에 계층적으로 적층되는 두 개의 메모리 소자들(811, 812)을 포함한다. 예를 들면, 제1 레벨의 메모리 소자(811)는 전술한 제5 실시예(도 18 참조)를 변형한 메모리 소자와 동일한 구조를 가지며, 메모리 소자(811)는 도전영역(13)과 제1 제어전극(11) 사이에 설치되는 저장영역(72)을 갖는다. 반면, 제2 레벨 메모리 소자(812)는 전술한 제5 실시예(도 14 참조)를 메모리 소자와 동일한 구조를 가지며, 메모리 소자(812)는 도전영역(13)과 제2 제어전극(18) 사이에 설치되는 저장영역(72)을 갖는다. 한 전극(제어전극(900))이 메모리 소자(811)의 도전영역(13)과 메모리 소자(812)의 도전영역(13) 사이에 설치된다. 제어전극(900)은 메모리 소자(811)에 대해 “제2 제어전극”으로서 기능하고 또한 메모리 소자(812)에 대해서는 “제1 제어전극”으로서 기능한다. 도 37에 도시한 집적회로의 구조는 전술한 구조를 제외하곤 도 34에 도시한 집적회로와 동일하다.
집적회로의 메모리 소자 각각이 기능은 전술한 제5 실시예의 메모리 소자의 기능들과 동일하다. 즉, 메모리 소자(811)는 “제2 제어전극”으로서 기능하도록 제어전극(900)에 전위를 인가함으로써 구동되고, 메모리 소자(812)는 “제1 제어전극”으로서 기능하도록 제어전극(900)에 전위를 인가함으로써 구동된다.
전술한 구성을 갖는 집적회로의 이점 등은 전술한 제12 실시예의 집적회로의 이점과 동일하다. 사실, 제13 실시예에 따라 “메모리 소자들의 집적”에 사용하기 위한 메모리 소자는 전술한 제5 실시예에 따른 메모리 소자로 한정되지 않으며 다른 실시예 중 어느 하나에 따른 메모리 소자가 사용될 수 있다.
비록 본 발명은 실시예를 참조하여 기술하였지만, 본 발명은 전술한 실시예로 한정되지 않으며 본 발명의 여러 가지 변형이 가능하다. 예를 들면, 전술한 제1 내지 제8 실시예에서, 절연막들(2, 3)은 기초부(10)를 형성하도록 기판(1) 상에 순차로 적층되는데, 그러나 절연막(2)(질화실리콘)이나 절연막(3)(이산화실리콘)이 기초부(10)를 형성하도록 기판(1) 상에 형성될 수 있다. 전술한 구성 외에도, 예를 들면, 실리콘옥시나이트라이드로 만들어진 절연막이 기초부(10)을 형성하도록 기판(1) 상에 형성될 수 있다. 어떠한 기초부가든 이것이 메모리 트랜지스터 등이 형성될 기초으로서 사용될 수 있는 한 기초부(10)로 사용될 수 있다. 예를 들면, 적합한 기판 상에 선택적 반도체 소자 상에 형성되는 절연막이 기초부으로서 사용될 수 있다.
전술한 실시예에서, 도전영역, 제1 불순물 영역 및 제2 불순물 영역은 다결정 실리콘 또는 비정질 실리콘으로 만들어지며, 그러나 본 발명은 이들 실시예로 한정되지 않으며, 예를 들면 전술한 영역들은 다결정 실리콘 및 비정질 실리콘 등의 복합물질로 만들어질 수 있다. 대안으로, 전술한 영역들은 실리콘 이외의 물질, 예를 들면 게르마늄 등으로 만들어 질 수 있고, 또는 화합물 반도체, 예를 들면 실리콘-게르마늄, 갈륨비소(GaAs ; gallium arsenide) 등으로 만들어질 수 있다.
전술한 실시예에서, 터널 절연막은 산화막으로 만들어지나, 본 발명은 이들 실시예로 한정되는 것은 아니고 예를 들면 터널 절연막은 질화막 또는 옥시나이트라이드막으로 만들어 질 수 있다. 예를 들면 질화막으로 터널 절연막을 형성하기 위해서, 도전영역 등의 표면들은 교번하는 전자기장에 암모니아(NH3) 또는 질소(N2)를 도입함으로써 발생되는 질소(N) 원자를 함유하는 이온화된 가스에 노출되고, 이에 의해서, 질화막으로 만들어진 터널 절연막이 형성될 수 있다. 예를 들면, 옥시나이트라이드 막으로 터널 절연막을 형성하기 위해서, 도전영역 등의 표면들은 교번하는 전자기장에 산화질소(N2O)를 도입함으로써 발생되는 산소 원자 및 질소 원자를 함유하는 이온화된 가스에 노출되고, 이에 의해서, 옥시나이트라이드막으로 만들어진 터널 절연막이 형성될 수 있다.
전술한 실시예에서, 에너지 빔의 조사로 터널 절연막이 가열됨으로써 터널 절연막 내 구조적인 결함이 감소되는데, 그러나 본 발명은 이들 실시예로 한정되지 않는다. 예를 들면, 전술한 에너지 빔으로 조사하는 것 외에도, 램프 또는 히터 등의 가열기기를 터널 절연막을 가열하는 방법으로서 사용할 수 있다. 바람직하게, 터널 절연막은 온도의 범위 내에서 가열되는데, 이것은 기판(1)이 변형되는 것을 피하기 위해서 선택된다.
전술한 제5 실시예에서, 비-화학량론 막(110)은 에너지 빔의 조사에 의해 가열되는데, 그러나 본 발명은 이 실시예로 한정되는 것은 아니고, 예를 들면 비-화학량론 막(110)은 히터와 같은 전술한 가열기기의 사용에 의해 가열될 수 있다.
전술한 제9 내지 제12 실시예에서, 동일 구성의 복수의 메모리 소자들이 집적되는데, 그러나 본 발명은 이들 실시예로 한정되지 않는다. 예를 들면, 상이한 구조들을 갖는 복수의 메모리 소자들이 전술한 제13 실시예의 경우와 같이 집적될 수 있다. 이 경우, 복수의 반도체 소자들이 배열되는 순서 등은 자유롭게 설정될 수 있다.
복수의 메모리 소자들은 전술한 제9 내지 제11 실시예에서 병행으로 집적되거나, 복수의 메모리 소자들은 전술한 제12 및 제13 실시예에서 계층적으로 적층되는 구조로 집적된다. 그러나, 본 발명은 이들 실시예로 한정되는 것은 아니다. 예를 들면, 복수의 메모리 소자들은 집적회로를 구성하기 위해 병행으로 집적되고 계층적으로 적층된 구조로 집적될 수 있다. 이 경우에도, 전술한 실시예와 동일한 이점이 얻어질 수 있다.
전술한 바와 같이, 본 발명의 메모리 소자들 또는 본 발명의 메모리 소자 제조 방법에 따라서, 메모리 소자는 제1 제어전극과 제2 제어전극 사이에 도전영역을 갖고 배치된 이들 제1 및 제2 제어전극을 포함한다. 그러므로, “데이터 기입”시, 전위는 제1 제어전극에 인가되고, 이에 따라서 도전영역과 저장영역 사이의 전위변화가 방지되므로, 전위변화에 기인한 전하의 이동이 방지된다. 따라서, 예기치 않은 데이터의 기입 또는 소거는 “데이터 판독”시 방지되므로, 기입된 데이터가 정확하게 판독될 수 있다.
본 발명의 일 면의 메모리 소자에 따라서, 저장영역은 복수의 분산된 입자들을 포함하므로 전하 누설에 기인한 예기치 않은 “데이터 소거”가 방지되고, 따라서 기입된 데이터가 장시간 동안 안정성을 갖고 유지될 수 있다.
본 발명의 또다른 면의 메모리 소자에 따라서, 도전영역의 두께는 0.01 ㎛과 0.1 ㎛ 사이에 놓여 있으므로, 적합하게 결정화된 비-단결정 실리콘으로 만들어진 도전영역을 포함하는 고성능 반도체 소자가 구성될 수 있다.
본 발명의 또다른 면의 메모리 소자에 따라서, 저장영역이 설치되는 영역의 반대측의 영역에 설치되는 제1 및 제2 제어 절연막 중 하나는 다른 것보다 두께가 얇다. 그러므로, 저장영역이 설치되는 영역의 반대측의 영역에 설치된 한 전극에 인가되는 전위는 다른 전극에 인가되는 전위보다 낮을 수 있다. 따라서, 메모리 자치를 구동하는데 필요한 전력의 소비가 감소될 수 있다.
본 발명의 일 면의 메모리 소자를 제조하는 방법에 따라서, 도전영역의 표면은 산소원자 또는 질소원자 중 적어도 어느 하나를 함유하는 이온화된 가스에 노출되고, 이에 의해서, 터널 절연막이 형성된다. 그러므로, 터널 절연막은 처리온도가 비교적 낮은 온도조건 하에 형성될 수 있다. 따라서, 터널 절연막은 쉽게 형성될 수 있고, 더구나, 비교적 낮은 내열성의 저렴한 물질을 기초부의 물질로서 사용할 수 있다.
본 발명의 또다른 면의 메모리 소자를 제조하는 방법에 따라서, 도전영역의 표면은 터널 절연막을 형성한 후에 에너지 빔으로 조사에 의해 가열되므로, 터널절연막 내 그리고 터널절연막과 도전영역 사이의 계면 상의 구조적 결함이 기초부의 온도 상승없이 감소될 수 있다. 따라서, 터널 절연막의 처리온도가 비교적 낮은 온도조건 하에서 형성될지라도, 전술한 구조적 결함에 기인한 전하의 누설이 방지될 수 있고, 따라서 기입된 데이터가 장시간 안정성을 갖고 유지될 수 있다.
본 발명의 집적회로에 따라서, 본 발명의 메모리 소자는 집적회로 상에 집적되고, 따라서 특히 데이터의 예기치 않은 기입 또는 소거가 “데이터 판독”시 방지되므로, 기입된 데이터를 정확하게 판독할 수 있다.
본 발명의 일 면의 집적회로에 따라서, 메모리 소자는 계층적 적층구조로 집적되므로 단위 면적 당 집적될 수 있는 메모리 소자 수는 메모리 소자의 2차원 구성으로 집적될 수 있는 메모리 소자의 수보다 크게 된다. 그러므로 집적회로에 의해 점유되는 면적의 감소만이 아니라 저장용량을 증가시키는 것이 가능하다.
명백히 본 발명의 많은 수정 및 변형이 상기 교시된 바에 따라 가능하다. 그러므로, 첨부된 청구의 범위 내에서 본 발명은 구체적으로 기술된 것과는 다르게 실시될 수도 있음을 알 것이다.

Claims (28)

  1. 메모리 소자에 있어서,
    절연체로 만들어진 기초부;
    상기 기초부의 표면 상에 설치된 제1 제어전극;
    상기 제1 제어전극에 대응하도록 설치된, 반도체로 만들어진 도전영역;
    상기 제1 제어전극 및 제2 제어전극 사이에 상기 도전영역을 갖고, 상기 제1 제어전극이 설치되는 영역의 반대측의 영역에 설치된 제2 제어전극;
    상기 도전영역에 인접하여 설치된 제1 불순물 영역;
    상기 제1 불순물 영역으로부터 이격되고 상기 도전영역에 인접하여 설치된 제2 불순물 영역;
    상기 제1 제어전극과 상기 도전영역 사이의 영역 또는 상기 제2 제어전극과 상기 도전영역 사이의 영역 중 어느 하나에 설치되고, 상기 도전영역에서 이동되는 전하를 저장하기 위한 저장영역;
    상기 저장영역과 상기 도전영역 사이의 영역에 설치된 터널 절연막;
    상기 제1 제어전극과 상기 도전영역 사이에 설치된 제1 제어 절연막; 및
    상기 제2 제어전극과 상기 도전영역 사이에 설치된 제2 제어 절연막을 포함하는 메모리 소자.
  2. 제1항에 있어서,
    상기 기초부는 소정의 물질로 만들어진 기판, 및 상기 기판의 표면을 덮도록 설치된 기초 절연막을 포함하는 메모리 소자.
  3. 제2항에 있어서,
    상기 기판은 실리케이트 유리, 실리카 유리 또는 수지를 함유하는 물질로 만들어지는 메모리 소자.
  4. 제2항에 있어서,
    상기 기초 절연막은 질화실리콘 및 이산화실리콘 중 적어도 하나를 함유하는 물질로 만들어지는 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 제어전극 및 상기 제2 제어전극 중 적어도 하나는 상기 저장영역에 저장된 전하량 및 상기 도전영역의 도전율을 제어하는 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 제어전극 및 상기 제2 제어전극 모두는 금속, 다결정 실리콘 또는 비정질 실리콘을 함유하는 물질로 만들어지는 메모리 소자.
  7. 제1항에 있어서,
    상기 저장영역은 복수의 분산된 입자들을 포함하는 메모리 소자.
  8. 제7항에 있어서,
    상기 저장영역은 금속을 함유하는 물질, 실리콘 또는 게르마늄 중 어느 하나를 함유하는 반도체, 또는 질화실리콘을 함유하는 물질로 만들어지는 메모리 소자.
  9. 제1항에 있어서,
    상기 도전영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 비-단결정 반도체를 함유하는 물질로 만들어지는 메모리 소자.
  10. 제9항에 있어서,
    상기 도전영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 다결정 실리콘을 함유하는 물질로 만들어지는 메모리 소자.
  11. 제9항에 있어서,
    상기 도전영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 비정질 실리콘을 함유하는 물질로 만들어지는 메모리 소자.
  12. 제9항에 있어서,
    상기 도전영역은 비정질 실리콘을 함유하는 물질로 만들어지고, 상기 제1 불순물 영역 및 상기 제2 불순물 영역 모두는 다결정 실리콘을 함유하는 물질로 만들어지는 메모리 소자.
  13. 제1항에 있어서,
    상기 도전영역의 두께는 0.01 ㎛ 및 0.1 ㎛ 을 포함한 사이에 놓인 메모리 소자.
  14. 제1항에 있어서,
    상기 터널 절연막, 상기 제1 제어 절연막 및 상기 제2 제어 절연막은 이산화실리콘, 질화실리콘, 또는 실리콘, 산소 및 질소의 화합물을 함유하는 물질로 만들어지는 메모리 소자.
  15. 제1항에 있어서,
    상기 저장영역이 설치되는 영역의 반대측의 영역에 설치된 상기 제1 및 제2 제어 절연막들 중 하나는 다른 절연막이 갖는 두께보다 얇은 두께를 갖는 메모리 소자.
  16. 제1항에 있어서,
    상기 제1 불순물 영역의 전위는 상기 제1 제어전극의 전위와 동등하게 되고, 상기 제1 불순물 영역의 전위보다 높은 전위는 상기 제2 제어전극 및 상기 제2 불순물 영역 중 적어도 상기 제2 제어전극에 인가되고, 이에 의해서 상기 저장영역 내의 전하량이 증가하여, 데이터 기입이 수행되고,
    상기 제1 제어전극, 상기 제2 제어전극, 상기 제1 불순물 영역 및 상기 제2 불순물 영역의 각각의 전위들은 동등하게 또는 부유상태로 되게 하고, 이에 의해 데이터가 유지되며, 또는
    상기 제1 불순물 영역의 전위는 상기 제1 제어전극의 전위와 동등하게 되고, 상기 제1 불순물 영역의 전위보다 낮은 전위는 상기 제2 제어전극 및 상기 제2 불순물 영역 중 적어도 상기 제2 제어전극에 인가되고, 이에 의해서 상기 저장영역 내의 전하량이 감소하여, 데이터 소거가 수행되는 메모리 소자.
  17. 제16항에 있어서,
    양전위는 상기 제2 제어전극에 인가되고, 상기 제2 제어전극의 전위보다 낮은 양전위는 상기 제1 제어전극에 인가되고, 상기 제1 제어 전극 및 상기 제2 제어전극 중 어느 하나의 전위에 대한 상기 도전영역의 도전율 또는 상기 도전영역을 통과하는 전류의 양이 측정되고, 이에 의해서 상기 저장영역 내의 전하량이 검출되어, 데이터의 판독이 수행되는 메모리 소자.
  18. 제1항에 있어서,
    상기 제1 불순물 영역의 전위는 상기 제1 제어전극의 전위와 동등하게 되고, 상기 제1 불순물 영역의 전위보다 낮은 전위는 상기 제2 제어전극 및 상기 제2 불순물 영역 중 적어도 상기 제2 제어전극에 인가되고, 이에 의해서 상기 저장영역 내의 전하량이 증가하여 데이터 기입이 수행되고,
    상기 제1 제어전극, 상기 제2 제어전극, 상기 제1 불순물 영역 및 상기 제2 불순물 영역의 각각의 전위들은 동등하게 또는 부유상태로 되게 하고, 이에 의해 데이터가 유지되며, 또는
    상기 제1 불순물 영역의 전위는 상기 제1 제어전극의 전위와 동등하게 되고, 상기 제1 불순물 영역의 전위보다 높은 전위는 상기 제2 제어전극 및 상기 제2 불순물 영역 중 적어도 상기 제2 제어전극에 인가되고, 이에 의해서 상기 저장영역 내의 전하량이 감소하여 데이터 소거가 수행되는 메모리 소자.
  19. 제18항에 있어서,
    음전위가 상기 제2 제어전극에 인가되고, 상기 제2 제어전극의 전위보다 높은 음전위는 상기 제1 제어전극에 인가되고, 상기 제1 제어 전극 또는 상기 제2 제어전극 중 어느 하나의 전위에 대한 도전영역의 도전율 또는 상기 도전영역을 통과하는 전류의 양이 측정되고, 이에 의해서 상기 저장영역 내의 전하량이 검출되어, 데이터의 판독이 수행되는 메모리 소자.
  20. 메모리 소자를 제조하는 방법에 있어서,
    절연체로 만들어진 기초부 상에 제1 제어전극을 형성하는 단계;
    상기 제1 제어전극에 대응하도록 반도체로 만들어진 도전영역을 형성하는 단계;
    상기 제1 제어전극과 제2 제어전극 사이에 도전영역을 갖고, 상기 제1 제어전극이 설치되는 영역의 반대측의 영역에 상기 제2 제어전극을 형성하는 단계;
    상기 도전영역에 인접하여 제1 불순물 영역을 형성하는 단계;
    상기 제1 불순물 영역으로부터 이격되고 상기 도전영역에 인접하는 제2 불순물 영역을 형성하는 단계;
    상기 제1 제어전극과 상기 도전영역 사이의 영역 또는 상기 제2 제어전극과 상기 도전영역 사이의 영역 중 어느 하나에 복수의 분산된 입자들로 만들어진 저장영역을 형성하는 단계;
    상기 저장영역과 상기 도전영역 사이의 영역에 터널 절연막을 형성하는 단계;
    상기 제1 제어전극과 상기 도전영역 사이에 제1 제어 절연막을 형성하는 단계; 및
    상기 제2 제어전극과 상기 도전영역 사이에 제2 제어 절연막을 형성하는 단계를 포함하는 메모리 소자 제조 방법.
  21. 제20항에 있어서,
    상기 도전영역의 표면은 산소(O) 원자 또는 질소(N) 원자 중 적어도 어느 하나를 함유하는 이온화된 가스에 노출되고, 이에 의해서 상기 터널 절연막이 형성되는 메모리 소자 제조 방법.
  22. 제21항에 있어서,
    상기 터널 절연막을 형성한 후에, 상기 도전영역의 표면을 가열하는 단계를 더 포함하는, 메모리 소자 제조 방법.
  23. 제22항에 있어서,
    상기 도전영역의 표면은 에너지 빔의 조사에 의해 가열되는 메모리 소자 제조 방법.
  24. 제20항에 있어서,
    상기 저장영역은 상기 터널 절연막의 피복율이 1 미만이 되게 화학 기상 성장법, 스퍼터링법 또는 증발을 사용하여 형성되는 메모리 소자 제조 방법.
  25. 제20항에 있어서,
    반도체 원소들을 과잉으로 함유하는 비-화학량론 조성을 갖는 비-화학량론 막이 상기 도전영역 상에 형성되고, 다음에 상기 비-화학량론 막이 가열되고, 이에 의해서 상기 터널 절연막 및 상기 저장영역이 각각 형성되는 메모리 소자 제조 방법.
  26. 제25항에 있어서,
    상기 비-화학량론 막은 에너지 빔의 조사에 의해 가열되는 메모리 소자 제조 방법.
  27. 복수의 메모리 소자들이 집적되는 집적회로에 있어서,
    상기 메모리 소자들 각각은 절연체로 만들어진 기초부; 상기 기초부의 표면 상에 설치된 제1 제어전극; 상기 제1 제어전극에 대응하도록 설치된, 반도체로 만들어진 도전영역; 상기 제1 제어전극과 제2 제어전극 사이에 상기 도전영역을 갖고, 상기 제1 제어전극이 설치되는 영역의 반대측의 영역에 설치된 제2 제어전극; 상기 도전영역에 인접하여 설치된 제1 불순물 영역; 상기 제1 불순물 영역으로부터 이격되고 상기 도전영역에 인접하는 제2 불순물 영역; 상기 제1 제어전극과 상기 도전영역 사이의 영역 또는 상기 제2 제어전극과 상기 도전영역 사이의 영역 중 어느 하나에 설치되고, 상기 도전영역에서 이동되는 전하를 저장하기 위한 저장영역; 상기 저장영역과 상기 도전영역 사이의 영역에 설치된 터널 절연막; 상기 제1 제어전극과 상기 도전영역 사이에 설치된 제1 제어 절연막; 및 상기 제2 제어전극과 상기 도전영역 사이에 설치된 제2 제어 절연막을 갖는 집적회로.
  28. 제27항에 있어서,
    상기 복수의 메모리 소자들은 계층적으로 적층된 구조로 집적되는 집적회로.
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