KR101345456B1 - 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자 - Google Patents

위치 선택적 수평형 나노와이어의 성장방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자 Download PDF

Info

Publication number
KR101345456B1
KR101345456B1 KR1020070087146A KR20070087146A KR101345456B1 KR 101345456 B1 KR101345456 B1 KR 101345456B1 KR 1020070087146 A KR1020070087146 A KR 1020070087146A KR 20070087146 A KR20070087146 A KR 20070087146A KR 101345456 B1 KR101345456 B1 KR 101345456B1
Authority
KR
South Korea
Prior art keywords
group
nanowires
thin film
nanowire
oxide thin
Prior art date
Application number
KR1020070087146A
Other languages
English (en)
Other versions
KR20090022086A (ko
Inventor
이은경
최병룡
국양
최재혁
정훈휘
Original Assignee
재단법인서울대학교산학협력재단
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인서울대학교산학협력재단, 삼성전자주식회사 filed Critical 재단법인서울대학교산학협력재단
Priority to KR1020070087146A priority Critical patent/KR101345456B1/ko
Priority to US12/051,513 priority patent/US7696097B2/en
Publication of KR20090022086A publication Critical patent/KR20090022086A/ko
Priority to US12/708,007 priority patent/US8263480B2/en
Application granted granted Critical
Publication of KR101345456B1 publication Critical patent/KR101345456B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00—Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02653—Vapour-liquid-solid growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035272—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions characterised by at least one potential jump barrier or surface barrier
    • H01L31/035281—Shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/84—Manufacture, treatment, or detection of nanostructure

Abstract

본 발명은 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해 형성된 나노와이어 및 이를 포함하는 나노소자에 관한 것으로, 더욱 상세하게는 소자 제작 시 원하는 위치를 선택하여 기판과 수평 방향으로 일정한 길이와 직경을 갖는 나노와이어를 성장시킴으로써, 소자의 집적도를 향상시킬 수 있는 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해 형성된 나노와이어 및 이를 포함하는 나노소자에 관한 것이다.
중공채널, 실리콘 코어, 촉매금속층, 양극산화, 알루미늄산화막, 트랜지스터, 소스 전극, 드레인 전극, 게이트 연결선, 발광층

Description

위치 선택적 수평형 나노와이어의 성장방법, 그에 의해 형성된 나노와이어 및 이를 포함하는 나노소자{HORIZONTAL NANOWIRE GROWTH METHOD AT SELECTIVE LOCATION, NANOWIRE PREPARED THEREFROM AND NANO DEVICE COMPRISING THE SAME}
본 발명은 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해 형성된 나노와이어 및 이를 포함하는 나노소자에 관한 것으로, 더욱 상세하게는 소자 제작 시 원하는 위치를 선택하여 기판과 수평 방향으로 일정한 길이와 직경을 갖는 나노와이어를 성장시킴으로써, 소자의 집적도를 향상시킬 수 있는 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해 형성된 나노와이어 및 이를 포함하는 나노소자에 관한 것이다.
나노와이어는 직경이 나노미터 영역이고, 길이가 수백 나노미터, 마이크로미터 또는 밀리미터 단위를 갖는 선형 재료로서, 직경과 길이에 따라 그의 물성이 달라진다. 이러한 나노와이어는 작은 크기로 인하여 미세 소자에 다양하게 응용될 수 있을 뿐 아니라, 특정 방향으로의 전자의 이동 및 편광 현상을 나타내는 광학 특성을 이용할 수 있는 장점이 있다.
이러한 나노와이어의 제조방법으로는 예를 들어, 화학기상증착법(Chemical Vapor Deposition: CVD), 레이저 어블레이션법(Laser Ablation) 및 템플릿(template)을 이용하는 방법 등이 있으나, 이러한 기존의 방법들은 나노와이어의 크기를 무작위로 성장시켜 직경 및 길이가 불균일하다는 문제가 있다.
또한 나노와이어는 현재 광소자, 트랜지스터 및 메모리 소자 등 나노 기술 분야에서 널리 연구되고 있는데, 현재까지 개발된 반도체 나노와이어를 이용한 소자는 기판 위에 나노 조작, 유체역학적 정렬, 임프린트(imprint)에 의한 정렬, 액체의 친수성 및/또는 소수성을 이용한 정렬 등의 방법으로 나노와이어를 배열한 뒤, 평면 공정 방식의 리소그래피 방법을 통하여 연결점들을 만들고 이들을 통하여 소자를 제조하는 바텀-업(bottom-up) 접근 방법으로 제조되어 왔다. 그러나 이러한 집적 방식은 산업용 대용량 소자 집적에는 적합하지 않아 나노와이어의 집적 기술은 아직도 연구 수준에 머물고 있을 뿐이다.
즉, 나노와이어를 사용하여 작은 단일 소자의 제작은 가능하나, 기판 위의 원하는 위치에 이를 선택적으로 배열하여 소자화하는 기술은 아직 성숙하지 못한 상황이다.
본 발명은 상기와 같은 종래 기술의 문제를 해결하기 위한 것으로,
본 발명의 하나의 목적은 나노소자 제작 시 원하는 위치를 선택하여 기판과 수평 방향으로 일정한 길이와 직경을 갖는 나노와이어를 성장시킴으로써, 소자의 집적도를 향상시킬 수 있는 위치 선택적 수평형 나노와이어의 성장방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 방법으로 형성된 위치 선택적 수평형 나노와이어를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 위치 선택적 수평형 나노와이어를 포함하는 나노소자를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 위치 선택적 수평형 나노와이어를 트랜지스터의 채널층으로 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 하나의 양상은
실리콘 기판 상에 제 1 산화실리콘 박막을 형성하는 제 1 단계;
상기 제 1 산화실리콘 박막이 적층된 상기 실리콘 기판의 제 1 산화실리콘 박막 및 상기 실리콘 기판을 순차적으로 식각함으로써 상기 실리콘 기판 상에 일정 한 넓이와 길이를 갖는 둘 이상의 긴 그루브를 형성하는 제 2 단계;
상기 실리콘 기판 상에 남아있는 제 1 산화실리콘 박막을 제거하는 제 3 단계;
상기 긴 그루브가 형성된 실리콘 기판의 표면을 산화시켜 제 2 산화실리콘 박막을 형성하는 단계로서, 상기 실리콘 기판 상에 형성된 그루브와 그루브 사이의 벽면은 세 면이 산화되어 제 2 산화실리콘 박막으로 둘러싸인 실리콘 코어(core)가 형성되는 제 4 단계;
패터닝에 의해 상기 제 2 실리콘 박막으로 둘러싸인 상기 실리콘 코어의 양 말단의 일정 부분을 수직으로 식각하여 제거하는 제 5 단계;
상기 제 2 산화실리콘 박막 내의 실리콘 코어를 녹여내어 양 말단이 개방된 중공채널을 형성하는 제 6 단계;
상기 양 말단이 개방된 중공채널의 일 말단에 촉매 금속층을 증착하는 제 7 단계;
상기 촉매 금속층으로부터 나노와이어의 수직 방향 성장이 억제되도록 상기 촉매 금속층의 상부 표면 상에 보호막을 형성하는 제 8 단계; 및
상기 중공채널 내에서 상기 촉매 금속층으로부터 상기 실리콘 기판과 수평 방향으로 나노와이어를 성장시키는 제 9 단계를 포함하는 위치 선택적 수평형 나노와이어 성장방법에 관한 것이다.
또한, 본 발명의 다른 양상은
실리콘 기판 상에 제 1 산화실리콘 박막을 형성하는 제 1 단계;
상기 제 1 산화실리콘 박막 상에 나노와이어를 성장시키고자 하는 위치에 일정한 두께, 길이 및 폭을 갖는 긴 알루미늄층을 패터닝하는 제 2 단계;
상기 알루미늄층의 일측면이 노출되도록 나머지 면에 제 2 산화실리콘 박막을 형성하는 제 3 단계;
상기 제 2 산화실리콘 박막이 형성되지 않은 상기 알루미늄층의 상기 일측면을 소정의 깊이로 양극 산화시킴으로써 상기 실리콘 기판과 수평 방향으로 알루미늄산화막으로 둘러싸인 중공채널을 형성하는 제 4 단계;
상기 중공채널 내의 개구부에 대향하는 저부에 촉매 금속층을 증착하는 제 5 단계; 및
상기 중공채널 내에 상기 촉매 금속층으로부터 상기 실리콘 기판과 수평 방향으로 나노와이어를 성장시키는 제 6 단계를 포함하는 위치 선택적 수평형 나노와이어 성장방법에 관한 것이다.
본 발명의 또 다른 양상은 상기 방법으로 형성된 위치 선택적 수평형 나노와이어에 관한 것이다.
본 발명의 또 다른 양상은 상기 위치 선택적 수평형 나노와이어를 포함하는 나노소자에 관한 것이다.
본 발명의 또 다른 양상은 상기 위치 선택적 수평형 나노와이어를 트랜지스터의 채널층으로 형성하는 단계를 포함하는 트랜지스터의 제조 방법에 관한 것이다.
본 발명에 의한 위치 선택적 수평형 나노와이어의 성장방법은 패터닝에 의하거나 양극산화 조건에 의해서 나노와이어가 성장할 수 있는 중공채널의 직경을 조절함으로써 성장되는 나노와이어의 직경 및 길이의 조절이 가능할 뿐 아니라, 원하는 특정 위치에 나노와이어를 선택적으로 성장시켜 나노소자의 제조에 용이하게 이용될 수 있으며, 소자의 집적도를 향상시킬 수 있다. 또한, 본 발명에 의해 형성된 위치 선택적 수평형 나노와이어는 전계효과트랜지스터 뿐 아니라, 발광소자 및 수광소자에 있어서도 원하는 위치에 선택적으로 성장하는 것이 가능하여 광소자의 집적 및 10-30 나노미터의 디자인 룰(Design Rule)을 개발하는 데 응용될 수 있다.
이하에서 첨부 도면을 참고하여 본 발명에 대하여 더욱 상세하게 설명한다.
도 1a 및 1b는 본 발명의 일구현예에 의한 위치 선택적 수평형 나노와이어를 포함하는 다수의 트랜지스터가 집적된 소자를 도시한다. 원하는 위치를 선택하여 나노와이어(108)를 실리콘 기판(101)과 수평 방향으로 성장시킨 후 이를 트랜지스터의 채널층으로 도입한 구조로서 고집적도의 효율을 달성할 수 있다는 특징이 있다.
본 발명의 하나의 양상의 위치 선택적 수평형 나노와이어의 성장방법은
실리콘 기판 상에 제 1 산화실리콘 박막을 형성하는 제 1 단계;
상기 제 1 산화실리콘 박막이 적층된 상기 실리콘 기판의 제 1 산화실리콘 박막 및 상기 실리콘 기판을 순차적으로 식각함으로써 상기 실리콘 기판 상에 일정한 넓이와 길이를 갖는 둘 이사의 긴 그루브를 형성하는 제 2 단계;
상기 실리콘 기판 상에 남아있는 제 1 산화실리콘 박막을 제거하는 제 3 단계;
상기 긴 그루브가 형성된 실리콘 기판의 표면을 산화시켜 제 2 산화실리콘 박막을 형성하는 단계로서, 상기 실리콘 기판 상에 형성된 그루브와 그루브 사이의 벽면은 세 면이 산화되어 제 2 산화실리콘 박막으로 둘러싸인 실리콘 코어(core)가 형성되는 제 4 단계;
패터닝에 의해 상기 제 2 실리콘 박막으로 둘러싸인 상기 실리콘 코어의 양 말단의 일정 부분을 수직으로 식각하여 제거하는 제 5 단계;
상기 제 2 산화실리콘 박막 내의 실리콘 코어를 녹여내어 양 말단이 개방된 중공채널을 형성하는 제 6 단계;
상기 양 말단이 개방된 중공채널의 일 말단에 촉매 금속층을 증착하는 제 7 단계;
상기 촉매 금속층으로부터 나노와이어의 수직 방향 성장이 억제되도록 상기 촉매 금속층의 상부 표면 상에 보호막을 형성하는 제 8 단계; 및
상기 중공채널 내에서 상기 촉매 금속층으로부터 상기 실리콘 기판과 수평 방향으로 나노와이어를 성장시키는 제 9 단계를 포함한다.
도 2 내지 12는 상기와 같은 방법으로 나노와이어를 제조하는 공정을 설명하기 위한 도면이다. 이를 참고하면, 먼저 실리콘 기판(1, 도2) 상에 제 1 실리콘 박막을 형성한다(제 1 단계, 도 3). 이러한 제 1 단계는 상기 실리콘 기판(1)의 표면을 산화시켜 제 1 산화실리콘 박막을 형성(2)하거나 또는 상기 실리콘 기판(1) 상에 제 1 산화실리콘 박막(2)을 증착하여 형성할 수 있다. 이 때, 상기 실리콘 기판(1) 상에 제 1 산화실리콘 박막(2)을 증착하는 방법은 스퍼터링 방법 및 화학 기상 증착 방법으로 이루어진 군에서 선택될 수 있으나, 반드시 이에 국한되는 것은 아니다.
이어서 나노와이어의 성장 시 원하는 위치를 선택하여 제 1 산화실리콘 박막(2)을 식각(도 4)한 후, 상기 실리콘 기판(1)을 순차적으로 식각(도 5)한다(제 2 단계). 이러한 과정은 상기 제 1 산화실리콘 박막(2)이 적층된 상기 실리콘 기판(1)의 제 1 산화실리콘 박막(2) 및 상기 실리콘 기판(1)에 일정한 넓이와 길이를 갖는 둘 이상의 긴 그루브를 형성해주기 위해 마스크로 포토레지스트 등을 원하는 주기에 맞춰 패터닝한 후, 화학적 또는 건식 식각 공정을 통해 에칭하는 등과 같은 통상의 방법을 이용할 수 있으며, 패터닝에 따라 이후 성장될 나노와이어의 길이 및 직경이 조절된다. 식각 후 상기 제 1 산화실리콘 박막(2) 및 상기 실리콘 기판(1)에는 일정한 넓이와 길이를 갖는 긴 그루브가 형성된다(도 5).
그 후, 상기 실리콘 기판(1) 상에 남아 있는 제 1 산화실리콘 박막(2)을 제거한다(제 3 단계, 도 6). 이 때, 제 1 산화실리콘 박막(2)은 HF가 들어간 용액으로 녹여서 제거(습식 에칭)하거나 또는 건식 에칭 방법에 의해 제거할 수 있다.
이어서 상기 둘 이상의 긴 그루브가 형성된 실리콘 기판(1)의 표면을 산화시켜 제 2 산화실리콘 박막(3)을 형성하는데, 상기 실리콘 기판(1) 상에 형성된 그루 브와 그루브 사이의 벽면은 세 면이 산화되어 제 2 산화실리콘 박막(3)으로 둘러싸인 실리콘 코어(4)가 형성된다(제 4 단계, 도 7).
패터닝에 의해 상기 제 2 실리콘 박막(3)으로 둘러싸인 상기 실리콘 코어(4)의 양 말단의 일정 부분(6)을 수직으로 식각하여 제거한다(제 5 단계, 도 8). 이러한 식각 과정은 통상의 리소그래피 방식 등을 이용한 패터닝에 의해서 이루어지며, 나노소자 제작 시 활용도를 높이기 위해 제 2 산화실리콘 박막(3)에 대해 수직 방향으로 식각하여 제거한다.
이어서 상기 실리콘 코어(4)를 KOH로 녹여내어 양 말단이 개방된 중공채널(5)을 형성한다(제 6 단계, 도 9). 이 때, 형성된 중공채널(5)은 그 길이가 0.1 내지 10μm이고, 직경이 100nm 이하일 수 있다. 이후의 과정에서 상기 중공채널(5)에서 나노와이어가 성장하는 바, 이러한 중공채널(5)의 길이와 직경을 조절함으로써, 나노와이어의 길이 및 직경을 제어할 수 있다.
도 10에 도시된 바와 같이, 상기 양 말단이 개방된 중공채널(5)의 일 말단에 촉매 금속층(7)을 증착한다(제 7 단계). 상기 촉매 금속층(7)을 형성하는 방법은 본 발명의 목적을 저해하지 않는 한 특별히 제한되지 않는데, 당해 기술분야에서 통상적으로 사용되는 방법, 예를 들어 스퍼터링 방법(sputtering), 전자빔 증착 방법(e-beam evaporation), 화학 기상 증착 방법(CVD) 등에 의해 형성될 수 있으며, Au, Ni, Co, Ag, Pd, Ti, Cr, Fe 및 Al 등이 사용될 수 있으나, 반드시 이들로 제한되는 것은 아니다. 이러한 촉매 금속층(7)은 제거하지 않더라도 나중에 트랜지스터 등의 소자의 제작 시 전극층으로도 이용할 수 있다.
이어서 도 11에 도시된 바와 같이, 상기 촉매 금속층(7)으로부터 나노와이어의 수직 방향 성장이 억제되도록 상기 촉매 금속층(7)의 상부 표면 상에 보호막(8)을 형성한다(제 8 단계). 상기 보호막(8)은 SiO2 및 SiNx로 이루어진 군에서 선택되는 물질을 사용할 수 있으나, 반드시 이들로 제한되는 것은 아니다.
이어서 상기 중공채널(5) 내에서 상기 촉매 금속층(7)으로부터 상기 실리콘 기판(1)과 수평 방향으로 나노와이어(9)를 성장시킨다(제 9 단계, 도 12). 이는 상기 촉매 금속층(7)의 금속을 촉매 물질로 하여 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정에 의해 이루어짐을 특징으로 한다. 상기 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정은 고온의 반응로(furnace) 내부에서 운송되는 나노와이어 전구체가 금, 코발트, 니켈 등의 용융 촉매의 표면상에서 응축되어 결정화함으로써 나노와이어로 성장하는 방법이다.
이러한 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정에 의하면, 상기 촉매금속층(7)이 형성된 실리콘 기판(1)을 반응로에 넣고 운반 기체 및 나노와이어 전구체를 주입하면서 가열하여 나노와이어를 형성시킬 수 있다.
상기 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정에 사용되는 운반 기체로는 Ar, N2, He, H2로 이루어진 군에서 선택될 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 운반 기체는 구체적으로 100sccm 정도로 주입할 수 있으나, 공정에 따라 변경될 수 있다.
상기 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정은 760 토르 이하의 압 력에서 실시될 수 있고, 온도는 370~800℃에서 수행될 수 있다. 또한, 나노와이어의 길이에 따라 가열 시간은 조절 가능하다.
한편, 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정의 경우 주입되는 나노와이어 전구체로는 실리콘 나노와이어의 경우 SiH4, SiCl4, SiH2Cl2 등을 사용할 수 있으나, 반드시 이들로 제한되는 것은 아니다.
또한, 화합물 반도체 물질로 이루어진 나노와이어의 경우에는 나노와이어 전구체로 주로 유기 금속 가스가 사용되는데, 예를 들어 트리메틸갈륨(TMG), 아르신 가스(AsH3), 트리메틸인듐(TMI), PH3 및 트리메틸알루미늄으로 이루어진 군에서 선택될 수 있으나, 반드시 이에 국한되는 것은 아니다. 특히, III-V족 화합물 반도체 물질 중 GaAs를 나노와이어로 성장시키기 위해서는 그 전구체로서 트리메틸갈륨(TMG), 아르신 가스(AsH3) 등이 사용되며, GaInP를 나노와이어로 성장시키기 위해서는 그 전구체로서 트리메틸갈륨(TMG), 트리메틸인듐(TMI), PH3 등이 사용될 수 있다.
상술한 방법에 의해 수득되는 위치 선택적 수평형 나노와이어(9)는 그 직경이 100nm 이하이고, 길이가 0.1 내지 10μm일 수 있다. 이는 이를 이용한 나노 소자의 동작 및 집적도를 고려한 크기이며, 반드시 이들로 제한되는 것은 아니다.
상기 위치 선택적 수평형 나노와이어(9)는 실리콘, 화합물 반도체 물질 및 금속산화물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
이 때, 상기 위치 선택적 수평형 나노와이어(9)는 상기 나노와이어 형성시 n형 도펀트 또는 p형 도펀트로 도핑된 나노와이어를 형성할 수 있는데, 예를 들어, B2H6를 실리콘 나노와이어 전구체인 SiH4와 함께 주입하여 p형으로 도핑된 나노와이어를 VLS 방법에 의해 성장시킬 수 있다.
또한, 상기 나노와이어를 성장시키면서 상기 나노와이어에 n형 도핑영역 및 p형 도핑영역이 접합된 p-n 접합 구조로 나노와이어를 형성시킬 수도 있다. 이러한 p-n 접합 구조를 갖는 나노와이어는 발광소자에 이용될 수 있는 장점이 있다.
본 발명에 의한 상기 위치 선택적 수평형 나노와이어(9)를 구성하는 상기 화합물 반도체 물질은 II-VI족 화합물 반도체 물질, III-V족 화합물 반도체 물질, IV-VI족 화합물 반도체 물질 및 이들의 혼합물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
상기 II-VI족 화합물 반도체 물질이 CdSe, CdTe, ZnS, ZnSe, ZnTe을 포함하는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, CdZnS, CdZnSe, CdZnTe을 포함하는 삼원소 화합물; 및 CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe을 포함하는 사원소 화합물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
상기 III-V족 화합물 반도체 물질이 GaN, GaP, GaAs, GaSb, InP, InAs, InSb을 포함하는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP을 포함하는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 을 포함하는 사원소 화합물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
상기 IV-VI족 화합물 반도체 물질이 PbS, PbSe, PbTe을 포함하는 이원소 화합물; PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe을 포함하는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe을 포함하는 사원소 화합물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
또한, 본 발명에 의한 상기 위치 선택적 수평형 나노와이어(9)를 구성하는 상기 금속산화물은 TiO2, ZnO, SiO2, SnO2, WO3, ZrO2, HfO2, Ta2O5, BaTiO3, BaZrO3, Al2O3,Y2O3 및 ZrSiO4로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
본 발명의 다른 양상의 위치 선택적 수평형 나노와이어의 성장방법은
실리콘 기판 상에 제 1 산화실리콘 박막을 형성하는 제 1 단계;
상기 제 1 산화실리콘 박막 상에 나노와이어를 성장시키고자 하는 위치에 일정한 두께, 길이 및 폭을 갖는 긴 알루미늄층을 패터닝하는 제 2 단계;
상기 알루미늄층의 일측면이 노출되도록 나머지 면에 제 2 산화실리콘 박막을 형성하는 제 3 단계;
상기 제 2 산화실리콘 박막이 형성되지 않은 상기 알루미늄층의 상기 일측면을 소정의 깊이로 양극 산화시킴으로써 상기 실리콘 기판과 수평 방향으로 알루미 늄산화막으로 둘러싸인 중공채널을 형성하는 제 4 단계;
상기 중공채널 내의 개구부에 대향하는 저부에 촉매 금속층을 증착하는 제 5 단계; 및
상기 중공채널 내에 상기 촉매 금속층으로부터 상기 실리콘 기판과 수평 방향으로 나노와이어를 성장시키는 제 6 단계를 포함한다.
이 때, 상기 제 2 단계는 다수의 긴 알루미늄층을 패터닝하는 단계일 수 있다.
도 13 내지 19는 상기와 같은 방법으로 나노와이어를 제조하는 공정을 설명하기 위한 도면이다. 이를 참고하면, 먼저 실리콘 기판(101, 도 13) 상에 제 1 산화실리콘 박막(102)을 형성한다(제 1 단계, 도 14). 이러한 제 1 단계는 상기 실리콘 기판(101)의 표면을 산화시켜 제 1 산화실리콘 박막을 형성(102)하거나 또는 상기 실리콘 기판(101) 상에 제 1 산화실리콘 박막(102)을 증착하여 형성할 수 있다.이 때, 상기 실리콘 기판(101) 상에 제 1 산화실리콘 박막(102)을 증착하는 방법은 스퍼터링 방법, 화학 기상 증착 방법 및 열증착법으로 이루어진 군에서 선택될 수 있으나, 반드시 이에 국한되는 것은 아니다.
이어서 상기 제 1 산화실리콘 박막(102) 상에 나노와이어를 성장시키고자 하는 위치에 일정한 두께, 길이 및 폭을 갖는 긴 알루미늄층(103)을 패터닝한다(제 2 단계, 도 15). 이러한 과정은 통상의 리소그래피 방식 등을 이용한 패터닝에 의해서 이루어지며, 진공 증착 방법, 스퍼터링 방법, 전자빔 증착 방법 및 화학 기상 증착 방법 등에 의해 증착되는데, 이에 국한되는 것은 아니다.
이 때, 상기 알루미늄층(103)의 두께는 0.2 내지 2μm일 수 있다. 이는 이후 형성되는 중공채널의 직경을 조절하는바. 알루미늄층의 두께를 조절하면 나노와이어의 직경을 제어할 수 있게 된다.
이어서 상기 알루미늄층(103)의 일측면(500)이 노출되도록 나머지 면에 제 2 산화실리콘 박막(104)을 형성한다(제 3 단계, 도 16). 이러한 제 2 산화실리콘 박막(104)을 형성하는 방법은 특별히 제한되는 것은 아니며, 이는 절연막으로서 나노와이어가 다른 방향으로 성장하지 못하도록 제어하는 기능을 한다.
상기 제 2 산화실리콘 박막(104)이 형성되지 않은 상기 알루미늄층(103)의 상기 일측면(500)을 소정의 깊이로 양극 산화시킴으로써 상기 실리콘 기판(101)과 수평 방향으로 알루미늄산화막(105)으로 둘러싸인 중공채널(106)을 형성한다(제 4 단계, 도 17). 도 17을 참고하면, 상기 실리콘 기판(101)을 양극으로 사용하여 전기화학적으로 알루미늄층(103)을 산화시키면, 알루미늄산화막(105)이 형성되면서, 그 안에 중공채널(106)이 형성된다.
이 때, 형성된 중공채널(106)은 그 길이가 0.1 내지 10μm이고, 직경이 100nm 이하일 수 있다. 이후의 과정에서 상기 중공채널(106)에 나노와이어가 성장하는 바, 이러한 중공채널(106)의 길이와 직경을 조절함으로써, 나노와이어의 길이 및 직경을 제어할 수 있다.
도 18에 도시된 바와 같이, 상기 중공채널(106) 내의 개구부에 대향하는 저부에 촉매 금속층(107)을 증착한다(제 5 단계). 상기 촉매 금속층(107)을 형성하는 방법은 본 발명의 목적을 저해하지 않는 한 특별히 제한되지 않는데, 당해 기술 분야에서 통상적으로 사용되는 방법, 예를 들어 스퍼터링 방법(sputtering), 전자빔 증착 방법(e-beam evaporation), 화학 기상 증착 방법(CVD) 등에 의해 형성될 수 있으며, Au, Ni, Co, Ag, Pd, Ti, Cr, Fe 및 Al 등이 사용될 수 있으나, 반드시 이들로 제한되는 것은 아니다. 이러한 촉매 금속층(107)은 제거하지 않더라도 나중에 트랜지스터 등의 소자의 제작 시 전극층으로도 이용할 수 있다.
이어서 상기 중공채널(106) 내에서 상기 촉매 금속층(107)으로부터 상기 실리콘 기판(101)과 수평 방향으로 나노와이어(108)를 성장시킨다(제 6 단계, 도 19). 이는 상기 촉매 금속층(107)의 금속을 촉매 물질로 하여 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정에 의해 이루어짐을 특징으로 한다. 상기 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정은 고온의 반응로(furnace) 내부에서 운송되는 나노와이어 전구체가 금, 코발트, 니켈 등의 용융 촉매의 표면상에서 응축되어 결정화함으로써 나노와이어로 성장하는 방법이다.
이러한 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정에 의하면, 상기 촉매금속층(107)이 형성된 실리콘 기판(101)을 반응로에 넣고 운반 기체 및 나노와이어 전구체를 주입하면서 가열하여 나노와이어를 형성시킬 수 있다.
상기 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정에 사용되는 운반 기체로는 Ar, N2, He, H2로 이루어진 군에서 선택될 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 운반 기체는 구체적으로 100sccm 정도로 주입할 수 있으나, 공정에 따라 변경될 수 있다.
상기 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정은 760 토르 이하의 압력에서 실시될 수 있고, 온도는 370~800℃에서 수행될 수 있다. 또한, 나노와이어의 길이에 따라 가열 시간은 조절 가능하다.
한편, 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정의 경우 주입되는 나노와이어 전구체로는 실리콘 나노와이어의 경우 SiH4, SiCl4, SiH2Cl2 등을 사용할 수 있으나, 반드시 이들로 제한되는 것은 아니다.
또한, 화합물 반도체 물질로 이루어진 나노와이어의 경우에는 나노와이어 전구체로 주로 유기 금속 가스가 사용되는데, 예를 들어 트리메틸갈륨(TMG), 아르신 가스(AsH3), 트리메틸인듐(TMI), PH3 및 트리메틸알루미늄으로 이루어진 군에서 선택될 수 있으나, 반드시 이에 국한되는 것은 아니다. 특히, III-V족 화합물 반도체 물질 중 GaAs를 나노와이어로 성장시키기 위해서는 그 전구체로서 트리메틸갈륨(TMG), 아르신 가스(AsH3) 등이 사용되며, GaInP를 나노와이어로 성장시키기 위해서는 그 전구체로서 트리메틸갈륨(TMG), 트리메틸인듐(TMI), PH3 등이 사용될 수 있다.
상술한 방법에 의해 형성된 위치 선택적 수평형 나노와이어(108)는 그 직경이 100nm 이하이고, 길이가 0.1 내지 10μm일 수 있다. 이는 이를 이용한 나노 소자의 동작 및 집적도를 고려한 크기이며, 반드시 이들로 제한되는 것은 아니다.
상기 위치 선택적 수평형 나노와이어(108)는 실리콘, 화합물 반도체 물질 및 금속산화물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아 니다.
이 때, 상기 위치 선택적 수평형 나노와이어(108)는 상기 나노와이어 형성시 n형 도펀트 또는 p형 도펀트로 도핑된 나노와이어를 형성할 수 있는데, 예를 들어, B2H6를 실리콘 나노와이어 전구체인 SiH4와 함께 주입하여 p형으로 도핑된 나노와이어를 VLS 방법에 의해 성장시킬 수 있다.
또한, 상기 나노와이어를 성장시키면서 상기 나노와이어에 n형 도핑영역 및 p형 도핑영역이 접합된 p-n 접합 구조로 나노와이어를 형성시킬 수도 있다. 이러한 p-n 접합 구조를 갖는 나노와이어는 발광소자에 이용될 수 있는 장점이 있다.
본 발명에 의한 상기 위치 선택적 수평형 나노와이어(108)를 구성하는 상기 화합물 반도체 물질은 II-VI족 화합물 반도체 물질, III-V족 화합물 반도체 물질, IV-VI족 화합물 반도체 물질 및 이들의 혼합물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
상기 II-VI족 화합물 반도체 물질이 CdSe, CdTe, ZnS, ZnSe, ZnTe을 포함하는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, CdZnS, CdZnSe, CdZnTe을 포함하는 삼원소 화합물; 및 CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe을 포함하는 사원소 화합물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
상기 III-V족 화합물 반도체 물질이 GaN, GaP, GaAs, GaSb, InP, InAs, InSb을 포함하는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP을 포함하는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 을 포함하는 사원소 화합물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
상기 IV-VI족 화합물 반도체 물질이 PbS, PbSe, PbTe을 포함하는 이원소 화합물; PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe을 포함하는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe을 포함하는 사원소 화합물로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
또한, 본 발명에 의한 상기 위치 선택적 수평형 나노와이어(108)를 구성하는 상기 금속산화물은 TiO2, ZnO, SiO2, SnO2, WO3, ZrO2, HfO2, Ta2O5, BaTiO3, BaZrO3, Al2O3,Y2O3 및 ZrSiO4로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 제한되는 것은 아니다.
상술한 위치 선택적 수평형 나노와이어의 성장방법의 제 2 내지 제 6 단계를 2회 이상 반복적으로 시행하여 다층 구조의 나노와이어를 형성할 수 있다. 도 23 내지 29를 참고하면, 단층 구조로 형성된 위치 선택적 수평형 나노와이어(108)의 구조(도 23)에서, 제 2 산화실리콘 박막(104) 상에 일정한 두께, 길이, 폭을 갖는 알루미늄층(103')을 증착(도 24)한 후, 상기 알루미늄층(103')의 일측면(500')이 노출되도록 나머지 면에 제 2 산화실리콘 박막(104')을 형성한다(도 25). 이 때, 상기 제 2 산화실리콘 박막(104')이 형성되지 않은 상기 알루미늄층(103')의 상기 일측면(500')을 양극 산화시킴으로써 상기 실리콘 기판(101)과 수평 방향으로 알루미늄산화막(105')으로 둘러싸인 중공채널(106')을 형성한다(도 26). 이는 상기 실리콘 기판(101)을 양극으로 사용하여 전기화학적으로 알루미늄층(103')을 산화시키면, 알루미늄산화막(105')이 형성되면서, 그 안에 중공채널(106')이 형성되는 것이다. 이어서 상기 중공채널(106') 내의 개구부에 대향하는 저부에 촉매 금속층(107')을 증착(도 27)한 후, 상기 중공채널(106') 내에 상기 촉매 금속층(107')으로부터 상기 실리콘 기판(101)과 수평 방향으로 나노와이어(108')를 성장(도 28)시키면 2층 구조의 위치 선택적 수평형 나노와이어(108, 108')가 형성된다.
또한, 상기와 같은 과정을 반복 시행하면, 3층 구조의 위치 선택적 수평형 나노와이어(108, 108', 108")가 형성된다(도 29).
이러한 다층 구조의 위치 선택적 수평형 나노와이어는 나노소자 제작 시 소자의 집적도를 향상시킬 수 있다는 장점이 있다.
본 발명의 다른 양상은 상기 방법들에 의해 형성된 위치 선택적 수평형 나노와이어를 제공하는 것이다. 알루미늄층의 양극 산화되는 성질을 이용하여 나노와이어를 성장시키는 방법에 있어서, 도 30은 나노와이어를 성장시키고자 하는 위치에 일정한 두께, 길이 및 폭을 갖는 다수의 긴 알루미늄층을 패터닝한 단계를, 도 31은 양극 산화에 의해 알루미늄산화막으로 둘러싸인 중공채널이 형성된 단계를 도시하는 주사전자현미경(SEM) 사진이다.
또 다른 양상에서 본 발명은 상기 나노와이어를 포함하는 나노 소자에 관련된다.
상기 소자는 트랜지스터, 발광소자, 수광소자, 센서, 광검출소자(photodetector), 발광 다이오드(Light Emitting Diode), 레이저 다이오드(Laser Diode), EL(electroluminescence)소자, PL(photoluminescence)소자 및 CL(Cathodeluminescence)소자로 이루어진 군에서 선택될 수 있으나, 반드시 이들로 국한되는 것은 아니다.
이와 같은 나노 소자의 대표적인 예로 트랜지스터를 들 수 있으며, 그에 대한 제조 방법이 도 20 내지 22에 도시되어 있다.
이는 기판, 게이트 전극, 소스 전극, 드레인 전극 및 채널층을 포함하는 트랜지스터의 제조 방법에 있어서, 상술한 위치 선택적 수평형 나노와이어의 성장방법에 따라 채널층을 형성하는 것을 특징으로 한다.
즉, 실리콘 기판 상에 제 1 산화실리콘 박막을 형성하고, 상기 제 1 산화실리콘 박막 및 상기 실리콘 기판을 순차적으로 식각함으로써 상기 실리콘 기판 상에 일정한 넓이와 길이를 갖는 둘 이상의 긴 그루브를 형성한 후, 상기 실리콘 기판 상에 남아있는 제 1 산화실리콘 박막을 제거한다. 이어서 상기 긴 그루브가 형성된 실리콘 기판의 표면을 산화시켜 제 2 산화실리콘 박막을 형성하는 단계로서, 상기 실리콘 기판 상에 형성된 그루브와 그루브 사이의 벽면은 세 면이 산화되어 제 2 산화실리콘 박막으로 둘러싸인 실리콘 코어(core)가 형성된다. 그 후, 패터닝에 의해 상기 제 2 실리콘 박막으로 둘러싸인 상기 실리콘 코어의 양 말단의 일정 부분을 수직으로 식각하여 제거하고, 상기 제 2 산화실리콘 박막 내의 실리콘 코어를 녹여내어 양 말단이 개방된 중공채널을 형성한다. 이어서 상기 양 말단이 개방된 중공채널의 일 말단에 촉매 금속층을 증착하고, 상기 촉매 금속층으로부터 나노와이어의 수직 방향 성장이 억제되도록 상기 촉매 금속층의 상부 표면 상에 보호막을 형성한 후, 상기 중공채널 내에서 상기 촉매 금속층으로부터 상기 실리콘 기판과 수평 방향으로 나노와이어를 성장시킨다. 이러한 방법으로 성장된 위치 선택적 수평형 나노와이어를 트랜지스터의 채널층으로서 사용할 수 있다.
이 때, 상기 트랜지스터는 상기 촉매 금속층을 소스 전극 또는 드레인 전극으로 사용할 수 있으며, 복수의 트랜지스터를 연결하는 게이트 연결선을 갖도록 형성될 수도 있어 트랜지스터의 제작이 용이한 장점이 있다.
또한, 기판, 게이트 전극, 소스 전극, 드레인 전극 및 채널층을 포함하는 트랜지스터의 제조 방법에 있어서, 상술한 또 다른 위치 선택적 수평형 나노와이어의 성장방법에 따라 채널층을 형성하여 트랜지스터를 제조할 수도 있다.
즉, 실리콘 기판 상에 제 1 산화실리콘 박막을 형성하고, 상기 제 1 산화실리콘 박막 상에 나노와이어를 성장시키고자 하는 위치에 일정한 두께, 길이 및 폭을 갖는 긴 알루미늄층을 패터닝한다. 이어서 상기 알루미늄층의 일측면이 노출되도록 나머지 면에 제 2 산화실리콘 박막을 형성하는데, 상기 제 2 산화실리콘 박막이 형성되지 않은 상기 알루미늄층의 상기 일측면을 소정의 깊이로 양극 산화시킴으로써 상기 실리콘 기판과 수평 방향으로 알루미늄산화막으로 둘러싸인 중공채널을 형성한다. 그 후, 상기 중공채널 내의 개구부에 대향하는 저부에 촉매 금속층을 증착하고, 상기 중공채널 내에 상기 촉매 금속층으로부터 상기 실리콘 기판과 수평 방향으로 나노와이어를 성장시킨다. 이러한 방법으로 성장된 위치 선택적 수 평형 나노와이어를 트랜지스터의 채널층으로서 사용할 수 있다.
이 때, 상기 트랜지스터는 복수의 트랜지스터를 연결하는 게이트 연결선을 갖도록 형성될 수 있어 트랜지스터의 제작이 용이하다.
이를 좀더 구체적으로 살펴보면, 도 20에 도시된 바와 같이, 먼저 상기 제 2 산화실리콘 박막(104) 표면에 마스크층(109)을 형성하는데, 마스크층(109)은 제 2 산화실리콘 박막(104) 표면에 원하는 두께의 포토레지스트층을 코팅하고, 이를 하드 베이크(hard bake)하여 단단하게 만든 것이다.
상기와 같이 리소그래피 기술에 의해 패터닝한 후, 상기 마스크층(109)을 제거하면, 불필요한 알루미늄층(103)이 제거(도 21)되고, 이어서 상기 제 2 산화실리콘 박막(104) 상에 소스 전극(110), 드레인 전극(111) 및 게이트 전극(112)을 연결(도 22)하여 트랜지스터를 제작한다.
이 때, 증착 장치 내에서 성장 속도의 조절에 따라 나노와이어, 이를 원통형으로 둘러싸는 제 2 산화실리콘 박막(3)이나 알루미늄 산화막(105)의 두께 및 전체 소자의 길이 조절이 가능하다. 이러한 방법으로 나노와이어를 성장시킨 후에는, 남아있는 촉매금속층(7, 107)을 드레인 전극(111)의 접촉을 위해 사용할 수 있으며, 증착에 의해 촉매금속층(7, 107)의 크기를 증가시켜 드레인 전극(111)으로 직접 사용할 수도 있다.
또한 상기와 같은 방법으로 형성된 위치 선택적 수평형 나노와이어가 화합물 반도체 물질, 금속 산화물 또는 p-n 접합 구조를 갖는 나노와이어인 경우는 발광 또는 수광 특성이 우수하여, 발광 소자 및 수광 소자의 발광층 또는 수광층으로 이 용할 수도 있다.
도 1a는 본 발명의 일구현예에 의한 위치 선택적 수평형 나노와이어를 포함하는 다수의 트랜지스터가 집적된 소자의 평면도,
도 1b는 상기 트랜지스터가 집적된 소자의 정면도,
도 2 내지 12는 본 발명의 다른 구현예에 의한 위치 선택적 수평형 나노와이어의 성장방법을 설명하기 위한 각 단계에서의 소자의 사시도 및 단면 사시도,
도 13 내지 19는 본 발명의 다른 구현예에 의한 위치 선택적 수평형 나노와이어의 성장방법을 설명하기 위한 각 단계에서의 소자의 사시도 및 단면 사시도,
도 20 내지 22는 본 발명의 다른 구현예에 의한 위치 선택적 수평형 나노와이어를 포함하는 트랜지스터의 제조방법을 설명하기 위한 각 단계에서의 소자의 단면 사시도,
도 23 내지 29는 본 발명의 다른 구현예에 의한 다층 구조로 형성된 위치 선택적 수평형 나노와이어의 성장방법을 설명하기 위한 각 단계에서의 소자의 단면개략도,
도 30 및 31은 본 발명의 다른 구현예에 의한 위치 선택적 수평형 나노와이어의 성장방법의 일부 단계를 도시하는 주사현미경(SEM) 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 기판 2: 제 1 산화실리콘 박막
3: 제 2 산화실리콘 박막 4: 실리콘 코어
5: 중공채널 6: 실리콘 코어의 양 말단의 일정부분
7: 촉매금속층 8: 보호막
9: 나노와이어
101: 실리콘 기판 102: 제 1 산화실리콘 박막
103, 103', 103": 알루미늄층 104, 104', 104": 제 2 산화실리콘 박막
105, 105', 105": 알루미늄산화막 106, 106', 106": 중공채널
107, 107', 107": 촉매금속층 108, 108', 108": 나노와이어
109: 마스크층 110: 소스 전극
111: 드레인 전극 112: 게이트 전극
500, 500': 알루미늄층의 일측면

Claims (50)

  1. 실리콘 기판 상에 제 1 산화실리콘 박막을 형성하는 제 1 단계;
    상기 제 1 산화실리콘 박막이 적층된 상기 실리콘 기판의 제 1 산화실리콘 박막 및 상기 실리콘 기판을 순차적으로 식각함으로써 상기 실리콘 기판 상에 일정한 넓이와 길이를 갖는 둘 이상의 긴 그루브를 형성하는 제 2 단계;
    상기 실리콘 기판 상에 남아있는 제 1 산화실리콘 박막을 제거하는 제 3 단계;
    상기 긴 그루브가 형성된 실리콘 기판의 표면을 산화시켜 제 2 산화실리콘 박막을 형성하는 단계로서, 상기 실리콘 기판 상에 형성된 그루브와 그루브 사이의 벽면은 세 면이 산화되어 제 2 산화실리콘 박막으로 둘러싸인 실리콘 코어(core)가 형성되는 제 4 단계;
    패터닝에 의해 상기 제 2 실리콘 박막으로 둘러싸인 상기 실리콘 코어의 양 말단의 일정 부분을 수직으로 식각하여 제거하는 제 5 단계;
    상기 제 2 산화실리콘 박막 내의 실리콘 코어를 녹여내어 양 말단이 개방된 중공채널을 형성하는 제 6 단계;
    상기 양 말단이 개방된 중공채널의 일 말단에 촉매 금속층을 증착하는 제 7 단계;
    상기 촉매 금속층으로부터 나노와이어의 수직 방향 성장이 억제되도록 상기 촉매 금속층의 상부 표면 상에 보호막을 형성하는 제 8 단계; 및
    상기 중공채널 내에서 상기 촉매 금속층으로부터 상기 실리콘 기판과 수평 방향으로 나노와이어를 성장시키는 제 9 단계를 포함하는 위치 선택적 수평형 나노와이어 성장방법.
  2. 제 1 항에 있어서, 상기 제 1 단계는 상기 실리콘 기판의 표면을 산화시켜 제 1 산화실리콘 박막을 형성하는 단계인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  3. 제 1 항에 있어서, 상기 제 1 단계는 스퍼터링 방법 및 화학 기상 증착 방법으로 이루어진 군에서 선택된 방법에 의해 상기 실리콘 기판 상에 상기 제 1 산화실리콘 박막을 증착하는 단계인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  4. 제 1 항에 있어서, 상기 제 6 단계는 KOH로 실리콘 코어를 녹여내는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  5. 제 1 항에 있어서, 상기 제 6 단계에서 형성된 중공채널은 그 길이가 0.1 내지 10μm이고, 직경이 1 내지 100 nm 범위인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  6. 제 1 항에 있어서, 상기 제 7 단계의 촉매 금속층이 스퍼터링 방법(sputtering), 전자빔 증착 방법 및 화학 기상 증착 방법(CVD)으로 이루어진 군에서 선택된 방법에 의해 형성되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  7. 제 1 항에 있어서, 상기 제 7 단계의 촉매 금속층이 Au, Ni, Co, Ag, Pd, Ti, Cr, Fe 및 Al로 이루어진 군에서 선택된 금속으로 이루어진 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  8. 제 1 항에 있어서, 상기 제 8 단계의 상기 보호막이 SiO2 및 SiNx로 이루어진 군에서 선택되는 물질로 형성되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  9. 제 1 항에 있어서, 상기 제 9 단계는 상기 촉매 금속층의 금속을 촉매 물질로 하여 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정에 의해 이루어짐을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  10. 제 9 항에 있어서, 상기 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정이 상기 촉매금속층이 형성된 실리콘 기판을 반응로에 넣고 운반 기체 및 나노와이어 전구체를 주입하면서 가열하여 나노와이어를 형성시킴으로써 수행되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  11. 제 10 항에 있어서, 상기 운반 기체가 Ar, N2, He 및 H2로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  12. 제 10 항에 있어서, 상기 나노와이어 전구체가 SiH4, SiCl4 및 SiH2Cl2로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  13. 제 10 항에 있어서, 상기 나노와이어 전구체가 유기 금속 가스이고, 상기 유기 금속 가스는 트리메탈갈륨(TMG), 아르신 가스(AsH3), 트리메탈인듐(TMI), PH3 및 트리메틸알루미늄으로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  14. 제 1 항에 있어서, 상기 제 9 단계에서 수득되는 위치 선택적 수평형 나노와이어는 그 직경이 1 내지 100 nm 범위이고, 길이가 0.1 내지 10μm인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  15. 제 1 항에 있어서, 상기 제 9 단계에서 형성된 위치 선택적 수평형 나노와이어가 실리콘, 화합물 반도체 물질 및 금속산화물로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  16. 제 1 항에 있어서, 상기 제 9 단계의 나노와이어 형성시 n형 도펀트 또는 p형 도펀트로 도핑된 나노와이어를 형성하는 것을 특징으로 하는 위치 선택적 수평 형 나노와이어 성장방법.
  17. 제 1 항에 있어서, 상기 제 9 단계는 상기 나노와이어를 성장시키면서 상기 나노와이어에 n형 도핑영역 및 p형 도핑영역이 접합된 p-n 접합 구조로 형성시키는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  18. 제 15 항에 있어서, 상기 화합물 반도체 물질이 II-VI족 화합물 반도체 물질, III-V족 화합물 반도체 물질, IV-VI족 화합물 반도체 물질 및 이들의 혼합물로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  19. 제 18 항에 있어서, 상기 II-VI족 화합물 반도체 물질이 CdSe, CdTe, ZnS, ZnSe, ZnTe을 포함하는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, CdZnS, CdZnSe, CdZnTe을 포함하는 삼원소 화합물; 및 CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe을 포함하는 사원소 화합물로 이루어진 군에서 선택되며,
    상기 III-V족 화합물 반도체 물질이 GaN, GaP, GaAs, GaSb, InP, InAs, InSb 을 포함하는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP을 포함하는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 을 포함하는 사원소 화합물로 이루어진 군에서 선택되고,
    상기 IV-VI족 화합물 반도체 물질이 PbS, PbSe, PbTe을 포함하는 이원소 화합물; PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe을 포함하는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe을 포함하는 사원소 화합물로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  20. 제 15 항에 있어서, 상기 금속산화물이 TiO2, ZnO, SiO2, SnO2, WO3, ZrO2, HfO2, Ta2O5, BaTiO3, BaZrO3, Al2O3,Y2O3 및 ZrSiO4로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  21. 실리콘 기판 상에 제 1 산화실리콘 박막을 형성하는 제 1 단계;
    상기 제 1 산화실리콘 박막 상에 나노와이어를 성장시키고자 하는 위치에 일정한 두께, 길이 및 폭을 갖는 긴 알루미늄층을 패터닝하는 제 2 단계;
    상기 알루미늄층의 일측면이 노출되도록 나머지 면에 제 2 산화실리콘 박막을 형성하는 제 3 단계;
    상기 제 2 산화실리콘 박막이 형성되지 않은 상기 알루미늄층의 상기 일측면을 0.1 내지 10 ㎛ 깊이로 양극 산화시킴으로써 상기 실리콘 기판과 수평 방향으로 알루미늄산화막으로 둘러싸인 중공채널을 형성하는 제 4 단계;
    상기 중공채널 내의 개구부에 대향하는 저부에 촉매 금속층을 증착하는 제 5 단계; 및
    상기 중공채널 내에 상기 촉매 금속층으로부터 상기 실리콘 기판과 수평 방향으로 나노와이어를 성장시키는 제 6 단계를 포함하는 위치 선택적 수평형 나노와이어 성장방법.
  22. 제 21 항에 있어서, 상기 제 1 단계는 상기 실리콘 기판의 표면을 산화시킴으로써 제 1 산화실리콘 박막을 형성하는 단계인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  23. 제 21 항에 있어서, 상기 제 1 단계는 스퍼터링 방법, 화학 기상 증착 방법 및 열증착법로 이루어진 군에서 선택된 방법에 의해 상기 실리콘 기판 상에 상기 제 1 산화실리콘 박막을 증착하여 형성하는 단계인 것을 특징으로 하는 위치 선택 적 수평형 나노와이어 성장방법.
  24. 제 21 항에 있어서, 상기 제 2 단계가 다수의 긴 알루미늄층을 패터닝하는 단계인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  25. 제 21 항에 있어서, 상기 제 2 단계의 알루미늄층이 진공 증착 방법, 스퍼터링 방법, 전자빔 증착 방법 및 화학 기상 증착 방법으로 이루어진 군에서 선택된 방법에 의해 형성되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  26. 제 21 항에 있어서, 상기 제 2 단계의 알루미늄층의 두께는 0.2 내지 2μm인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  27. 제 21 항에 있어서, 상기 제 4 단계에서 형성된 중공채널은 그 길이가 0.1 내지 10μm이고, 직경이 1 내지 100 nm 범위인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  28. 제 21 항에 있어서, 상기 제 5 단계의 촉매 금속층이 스퍼터링 방법(sputtering), 전자빔 증착 방법 및 화학 기상 증착 방법(CVD)으로 이루어진 군에서 선택된 방법에 의해 형성되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  29. 제 21 항에 있어서, 상기 제 5 단계의 촉매 금속층이 Au, Ni, Co, Ag, Pd, Ti, Cr, Fe 및 Al로 이루어진 군에서 선택된 금속으로 이루어진 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  30. 제 21 항에 있어서, 상기 제 6 단계는 상기 촉매 금속층의 금속을 촉매 물질로 하여 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정에 의해 이루어짐을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  31. 제 30 항에 있어서, 상기 기상-액상-고체(Vapor-Liquid-Solid, VLS) 공정이 상기 촉매금속층이 형성된 기판을 반응로에 넣고 운반 기체 및 나노와이어 전구체를 주입하면서 가열하여 나노와이어를 형성시킴으로써 수행되는 것을 특징으로 하 는 위치 선택적 수평형 나노와이어 성장방법.
  32. 제 31 항에 있어서, 상기 운반 기체가 Ar, N2, He 및 H2로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  33. 제 31 항에 있어서, 상기 나노와이어 전구체가 SiH4, SiCl4 및 SiH2Cl2로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  34. 제 31 항에 있어서, 상기 나노와이어 전구체가 유기 금속 가스이고, 상기 유기 금속 가스는 트리메틸갈륨(TMG), 아르신 가스(AsH3), 트리메틸인듐(TMI), PH3 및 트리메틸알루미늄으로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  35. 제 21 항에 있어서, 상기 제 6 단계에서 형성된 수평형 나노와이어는 그 직경이 1 내지 100 nm 범위이고, 길이가 0.1 내지 10μm인 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  36. 제 21 항에 있어서, 상기 제 6 단계에서 형성된 수평형 나노와이어가 실리콘, 화합물 반도체 물질 및 금속산화물로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  37. 제 21 항에 있어서, 상기 제 6 단계의 나노와이어 형성시 n형 도펀트 또는 p형 도펀트로 도핑된 나노와이어를 형성하는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  38. 제 21 항에 있어서, 상기 제 6 단계는 상기 나노와이어를 성장시키면서 상기 나노와이어에 n형 도핑영역 및 p형 도핑영역이 접합된 p-n 접합 구조로 형성시키는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  39. 제 36 항에 있어서, 상기 화합물 반도체 물질이 II-VI족 화합물 반도체 물 질, III-V족 화합물 반도체 물질, IV-VI족 화합물 반도체 물질 및 이들의 혼합물로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  40. 제 39 항에 있어서, 상기 II-VI족 화합물 반도체 물질이 CdSe, CdTe, ZnS, ZnSe, ZnTe을 포함하는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, CdZnS, CdZnSe, CdZnTe을 포함하는 삼원소 화합물; 및 CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe을 포함하는 사원소 화합물로 이루어진 군에서 선택되며,
    상기 III-V족 화합물 반도체 물질이 GaN, GaP, GaAs, GaSb, InP, InAs, InSb을 포함하는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP을 포함하는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 을 포함하는 사원소 화합물로 이루어진 군에서 선택되고,
    상기 IV-VI족 화합물 반도체 물질이 PbS, PbSe, PbTe을 포함하는 이원소 화합물; PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe을 포함하는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe을 포함하는 사원소 화합물로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  41. 제 36 항에 있어서, 상기 금속산화물이 TiO2, ZnO, SiO2, SnO2, WO3, ZrO2, HfO2, Ta2O5, BaTiO3, BaZrO3, Al2O3,Y2O3 및 ZrSiO4로 이루어진 군에서 선택되는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  42. 제 21 항에 있어서, 상기 방법은 상기 제 2 내지 제 6 단계를 2회 이상 반복적으로 시행하여 다층 구조의 나노와이어를 형성하는 것을 특징으로 하는 위치 선택적 수평형 나노와이어 성장방법.
  43. 삭제
  44. 제 1 항 내지 제 42 항 중 어느 한 항의 위치 선택적 수평형 나노와이어를 포함하는 것을 특징으로 하는 나노소자.
  45. 제 44 항에 있어서, 상기 소자가 트랜지스터, 발광소자, 수광소자, 센서, 광검출소자(photodetector), 발광 다이오드(Light Emitting Diode), 레이저 다이오드(Laser Diode), EL(electroluminescence)소자, PL(photoluminescence)소자 및 CL(Cathodeluminescence)소자로 이루어진 군에서 선택되는 것을 특징으로 하는 나노소자.
  46. 기판, 게이트 전극, 소스 전극, 드레인 전극 및 채널층을 포함하는 트랜지스터의 제조 방법에 있어서, 상기 제 1 항의 방법에 따라 채널층을 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  47. 제 46 항에 있어서, 상기 방법은 상기 촉매 금속층을 소스 전극 또는 드레인 전극으로 사용하는 것을 특징으로 하는 위치 선택적 수평형 나노와이어를 포함하는 트랜지스터의 제조방법.
  48. 제 46 항에 있어서, 상기 방법은 복수의 트랜지스터를 연결하는 게이트 연결선을 갖도록 형성하는 것을 특징으로 하는 위치 선택적 수평형 나노와이어를 포함하는 트랜지스터의 제조방법.
  49. 기판, 게이트 전극, 소스 전극, 드레인 전극 및 채널층을 포함하는 트랜지스터의 제조 방법에 있어서, 상기 제 21 항의 방법에 따라 채널층을 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  50. 제 49 항에 있어서, 상기 방법은 상기 방법은 복수의 트랜지스터를 연결하는 게이트 연결선을 갖도록 형성하는 것을 특징으로 하는 위치 선택적 수평형 나노와이어를 포함하는 트랜지스터의 제조방법.
KR1020070087146A 2007-08-29 2007-08-29 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자 KR101345456B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070087146A KR101345456B1 (ko) 2007-08-29 2007-08-29 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자
US12/051,513 US7696097B2 (en) 2007-08-29 2008-03-19 Methods for site-selective growth of horizontal nanowires, nanowires grown by the methods and nanodevices comprising the nanowires
US12/708,007 US8263480B2 (en) 2007-08-29 2010-02-18 Methods for site-selective growth of horizontal nanowires, nanowires grown by the methods and nanodevices comprising the nanowires

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070087146A KR101345456B1 (ko) 2007-08-29 2007-08-29 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자

Publications (2)

Publication Number Publication Date
KR20090022086A KR20090022086A (ko) 2009-03-04
KR101345456B1 true KR101345456B1 (ko) 2013-12-27

Family

ID=40405968

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070087146A KR101345456B1 (ko) 2007-08-29 2007-08-29 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자

Country Status (2)

Country Link
US (2) US7696097B2 (ko)
KR (1) KR101345456B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101605655B1 (ko) * 2015-04-15 2016-03-22 한국과학기술원 수평형 접합을 갖는 웨이퍼 구조물의 제조방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2937055B1 (fr) * 2008-10-09 2011-04-22 Ecole Polytech Procede de fabrication a basse temperature de nanofils semiconducteurs a croissance laterale et transistors a base de nanofils, obtenus par ce procede
CN101798089B (zh) * 2010-01-21 2013-06-12 复旦大学 锗催化生长的氧化硅纳米线及其制备方法
KR101352362B1 (ko) * 2010-02-16 2014-01-15 한국전자통신연구원 열전 소자 및 그 형성방법, 이를 이용한 온도 감지 센서 및 열원 이미지 센서
KR101067381B1 (ko) * 2010-02-22 2011-09-23 고려대학교 산학협력단 나노선 수평 성장을 위한 금속촉매의 측면 증착방법 및 이를 이용하여 수평 성장된 나노선의 제조방법
WO2013098657A1 (en) * 2012-01-01 2013-07-04 Ramot At Tel-Aviv University Ltd. Nanostructure and process of fabricating same
DE202012102039U1 (de) * 2012-06-04 2013-02-08 Ramot At Tel Aviv University Ltd. Nanostruktur
GB201321949D0 (en) * 2013-12-12 2014-01-29 Ibm Semiconductor nanowire fabrication
US10014373B2 (en) * 2015-10-08 2018-07-03 International Business Machines Corporation Fabrication of semiconductor junctions
DE102016118241A1 (de) * 2016-09-27 2018-03-29 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen einer elektrischen Kontaktierung einer Halbleiterschicht und Halbleiterbauelement mit elektrischer Kontaktierung
CN106898543A (zh) * 2017-03-16 2017-06-27 南京大学 Al2O3薄膜钝化硅基纳米线的方法及器件
IL261680A (en) * 2018-09-06 2019-01-31 Ernesto Joselevich Photovoltaic devices are based on guided nanowire arrays
CN109850843B (zh) * 2019-03-14 2021-01-15 南京大学 一种悬空纳米线机械手批量制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020014667A1 (en) 2000-07-18 2002-02-07 Shin Jin Koog Method of horizontally growing carbon nanotubes and field effect transistor using the carbon nanotubes grown by the method
US20070026645A1 (en) 2000-08-22 2007-02-01 President And Fellows Of Harvard College Doped elongated semiconductors, growing such semiconductors, devices including such semiconductors, and fabricating such devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3740295B2 (ja) * 1997-10-30 2006-02-01 キヤノン株式会社 カーボンナノチューブデバイス、その製造方法及び電子放出素子
US6946597B2 (en) * 2002-06-22 2005-09-20 Nanosular, Inc. Photovoltaic devices fabricated by growth from porous template
AU2003304297A1 (en) * 2002-08-23 2005-01-21 Sungho Jin Article comprising gated field emission structures with centralized nanowires and method for making the same
WO2005072089A2 (en) * 2003-12-11 2005-08-11 The Penn State Research Foundation Controlled nanowire in permanent integrated nano-templates and method of fabricating sensor and transducer structures
US7371674B2 (en) * 2005-12-22 2008-05-13 Intel Corporation Nanostructure-based package interconnect

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020014667A1 (en) 2000-07-18 2002-02-07 Shin Jin Koog Method of horizontally growing carbon nanotubes and field effect transistor using the carbon nanotubes grown by the method
US20070026645A1 (en) 2000-08-22 2007-02-01 President And Fellows Of Harvard College Doped elongated semiconductors, growing such semiconductors, devices including such semiconductors, and fabricating such devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101605655B1 (ko) * 2015-04-15 2016-03-22 한국과학기술원 수평형 접합을 갖는 웨이퍼 구조물의 제조방법
WO2016167450A1 (ko) * 2015-04-15 2016-10-20 한국과학기술원 수평형 접합을 갖는 웨이퍼 구조물의 제조방법

Also Published As

Publication number Publication date
US20090057653A1 (en) 2009-03-05
US7696097B2 (en) 2010-04-13
US8263480B2 (en) 2012-09-11
KR20090022086A (ko) 2009-03-04
US20100144126A1 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
KR101345456B1 (ko) 위치 선택적 수평형 나노와이어의 성장방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자
KR100904588B1 (ko) 코어/쉘 형태의 나노와이어를 제조하는 방법, 그에 의해제조된 나노와이어 및 이를 포함하는 나노와이어 소자
US8860041B2 (en) Method for producing nanowires using a porous template
US7638345B2 (en) Method of manufacturing silicon nanowires and device comprising silicon nanowires formed by the same
US20060273328A1 (en) Light emitting nanowires for macroelectronics
US7482619B2 (en) Charge trap memory device comprising composite of nanoparticles and method of fabricating the charge trap memory device
KR100736515B1 (ko) 다공성 템플릿을 이용한 나노 와이어의 제조방법 및나노와이어 구조체
KR100855993B1 (ko) 전하 트랩 플래시 메모리 소자 및 그 제조방법
KR20140112061A (ko) 그래핀 상부 전극 및 하부 전극을 갖는 나노와이어 장치 및 이러한 장치의 제조 방법
KR101865647B1 (ko) 양자점 나노구조체 제조 방법 및 양자점 패턴 제조 방법 및 블록공중합체-결합(conjugated) 발광양자점
KR20120067158A (ko) 양자점 발광 소자
KR20100016725A (ko) 실리콘 풍부산화물을 포함하는 나노와이어 및 그의제조방법
US20170088775A1 (en) Semiconductor nanocrystal particles and devices including the same
KR20120029173A (ko) 그래핀을 이용한 양자점 발광소자
KR20120059063A (ko) 양자점 발광 소자 및 그의 제조 방법
KR101536995B1 (ko) 양자구조를 포함하는 나노구조체, 이의 제조방법 및 이를 포함하는 광자 방출 소자
KR101710659B1 (ko) 그래핀 발광 소자 및 그 제조 방법
KR102631617B1 (ko) 2d-od-2d 이종접합 구조체 및 이의 제조방법, 이를 포함하는 광전소자
KR102074560B1 (ko) 양자점 박막의 배리어 랩핑방법
US20230329026A1 (en) Quantum dot, method of manufacturing quantum dot, optical member including quantum dot, and electronic apparatus including quantum dot
US20090000539A1 (en) Apparatus for growing a nanowire and method for controlling position of catalyst material
KR20100106806A (ko) 나노와이어와 나노도트의 복합체 및 이를 구비하는 광소자
KR20140039393A (ko) 반도체 나노구조의 도핑방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191119

Year of fee payment: 7