TW474009B - Method of manufacturing a semiconductor device with reduced ARC loss in peripheral circuitry region - Google Patents

Method of manufacturing a semiconductor device with reduced ARC loss in peripheral circuitry region Download PDF

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Description

經濟部智慧財J%局員工消費合作社印製 A7 -—--------B7___ 五、發明說明（1 ) [發明之技術領域] 本發明為有關一種製造尺寸正確之次微米級 (submicron feature)之半導體裝置之方法。本發明尤其是可 應用於製造在周邊電路區域具有設計規範為約〇15微米 及〇·15微米以下，例如約〇,12微米及〇 12微米以下之精 確尺寸之閘電極結構之半導體裝置。 [習知之技術] 由於對超大型積體電路之高密度化與高性能化之需求 曰益升高，需要更高密度與小尺寸之陣列，然而要製造具 有設計規範為約0.15微米及小於〇·15微米，例如〇12微 米及0.12微米以下之尺寸精確度之半導體裝置在實施上 卻有問題。 典型半導體裝置包括一基板與裝設在該基板上的電晶 體及/或記憶單元（memory ceUs)等諸元件。在該半導體基 板上形成各種連接層將這些元件互相電連接並連接至外面 電路。典型之習知製造方法在核心記憶單元區域形成記憶 單元以及形成周邊電路，對核心記憶單元區域之特有構造 之形成方法往往不符合或未必對周邊電路區域之形成為最 適合。例如，習知方法需要在核心記憶單元區域至少使用 3個個別的光阻罩膜，而在製作周邊電路區域中的閘電極 結構圖案（patterning)之前，從周邊電路區域中之閘電極層 上之抗反射塗層（anti-reflective coating，ARC)去除該光阻 罩膜。此種習知技術需要形成並去除用以蝕刻堆疊型閘電 極之不同的光阻罩膜，植入雜質離子以形成淺源極/汲極 ---------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 x^7"公g ) 1 91656 474009 A7 五、發明說明（2 ) 伸部，以及植入雜質離子以形成中度或重度（濃）摻雜源極/ 汲極雜質區域。這些光阻罩膜一般係於周邊電路區域形成 閘電極圖案之前從周邊電路區域去除。然而每次將光阻罩 膜從抗反射塗層（ARC)剝除時，失去ARC之一部分，而致 改變於形成光阻罩膜圖案（patterning)時避免有害反射光 之性能。、結果在後續之下層w電極結構之圖案製作時遭遇 重要尺寸精確度之損失。 隨着小型化之進展，包括在周邊電路區域之尺寸精確 度之損失成為極嚴重的問題。因此，儘管在核心記憶單元 區域要使用多數之光阻罩膜後要剝離，仍有需要能在周邊 電路區域形成精確之閘電極圖案之技術。 訂 [發明之概說] 本發明之優點是提供一種在周邊電路區域中具有精確 尺寸之閘電極結構之半導體裝置之製造方法。 以下說明本發明之其他的優點與特徵。這 徵可由熟習此項技術者鬩綠一 哨孜術f閱唄以下之說明以及實施本發明而 =白以及學到。本發明之優點特別是可由附件之申請專利 範圍所指出之部分實現。 據本發明’ 4述之優點以及其他優點可由以 =導體裝置之製造方法達成。此半導體裝置包括核心記 =凡區域及周邊電路區域，而此半導體裝置之製造 包括下列步驟·· 朽始(思3)在記憶單元區域形成第1開電極堆層，該第1間電 •隹層依次包括：穿隨電介層’電荷儲存電極層例如浮閑 91656 ^474009 五、發明說明（3 ) 電極層；電介質層，枘法 控制閘極層，以及抗反射塗層（ARC); (b) 在周邊電路區域形成第2閘電極堆層，該第2閘電 °隹層依夂包括··電介質層，閘電極層，以及; (c) 在核〜記憶單元區域及周邊電路區域上面沈積第1 層光阻材料層； 、 ⑷在第1閘電極堆層上形成第i光阻罩膜⑽〇_sh mask); &⑷在將第2間電極堆層以第}層光阻材料罩住之狀 。蝕刻第1閘電極堆層，而形成至少"固第^閘電極结 $ ’此第！閘電極結構依次包括··穿随電介f，電荷儲存 電極，閘極間電極，控制閘電極，以及ARC ; (0從核心記憶單元區域去除第i光阻罩膜，以及從周 邊電路區域去除第]層光阻材料； (g) 在核心記憶單元區域與周邊電路區域上面形成 光阻層； (h) 在第2閘電極堆層上面形成第2光阻罩膜； ⑴姓刻第2閘電極堆層以形成堆疊型閘電極結構，該 閘電極結構依次包括：閘電介質層，閘電極，以及AM。 本發明之各實施例X包括下列之操作步冑：從周邊電 路區域去除第2光阻罩膜以及從核心記憶單元區域去除光 阻材料；在核心記憶單元與周邊電路區域上面沈積第3層 光阻材料’·在核心記憶單元區域上面形成第3光阻罩膜； 植入雜質離子而就每一個堆疊型閘電極結構形成淺源極/ 沒極延長植入部；從核心記憶單元區域去除第3絲罩膜 3 91656 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 消 474009 A7 五、發明說明（4 以及從周邊電路區域去除第3層光阻材料；在核心記情單 疋區域上面形成第4光阻罩膜以及植入雜質離子而形成中 度或重度摻雜源極Λ及極摻雜部，後續之處理包括熱處理以 使離子值入部活性化。 本發明之其他優點可由習知此項技術者從以下為實施 本發明所作之較佳實施例之+ f X她例之不靶之砰細說明而清楚地得 知。由以下之說明可知，本發明可作其他不同之實施態樣， 且在不脫離本發明之範圍内將細節作明顯性的變更。於 是，應知附圖及說明僅供你梦么丨> m 、 乃偟供作靶例之用而無限制之用竟。 [附圖之簡單說明] " 第1圖至第4圖為本發明竇 ^ β ( 貫軛例依製造過程順序 之階段之圖。 [符號之說明] 10 (請先閱讀背面之注意事項再填寫本頁) 裝 • n n ·1 n ! 一 基板 20A 閑電極 浮動閘電極層（電荷儲存電極） 閘電極層 22 控制閘電極層 24A， 光阻材料 Ml 穿隧電介質層 31 閘極間電介質層 33 抗反射塗層 40 閘電極 42 淺源極/汲^機延長部 閘極間電介質層 24B抗反射塗層 光阻罩膜 電荷儲存電極 控制閘電極 閘極電介質層 抗反射塗層 · I I I I I I . 本紙張尺度適用中國國家鮮 ^ "^91656" ^474009 ___ B7 五、發明說明（5 ) [發明之詳細說明] 極：發明係為了解決因為在核心記憶單元區域形成閉電 曰與源極/沒極區域而多次去除光阻步驟之結果，在 ❹電極結構之圖案之前’在周邊電路區域之ARC之損壞 =創者。在習知之製造過程中，在周邊電路區域製作閑 。玉之圖案之前’實施在核心記憶單元區域形成電晶體之 步驟時，由於要使用硫酸以氧氣電泳或不採用氧氣電泳將 至少3層之光阻材料去除而往往有使周邊電路區域令的 ARC之品質下降。於是，依據本發明之實施例則在周邊電 路區域中形成閘電極結構之圖案時對周邊電路區域之 ARC只施加一次光阻去除步驟。 本發明之實施例包括起初蝕刻核心記憶單元區域内之 堆®型閘電極結構然後將光阻罩膜與光阻層去除，由此使 周邊電路區域之ARC曝露之僅一個光阻去除步驟。然後在 周邊電路區域形成第2光阻罩膜並作成周邊電路區域之閘 電極之圖案。繼之在核心記憶單元區域形成淺源極/汲極延 長部以及中度或重度源極/汲極摻雜離子植入部。為了形成 該離子植入部需要附加之2個光阻罩膜以及附帶之光阻層 之剝除。然而該離子值入罩膜之形成附帶之光阻材料之剝 除係在周邊電子區域之閘電極結構圖案作成之後施行，故 不會在圖案作成之前對arc之整體性發生不良之影響，於 疋改善了周邊電路區域之閘電極結構之精確度。繼之，依 習知之方法，施行熱處理以使離子值入區域活性化並使用 磷酸從核心記憶單元及周邊電路區域去除ARC。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 91656 •I. Μ--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 474009 員 工 消 費 A7 五、發明說明（6 ) 本發明之實施例包括开> &雙擴散、淺源極/汲極延長 部，該雙擴散淺源極/汲極延長部包含如砷 碟等第2雜質，具中，該第2雜質具有比^ 擴散係數或擴散率。例如，淺源極/汲極延長部可藉由將磷 以大約20至大、約100kev之植入能量以大約卜^原子⑽ •2至大約5ΧΗ)"原子…之植入量施行離子植入，而將磷 在大約20至大約100kev之能量以大約& ι〇μ原子饳a 至大約8x 1〇"原子αο·2之植入量施行離子植入。活性： 熱處理可在大約90CTC至大約1〇〇〇t之溫度範圍施行大麥 10至30秒鐘。 第1圖至第4圖表示本發明之一實施例之概略，其中， 類似之部分以類似之參考數字標示。帛！圖中表示核心1 憶單元區域（核心）之一部分及周邊，電路區域（周邊）之—部 分、第1圖中所示之起初階段與習知之方法相同一致，包 括在基板10上形成穿隧電介質層2〇a與閘電極2〇B。然t 後，形成電荷儲存電極層21A以及閘電極層21B、然後在 浮動閘電極層21AJl形成開極間電介質層22,該電介質層 22可包括氧化石夕’氮化石夕，《習知之堆疊型二氧化石夕/氮 化矽/二氧化矽（0N0)結構。然後沈積控制閘電極層U，接 着沈積典型之厚度為大約200埃（A)至大約35〇埃之ARc 層24A與24B。該穿隧電介質層與閉極電介質層2〇六與2〇丑 可包括例如氧化矽，而閘極電介質層21A,21B與23可包 括參雜多晶矽。該ARC層可包括作為ARC之任何習知之 材料’如氧氮化矽。然後沈積等1光阻層ρι，接着沈積第 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐 — I ^--------^----- (請先閱讀背面之注意事項再填寫本頁) Ψ ’474009 A7 B7 五、發明說明（7 ) 1光阻罩臈Ml於核心之閘電極堆層上。 參照第2圖，使用異向性敍刻法在核心内作成間電極 堆層之圖案，以形成包含有穿隧電介質層3〇，電荷儲存電 極3卜閘極間電介質層32，控制間電極33，以及Μα 之堆疊型閘電極結構。然後剝除光阻材料ρι之第i層與 第U阻罩膜，由此紐之剝除㈣邊内之arcB24b 曝露。 然後，如第2圖所示，沈積光阻材料p2之第2層而 在閘電極堆層上之周邊内形成第2光阻罩膜接着在周曰邊内 使用異向性蝕刻方法形成閘電極堆層之圖案，如第3圖之 示意圖所示，而形成包括閘極電介質層4〇，閘電極Ο以 及ARC 42之閘電極結構。然後將第2光阻罩膜M2及第2 層光阻材料P2剝除。 經濟部智慧財產局員工消費合作社印製 接着如第3圖所示，沈積第3層光阻材料p3並在核 心内形成第3光阻罩膜。然後施行離子植入而形成淺源極/ 汲極延長部43、接着去除第3層光阻材料p3與第3光阻 罩臈M3。然後如第4圖所示，沈積一層例如二氧化石夕等 電介質層P4,並在核心内形成第4罩膜M4、該第4罩膜 M4包括例如二氧化矽構成之電介質側壁隔片（sidewaii spacer) ’該側壁隔片係作為進行離子植入以形成中度或重 度摻雜源極/汲極摻雜部44時之罩膜之用。然後去除電介 質層P4及第4罩膜M4,接着使用磷酸去除ARC 34與42。 為避免模糊本發明之貢獻，前面所提各項處理程序如 在周邊形成源極/汲極摻雜部，活性化熱處理以及特定之沈
本紙張尺度適用巾國國家標準（CNS)A4規格（21〇 χ撕公髮） 91656 474009 A7
474009 A7 B7 五、發明說明（9 ) 未將習知之處理材料與技術詳予說明。 本發明對任何種類之半導體裝置均具有產業上之利用 價值，尤其是構造尺寸在次微米之深根範圍之半導體裝 置，例如在大約0.15微米或0.15微米以下，如大約〇12 微米或0.12微米以下之尺寸特微之半導體裝置。本發明可 用以製造提高周邊電路區域之構造尺寸精確度之高密度積 體電路半導體裝置。 | 本發明之說明書及圖僅揭示並說明較隹之實施例及多 樣化之例，應知本發明可在附件之申請專利範圍所界定之 概念範圍内以各種不同之組合或環境下使用並且可作各種 變更與修飾。 --------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經 濟 部 智 慧， 財 產‘ 局 員 工 消 費 合 作 社 印 製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 9 91656

Claims (1)

  1. 經 濟 部 中 央 標 準 福 利 委 製 閘電 第89120842號專利申請案 申請專利範圍修正本 0 U 0 ； (9〇年12元哆威 一種半導體裝置之製造方法，係具有核心菰憶草，々拉 與周邊電路區域之半導體裝置之製造方法，此方法。 下列的步驟： (a)在§己憶早元區域形成第一閘電極雉廣’該第 電極堆層依序包括： 穿隧電介質層； 電荷儲存電極層； 電介質層； 控制閘電極層；與 抗反射塗層（ARC); (b)在周圍電路區域中形成第二閘電極堆層，該第二 閘電極堆層依序包括·· 電介質層； 閘電極層；與 ARC ； (c) 在核心記憶單元與周邊電路區域上沈積第一層 光阻材料； (d) 在第一閘電極堆層上形成第一光阻罩膜· (e) 在將第二閘電極堆層以第一層光阻材料罩住之 狀態，蝕刻第一閘電極堆層，以產生至少一 唯叠式 極結構，其依序包括·· 穿隧電介質層； ^_張从適用中國i緖準（CNS) A4規格（— 91656 1 經濟部中央標準局員工福利委員會印製 474009 _H3 9.如申請專利範圍第1項中之方法，其中之ARC包括石夕 氧氮化物。 10·如申請專利範圍第1項中之方法，其中： 該電荷儲存電極包括氮化矽；而 該閘電介質層與閘極間電介質層包括二氧化矽。 本紙張尺度適用中國國家標準（CNS )A4規格（210 X 297公爱） 91656
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