KR100717409B1 - 반사-방지 코팅으로 반도체 메모리 디바이스를 제조하는방법 - Google Patents

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Abstract

반도체 디바이스의 주변 회로부 영역 내의 게이트 전극 구조물의 향상된 크기 정확성은 패터닝과 이온 주입 동안에 상기 코어 메모리 셀 영역 내에 다수의 마스크 형성과 관련된 포토레지스트 제거 단계 동안 ARC 손실을 감소시킴으로써 성취된다. 실시예들은 상기 주변 회로부 영역 내의 게이트 전극 구조물을 형성하기 위해 상기 코어 메모리 셀 영역 내의 스택 게이트 전극 구조물을 식각하는 단계와, 포토레지스트 제거단계 및 식각 단계를 순차적으로 포함한다. 후속하여, 다수의 마스킹들과 이온 주입들이 관련된 포토레지스트 제거 단계와 함께 상기 코어 메모리 셀 영역 내에서 구현된다.

Description

반사-방지 코팅으로 반도체 메모리 디바이스를 제조하는 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR MEMORY DEVICE WITH ANTI-REFLECTIVE COATING}
본 발명은 정확한 크기의 서브마이크론(submicron) 형상부(features)를 구비한 반도체 디바이스를 제조하는 방법에 관한 것이다. 본 발명은, 약 0.15 마이크론 또는 그 이하의 설계 규칙을 갖으며, 주변 회로부 영역에서 정확한 크기의 게이트 전극 구조물들을 갖는 반도체 디바이스를 제조하는데 있어서, 특히 응용가능하다.
초대규모 집적(Ultra-large scale integration)과 관련된 고밀도 및 고성능을 위한 증대되는 요구사항들은, 감소된 형상부 크기를 구비한 보다 밀집한 어레이들을 요구하고 있다. 약 0.15 마이크론 또는 그 이하, 예를 들면 약 0.12 마이크론의 설계 규칙을 갖는 반도체 디바이스들을 제조하는 경우에, 그 구현에 있어서 문제점들이 발생하고 있다.
반도체 디바이스들은 일반적으로 기판과, 트랜지스터들과 같은 구성소자들 및/또는 그 위의 메모리 셀들로 이루어진다. 다양한 상호연결층들이 상기 반도체 기판 상에 형성되어, 상기 구성소자들 각각을 서로 연결하며 또한 외부 회로들과도 전기적으로 연결한다. 종래의 제조 기술은 일반적으로 코어 메모리 셀 영역 내에 메모리 셀들을 형성하는 단계와 주변 회로부를 형성하는 단계를 포함한다. 상기 코어 메모리 영역 특유의 형상부들을 형성하는 공정은, 상기 주변 회로 영역을 위한 공정에 대응하지 않는 것이 일반적이며 또한, 주변회로 영역을 위한 공정에 대해 최적화되어 있지 않다. 예를 들면, 종래 방법은 상기 주변 회로 영역 내에 상기 게이트 전극 구조물을 패터닝하기 전에 상기 주변 회로 영역 내의 상기 게이트 전극층 위에 놓인 ARC로부터 제거되는 상기 코어 메모리 영역 내의 적어도 3개의 개별 포토레지스트 마스크들의 사용을 요구한다. 이러한 종래 방법은 상기 적층된 게이트 전극 구조물의 식각을 위한 포토레지스트 마스크와, 얕은 소스/드레인 확장부들을 형성하기 위해 불순물을 이온 주입하기 위한 포토레지스트 마스크들 및 중간농도로 또는 고농도로 도핑된 소스/드레인 이온주입 영역들(implants)을 형성하기 위해 불순물을 이온 주입하기 위한 다른 포토레지스트 마스크의 형성 및 제거를 요구한다. 이러한 포토레지스트 마스크들은 일반적으로 상기 주변 회로부 영역의 게이트 전극 구조물을 패터닝하기 이전에 상기 주변 회로부 영역으로부터 제거된다. 그러나, 상기 포토레지스트가 상기 ARC로부터 분리되는 때마다, 상기 ARC의 일부가 손실되며 따라서, 포토레지스트 패터닝 동안에 해로운 반사들을 방지하는 기능적 능력들이 감퇴된다. 결과적으로, 하부에 위치한 게이트 전극 구조물에 대한 후속 패터닝 공정에서 임계 크기(critical dimension)의 손실이 야기된다.
소형화가 급속하게 진행됨에 따라, 주변 회로부 영역을 포함하여 크기 정확성의 손실은 심각한 문제가 되고 있다. 따라서, 스트립핑(stripping)이 요구되는 다수의 마스크들을 상기 코어 메모리 영역에서 사용하면서도, 상기 주변 회로부 영역 내의 게이트 전극 구조물에 대한 정확한 패터닝을 가능케 하는 방법이 요구된다.
EP-A-0 592 039는 매립된 EPROM으로 이루어진 집적 회로의 제조 공정을 개시하고, 상기 EPROM 내의 비-휘발성 메모리는 반도체 기판의 논리 영역 내의 트랜지스터를 저하시키지 않고 최적화된다. 상기 메모리 셀을 형성할 때 상기 논리 영역은 부동 게이트가 만들어지는 동일 폴리층에 의한 주입 및 산화에 대하여 균일하게 보호된다. 이때, 제 2 단계에서, 일반적인 CMOS 과정이 필요한 소스/드레인 주입 단계 이전에 상기 논리 영역 내의 트랜지스터들의 게이트들을 형성하기 위해 수행된다.
US-A-5,920,796은 반도체 디바이스 내의 국부 상호연결을 생성하는 인-시투(in-situ) 식각 공정을 개시하고, 상기 반도체 디바이스에서 하부 반사-방지 코팅은 절연층과 후속되어 부가된 레지스트 마스크 간의 장벽층을 형성한다.
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본 발명에 따라 전술된 장점들 및 다른 장점들이 부분적으로 성취되고, 본 발명인 코어 메모리 셀 영역과 주변 회로부 영역을 구비한 반도체 디바이스를 제조하는 방법은: (a) 상기 메모리 셀 영역 내에 제 1 게이트 전극 스택을 형성하는 단계와, 이때 상기 제 1 게이트 전극 스택은: 터널 절연층과; 전하 저장 전극층과; 절연층과; 제어 게이트 전극층 및; 반사-방지 코팅(ARC)을 순차적으로 포함하고; (b) 상기 주변 회로 영역 내에 제 2 게이트 전극 스택을 형성하는 단계와, 이때 상기 제 2 게이트 전극 스택은: 절연층과; 게이트 전극층 및; ARC를 포함하고; (c) 상기 코어 메모리 셀과 주변 회로 영역들 상에 제 1 포토레지스트 물질층을 증착하는 단계와; (d) 상기 제 1 게이트 전극 스택 상에 제 1 포토레지스트 마스크를 형성하는 단계와; (e) 상기 제 2 게이트 전극 스택이 상기 제 1 포토레지스트 물질층에 의해 마스크되는 때, 적어도 하나의 스택 게이트 전극 구조물을 형성하기 위해 상기 제 1 게이트 전극 스택을 식각하는 단계와, 이때 상기 스택 게이트 전극 구조물은: 터널 절연층과; 전하 저항 전극과; 인터게이트 절연층과; 제어 게이트 전극 및; ARC를 순차적으로 포함하고; (f) 상기 코어 메모리 셀 영역으로부터 제 1 포토레지스트 마스크를 제거하고, 상기 주변 회로부 영역으로부터 상기 제 1 포토레지스트 물질층을 제거하는 단계와; (g) 상기 코어 메모리 셀과 주변 회로부 영역들 상에 제 2 포토레지스트 물질층을 형성하는 단계와; (h) 상기 제 2 게이트 전극 스택 상에 제 2 포토레지스트 마스크를 형성하는 단계와; (i) 제 2 게이트 전극 구조물을 형성하기 위해 상기 제 2 게이트 전극 스택을 식각하는 단계를 포함하고, 이때 상기 제 2 게이트 전극 구조물은: 게이트 절연층과; 게이트 전극 및; ARC를 순차적으로 포함하고; (j) 상기 주변 회로부 영역으로부터 상기 제 2 포토레지스트 마스크를 제거하고, 상기 코어 메모리 셀 영역으로부터 상기 제 2 포토레지스트 물질층을 제거하는 단계 및; (k) 상기 코어 메모리 셀 영역 내에 소스/드레인 영역들을 형성하기 위해 불순물들을 주입하는 단계를 포함한다.
본 발명의 실시예들은 추가적으로: 상기 주변 회로부 영역으로부터 상기 제 2 포토레지스트 물질층을 제거하고, 상기 코어 메모리 셀 영역으로부터 상기 제 2 포토레지스트 물질층을 제거하는 단계와; 상기 코어 메모리 셀과 주변 회로부 영역들 상에 제 3 포토레지스트 물질층을 증착하는 단계와; 상기 코어 메모리 영역 상에 제 3 포토레지스트 마스크를 형성하는 단계와; 각 스택 게이트 전극 구조물과 관련하여 얕은 소스/드레인 확장부 임플란트를 형성하기 위해 상기 제 3 포토레지스트 마스크를 적용하여 불순물을 주입하는 단계와; 상기 코어 메모리 셀 영역으로부터 상기 제 3 마스크를 제거하는 단계와; 상기 코어 메모리 셀 영역 상에 상기 제 4 마스크를 형성하는 단계와; 각 스택 게이트 전극 구조물과 관련된 중간농도로 또는 고농도로 도핑된 소스/드레인 임플란트들을 형성하기 위해 상기 제 4 마스크를 적용하여 불순물들을 주입하는 단계를 포함한다. 후속하는 공정에서 상기 이온 주입된 영역들을 활성화시키기 위해 어닐링하는 단계가 포함된다.
도 1 내지 4는 본 발명의 실시예와 관련된 순차적인 단계들을 표시한다.
본 발명은, 상기 코어 메모리 셀 영역 내에 게이트 전극 스택과 소스/드레인 영역들을 형성할 때에 수반되는 다수의 포토레지스트 제거 공정들을 수행한 결과로, 주변 회로부 영역에서 게이트 전극 구조물을 패터닝하기 이전에 ARC가 손실되는 문제를 해결하기 위한 것이다. 종래 방법에 따르면, 주변 회로부 영역에서 게이트 전극 구조물을 패터닝하기 이전에 코어 메모리 셀 영역 내에 트랜지스터들이 형성되는 바, 산소 플라즈마가 포함되거나 또는 포함되지 않는 황산으로 적어도 3개 층의 포토레지스트 마스크를 제거하는 공정이 수행되므로 이에 의해 상기 주변 회로부 영역 내의 ARC가 손상되며, 따라서 상기 주변 회로부 영역 내의 ARC의 품질이 저하된다. 본 발명의 실시예들에 따르면, 주변 회로부 영역의 상기 ARC는, 주변 회로부 영역 내에 게이트 전극 구조물을 형성하기 위한 패터닝 단계 이전에 단 하나의 포토레지스트 제거 단계에만 노출된다.
본 발명의 실시예들은 처음에는 코어 메모리 셀 영역 내의 게이트 전극 스택 구조를 식각하고, 이후에 포토레지스트 마스크와 포토레지스트층을 제거하는 단계를 포함하여 이루어지며, 따라서 주변 회로부 영역의 ARC 는 오직 한번의 포토레지스트 제거 단계에만 노출된다. 이후에, 제 2 포토레지스트 마스크가 주변 회로부 영역에 형성되며, 주변 회로부 영역의 게이트 전극 구조가 패터닝된다. 후속하여, 얕은 소스/드레인 확장부들과, 중간농도 또는 고농도로 도핑된 소스/드레인 임플란트들(implants)이 상기 코어 메모리 셀 영역 내에 형성된다. 이러한 임플란트들의 형성은 2개의 추가적인 포토레지스트 마스크와, 이와 관련된 포토레지스트층 제거단계를 요구한다. 하지만, 이러한 이온 주입 마스크의 형성과 관련된 포토레지스트 제거 단계는, 주변 회로부 영역에서 게이트 전극 구조가 패터닝된 이후에 수행되므로, 따라서 상기 ARC의 상태에 대한 부정적인 영향을 미치지 않게 되고, 그럼으로써 상기 주변 회로부 영역 내의 게이트 전극 구조의 정확성을 향상시킬 수 있다. 후속하여, 상기 이온주입된 영역들을 활성화시키기 위한 어닐링이 수행되고, 상기 ARC가 종래의 방법으로 황산을 사용하여, 상기 코어 메모리 셀과 주변 회로부 영역들로부터 제거된다.
본 발명의 실시예들은 비소와 같은 제 1 불순물과, 인과 같은 제 2 불순물을 포함하는 이중 확산 얕은 소스/드레인 확장부들을 형성하는 단계를 포함하고, 이때 상기 제 2 불순물은 상기 제 1 불순물보다 더 높은 확산 계수 또는 확산도를 지닌다. 예를 들면, 상기 얕은 소스/드레인 확장부 임플란트들은, 약 20 내지 100 KeV의 주입 에너지와 약 1×1013원자/cm2 내지 약 5×1014원자/cm2의 도즈(dosage)의 인의 주입과, 약 20 내지 100KeV의 주입 에너지와 약 5×1014 내지 8×1015 원자/cm2의 도즈의 비소의 주입에 의해 형성될 수 있다. 활성화 어닐링이 약 900 ℃ 내지 약 1000 ℃의 온도에서 약 10 내지 30초간 수행될 수 있다.
본 발명의 실시예는 도 1 내지 4에 개시되고, 동일한 형상부들은 동일한 참조번호들에 의해 지시된다. 도 1는 코어 메모리 셀 영역(코어) 및 주변 회로부 영역(주변부)의 일부분을 도시한다. 도 1에 도시된 초기 단계는 종래 방법에 대응되고, 기판(10) 상에 터널 절연층(20A)과 게이트 절연층(20B)을 형성하는 단계를 포함한다. 그리고, 전하 저장 전극층(21A)과 게이트 전극층(21B)이 형성된다. 게이트간(intergate) 절연층(22)은 상기 부동 게이트 전극층(21A) 상에 형성되고, 실리콘 옥사이드, 실리콘 나이트라이드 또는 종래의 실리콘 디옥사이드/실리콘 나이트라이드/실리콘 디옥사이드가 적층된 구조(ONO)를 포함하여 이루어질 수 있다. 제어 게이트 전극층(23)은 ARC층(24A) 및 (24B)의 증착 이전에, 약 200 내지 350 Å의 두께로 증착된다. 상기 터널 절연층 및 게이트 절연층들(20A)과 (20B)은 예를 들면 실리콘 산화물을 포함하여 이루어지고, 반면에 상기 게이트 전극층들(21A), (21B) 및 (23)은 도핑된 다결정 실리콘을 포함하여 이루어진다. 상기 ARC층은 통상적으로 반사방지 코팅으로서 채용되는 임의의 물질, 예를 들면 실리콘 옥시나이트라이드를 포함하여 이루어질 수 있다. 이후에, 제 1 포토레지스트층(P1)이 증착되고, 제 1 포토레지스트 마스크(M1)가 코어 내의 게이트 스택 상에 형성된다.
도 2에서, 상기 코어 내의 게이트 전극 스택이 비등방성 식각에 의해 패터닝됨으로써, 터널 절연층(30)과, 전하 저장 전극층(31)과 집적 절연층(32)과 제어 게이트 전극(33) 및 ARC(34)로 이루어진 스택 게이트 전극 구조를 형성한다. 이후에, 제 1 포토레지스트 물질층(P1)과 제 1 포토레지스트 마스크(M1)가 제거되므로, 주변 회로 영역의 상기 ARC(24B)는 포토레지스트 제거단계(photoresist stripping)에 처음으로 노출된다.
도 2에 도시된 바와 같이, 제 2 포토레지스트 물질층(P2)이 증착되고, 제 2 포토레지스트 마스크(M2)가 주변 회로 영역(또는, 주변부)의 게이트 전극 스택 위에 형성된다. 도 3에 도시된 바와 같이, 주변부 내의 상기 게이트 전극 스택은 비등방성 식각에 의해 패터닝되어, 게이트 절연층(40), 게이트 전극(41)과 ARC(42)로 이루어진 게이트 전극 구조를 형성한다. 이후에, 제 2 포토레지스트 마스크(M2)와 제 2 포토레지스트 물질층(P2)이 제거된다.
도 3에 도시된 바와 같이, 제 3 포토레지스트 물질층(P3)이 증착되고, 제 3 포토레지스트 마스크(M3)가 코어에 형성된다. 이후에, 얕은 소스/드레인 확장부 임플란트들(43)을 형성하기 위한 이온 주입이 수행된다. 이후에, 상기 제 3 포토레지스트 물질층(P3)과 제 3 포토레지스트 마스크(M3)가 제거된다. 도 4에 도시된 바와 같이, 예를 들면 실리콘 디옥사이드와 같은 절연 물질층(P4)이 증착되고, 제 4 마스크(M4)가 상기 코어에 형성된다. 제 4 마스크(M4)는 실리콘 디옥사이드와 같은 절연 측벽 스페이서들로 이루어지고, 중간농도로 또는 고농도로 도핑된 소스/드레인 임플란트들(44)을 형성하기 위한 이온 주입 동안의 마스크로서 작용한다. 절연층(P4)와 제 4 마스크(M4)는 ARC(34), (42)의 제거 이전에 인산에 의해 제거된다.
상기 주변부에 상기 소스/드레인 임플란트들을 형성하는 것과 같은 다양한 과정들과, 활성화 어닐링 및 특정 증착 기술들이 본 발명의 기술적 특징을 모호하게 하는 것을 회피하기 위해 본 설명에서 상세하게 개시되지 않는다. 본 발명의 특징들을 모호하게 하는 것을 회피하기 위해 본 설명에 개시되지 않은 도 1 내지 4에 개시된 단계들의 과정 동안 추가적인 처리 단계들이 수행된다. 예를 들면, 상기 처리는 상기 코어 임플란트들과, 상기 주변부 내의 스페이서 형성 및 주변부 소스/드레인 주입 이후의 주변부의 얕은 소스/드레인 임플란트들, 상기 주변부 게이트 식각 이후의 프리임플란트(preimplants) 산화 단계를 포함한다.
도 1 내지 4에 개시된 바와 같이, 상기 주변부내의 게이트 전극 구조물은 상기 주변부 내의 ARC(42)의 손실을 최소화하기 위해, 상기 제 1 포토레지스트 물질층과 제 1 포토레지스트 마스크(M1)를 제거한 이후에 식각되고, 그럼으로써 상기 패터닝된 게이트 전극 구조물의 크기 정확성을 향상시킨다. 종래의 방법들은 코어 메모리 셀 영역의 요구사항을 보다 더 중요시하는데, 이는 코어 메모리 셀 영역이 보다 많은 공정처리를 요구하고 있기 때문이다. 따라서 종래의 방법들에서는, 주변 회로부 영역의 요구사항들을 해결하기 이전에, 코어 메모리 셀 영역에 대한 공정을 완료하는데 더 초점을 두고 있는 것이 일반적이다. 하지만, 주변 회로부 영역에서 게이트 전극 구조물을 패터닝하기 이전에, 예를 들면 약 3회 정도인 복수의 포토레지스트 제거 단계들은 ARC의 손실을 야기하고, 그럼으로써 상기 주변 회로부 영역에서의 형상부들의 임계 크기에 관한 정확성 손실 그 중에서도 특히, 게이트 전극 구조에서의 임계 크기에 대한 정확성의 손실을 야기한다. 이 문제는 형상부들의 크기가 마이크론 이하로 점점 작아지는 때에는 특히 중요하게 된다. 본 발명은 순차적인 적절한 단계들로 이루어지고, 게이트 전극 구조물이 제 1 포토레지스트 제거이후에 주변 회로부 영역에서 식각되고, 그럼으로써 ARC 손실을 최소화하고, 주변 회로부 영역 내의 식각된 형상부들의 정확성을 향상시킨다.
이전의 설명에서, 수많은 특정 설명들이 본 발명의 보다 나은 이해를 제공하기 위해 개시된다. 그러나, 본 발명은 개시된 설명에 의존함이 없이 구현될 수 있다. 다른 경우들에서, 종래 처리 물질들과 기술들이 본 발명을 모호하게 하지 않도록 상세하게 개시되지 않는다.
본 발명은 다양한 반도체 디바이스들을 제조하는 산업적 사용을 위한 것이고, 특히 상기 반도체 디바이스는 약 0.15 마이크론의 형상부 크기와 예를 들면 약 0.12 마이크론 이하 및 그 이하인 반도체 디바이스들과 같이, 서브마이크론 이하 범위에서의 형상부들을 구비한다. 본 발명은 상기 주변 회로부 영역 내의 형상부들의 향상된 크기 정확성으로 보다 더 집적된 반도체 디바이스들을 제조할 수 있도록 한다.
본 발명의 바람직한 실시예와 그 응용은 본 발명의 상세한 설명에서 도시되고 개시된다. 본 발명은 다양한 다른 결합들로 사용될 수 있고, 표시된 본 발명의 개념의 범위 내에서의 변경들과 변형들을 포함할 수 있음이 인식되어야 한다.

Claims (10)

  1. 코어 메모리 셀 영역과 주변 회로부 영역을 구비한 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 상기 메모리 셀 영역 내에 제 1 게이트 전극 스택(20, 21, 22, 23, 24)을 형성하는 단계와, 여기서 상기 제 1 게이트 전극 스택은
    터널 절연층(20a)과,
    전하 저장 전극층(21a)과,
    절연층(22)과,
    제어 게이트 전극층(23), 및
    반사-방지 코팅(ARC)(24a)을 순차적으로 포함하고;
    (b) 상기 주변 회로 영역 내에 제 2 게이트 전극 스택(20, 21, 24)을 형성하는 단계와, 여기서 상기 제 2 게이트 전극 스택은
    절연층(20b)과,
    게이트 전극층(21b), 및
    ARC(24b)를 포함하고;
    (c) 상기 코어 메모리 셀과 주변 회로 영역들 상에 제 1 포토레지스트 물질층(P1)을 증착하는 단계와;
    (d) 상기 제 1 게이트 전극 스택 상에 제 1 포토레지스트 마스크(M1)를 형성하는 단계와;
    (e) 상기 제 2 게이트 전극 스택이 상기 제 1 포토레지스트 물질층에 의해 마스크되는 때, 적어도 하나의 게이트 전극 스택 구조를 형성하기 위해 상기 제 1 게이트 전극 스택을 식각하는 단계와, 여기서 상기 게이트 전극 스택 구조는
    터널 절연층(30)과,
    전하 저장 전극(31)과,
    인터게이트 절연층(32)과,
    제어 게이트 전극(33), 및
    ARC(34)를 순차적으로 포함하고;
    (f) 상기 코어 메모리 셀 영역으로부터 제 1 포토레지스트 마스크(M1)를 제거하고, 상기 주변 회로부 영역으로부터 상기 제 1 포토레지스트 물질층(P1)을 제거하는 단계와;
    (g) 상기 코어 메모리 셀과 주변 회로부 영역들 상에 제 2 포토레지스트 물질층(P2)을 형성하는 단계와;
    (h) 상기 제 2 게이트 전극 스택 상에 제 2 포토레지스트 마스크(M2)를 형성하는 단계와;
    (i) 제 2 게이트 전극 구조물을 형성하기 위해 상기 제 2 게이트 전극 스택을 식각하는 단계를 포함하고, 여기서 상기 제 2 게이트 전극 구조물은
    게이트 절연층(40)과,
    게이트 전극(41), 및
    ARC(42)를 순차적으로 포함하고;
    (j) 상기 주변 회로부 영역으로부터 상기 제 2 포토레지스트 마스크(M2)를 제거하고, 상기 코어 메모리 셀 영역으로부터 상기 제 2 포토레지스트 물질층(P2)을 제거하는 단계와; 그리고
    (k) 상기 코어 메모리 셀 영역 내에 소스/드레인 영역들(43)을 형성하기 위해 불순물들을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 단계 (k)는:
    (k1) 상기 코어 메모리 셀과 주변 회로부 영역들 상에 제 3 포토레지스트 물질층(P3)을 증착하는 단계와;
    (k2) 상기 코어 메모리 영역 상에 제 3 포토레지스트 마스크(M3)를 형성하는 단계와; 그리고
    (k3) 각 스택 게이트 전극 구조물과 관련하여 얕은 소스/드레인 확장부 임플란트(43)를 형성하기 위해 상기 제 3 포토레지스트 마스크를 적용하여 불순물을 주입하는 단계로 더 수행되는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  3. 제 2 항에 있어서, 상기 단계(k)는:
    (k4) 상기 코어 메모리 셀 영역으로부터 상기 제 3 마스크를 제거하는 단계와;
    (k5) 상기 코어 메모리 셀 영역 상에 상기 제 4 마스크(M4)를 형성하는 단계와;
    (k6) 각 스택 게이트 전극 구조물과 관련된 중간농도로 또는 고농도로 도핑된 소스/드레인 임플란트들(44)을 형성하기 위해 상기 제 4 마스크를 적용하여 불순물들을 주입하는 단계와;
    (k7) 상기 제 4 마스크를 제거하는 단계와; 그리고
    (k8) 활성 어닐링 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  4. 제 3 항에 있어서, 상기 단계(k3)는:
    동일한 도전형의 제 1 및 제 2 불순물들을 주입하는 단계를 포함하고, 여기서 상기 제 2 불순물은 상기 제 1 불순물보다 더 큰 확산 계수를 지닌 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  5. 제 4 항에 있어서, 상기 제 1 불순물은 비소를 포함하고, 상기 제 2 불순물은 인을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  6. 제 3 항에 있어서, 상기 단계(k4)는 상기 주변 회로부 영역으로부터 제 3 포토레지스트 물질층을 제거하는 단계를 포함하고;
    상기 단계(k7)는 상기 주변 회로부 영역으로부터 상기 제 4 포토레지스트 물질층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  7. 제 1 항에 있어서, 상기 게이트 전극, 전하 저장 전극 및 제어 게이트 전극은 도핑된 폴리크리스탈 실리콘으로 이루어지고;
    상기 게이트 절연층은 실리콘 디옥사이드로 이루어지며;
    상기 집적 절연층은 실리콘 디옥사이드, 실리콘 니트라이드 및 실리콘 디옥사이드의 순차적 스택에 의해 이루어지는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  8. 제 1 항에 있어서, 상기 ARC는 실리콘 옥시니트라이드를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  9. 제 1 항에 있어서, 상기 전하 저장 전극은 도핑된 폴리크리스탈 실리콘으로 이루어지고; 그리고
    상기 게이트 절연층 및 집적 절연층은 실리콘 디옥사이드로 이루어지는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
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