KR100717409B1 - 반사-방지 코팅으로 반도체 메모리 디바이스를 제조하는방법 - Google Patents
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Abstract
Description
EP-A-0 592 039는 매립된 EPROM으로 이루어진 집적 회로의 제조 공정을 개시하고, 상기 EPROM 내의 비-휘발성 메모리는 반도체 기판의 논리 영역 내의 트랜지스터를 저하시키지 않고 최적화된다. 상기 메모리 셀을 형성할 때 상기 논리 영역은 부동 게이트가 만들어지는 동일 폴리층에 의한 주입 및 산화에 대하여 균일하게 보호된다. 이때, 제 2 단계에서, 일반적인 CMOS 과정이 필요한 소스/드레인 주입 단계 이전에 상기 논리 영역 내의 트랜지스터들의 게이트들을 형성하기 위해 수행된다.
US-A-5,920,796은 반도체 디바이스 내의 국부 상호연결을 생성하는 인-시투(in-situ) 식각 공정을 개시하고, 상기 반도체 디바이스에서 하부 반사-방지 코팅은 절연층과 후속되어 부가된 레지스트 마스크 간의 장벽층을 형성한다.
Claims (10)
- 코어 메모리 셀 영역과 주변 회로부 영역을 구비한 반도체 디바이스를 제조하는 방법에 있어서,(a) 상기 메모리 셀 영역 내에 제 1 게이트 전극 스택(20, 21, 22, 23, 24)을 형성하는 단계와, 여기서 상기 제 1 게이트 전극 스택은터널 절연층(20a)과,전하 저장 전극층(21a)과,절연층(22)과,제어 게이트 전극층(23), 및반사-방지 코팅(ARC)(24a)을 순차적으로 포함하고;(b) 상기 주변 회로 영역 내에 제 2 게이트 전극 스택(20, 21, 24)을 형성하는 단계와, 여기서 상기 제 2 게이트 전극 스택은절연층(20b)과,게이트 전극층(21b), 및ARC(24b)를 포함하고;(c) 상기 코어 메모리 셀과 주변 회로 영역들 상에 제 1 포토레지스트 물질층(P1)을 증착하는 단계와;(d) 상기 제 1 게이트 전극 스택 상에 제 1 포토레지스트 마스크(M1)를 형성하는 단계와;(e) 상기 제 2 게이트 전극 스택이 상기 제 1 포토레지스트 물질층에 의해 마스크되는 때, 적어도 하나의 게이트 전극 스택 구조를 형성하기 위해 상기 제 1 게이트 전극 스택을 식각하는 단계와, 여기서 상기 게이트 전극 스택 구조는터널 절연층(30)과,전하 저장 전극(31)과,인터게이트 절연층(32)과,제어 게이트 전극(33), 및ARC(34)를 순차적으로 포함하고;(f) 상기 코어 메모리 셀 영역으로부터 제 1 포토레지스트 마스크(M1)를 제거하고, 상기 주변 회로부 영역으로부터 상기 제 1 포토레지스트 물질층(P1)을 제거하는 단계와;(g) 상기 코어 메모리 셀과 주변 회로부 영역들 상에 제 2 포토레지스트 물질층(P2)을 형성하는 단계와;(h) 상기 제 2 게이트 전극 스택 상에 제 2 포토레지스트 마스크(M2)를 형성하는 단계와;(i) 제 2 게이트 전극 구조물을 형성하기 위해 상기 제 2 게이트 전극 스택을 식각하는 단계를 포함하고, 여기서 상기 제 2 게이트 전극 구조물은게이트 절연층(40)과,게이트 전극(41), 및ARC(42)를 순차적으로 포함하고;(j) 상기 주변 회로부 영역으로부터 상기 제 2 포토레지스트 마스크(M2)를 제거하고, 상기 코어 메모리 셀 영역으로부터 상기 제 2 포토레지스트 물질층(P2)을 제거하는 단계와; 그리고(k) 상기 코어 메모리 셀 영역 내에 소스/드레인 영역들(43)을 형성하기 위해 불순물들을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
- 제 1 항에 있어서, 상기 단계 (k)는:(k1) 상기 코어 메모리 셀과 주변 회로부 영역들 상에 제 3 포토레지스트 물질층(P3)을 증착하는 단계와;(k2) 상기 코어 메모리 영역 상에 제 3 포토레지스트 마스크(M3)를 형성하는 단계와; 그리고(k3) 각 스택 게이트 전극 구조물과 관련하여 얕은 소스/드레인 확장부 임플란트(43)를 형성하기 위해 상기 제 3 포토레지스트 마스크를 적용하여 불순물을 주입하는 단계로 더 수행되는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
- 제 2 항에 있어서, 상기 단계(k)는:(k4) 상기 코어 메모리 셀 영역으로부터 상기 제 3 마스크를 제거하는 단계와;(k5) 상기 코어 메모리 셀 영역 상에 상기 제 4 마스크(M4)를 형성하는 단계와;(k6) 각 스택 게이트 전극 구조물과 관련된 중간농도로 또는 고농도로 도핑된 소스/드레인 임플란트들(44)을 형성하기 위해 상기 제 4 마스크를 적용하여 불순물들을 주입하는 단계와;(k7) 상기 제 4 마스크를 제거하는 단계와; 그리고(k8) 활성 어닐링 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
- 제 3 항에 있어서, 상기 단계(k3)는:동일한 도전형의 제 1 및 제 2 불순물들을 주입하는 단계를 포함하고, 여기서 상기 제 2 불순물은 상기 제 1 불순물보다 더 큰 확산 계수를 지닌 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
- 제 4 항에 있어서, 상기 제 1 불순물은 비소를 포함하고, 상기 제 2 불순물은 인을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
- 제 3 항에 있어서, 상기 단계(k4)는 상기 주변 회로부 영역으로부터 제 3 포토레지스트 물질층을 제거하는 단계를 포함하고;상기 단계(k7)는 상기 주변 회로부 영역으로부터 상기 제 4 포토레지스트 물질층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
- 제 1 항에 있어서, 상기 게이트 전극, 전하 저장 전극 및 제어 게이트 전극은 도핑된 폴리크리스탈 실리콘으로 이루어지고;상기 게이트 절연층은 실리콘 디옥사이드로 이루어지며;상기 집적 절연층은 실리콘 디옥사이드, 실리콘 니트라이드 및 실리콘 디옥사이드의 순차적 스택에 의해 이루어지는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
- 제 1 항에 있어서, 상기 ARC는 실리콘 옥시니트라이드를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
- 제 1 항에 있어서, 상기 전하 저장 전극은 도핑된 폴리크리스탈 실리콘으로 이루어지고; 그리고상기 게이트 절연층 및 집적 절연층은 실리콘 디옥사이드로 이루어지는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
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Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/417,131 US6235587B1 (en) | 1999-10-13 | 1999-10-13 | Method of manufacturing a semiconductor device with reduced arc loss in peripheral circuitry region |
US09/417,131 | 1999-10-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020047230A KR20020047230A (ko) | 2002-06-21 |
KR100717409B1 true KR100717409B1 (ko) | 2007-05-11 |
Family
ID=23652706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020027004726A KR100717409B1 (ko) | 1999-10-13 | 2000-09-29 | 반사-방지 코팅으로 반도체 메모리 디바이스를 제조하는방법 |
Country Status (9)
Country | Link |
---|---|
US (1) | US6235587B1 (ko) |
EP (1) | EP1222690B1 (ko) |
JP (1) | JP4944328B2 (ko) |
KR (1) | KR100717409B1 (ko) |
CN (1) | CN1186812C (ko) |
AT (1) | ATE385042T1 (ko) |
DE (1) | DE60037901T2 (ko) |
TW (1) | TW474009B (ko) |
WO (1) | WO2001027994A1 (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10221884A1 (de) * | 2002-05-16 | 2003-11-27 | Infineon Technologies Ag | Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung |
US6818141B1 (en) * | 2002-06-10 | 2004-11-16 | Advanced Micro Devices, Inc. | Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines |
KR100549586B1 (ko) * | 2003-07-21 | 2006-02-08 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 트랜지스터 제조방법 |
US7186614B2 (en) * | 2003-11-10 | 2007-03-06 | Intel Corporation | Method for manufacturing high density flash memory and high performance logic on a single die |
US20080085609A1 (en) * | 2006-07-31 | 2008-04-10 | Vasek James E | Method for protecting high-topography regions during patterning of low-topography regions |
KR100760925B1 (ko) * | 2006-09-20 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
CN104282630B (zh) * | 2013-07-02 | 2017-05-10 | 中芯国际集成电路制造(上海)有限公司 | 一种制作闪存的方法 |
JP6194684B2 (ja) * | 2013-08-05 | 2017-09-13 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
CN104425366B (zh) * | 2013-08-20 | 2017-12-29 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
CN108766879B (zh) * | 2018-06-28 | 2023-08-11 | 长鑫存储技术有限公司 | 晶体管栅极的制备方法及晶体管结构 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0182974B1 (ko) * | 1996-08-24 | 1999-03-20 | 김광호 | 플래시 불휘발성 반도체 메모리 장치 및 그 제조방법 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2825585B2 (ja) * | 1990-01-29 | 1998-11-18 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
EP0592039B1 (en) | 1992-10-07 | 1998-08-26 | Koninklijke Philips Electronics N.V. | Method of manufacturing an integrated circuit with a non-volatile memory element |
DE69320582T2 (de) * | 1992-10-07 | 1999-04-01 | Koninklijke Philips Electronics N.V., Eindhoven | Verfahren zur Herstellung eines integrierten Schaltkreises mit einem nichtflüchtigen Speicherelement |
JPH07147397A (ja) * | 1993-11-25 | 1995-06-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JPH07297393A (ja) * | 1994-04-25 | 1995-11-10 | Seiko Instr Inc | 半導体装置およびその製造方法 |
TW360980B (en) | 1994-05-04 | 1999-06-11 | Nippon Precision Circuits | Single transistor EEPROM memory device |
KR0161402B1 (ko) | 1995-03-22 | 1998-12-01 | 김광호 | 불휘발성 메모리 제조방법 |
US5920796A (en) | 1997-09-05 | 1999-07-06 | Advanced Micro Devices, Inc. | In-situ etch of BARC layer during formation of local interconnects |
US5933729A (en) | 1997-12-08 | 1999-08-03 | Advanced Micro Devices, Inc. | Reduction of ONO fence during self-aligned etch to eliminate poly stringers |
JP3147847B2 (ja) * | 1998-02-24 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US6004843A (en) * | 1998-05-07 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Process for integrating a MOS logic device and a MOS memory device on a single semiconductor chip |
-
1999
- 1999-10-13 US US09/417,131 patent/US6235587B1/en not_active Expired - Lifetime
-
2000
- 2000-09-29 AT AT00967129T patent/ATE385042T1/de not_active IP Right Cessation
- 2000-09-29 CN CNB008141819A patent/CN1186812C/zh not_active Expired - Lifetime
- 2000-09-29 JP JP2001530912A patent/JP4944328B2/ja not_active Expired - Fee Related
- 2000-09-29 DE DE60037901T patent/DE60037901T2/de not_active Expired - Lifetime
- 2000-09-29 KR KR1020027004726A patent/KR100717409B1/ko active IP Right Grant
- 2000-09-29 EP EP00967129A patent/EP1222690B1/en not_active Expired - Lifetime
- 2000-09-29 WO PCT/US2000/026874 patent/WO2001027994A1/en active Search and Examination
- 2000-10-06 TW TW089120842A patent/TW474009B/zh not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0182974B1 (ko) * | 1996-08-24 | 1999-03-20 | 김광호 | 플래시 불휘발성 반도체 메모리 장치 및 그 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
DE60037901T2 (de) | 2009-01-29 |
EP1222690A1 (en) | 2002-07-17 |
WO2001027994A1 (en) | 2001-04-19 |
CN1378704A (zh) | 2002-11-06 |
US6235587B1 (en) | 2001-05-22 |
JP4944328B2 (ja) | 2012-05-30 |
DE60037901D1 (de) | 2008-03-13 |
EP1222690B1 (en) | 2008-01-23 |
ATE385042T1 (de) | 2008-02-15 |
CN1186812C (zh) | 2005-01-26 |
KR20020047230A (ko) | 2002-06-21 |
JP2003511875A (ja) | 2003-03-25 |
TW474009B (en) | 2002-01-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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