KR20040007144A - 엠비디드 메모리 소자의 제조방법 - Google Patents
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Abstract
소자의 특성을 저하시키지 않으면서 소자의 면적을 줄일 수 있고 제조공정을 단순화할 수 있는 엠비디드 메모리 소자의 제조방법을 개시한다. 이는, 반도체기판에 소자분리막을 형성하는 단계와,반도체기판에 마스크 셀, 플래쉬 셀, 고전압 및 저전압 트랜지스터가 형성될 웰을 형성하는 단계와, 마스크 셀의 채널이 형성될 영역과 플래쉬 셀의 소오스가 형성될 영역을 한정하는 단계와, 마스크 셀 및 플래쉬 셀의 한정된 영역에 불순물을 주입하는 단계와, 고전압 트랜지스터의 게이트산화막을 형성하는 단계와, 플래쉬 셀 및 저전압 트랜지스터의 게이트산화막을 형성하는 단계와, 플래쉬 셀의 플로팅 게이트를 형성하고, 고전압 및 저전압 트랜지스터 영역에는 게이트용 도전층을 형성하는 단계와, 플로팅 게이트 위에 절연막과 컨트롤 게이트를 형성하고, 마스크 셀 및 고전압 및 저전압 트랜지스터의 게이트를 형성하는 단계, 그리고 플래쉬 셀, 고전압 및 저전압 트랜지스터의 소오스/드레인을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자와 마스크 셀을 동일 기판에 집적시켜 공정을 단순화한 엠비디드 메모리 소자의 제조방법을 제공하는 것이다.
불휘발성 메모리 소자의 일종인 플래쉬(flash) 메모리 소자는 비휘발성 특성으로 인해 최근 휴대용 전자제품 시장의 성장과 함께 그 수요가 점차 증가하고 있다. 또한 마스크 셀(mask cell) 제품은 주로 MCU(Main Control Unit) 또는 컨트롤러에 사용된다.
도 1a 내지 도 1d는 종래의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 통상의 소자분리 공정을 이용하여 반도체기판(2)의 표면에 소자분리용 필드산화막(4)을 형성한다.사진공정과 이온주입 공정 및 열처리 공정을 이용하여 상기 반도체기판에 N웰(6)과 P웰(8)을 형성한다. 상기 N웰(6)에는 저전압용 PMOS 트랜지스터와 고전압용 PMOS 트랜지스터가 형성되고, P웰(8)에는 플래쉬 메모리 소자, 저전압용 NMOS 트랜지스터 및 고전압용 NMOS 트랜지스터가 각각 형성된다.
다음, 상기 반도체기판 상에 산화막을 형성한 다음 식각하여 고전압용 트랜지스터의 게이트산화막(10)을 형성한다. 사진공정을 이용하여 플래쉬 셀, 저전압용 NMOS 및 PMOS 트랜지스터 영역을 한정하는 포토레지스트 패턴(12)을 형성한 다음 노출된 영역의 상기 게이트산화막을 제거한다. 따라서, 고전압 영역에만 게이트산화막(10)이 남게된다.
도 1b를 참조하면, 상기 포토레지스트 패턴을 제거하고 노출된 영역의 반도체기판에 얇은 산화막을 형성하여 터널산화막(14)을 형성한다. 다음, 반도체기판의 전면에 도우프된 제1 폴리실리콘막을 형성한 다음 사진식각 공정을 실시하여 플래쉬 소자의 플로팅 게이트(16a)를 형성한다. 이 때, 고전압 및 저전압 트랜지스터가 형성될 영역에는 게이트용 제1 폴리실리콘막(16)이 형성된다.
다음에, 플로팅 게이트에서 컨트롤 게이트로 전자들이 누설되는 것을 방지하기 위하여, 플로팅 게이트가 형성된 반도체기판 상에 산화막/질화막/산화막 구조의 절연막(18)을 형성한다. 다음, 반도체기판의 전면에 도우프된 제2 폴리실리콘막을 형성한 다음, 사진식각 공정으로 플래쉬 셀을 제외한 모든 영역의 제2 폴리실리콘막과 절연막을 제거하여 플래쉬 셀의 컨트롤 게이트(20)를 형성한다.
도 1c를 참조하면, 전면에 도우프된 폴리실리콘막과 텅스텐 실리사이드(WSi)를 증착하여 도전층(도시되지 않음)을 형성한 다음, 후속 사진공정을 용이하게 하기 위하여 결과물의 전면에 산화질화막(oxynitride)을 증착하여 반사방지막(도시되지 않음))을 형성한다. 이어서, 사진식각 공정을 실시하여 고전압 및 저전압용 트랜지스터의 게이트들(16b, 16c, 16d, 16e)을 형성한다. 이 때, 플래쉬 셀의 컨트롤 게이트(20)도 함께 패터닝된다. 이어서, 사진공정으로 플래쉬 셀 영역만을 오픈(open)한 다음, 컨트롤 게이트를 마스크로 사용하여 노출된 영역의 절연막(18)과 플로팅 게이트(16a)를 식각한다.
도 1d를 참조하면, 통상의 이온주입 및 열처리 공정을 이용하여 플래쉬 셀, 고전압 및 저전압용 트랜지스터의 소오스/드레인(22, 24, 26)을 각각 형성한다. 이 때, 플래쉬 셀에는 LDD 구조의 소오스/드레인(22)을 형성한다. 결과물의 전면에 산화막을 증착한 다음 평탄화하여 층간절연막(28)을 형성하고, 사진식각 공정을 실시하여 콘택홀을 형성한다. 이후, 계속해서 통상의 공정을 진행하여 소자를 완성한다.
기존의 휴대폰이나 PDA와 같은 휴대용 제품들은 에스램(SRAM)과 플래쉬 칩들을 별도로 구현하기 때문에 제품에서 차지하는 면적이 늘어나게 되어 전력 소모가클뿐만 아니라, 소형화, 슬림화로 가는 추세에 많은 장애가 된다. 실제로 SRAM 공정으로 만들어진 제품은 SRAM 소자의 특성상 4개 또는 6개의 트랜지스터로 구현하여야 칩이 완성되므로, 같은 디자인 룰의 공정을 이용한 SRAM 제품들은 저장용량이 떨어진다. 또한, 컨트롤 게이트를 마스크로 이용하여 플로팅 게이트를 식각하는 공정에서 터널 산화막의 측면침해(side attack)로 인해 전하보유 특성이 악화되는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, 소자의 특성을 저하시키지 않으면서 소자의 면적을 줄일 수 있고 제조공정을 단순화할 수 있는 엠비디드 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래의 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명에 의한 엠비디드 메모리 소자의 제조방법을 설명하기 위하여 간략히 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 엠비디드 메모리 소자의 제조방법은, 반도체기판에 소자분리막을 형성하는 단계와,상기 반도체기판에 마스크 셀, 플래쉬 셀, 고전압 및 저전압 트랜지스터가 형성될 웰을 형성하는 단계와, 마스크 셀의 채널이 형성될 영역과 플래쉬 셀의 소오스가 형성될 영역을 한정하는 단계와, 상기 마스크 셀 및 플래쉬 셀의 한정된 영역에 불순물을 주입하는 단계와, 상기 고전압 트랜지스터의 게이트산화막을 형성하는 단계와, 상기 플래쉬 셀 및 저전압 트랜지스터의 게이트산화막을 형성하는 단계와, 상기 플래쉬 셀의 플로팅 게이트를 형성하고, 고전압 및 저전압 트랜지스터 영역에는 게이트용 도전층을 형성하는 단계와, 상기 플로팅 게이트 위에 절연막과 컨트롤 게이트를 형성하고, 상기 마스크 셀 및 상기 고전압 및 저전압 트랜지스터의 게이트를 형성하는 단계, 그리고 상기 플래쉬 셀, 고전압 및 저전압 트랜지스터의 소오스/드레인을 형성하는 단계를 포함한다.
여기서, 상기 고전압 트랜지스터의 게이트산화막을 형성하는 단계에서, 상기 마스크 셀 및 플래쉬 셀에 불순물이 주입된 영역도 산화시며 매몰 채널이 형성되도록 한다. 그리고, 상기 고전압 트랜지스터의 게이트산화막을 형성하는 단계에서, 상기 마스크 셀 및 플래쉬 셀의 불순물이 주입된 영역에 3,500 ∼ 4,000Å 정도의 산화막이 형성되도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명에 의한 엠비디드 메모리 소자의 제조방법을 설명하기 위하여 간략히 도시한 단면도들이다.
도 2a를 참조하면, 예컨대 선택적 산화(LOCOS)와 같은 통상의 소자분리 공정을 이용하여 반도체기판(32)의 표면에 활성영역과 비활성영역을 한정하기 위한 필드산화막(34)을 형성한다.사진공정과 이온주입 및 열처리 공정을 이용하여 상기 반도체기판에 N웰(36)과 P웰(38)을 형성한다. 상기 N웰(36)에는 저전압용 PMOS 트랜지스터와 고전압용 PMOS 트랜지스터가 형성되고, P웰(38)에는 마스크 셀, 플래쉬 소자, 저전압용 NMOS 트랜지스터 및 고전압용 NMOS 트랜지스터가 각각 형성된다. 특히, 플래쉬 소자와 고전압용 NMOS 트랜지스터가 형성되는 영역은 3중 P웰(Triple P-well) 구조로 형성한다. 그리고, 후속되는 산화공정에서 P웰 내의 불순물, 예를 들어 보론(B)이 산화막내로 확산됨으로써 P웰의 불순물 농도가 낮아지고,이로 인해 필드 트랜지스터 특성이 취약해지는 문제점을 보강하기 위하여, N-채널 필드(field) 이온주입 공정을 실시하는 것이 바람직하다.
도 2b를 참조하면, 상기 반도체기판 상에 산화막을 형성하여 패드산화막(40)을 형성한다. 상기 반도체기판 상에, 마스크 셀의 비트라인 역할을 하고, 각 셀 간의 절연 역할을 하는 매몰 채널을 형성하기 위한 패턴을 이용하여 포토레지스트 패턴(42)을 형성한다. 이 때, 이 포토레지스트 패턴(42)에 의해 노출되는 영역은 마스크 셀의 매몰 채널이 형성될 영역과 플래쉬 소자의 소오스영역이 된다. 다음에, 상기 포토레지스트 패턴(42)을 마스크로 사용하여 노출된 반도체기판에, N형 불순물, 예를 들어 아세닉(As)을 2.0×1015이온/㎠의 도우즈와 50KeV의 전압으로 이온주입한다. 이렇게 이온주입된 불순물들은 후속되는 산화막 형성공정에서 기판쪽으로 확산되어 매몰 N채널을 형성하게 되어 마스크 셀의 콘택라인을 줄이는 효과를 가지게 되고, 매몰 N-채널을 통해서 전원전압(Vcc)과 그라운드 라인이 형성된다.
도 2c를 참조하면, 상기 매몰 N-채널용 포토레지스트 패턴을 제거한 다음, 이온주입 공정에서의 손상을 제거하기 위하여 소정의 온도에서 어닐링을 진행한다.다음, 사진공정 및 이온주입 공정을 사용하여 저전압 및 고전압 트랜지스터의 문턱전압을 조절하기 위한 공정을 실시한다. 이 때, 상기 매몰 채널 형성시 발생된 파티클(particle)을 제거하는 세정공정도 함께 실시하는 것이 바람직하다.
이어서, 상기 반도체기판에 대해 산화를 실시하여 고전압 트랜지스터의 게이트산화막(44)을 형성한다. 이 고전압용 게이트산화막(44)은셀의 데이터 프로그램(program)이나 소거(erase)시에 사용되는 고전압을 펌핑하거나 천이(transition)하는 트랜지스터의 게이트산화막으로 사용된다. 상기 고전압 게이트산화막(44)은 약 150Å 정도의 두께로 형성하는데, 이 때 매몰 N-채널 형성을 위하여 이온주입된 영역은 산화가 급격히 진행되어 약 3,500 ∼ 4,000Å 정도로 산화막(46)이 형성된다. 이 산화공정에서, 고농도로 이온주입된 불순물들이 반도체기판의 벌크(bulk) 쪽으로 확산하여 상기 산화막(46)의 하부에 매몰 N-채널(48)이 형성된다.
도 2d를 참조하면, 사진공정을 실시하여 고전압 트랜지스터 영역을 제외한 영역, 즉 마스크 셀 영역, 플래쉬 셀 영역 및 저전압 트랜지스터 영역을 노출시키는 포토레지스트 패턴을 형성한다. 이 포토레지스트 패턴을 마스크로 사용하여 노출된 영역의 고전압 게이트산화막을 식각하여 제거한다. 이 식각공정에서 매몰 N-채널 상부에 형성되었던 산화막(46)도 일부 식각되어 1,300 ∼ 1,500Å 정도만 남는다.
다음에, 상기 포토레지스트 패턴을 제거한 후 소정의 세정액을 사용하여 상기 반도체기판을 세정한 다음, 산화를 실시하여 노출된 영역에 100Å 정도 두께의터널 산화막(50)을 형성한다. 플래쉬 셀 및 저전압 영역에는 저전압용 게이트산화막이 형성된다. 상기 터널산화막(50)은 플로팅 게이트, 즉 셀 게이트의 산화막으로서, 막질이 매우 중요하다. 그 이유는, 터널 산화막은 데이터 프로그램시에는 전자를 용이하게 통과시키지만 일단 차아지(charge)된 전자들이 빠져나갈 수 없도록 장벽역할을 하여 플로팅 게이트의 차아지된 전자를 일정하게 유지할 수 있어야 하며, 소거시에는 전자들이 일순간에 모두 빠져나갈 수 있어야 하기 때문이다.
상기 세정 및 산화공정은 고전압 게이트산화막(44)이 노출된 상태에서 진행되는데 그 두께를 150Å정도로 유지할 수 있어야 한다.
다음에, 결과물 상에 폴리실리콘막을 증착한 다음 이를 도우프시킨다. 도우프된 상기 폴리실리콘막을 이방성식각하여 플래쉬 소자의 플로팅 게이트(52a)를 형성한다. 이 때, 고전압 및 저전압 트랜지스터가 형성될 영역에는 게이트용 제1 폴리실리콘막(52)이 형성된다.
이어서, 플로팅 게이트에서 컨트롤 게이트로 전자들이 누설되는 것을 방지하기 위하여, 플로팅 게이트(52a)가 형성된 반도체기판 상에 산화막/질화막/산화막 구조의 절연막(54)을 형성한다. 이러한 장벽역할을 수행하기 위해서는 열산화막이 가장 좋지만, 플로팅 게이트(52a)가 도우프되어 있기 때문에 화학기상증착(CVD) 방법으로 증착하여야 한다. 특히, 산화막의 절연파괴의 주원인인 홀(hole)에 의한 누설전류를 방지하기 위하여 ONO 절연막(54)의 최상층 산화막의 두께는 30 ∼ 40Å 정도로 형성한다. 그리고, ONO 절연막(54)의 막질을 향상시키고 각 막질간의 결합을 강화시키기 위하여 습식산화 공정으로 진행한다.
다음, 전면에 도우프된 폴리실리콘막을 증착한 다음, 패터닝하여 플래쉬 소자의 컨트롤 게이트(56a)와 마스크 셀의 게이트(56b)를 형성한다.
그 위에, 도우프된 폴리실리콘막(58)과 텅스텐 실리사이드(도시되지 않음)를 증착한다. 계속해서 후속 사진공정을 용이하게 하기 위하여 결과물의 전면에 산화질화막(oxynitride)을 증착하여 반사방지막(60)을 형성한다. 상기 반사방지막(60) 위에, 각 트랜지스터의 게이트를 패터닝하기 위한 포토레지스트 패턴(62)을 형성한다.
도 2e를 참조하면, 상기 포토레지스트 패턴을 마스크로 사용한 사진공정으로 상기 텅스텐 실리사이드, 제3 폴리실리콘막, 제2 폴리실리콘막 및 게이트용 제1 폴리실리콘막을 차례로 패터닝하여 각 트랜지스터들의 게이트전극(52b, 52c, 52d, 52e)을 각각 형성한다. 마스크 셀 영역은 워드라인 방향으로 마스크 셀 라인(56b)이 형성되고, 플래쉬 소자 영역에서는 컨트롤 게이트(56a)가 셀 단위로 한정된다. 상기 포토레지스트 패턴을 제거한 다음, 플래쉬 소자 영역을 노출시키는 포토레지스트 패턴(64)을 형성한다.
도 2f를 참조하면, 플래쉬 소자 영역을 노출시키는 상기 포토레지스트 패턴을 마스크로 하여 노출된 영역의 ONO 절연막(54)과 플로팅 게이트(52a)를 식각하여 셀 단위로 한정되도록 한다. 이 식각 공정은 컨트롤 게이트(56a)를 마스크로 하여 자기정합적으로 이루어진다. 그리고, 상기 절연막(54)을 식각할 때 플래쉬 셀 영역의 매몰 N-채널 위에 형성되어 있던 산화막도 함께 식각되어 약 200Å 이하의 두께만 남게된다.
상기 자기정합 식각에 의한 손상을 회복시키고 후속 접합층 형성공정에서의 이온주입에 의한 손상을 방지하기 위하여 소정의 온도, 예를 들어 900℃의온도와 산소(O2) 분위기하에서 재산화를 실시한다.
다음에, 사진공정 및 이온주입 공정을 차례로 진행하여 고전압 트랜지스터의 소오스/드레인(68, 70) 및 플래쉬 소자의 소오스/드레인(66)을 각각 형성한다. 다음에, 사진공정 및 이온주입 공정을 진행하여 마스크 셀을 원하는 패턴으로 코딩(coding)한다. 계속해서, 층간절연막 형성, 평탄화, 콘택 형성공정 및 후속 공정을 통상의 방법에 따라 실시하여 소자를 완성한다.
상술한 본 발명에 의한 엠비디드 메모리 소자의 제조방법에 따르면, 플래쉬 소자와 마스크 셀을 동일 기판 상에 집적시켜 플래쉬 소자의 데이터 보유 능력과 마스크 셀의 데이터 저장기능을 동시에 구현할 수 있다. 또한, 종래의 SRAM을 이용한 메모리 소자보다 셀의 면적을 크게 줄일 수 있고 동일한 면적내에 더 많은 저장용량의 소자를 제조할 수 있다. 또한, 기존의 플래쉬 셀 소오스를 형성할 때 매몰 채널도 함께 형성함으로써, 마스크 또는 공정의 추가 없이 금속라인 형성 공정을 1회로 줄일 수 있어 제조공정을 단순화할 수 있으며 셀 면적을 더욱 축소시킬 수 있다. 본 발명은 MCU를 이용하는 스마트 카드(smart card)나 PDA 휴대폰 같은 휴대용 무선통신 분야에서 다양하게 응용될 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (5)
- 반도체기판에 소자분리막을 형성하는 단계;상기 반도체기판에 마스크 셀, 플래쉬 셀, 고전압 및 저전압 트랜지스터가 형성될 웰을 형성하는 단계;마스크 셀의 채널이 형성될 영역과 플래쉬 셀의 소오스가 형성될 영역을 한정하는 단계;상기 마스크 셀 및 플래쉬 셀의 한정된 영역에 불순물을 주입하는 단계;상기 고전압 트랜지스터의 게이트산화막을 형성하는 단계;상기 플래쉬 셀 및 저전압 트랜지스터의 게이트산화막을 형성하는 단계;상기 플래쉬 셀의 플로팅 게이트를 형성하고, 고전압 및 저전압 트랜지스터 영역에는 게이트용 도전층을 형성하는 단계;상기 플로팅 게이트 위에 절연막과 컨트롤 게이트를 형성하고, 상기 마스크 셀 및 상기 고전압 및 저전압 트랜지스터의 게이트를 형성하는 단계; 및상기 플래쉬 셀, 고전압 및 저전압 트랜지스터의 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 엠비디드 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 고전압 트랜지스터의 게이트산화막을 형성하는 단계에서, 상기 마스크 셀 및 플래쉬 셀에 불순물이 주입된 영역도 산화시키는 것을 특징으로 하는 엠비디드 메모리 소자의 제조방법.
- 제 2항에 있어서, 상기 마스크 셀 및 플래쉬 셀의 불순물이 주입된 영역에 3,500 ∼ 4,000Å 정도의 산화막이 형성되도록 하는 것을 특징으로 하는 엠비디드 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 플래쉬 셀 및 저전압 트랜지스터의 게이트산화막을 형성하기 전에, 플래쉬 셀 및 저전압 트랜지스터 영역에 형성된 게이트산화막을 제거하는 것을 특징으로 하는 엠비디드 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 플로팅 게이트 위에 형성하는 절연막은,산화막/질화막/산화막의 적층구조로 형성하는 것을 특징으로 하는 엠비디드 메모리 소자의 제조방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100442573B1 (ko) * | 2002-09-18 | 2004-07-30 | 주식회사 하이닉스반도체 | 엠비디드 메모리 소자의 제조 방법 |
| KR100685624B1 (ko) * | 2004-10-13 | 2007-02-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| CN109602172A (zh) * | 2018-11-28 | 2019-04-12 | 杨雨棋 | 一种多功能课桌 |
-
2002
- 2002-07-16 KR KR1020020041802A patent/KR100567024B1/ko not_active IP Right Cessation
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