JPH06236974A - 集積回路の製造方法と、この方法で製造された集積回路 - Google Patents
集積回路の製造方法と、この方法で製造された集積回路Info
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- JPH06236974A JPH06236974A JP5276149A JP27614993A JPH06236974A JP H06236974 A JPH06236974 A JP H06236974A JP 5276149 A JP5276149 A JP 5276149A JP 27614993 A JP27614993 A JP 27614993A JP H06236974 A JPH06236974 A JP H06236974A
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】 （修正有）
【目的】 埋め込み不揮発性メモリの製造方法及びこの
方法で得られる集積回路提供する。 【構成】 埋め込みEPROMを有する集積回路の製造にお
いて、初めに、ソース／ドレイン１５，１６の移植及び
埋め込み及びフローティングゲート１３の横に酸化スペ
ースを得るための側壁酸化に従ってフローティングゲー
トが規定される。これらのステップの間、形成されるべ
き論理回路の領域が同一の多結晶層による移植及び酸化
に対して一様に保護され、このことからフローティング
ゲートが形成される。この場合、ステップの第２段階に
おいて、普通のCMOS工程が実行され、この実行の初め
に、ソース／ドレインの埋め込みに従って必要なトラン
ジスタのゲートが形成される。
方法で得られる集積回路提供する。 【構成】 埋め込みEPROMを有する集積回路の製造にお
いて、初めに、ソース／ドレイン１５，１６の移植及び
埋め込み及びフローティングゲート１３の横に酸化スペ
ースを得るための側壁酸化に従ってフローティングゲー
トが規定される。これらのステップの間、形成されるべ
き論理回路の領域が同一の多結晶層による移植及び酸化
に対して一様に保護され、このことからフローティング
ゲートが形成される。この場合、ステップの第２段階に
おいて、普通のCMOS工程が実行され、この実行の初め
に、ソース／ドレインの埋め込みに従って必要なトラン
ジスタのゲートが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体本体の表面に、
絶縁ゲート電極を持つ電界効果トランジスタと、制御電
極と当該半導体本体中に配置されかつ、ソース及びドレ
インゾーンの間の当該半導体本体中に延在するチャンネ
ル領域との間に配置したフローティングゲートを持つ不
揮発性メモリ素子とを備え、この半導体本体を有する集
積回路の製造方法により、前記表面に位置合わせする第
１導電性形式の第１及び第２活性領域が、トランジスタ
及びメモリ素子各々のために前記半導体本体中に規定さ
れ、前記表面が少なくとも前記第１及び第２活性領域の
範囲でゲート誘電体を形成する絶縁層で覆われ、当該絶
縁層上にシリコン層が設けられ、当該シリコン層から前
記トランジスタのゲート電極及び少なくとも前記メモリ
素子の前記フローティングゲートが形成される方法に関
する。本発明は同様に、このような方法で製造された集
積回路に関する。
絶縁ゲート電極を持つ電界効果トランジスタと、制御電
極と当該半導体本体中に配置されかつ、ソース及びドレ
インゾーンの間の当該半導体本体中に延在するチャンネ
ル領域との間に配置したフローティングゲートを持つ不
揮発性メモリ素子とを備え、この半導体本体を有する集
積回路の製造方法により、前記表面に位置合わせする第
１導電性形式の第１及び第２活性領域が、トランジスタ
及びメモリ素子各々のために前記半導体本体中に規定さ
れ、前記表面が少なくとも前記第１及び第２活性領域の
範囲でゲート誘電体を形成する絶縁層で覆われ、当該絶
縁層上にシリコン層が設けられ、当該シリコン層から前
記トランジスタのゲート電極及び少なくとも前記メモリ
素子の前記フローティングゲートが形成される方法に関
する。本発明は同様に、このような方法で製造された集
積回路に関する。
【０００２】
【従来の技術】集積回路において絶え間なく高まる小型
化は、単一シリコン結晶のシステム全体の集積の実現を
果たす。これは、例えば通常のCMOS技術中、論理回路を
持つメモリを結合する開発で望まれている。これらのメ
モリは度々、文献中で“埋め込みメモリ”と呼ばれる。
これに関連して、特に重要なメモリの形式は、不揮発性
メモリまたはEPROM(Electrically Programmable Read O
nly Memory)である。メモリ素子は、フローティングゲ
ートを持つトランジスタによって形成され、このゲート
の閾電圧は、フローティングゲート電極の充電の形の書
き込み情報により規定される。一方の制御ゲートは、閾
値、即ち書込まれた情報の読み取りを検出し、そして他
方では、書き込み及びまたは消去の間のフローティング
ゲートの電位に作用する。電位差を書込む及び／または
消去する間の電位差に影響を及ぼす。
化は、単一シリコン結晶のシステム全体の集積の実現を
果たす。これは、例えば通常のCMOS技術中、論理回路を
持つメモリを結合する開発で望まれている。これらのメ
モリは度々、文献中で“埋め込みメモリ”と呼ばれる。
これに関連して、特に重要なメモリの形式は、不揮発性
メモリまたはEPROM(Electrically Programmable Read O
nly Memory)である。メモリ素子は、フローティングゲ
ートを持つトランジスタによって形成され、このゲート
の閾電圧は、フローティングゲート電極の充電の形の書
き込み情報により規定される。一方の制御ゲートは、閾
値、即ち書込まれた情報の読み取りを検出し、そして他
方では、書き込み及びまたは消去の間のフローティング
ゲートの電位に作用する。電位差を書込む及び／または
消去する間の電位差に影響を及ぼす。
【０００３】前段で述べたような方法は、とりわけ米国
特許第4719184号から既知である。既知の工程におい
て、不揮発性メモリ素子は、例えば酸化物の誘電体によ
って完全に分離した２層の多結晶シリコン（以下単に多
結晶と呼ぶ）で製造され、フローティングゲートは下部
多結晶層から形成され、制御ゲートは上部多結晶層から
形成される。論理回路ゲートの通常のトランジスタは、
介在多結晶誘電体無しで、そしてメモリ素子と同様の工
程ステップで明確に同様の多結晶層から形成される。こ
れは、適当な速度かつ、回路において回路自身が容易に
発生できる比較的低い電圧（例えば１５Ｖ）の書き込み
及び／または消去が実現できる不揮発性メモリのために
一般に望ましい。この工程が満足される確実な工程状態
を意味する場合、通常、可能な限り簡単な工程を維持す
る目的で、この工程を普通のCMOS論理回路のための工程
に適合する。この工程は、問題を生じるであろう。特に
チャンネル長が１μｍ以下では、メモリのために最適化
された工程の使用は、従って論理回路トランジスタの劣
化を容易に導くであろう。なぜならば、ゲート誘電体中
への充電電荷の注入が、時間の経過と共に閾電圧からず
れてしまうためである。要約すると、“埋め込み”EPRO
Mの最適化は、論理回路の大きさが特にチャンネル長が
１μｍ以下の場合には実現が難しい。
特許第4719184号から既知である。既知の工程におい
て、不揮発性メモリ素子は、例えば酸化物の誘電体によ
って完全に分離した２層の多結晶シリコン（以下単に多
結晶と呼ぶ）で製造され、フローティングゲートは下部
多結晶層から形成され、制御ゲートは上部多結晶層から
形成される。論理回路ゲートの通常のトランジスタは、
介在多結晶誘電体無しで、そしてメモリ素子と同様の工
程ステップで明確に同様の多結晶層から形成される。こ
れは、適当な速度かつ、回路において回路自身が容易に
発生できる比較的低い電圧（例えば１５Ｖ）の書き込み
及び／または消去が実現できる不揮発性メモリのために
一般に望ましい。この工程が満足される確実な工程状態
を意味する場合、通常、可能な限り簡単な工程を維持す
る目的で、この工程を普通のCMOS論理回路のための工程
に適合する。この工程は、問題を生じるであろう。特に
チャンネル長が１μｍ以下では、メモリのために最適化
された工程の使用は、従って論理回路トランジスタの劣
化を容易に導くであろう。なぜならば、ゲート誘電体中
への充電電荷の注入が、時間の経過と共に閾電圧からず
れてしまうためである。要約すると、“埋め込み”EPRO
Mの最適化は、論理回路の大きさが特にチャンネル長が
１μｍ以下の場合には実現が難しい。
【０００４】
【発明の目的及び概要】本発明は、とりわけ、埋め込み
不揮発性メモリの製造方法を提供することを目的とす
る。これにより、メモリの最適化が、回路の論理回路部
分の品質が落ちること無く最小数の付加的工程ステップ
を持つ普通の論理回路工程の使用を介して得られる。
不揮発性メモリの製造方法を提供することを目的とす
る。これにより、メモリの最適化が、回路の論理回路部
分の品質が落ちること無く最小数の付加的工程ステップ
を持つ普通の論理回路工程の使用を介して得られる。
【０００５】本発明によると、前述のような方法が、工
程ステップの第１段階において、先ず、前記メモリ素子
の前記フローティングゲートがマスクエッチングにより
前記シリコン層から形成され、この間、前記シリコン層
で覆った前記トランジスタの前記活性領域を残し、その
後、前記メモリ素子の前記第２導電性形式の前記ソース
及びドレインゾーンが設けられ、そして前記フローティ
ングゲートに、酸化ステップにより少なくとも当該ゲー
トの端部に酸化層（スペーサ）と共に設けられ、ステッ
プの連続する段階において、前記トランジスタの前記絶
縁ゲート電極がマスクエッチングにより前記他の活性領
域の上部の前記シリコン層から形成され、そして前記ト
ランジスタの前記第２導電性形式のソース及びドレイン
ゾーンがドーピングにより前記半導体本体中に設けられ
ることを特徴とする。
程ステップの第１段階において、先ず、前記メモリ素子
の前記フローティングゲートがマスクエッチングにより
前記シリコン層から形成され、この間、前記シリコン層
で覆った前記トランジスタの前記活性領域を残し、その
後、前記メモリ素子の前記第２導電性形式の前記ソース
及びドレインゾーンが設けられ、そして前記フローティ
ングゲートに、酸化ステップにより少なくとも当該ゲー
トの端部に酸化層（スペーサ）と共に設けられ、ステッ
プの連続する段階において、前記トランジスタの前記絶
縁ゲート電極がマスクエッチングにより前記他の活性領
域の上部の前記シリコン層から形成され、そして前記ト
ランジスタの前記第２導電性形式のソース及びドレイン
ゾーンがドーピングにより前記半導体本体中に設けられ
ることを特徴とする。
【０００６】本発明は、とりわけフローティングゲート
の側面が不揮発性メモリの大きな影響を持つ絶縁層で覆
われるという方法の認識に基づく。この層は、例えばフ
ローティングゲートからの充電及び放電の持つ速度、即
ち可能な限り長く明確にされるであろうメモリの保持時
間を設定する。フローティングゲート上のスペーサは、
しかしながら、定電圧で十分迅速なメモリのプログラム
を実現させるホットエレクトロン上で強い作用を持つこ
とが同様に見るけられた。実験は、より適当なプログラ
ミング速度が、800℃よりも900℃の温度で実現される関
係を示した。回路のEPROMのためのスペーサ酸化が本発
明による方法の論理回路部分で実現されないことによ
り、回路の残りの部分で増強されるこれら作用無しでメ
モリのホット充電電荷に関する工程の最適化が可能であ
る。図の説明から明らかになるように、２または３を超
えない特別なマスクが望まれるので、最適化のための付
加的工程ステップの数は非常に少ない。
の側面が不揮発性メモリの大きな影響を持つ絶縁層で覆
われるという方法の認識に基づく。この層は、例えばフ
ローティングゲートからの充電及び放電の持つ速度、即
ち可能な限り長く明確にされるであろうメモリの保持時
間を設定する。フローティングゲート上のスペーサは、
しかしながら、定電圧で十分迅速なメモリのプログラム
を実現させるホットエレクトロン上で強い作用を持つこ
とが同様に見るけられた。実験は、より適当なプログラ
ミング速度が、800℃よりも900℃の温度で実現される関
係を示した。回路のEPROMのためのスペーサ酸化が本発
明による方法の論理回路部分で実現されないことによ
り、回路の残りの部分で増強されるこれら作用無しでメ
モリのホット充電電荷に関する工程の最適化が可能であ
る。図の説明から明らかになるように、２または３を超
えない特別なマスクが望まれるので、最適化のための付
加的工程ステップの数は非常に少ない。
【０００７】利点が、チャンネル長、即ち１μｍよりわ
ずかに大きいソースとドレインの間隔で同様に得ること
ができるが、本発明は、トランジスタが略々１μｍの長
さを持つチャンネルを設けることが、特に重要である。
このような短いチャンネル長を持つトランジスタは、回
路の高いパッキング密度を得ることができる一方で、と
りわけチャンネルのホット充電荷により生じる小チャン
ネル効果による劣化に対して非常に敏感である。これら
小チャンネル効果を少なくとも部分的に抑制した望まし
い実施例は、前記トランジスタの少なくとも前記ドレイ
ンゾーンが前記チャンネルに位置合わせする前記第２導
電性形式のわずかなドープドレイン拡張を備えることを
特徴とする。原則的には、ホットエレクトロンの組成を
妨げるドレイン拡張が、本発明だけの論理回路部分に設
けられ、メモリ部分には設けられない。
ずかに大きいソースとドレインの間隔で同様に得ること
ができるが、本発明は、トランジスタが略々１μｍの長
さを持つチャンネルを設けることが、特に重要である。
このような短いチャンネル長を持つトランジスタは、回
路の高いパッキング密度を得ることができる一方で、と
りわけチャンネルのホット充電荷により生じる小チャン
ネル効果による劣化に対して非常に敏感である。これら
小チャンネル効果を少なくとも部分的に抑制した望まし
い実施例は、前記トランジスタの少なくとも前記ドレイ
ンゾーンが前記チャンネルに位置合わせする前記第２導
電性形式のわずかなドープドレイン拡張を備えることを
特徴とする。原則的には、ホットエレクトロンの組成を
妨げるドレイン拡張が、本発明だけの論理回路部分に設
けられ、メモリ部分には設けられない。
【０００８】本発明による方法のさらなる実施例は、前
記スペーサが水蒸気を有する酸化環境の熱酸化を介して
前記フローティングゲートの端部に形成されることを特
徴とする。酸化の方法は、水蒸気が欠ける場合よりも高
い酸化率の方法として実質的に既知の利点を持つのみで
なく、ホット充電電荷の組成のために望ましい水蒸気無
しの酸化よりも少なくともかなり遠いフローティングゲ
ート電極の下部で酸化を継続する利点を有す。加えて、
フローティングゲートの下部における酸化は、フローテ
ィングゲートとドレインゾーン（またはソースゾーン）
の間のキャパシタを効果的に減少する。例えば６Ｖの電
圧がEPOROMセルのプログラミングの間ドレインゾーン
に、一方、例えば１２Ｖの電圧が制御ゲートに供給され
る場合、同一ラインの非選択セルのドレインゾーンも６
Ｖであろう。フローティングゲートとドレインゾーンの
間の容量結合により、非選択セルのフローティングゲー
トで電位が上昇するであろう。もしキャパシタが高すぎ
る場合、非選択セルが導通状態になるかも知れず、この
結果強力な漏れ電流がビット線を走るであろう。上述の
スペーサ酸化がドレインゾーンとフローティングゲート
電極の間の厚い酸化を形成すると、プラスチックキャパ
シタの減少が生じる。
記スペーサが水蒸気を有する酸化環境の熱酸化を介して
前記フローティングゲートの端部に形成されることを特
徴とする。酸化の方法は、水蒸気が欠ける場合よりも高
い酸化率の方法として実質的に既知の利点を持つのみで
なく、ホット充電電荷の組成のために望ましい水蒸気無
しの酸化よりも少なくともかなり遠いフローティングゲ
ート電極の下部で酸化を継続する利点を有す。加えて、
フローティングゲートの下部における酸化は、フローテ
ィングゲートとドレインゾーン（またはソースゾーン）
の間のキャパシタを効果的に減少する。例えば６Ｖの電
圧がEPOROMセルのプログラミングの間ドレインゾーン
に、一方、例えば１２Ｖの電圧が制御ゲートに供給され
る場合、同一ラインの非選択セルのドレインゾーンも６
Ｖであろう。フローティングゲートとドレインゾーンの
間の容量結合により、非選択セルのフローティングゲー
トで電位が上昇するであろう。もしキャパシタが高すぎ
る場合、非選択セルが導通状態になるかも知れず、この
結果強力な漏れ電流がビット線を走るであろう。上述の
スペーサ酸化がドレインゾーンとフローティングゲート
電極の間の厚い酸化を形成すると、プラスチックキャパ
シタの減少が生じる。
【０００９】望ましくは、フローティングゲートの端部
の酸化が、少なくとも800℃で実施される。良い結果
は、略々900℃の酸化温度で得られる。
の酸化が、少なくとも800℃で実施される。良い結果
は、略々900℃の酸化温度で得られる。
【００１０】望ましくは、フローティングゲートの横方
向の端部が、酸化温度で酸化のみが実施される。本発明
による方法のさらなる実施例は、前記半導体本体の表面
と平行に走る前記シリコン層の表面が前記酸化に対して
マスクする層によりマスクされかつ、フローティングゲ
ート電極の端部の酸化の間に窒化物を有することを特徴
とする。この非酸化マスクは、酸化ステップの後に除去
され、介在多結晶誘電体に代えられる。選択的な実施例
においては、しかしながら、非酸化マスクが所々に残
り、フローティングゲートと制御ゲートの間の介在多結
晶誘電体を形成するであろう。
向の端部が、酸化温度で酸化のみが実施される。本発明
による方法のさらなる実施例は、前記半導体本体の表面
と平行に走る前記シリコン層の表面が前記酸化に対して
マスクする層によりマスクされかつ、フローティングゲ
ート電極の端部の酸化の間に窒化物を有することを特徴
とする。この非酸化マスクは、酸化ステップの後に除去
され、介在多結晶誘電体に代えられる。選択的な実施例
においては、しかしながら、非酸化マスクが所々に残
り、フローティングゲートと制御ゲートの間の介在多結
晶誘電体を形成するであろう。
【００１１】本発明による方法のさらなる実施例は、前
記メモリ素子のソース及びドレインゾーンが前記フロー
ティングゲートに前記スペーサが設けられる前に設けら
れることを特徴とする。ゾーンのためのドーパント圧力
は、例えばイオン移植により設けられるであろう。フロ
ーティングゲートの端部が酸化物でまだ覆われないこと
により、フローティングゲート電極に対して正確に位置
合わせされるゾーンを設けることが可能である。
記メモリ素子のソース及びドレインゾーンが前記フロー
ティングゲートに前記スペーサが設けられる前に設けら
れることを特徴とする。ゾーンのためのドーパント圧力
は、例えばイオン移植により設けられるであろう。フロ
ーティングゲートの端部が酸化物でまだ覆われないこと
により、フローティングゲート電極に対して正確に位置
合わせされるゾーンを設けることが可能である。
【００１２】文献において“埋め込みEPROM”として度
々参照されるメモリを導き、メモリセル毎の特に小さな
表面領域が実現でき、非常に多くのセルにそれに応じて
特に適する実施例は、前記シリコン層に、２つの補助層
を交互に設けることにより形成され、前記絶縁層が、第
２の前記補助層が設けられる前に形成されるべき前記メ
モリ素子の範囲で第１の前記補助層が設けられ、当該絶
縁層は形成されるべき前記トランジスタの範囲において
前記第１の補助層をさらされた状態にし、この後、前記
第２補助層が、単一シリコン層が形成されるべき前記ト
ランジスタの前記範囲で得られ、そして２つの相互に絶
縁された補助層の複合層が当該メモリ素子の前記範囲で
得られるように設けられ、前記制御ゲート電極が前記上
部補助層から略々形成され、そして前記フローティング
ゲートが前記下部補助層から略々形成されることを特徴
とする。この場合スペーサがフローティングゲートの端
部のみでなく制御ゲートの端部にも形成される。
々参照されるメモリを導き、メモリセル毎の特に小さな
表面領域が実現でき、非常に多くのセルにそれに応じて
特に適する実施例は、前記シリコン層に、２つの補助層
を交互に設けることにより形成され、前記絶縁層が、第
２の前記補助層が設けられる前に形成されるべき前記メ
モリ素子の範囲で第１の前記補助層が設けられ、当該絶
縁層は形成されるべき前記トランジスタの範囲において
前記第１の補助層をさらされた状態にし、この後、前記
第２補助層が、単一シリコン層が形成されるべき前記ト
ランジスタの前記範囲で得られ、そして２つの相互に絶
縁された補助層の複合層が当該メモリ素子の前記範囲で
得られるように設けられ、前記制御ゲート電極が前記上
部補助層から略々形成され、そして前記フローティング
ゲートが前記下部補助層から略々形成されることを特徴
とする。この場合スペーサがフローティングゲートの端
部のみでなく制御ゲートの端部にも形成される。
【００１３】２つ付加的マスクのみが標準CMOS工程で望
まれる選択的な実施例は、前記シリコン層（第１補助
層）が少なくとも前記トランジスタの範囲で前記第１補
助層をさらした状態に保つ絶縁層を持つ前記メモリ素子
の範囲で覆われ、前記トランジスタの範囲で、前記フロ
ーティングゲートの前記端部における前記スペーサの作
用の後、第２導電性層が前記メモリ素子の範囲で前記フ
ローティングゲートから分離した層を形成して堆積さ
れ、当該後者の層から前記制御ゲートが形成され、一
方、当該後者の層が前記第１補助層と共に単一導電性層
を形成し、当該単一導電層から前記トランジスタの範囲
で前記ゲート電極が形成される。メモリ素子のソース及
びドレインゾーンは、フローティングゲートを備えたス
ペーサの後で、かつ制御ゲートが設けられる前に形成さ
れるであろう。
まれる選択的な実施例は、前記シリコン層（第１補助
層）が少なくとも前記トランジスタの範囲で前記第１補
助層をさらした状態に保つ絶縁層を持つ前記メモリ素子
の範囲で覆われ、前記トランジスタの範囲で、前記フロ
ーティングゲートの前記端部における前記スペーサの作
用の後、第２導電性層が前記メモリ素子の範囲で前記フ
ローティングゲートから分離した層を形成して堆積さ
れ、当該後者の層から前記制御ゲートが形成され、一
方、当該後者の層が前記第１補助層と共に単一導電性層
を形成し、当該単一導電層から前記トランジスタの範囲
で前記ゲート電極が形成される。メモリ素子のソース及
びドレインゾーンは、フローティングゲートを備えたス
ペーサの後で、かつ制御ゲートが設けられる前に形成さ
れるであろう。
【００１４】本発明による方法のさらなる実施例は、前
記フローティングゲートと前記制御ゲートの間の前記絶
縁層が窒化物を有する層を形成することを特徴とする。
記フローティングゲートと前記制御ゲートの間の前記絶
縁層が窒化物を有する層を形成することを特徴とする。
【００１５】本発明は、集積回路のいくつかの製造方法
及びこの方法により得られた集積回路については、より
詳細に説明されるであろう。
及びこの方法により得られた集積回路については、より
詳細に説明されるであろう。
【００１６】
【実施例】本発明に基づく効果を明確にするため、図１
ａは、プログラミング速度に対する明確な工程パラメー
タの影響、即ち酸化温度を示す。図１ｂは、ｎ型ソース
ゾーン２及びｎ型ドレインゾーン３の相互の間に設けら
れるｐ型半導体を持つ実質的に既知の構造のプログラム
可能な不揮発性メモリセルの破断図である。このソース
及びドレインゾーンは、１μｍ未満の長さのチャンネル
領域により分離される。このチャンネルの上部かつ、介
在ゲート酸化物４により当該チャンネルから分離された
フローティングゲート５が存在し、このゲートの中に、
情報を充電の形で書込むことができる。制御ゲート７
は、フローティングゲート５の上部かつ、当該フローテ
ィングゲートから誘電体６により離されて設けられる。
ゲート５，７は、例えばポリクリスタリンシリコン（以
後単に多結晶と呼ぶ）で造られる。ゲート配置５乃至７
の側端は、多結晶層５、７の熱酸化を介して得られたシ
リコン酸化物の絶縁層８で覆われる。プログラミング
は、フローティングゲート５へのホットエレクトロンの
注入を介して実行する。低い閾電圧でセルの初期状態が
与えられると、トランジスタは、例えば１２Ｖの電圧が
制御ゲート７に供給される伝導性で駆動され、これによ
り反転層が酸化ゲート４の下部に形成される。ドレイン
ゾーン３には、例えば６Ｖの電圧が供給される。電子の
電流は、０Ｖのソースゾーン２とドレインゾーン３との
間を流れ、この電子は、チャンネルのドレイン側で加速
され、そして酸化層４により形成した電位壁を横断する
ために十分なエネルギを得てフローティングゲート５に
到達する。フローティングゲート５は、これにより負に
充電され、その結果トランジスタの閾電圧が上昇する。
本発明の基本を形成する研究で、閾電圧がスペーサ８に
大きく依存して変化する事が分かった。図１ａにおい
て、閾電圧Ｖthが縦軸にプロットされ、横軸にプログラ
ミング時間ｔがプロットされている。曲線Ａ及びＢは、
メモリセルのための閾電圧勾配を示し、このセルにおい
て、スペーサ８は、800℃及び900℃の温度のそれぞれ
で、水蒸気を含有する酸化環境の熱処理により形成され
る。他の状況の全ての基で、メモリセルは、少なくとも
略々同一のものが製造される。グラフから明確なよう
に、スペーサの酸化は、メモリセルのプログラミング特
性で非常に大きく影響する。特に900℃の酸化は、より
良い結果を導く。なぜならば、実施例におけるプログラ
ミングは、800℃よりもわずかに高い値でより迅速に実
行して調べた。この差の発生は正確には既知ではない。
ことによると、ソース及びドレインゾーンの拡散パター
ン上の温度の変動が一部で発生するが、しかしその上、
他の作用がより大きなまたは小さな重要性であっても良
く、その結果、本発明はこの点に限定されない。
ａは、プログラミング速度に対する明確な工程パラメー
タの影響、即ち酸化温度を示す。図１ｂは、ｎ型ソース
ゾーン２及びｎ型ドレインゾーン３の相互の間に設けら
れるｐ型半導体を持つ実質的に既知の構造のプログラム
可能な不揮発性メモリセルの破断図である。このソース
及びドレインゾーンは、１μｍ未満の長さのチャンネル
領域により分離される。このチャンネルの上部かつ、介
在ゲート酸化物４により当該チャンネルから分離された
フローティングゲート５が存在し、このゲートの中に、
情報を充電の形で書込むことができる。制御ゲート７
は、フローティングゲート５の上部かつ、当該フローテ
ィングゲートから誘電体６により離されて設けられる。
ゲート５，７は、例えばポリクリスタリンシリコン（以
後単に多結晶と呼ぶ）で造られる。ゲート配置５乃至７
の側端は、多結晶層５、７の熱酸化を介して得られたシ
リコン酸化物の絶縁層８で覆われる。プログラミング
は、フローティングゲート５へのホットエレクトロンの
注入を介して実行する。低い閾電圧でセルの初期状態が
与えられると、トランジスタは、例えば１２Ｖの電圧が
制御ゲート７に供給される伝導性で駆動され、これによ
り反転層が酸化ゲート４の下部に形成される。ドレイン
ゾーン３には、例えば６Ｖの電圧が供給される。電子の
電流は、０Ｖのソースゾーン２とドレインゾーン３との
間を流れ、この電子は、チャンネルのドレイン側で加速
され、そして酸化層４により形成した電位壁を横断する
ために十分なエネルギを得てフローティングゲート５に
到達する。フローティングゲート５は、これにより負に
充電され、その結果トランジスタの閾電圧が上昇する。
本発明の基本を形成する研究で、閾電圧がスペーサ８に
大きく依存して変化する事が分かった。図１ａにおい
て、閾電圧Ｖthが縦軸にプロットされ、横軸にプログラ
ミング時間ｔがプロットされている。曲線Ａ及びＢは、
メモリセルのための閾電圧勾配を示し、このセルにおい
て、スペーサ８は、800℃及び900℃の温度のそれぞれ
で、水蒸気を含有する酸化環境の熱処理により形成され
る。他の状況の全ての基で、メモリセルは、少なくとも
略々同一のものが製造される。グラフから明確なよう
に、スペーサの酸化は、メモリセルのプログラミング特
性で非常に大きく影響する。特に900℃の酸化は、より
良い結果を導く。なぜならば、実施例におけるプログラ
ミングは、800℃よりもわずかに高い値でより迅速に実
行して調べた。この差の発生は正確には既知ではない。
ことによると、ソース及びドレインゾーンの拡散パター
ン上の温度の変動が一部で発生するが、しかしその上、
他の作用がより大きなまたは小さな重要性であっても良
く、その結果、本発明はこの点に限定されない。
【００１７】埋め込みEPROMを備える集積回路の製造の
ための自明の工程は、メモリのために有利な結果が得ら
れる先に説明したスペーサ酸化が、工程ステップの数を
可能な限り少なく保つ目的で回路の論理部分において同
様に実施されることである。１μｍよりも実質的に長い
チャンネル長を伴う工程において、これは大きな問題を
明確には導かない。回路の論理部分のチャンネル長がよ
り短くなる場合、しかしながらホットエレクトロンの影
響がこの部分における益々重要な部分に作用するであろ
う。有害な作用の一つ、例えば、ゲート酸化物中の電子
の放出により、閾電圧の緩やかな変化が、回路の動作が
不能になる末期に発生する。これらの理由の大きな重要
性は、より短いチャンネル長の場合にホットエレクトロ
ンの形成を防止すること、そして論理回路上で最も小さ
い影響力でホットエレクトロンの発生に関するメモリの
みの最適化することである。
ための自明の工程は、メモリのために有利な結果が得ら
れる先に説明したスペーサ酸化が、工程ステップの数を
可能な限り少なく保つ目的で回路の論理部分において同
様に実施されることである。１μｍよりも実質的に長い
チャンネル長を伴う工程において、これは大きな問題を
明確には導かない。回路の論理部分のチャンネル長がよ
り短くなる場合、しかしながらホットエレクトロンの影
響がこの部分における益々重要な部分に作用するであろ
う。有害な作用の一つ、例えば、ゲート酸化物中の電子
の放出により、閾電圧の緩やかな変化が、回路の動作が
不能になる末期に発生する。これらの理由の大きな重要
性は、より短いチャンネル長の場合にホットエレクトロ
ンの形成を防止すること、そして論理回路上で最も小さ
い影響力でホットエレクトロンの発生に関するメモリの
みの最適化することである。
【００１８】さらに重要なパラメータは、メモリセルの
フローティングゲートとドレインゾーンの間の容量であ
る。プログラミング中、比較的高い電圧、例えば６Ｖが
ドレインゾーンに供給され、一方、例えば１２Ｖの電圧
が制御ゲート７に供給される。選択セルとビットライン
を共有する非選択セルも同様に、これらのドレインゾー
ンにおいて６Ｖを有する。フローティングゲート及びド
レインゾーンの間の容量のために、非選択セルにおける
フローティングゲートの電位が上昇するであろう。当該
容量が十分に大きい場合、非選択セルは、ビットライン
中の相当の漏れ電流を発生する伝導性の中で駆動されて
も良い。プラスチックコンデンサは、スペーサ酸化によ
って削減でき、これによりフローティングゲート及びド
レインの間の酸化物が厚くなる。EPROMを最適化するた
めのこのような基準は、しかしながら、論理回路におい
ては同様に望ましくは必要ではない。
フローティングゲートとドレインゾーンの間の容量であ
る。プログラミング中、比較的高い電圧、例えば６Ｖが
ドレインゾーンに供給され、一方、例えば１２Ｖの電圧
が制御ゲート７に供給される。選択セルとビットライン
を共有する非選択セルも同様に、これらのドレインゾー
ンにおいて６Ｖを有する。フローティングゲート及びド
レインゾーンの間の容量のために、非選択セルにおける
フローティングゲートの電位が上昇するであろう。当該
容量が十分に大きい場合、非選択セルは、ビットライン
中の相当の漏れ電流を発生する伝導性の中で駆動されて
も良い。プラスチックコンデンサは、スペーサ酸化によ
って削減でき、これによりフローティングゲート及びド
レインの間の酸化物が厚くなる。EPROMを最適化するた
めのこのような基準は、しかしながら、論理回路におい
ては同様に望ましくは必要ではない。
【００１９】論理回路に応じて最適化された標準CMOS工
程に関係する工程が以下に述べられ、この中で、EPROM
の最適化が全くまたはほとんど論理回路部分に影響を与
えない、わずかな特別の工程ステップのみの付加で実現
される。この目的のために初めに図２は埋め込みEPROM
の部分の平面を示し、一方、図３及び図４ｂは、それぞ
れ図２のラインIII−III及びIV−IVで与えられた部分の
断面を示す。この素子は、通常の厚さと、少なくとも図
示された部分が主にｐ形式の組成であるシリコン半導体
本体を有する。メモリマトリクスの活性領域は、表面
に、この表面の側部に横たわるＨ字状の厚いフィールド
酸化物のパターン１１によって明確にされる。この領域
酸化物は、例えば多結晶の導電層の下部に配置され、ど
こに配置されたかが破線で示される。導電トラック１２
は左から右に延在し、メモリのワード線を形成する。こ
のワード線は、領域酸化物が遮断された位置の上のフロ
ーティングゲート１３と交差し、そして前記制御ゲート
をそこに形成し、これらは介在多結晶誘電体１４により
フローティングゲート電極から分離される。本体１０の
一部は領域酸化物により変換されず、そして多結晶は適
切なドーピングによるｎチャンネルに再ドーピングさ
れ、この結果、すじ状ｎ形式ゾーン１５がワードライン
と平行に延在し、そして分離ｎ形式ゾーン１６が本体に
形成される。ゾーン１５は、ワード線を形成するための
共有素子を形成する。各ゾーン１６は、同一列の２つの
メモリ素子により占有される共有ドレインゾーンを形成
する。本体の一部は、メモリセルのチャンネル区域を形
成するフローティングゲート電極１３の下部に配置され
る。連続した組立がガラス層１７で覆われ、この層にお
いて、接触開口１８がドレインゾーン１６の領域に設け
られる。ゾーン１６は、この開口を介して図には示され
ない通常のビット線に接続される。このビット線は、ワ
ード線と交差する方向にメタルトラックの形で延在し、
ある列のメモリセルのドレインゾーンを相互接続する。
ゲート電極１２／１３の横は、工程説明で詳細に説明さ
れるであろうスペーサ酸化物１９で覆われる。
程に関係する工程が以下に述べられ、この中で、EPROM
の最適化が全くまたはほとんど論理回路部分に影響を与
えない、わずかな特別の工程ステップのみの付加で実現
される。この目的のために初めに図２は埋め込みEPROM
の部分の平面を示し、一方、図３及び図４ｂは、それぞ
れ図２のラインIII−III及びIV−IVで与えられた部分の
断面を示す。この素子は、通常の厚さと、少なくとも図
示された部分が主にｐ形式の組成であるシリコン半導体
本体を有する。メモリマトリクスの活性領域は、表面
に、この表面の側部に横たわるＨ字状の厚いフィールド
酸化物のパターン１１によって明確にされる。この領域
酸化物は、例えば多結晶の導電層の下部に配置され、ど
こに配置されたかが破線で示される。導電トラック１２
は左から右に延在し、メモリのワード線を形成する。こ
のワード線は、領域酸化物が遮断された位置の上のフロ
ーティングゲート１３と交差し、そして前記制御ゲート
をそこに形成し、これらは介在多結晶誘電体１４により
フローティングゲート電極から分離される。本体１０の
一部は領域酸化物により変換されず、そして多結晶は適
切なドーピングによるｎチャンネルに再ドーピングさ
れ、この結果、すじ状ｎ形式ゾーン１５がワードライン
と平行に延在し、そして分離ｎ形式ゾーン１６が本体に
形成される。ゾーン１５は、ワード線を形成するための
共有素子を形成する。各ゾーン１６は、同一列の２つの
メモリ素子により占有される共有ドレインゾーンを形成
する。本体の一部は、メモリセルのチャンネル区域を形
成するフローティングゲート電極１３の下部に配置され
る。連続した組立がガラス層１７で覆われ、この層にお
いて、接触開口１８がドレインゾーン１６の領域に設け
られる。ゾーン１６は、この開口を介して図には示され
ない通常のビット線に接続される。このビット線は、ワ
ード線と交差する方向にメタルトラックの形で延在し、
ある列のメモリセルのドレインゾーンを相互接続する。
ゲート電極１２／１３の横は、工程説明で詳細に説明さ
れるであろうスペーサ酸化物１９で覆われる。
【００２０】図４ａは、論理回路に属するトランジスタ
の破断部分である。トランジスタは、ｎチャンネル形式
のメモリトランジスタのようなトランジスタで、ｎ形式
ソース及びドレインゾーン２０、２１がｐ形式領域１０
に形成され、そして分離チャンネル領域により完全に分
離され、このトランジスタの上部にゲート電極２２が配
置され、後者は、ゲート電極２３によりチャンネル領域
から分離されている。ドレイン領域２１は、高抵抗で形
成されたドレイン充填２４と呼ばれる、ドレインとチャ
ンネルの間のフィールド還元ｎ形式ゾーンを備える。一
般に既知のように、このゾーンはホットエレクトロンの
発生を特に導くであろう有害な短いチャンネル作用を相
殺する。この例において、ソースゾーン２０が工程技術
の理由で、充填２４として同様に設けられる。ゲート電
極２２の横には、スペーサ２５が設けられる。
の破断部分である。トランジスタは、ｎチャンネル形式
のメモリトランジスタのようなトランジスタで、ｎ形式
ソース及びドレインゾーン２０、２１がｐ形式領域１０
に形成され、そして分離チャンネル領域により完全に分
離され、このトランジスタの上部にゲート電極２２が配
置され、後者は、ゲート電極２３によりチャンネル領域
から分離されている。ドレイン領域２１は、高抵抗で形
成されたドレイン充填２４と呼ばれる、ドレインとチャ
ンネルの間のフィールド還元ｎ形式ゾーンを備える。一
般に既知のように、このゾーンはホットエレクトロンの
発生を特に導くであろう有害な短いチャンネル作用を相
殺する。この例において、ソースゾーン２０が工程技術
の理由で、充填２４として同様に設けられる。ゲート電
極２２の横には、スペーサ２５が設けられる。
【００２１】多数の工程ステップは、図５から図１３を
参照して説明され、この説明において、図４との共通点
は、いつも、左列の図面が、図４ａによる論理トランジ
スタに対応する文字ａを持ち、右列の図面が、図４ｂに
よるメモリセルに対応する文字ｂを持つ。工程は、厚い
シリコン基板で、凸ｐ及び／またはｎポケットを持つ表
面に設けられたCMOS工程における通常組成で始まり、こ
の結果、表面に位置合わせするｐ及びｎ領域がｎチャン
ネルまたはｐチャンネルトランジスタを提供するために
適した集中的なドーピングで得られる。図４の領域１０
は、ポケットとして対応して形成されても良い。他の実
施例において、領域１０はオリジナル半導体本体の表面
領域により同様に形成されても良い。活性領域を規定す
るフィールド酸化物は、図５に示された状態で既に提供
されているものと仮定する。この表面は、熱酸化により
製造されるべきトランジスタのゲート誘電体（図５）を
形成する薄い酸化物層２３を備える。第１の多結晶層２
６は、この酸化物層の上に堆積され、適切なドープ剤、
例えばＡｓでドーピングされる。この多結晶層２６の厚
さは、例えば150nmである。次のステップにおいて、フ
ォトレジストマスク２７が、図面の面に延在しかつ、フ
ローティングゲート１３の幅に対応する幅を持つメモリ
部分のトラックを覆って設けられる。ここにおける幅と
いう言葉は、表面に平行でかつチャンネルのソースとド
レイン間の電流方向と直交する次元を意味するものと理
解されたい。フォトレジスト層２７は、論理回路部分
（図５ａ）において、そして連続的なエッチングステッ
プにおける多結晶材料も同様に対応して継続的に除去す
ることができる。現在の実施例において、しかしなが
ら、多結晶が回路の論理回路部分の上部で覆われ、この
結果、多結晶層２３はメモリ部分の多結晶のエッチング
の間に論理回路の上部で除去されず、そしてゲート酸化
物の本来の場所がエッチング処理にさらされない。
参照して説明され、この説明において、図４との共通点
は、いつも、左列の図面が、図４ａによる論理トランジ
スタに対応する文字ａを持ち、右列の図面が、図４ｂに
よるメモリセルに対応する文字ｂを持つ。工程は、厚い
シリコン基板で、凸ｐ及び／またはｎポケットを持つ表
面に設けられたCMOS工程における通常組成で始まり、こ
の結果、表面に位置合わせするｐ及びｎ領域がｎチャン
ネルまたはｐチャンネルトランジスタを提供するために
適した集中的なドーピングで得られる。図４の領域１０
は、ポケットとして対応して形成されても良い。他の実
施例において、領域１０はオリジナル半導体本体の表面
領域により同様に形成されても良い。活性領域を規定す
るフィールド酸化物は、図５に示された状態で既に提供
されているものと仮定する。この表面は、熱酸化により
製造されるべきトランジスタのゲート誘電体（図５）を
形成する薄い酸化物層２３を備える。第１の多結晶層２
６は、この酸化物層の上に堆積され、適切なドープ剤、
例えばＡｓでドーピングされる。この多結晶層２６の厚
さは、例えば150nmである。次のステップにおいて、フ
ォトレジストマスク２７が、図面の面に延在しかつ、フ
ローティングゲート１３の幅に対応する幅を持つメモリ
部分のトラックを覆って設けられる。ここにおける幅と
いう言葉は、表面に平行でかつチャンネルのソースとド
レイン間の電流方向と直交する次元を意味するものと理
解されたい。フォトレジスト層２７は、論理回路部分
（図５ａ）において、そして連続的なエッチングステッ
プにおける多結晶材料も同様に対応して継続的に除去す
ることができる。現在の実施例において、しかしなが
ら、多結晶が回路の論理回路部分の上部で覆われ、この
結果、多結晶層２３はメモリ部分の多結晶のエッチング
の間に論理回路の上部で除去されず、そしてゲート酸化
物の本来の場所がエッチング処理にさらされない。
【００２２】エッチング処理の後、マスク２７は除去さ
れ、その後、さらされた多結晶が誘電体２８で覆われ、
このことから後者において、介在多結晶誘電体１４が形
成される。層２８は、別種の材料で造られても良く、そ
して実質的に既知の別種の方法で形成されても良い。即
ち、層２８は、多結晶の酸化により形成されても良く、
この酸化の場合、層２８はシリコン酸化物から成る。こ
の例の場合、層２８は、略々４０nmの厚さを持つオキシ
窒化物の層としての堆積により設けられる。その後、図
６に示されるように、メモリを覆いかつ、さらされた論
理回路を離れるマスク２９が設けらる。論理回路上のオ
キシ窒化物が、望ましくは異方性のエッチング処理でエ
ッチングされ、この結果、フィールド酸化物の残留物上
の堆積側部がオキシ窒化物で覆われる。マスク２９が、
それ故に除去される。しかしながら、オキシ窒化物は、
ウェットエッチング処理で連続的にアイソタイプ的に除
去されても良い。
れ、その後、さらされた多結晶が誘電体２８で覆われ、
このことから後者において、介在多結晶誘電体１４が形
成される。層２８は、別種の材料で造られても良く、そ
して実質的に既知の別種の方法で形成されても良い。即
ち、層２８は、多結晶の酸化により形成されても良く、
この酸化の場合、層２８はシリコン酸化物から成る。こ
の例の場合、層２８は、略々４０nmの厚さを持つオキシ
窒化物の層としての堆積により設けられる。その後、図
６に示されるように、メモリを覆いかつ、さらされた論
理回路を離れるマスク２９が設けらる。論理回路上のオ
キシ窒化物が、望ましくは異方性のエッチング処理でエ
ッチングされ、この結果、フィールド酸化物の残留物上
の堆積側部がオキシ窒化物で覆われる。マスク２９が、
それ故に除去される。しかしながら、オキシ窒化物は、
ウェットエッチング処理で連続的にアイソタイプ的に除
去されても良い。
【００２３】この後、第２多結晶層３０が、図７に示す
ように、ガス状態から例えば250nmの厚さに堆積によっ
て設けられる。層３０は、図７ａに示されるように、論
理回路が設けられかつ、絶縁層２８が除去された領域
で、多結晶層２６と共にコヒーレント多結晶層を形成す
る。この図において、多結晶層２６及び３０の間のイン
タフェースは、破線で示される。メモリ部分において、
図７ｂに示すように、対比によって、層３０は多結晶層
２６から絶縁される層を形成し、そして層から制御電極
１２が工程の後の段階において形成されるであろう。堆
積の後、層３０の多結晶材料が、例えばＰでｎ形式ドー
ピングが同様に与えられる。多結晶材料は、多結晶防御
酸化をマスクする層３１で連続的に覆われる。この実施
例において、略々４０nmの厚さを持つオキシ窒化物の層
がこの目的で同様に使用されるが、しかし、シリコン窒
化物のようなマスク防御酸化を備える明確に異なる材料
を交互に使用しても良い。
ように、ガス状態から例えば250nmの厚さに堆積によっ
て設けられる。層３０は、図７ａに示されるように、論
理回路が設けられかつ、絶縁層２８が除去された領域
で、多結晶層２６と共にコヒーレント多結晶層を形成す
る。この図において、多結晶層２６及び３０の間のイン
タフェースは、破線で示される。メモリ部分において、
図７ｂに示すように、対比によって、層３０は多結晶層
２６から絶縁される層を形成し、そして層から制御電極
１２が工程の後の段階において形成されるであろう。堆
積の後、層３０の多結晶材料が、例えばＰでｎ形式ドー
ピングが同様に与えられる。多結晶材料は、多結晶防御
酸化をマスクする層３１で連続的に覆われる。この実施
例において、略々４０nmの厚さを持つオキシ窒化物の層
がこの目的で同様に使用されるが、しかし、シリコン窒
化物のようなマスク防御酸化を備える明確に異なる材料
を交互に使用しても良い。
【００２４】図８に示された次のステップにおいて、例
えばホトレジスタのマスク３２が、論理回路領域を全体
的に覆うように、そしてワードライン及び制御ゲート１
２が形成されるメモリ部分で第２多結晶層を覆うように
設けられる。マスクとして供給する層３２と共に構造が
除去され、オキシ窒化物層３１、第２多結晶層３０、介
在多結晶誘電体２８、そして介在多結晶２６がこの順番
で部分的に除去される。論理回路部分の層構造が無傷で
残り、この結果以下の処理ステップが全くまたは少なく
とも略々論理回路部分に影響無いことに注意されたい。
えばホトレジスタのマスク３２が、論理回路領域を全体
的に覆うように、そしてワードライン及び制御ゲート１
２が形成されるメモリ部分で第２多結晶層を覆うように
設けられる。マスクとして供給する層３２と共に構造が
除去され、オキシ窒化物層３１、第２多結晶層３０、介
在多結晶誘電体２８、そして介在多結晶２６がこの順番
で部分的に除去される。論理回路部分の層構造が無傷で
残り、この結果以下の処理ステップが全くまたは少なく
とも略々論理回路部分に影響無いことに注意されたい。
【００２５】多結晶ワードライン１２及びフローティン
グゲート電極１３は、ここではメモリ部分に形成されて
いる。重いＡｓの移植は、図９ｂに示すように、ここで
はメモリトランジスタのソースゾーン１６及びドレイン
ゾーン１５を設けるために使用され、その後、マスク３
２が除去される。もしそのように望むならば、マスク３
２はＡｓ移植のまえに同様に明確に除去されても良い。
図９ａから明白なように、ソース及びドレインゾーンが
移植ステップの間メモリ部分のみに設けられのに対し
て、論理回路部分は、工程のこの段階において多結晶層
により全体的に覆われるために残る。その後、素子が酸
化物スペーサ１９（図１０ｂ）に従う酸化処理に依存す
る。
グゲート電極１３は、ここではメモリ部分に形成されて
いる。重いＡｓの移植は、図９ｂに示すように、ここで
はメモリトランジスタのソースゾーン１６及びドレイン
ゾーン１５を設けるために使用され、その後、マスク３
２が除去される。もしそのように望むならば、マスク３
２はＡｓ移植のまえに同様に明確に除去されても良い。
図９ａから明白なように、ソース及びドレインゾーンが
移植ステップの間メモリ部分のみに設けられのに対し
て、論理回路部分は、工程のこの段階において多結晶層
により全体的に覆われるために残る。その後、素子が酸
化物スペーサ１９（図１０ｂ）に従う酸化処理に依存す
る。
【００２６】この酸化は、前述の望ましいメモリ特性が
得られる方法で実行される。良い結果は、水蒸気を含ん
だ酸化環境で、約900℃の温度で、約７分間の酸化によ
って実現される。フローティングゲート１３の側面のみ
でなく制御ゲート１２の側面も覆うスペーサ１９の厚さ
は、約３０−８０nmである。本例のスペーサ１９がフロ
ーティングゲートの全てではないが、ソース及びドレイ
ンゾーンに隣接する側面のみを覆い、そしてワード線の
下部に配置したフローティングゲートの端部がより薄い
オキシ窒化物により覆われることに注意されない。酸化
物３３は酸化の間ソースゾーン及びドレインゾーン１
５、１６の上部に同様に形成されても良い。この酸化物
は、フローティングゲート１３の下部に延在しても良
く、ホットエレクトロンキャリアの発生に対して貢献し
ても良く、そして如何なる場合においてもフローティン
グゲート電極のプラスチックコンデンサの減少に貢献す
る。図１０ａに示す論理回路部分の制御ゲート１２及び
複合多結晶層２６，３０の上側面は、酸化ステップの
間、オキシ窒化物層により酸化に対してマスクされ、こ
の結果、全くまたは少なくとも略々ここに形成される酸
化物が無い。
得られる方法で実行される。良い結果は、水蒸気を含ん
だ酸化環境で、約900℃の温度で、約７分間の酸化によ
って実現される。フローティングゲート１３の側面のみ
でなく制御ゲート１２の側面も覆うスペーサ１９の厚さ
は、約３０−８０nmである。本例のスペーサ１９がフロ
ーティングゲートの全てではないが、ソース及びドレイ
ンゾーンに隣接する側面のみを覆い、そしてワード線の
下部に配置したフローティングゲートの端部がより薄い
オキシ窒化物により覆われることに注意されない。酸化
物３３は酸化の間ソースゾーン及びドレインゾーン１
５、１６の上部に同様に形成されても良い。この酸化物
は、フローティングゲート１３の下部に延在しても良
く、ホットエレクトロンキャリアの発生に対して貢献し
ても良く、そして如何なる場合においてもフローティン
グゲート電極のプラスチックコンデンサの減少に貢献す
る。図１０ａに示す論理回路部分の制御ゲート１２及び
複合多結晶層２６，３０の上側面は、酸化ステップの
間、オキシ窒化物層により酸化に対してマスクされ、こ
の結果、全くまたは少なくとも略々ここに形成される酸
化物が無い。
【００２７】特別なステップは、原則的に即ち完結した
メモリの最適化を実行し、そして通常の基準CMOS工程で
あるステップに従属される。図１１乃至１３に示された
状態のメモリが図１０ｂに示された状態とは略々相違し
ないので、このメモリはもはや図１１乃至１３に表さな
い。連続的なステップにおいて、ゲート電極２２が複合
多結晶層２６，３０から形成され、この間、この形成の
ために使用されるエッチング処理に対してメモリ部分が
マスクされる。相対的な光Ａｓ移植３４が、回路の論理
回路部分で実現され、ソース及びドレインの拡張３４が
残るように、必要なマスキングで再び明確にされる。こ
の状態は図１１に示される。
メモリの最適化を実行し、そして通常の基準CMOS工程で
あるステップに従属される。図１１乃至１３に示された
状態のメモリが図１０ｂに示された状態とは略々相違し
ないので、このメモリはもはや図１１乃至１３に表さな
い。連続的なステップにおいて、ゲート電極２２が複合
多結晶層２６，３０から形成され、この間、この形成の
ために使用されるエッチング処理に対してメモリ部分が
マスクされる。相対的な光Ａｓ移植３４が、回路の論理
回路部分で実現され、ソース及びドレインの拡張３４が
残るように、必要なマスキングで再び明確にされる。こ
の状態は図１１に示される。
【００２８】次の状態において（図１２）、トランジス
タのゲート電極２２にスペーサが設けられ、この目的の
ため、第１に、光酸化がこの酸化によりゲート電極の上
部側面が、酸化抑制オキシ窒化物層３１の存在のために
この間、全くまたは略々酸化されない。図１３を見る
と、例えば約250nmの酸化層３６が堆積及びスペーサ３
７により設けられる場合に、これらから異方性エッチン
グバックにより形成される。マスクとして作用するスペ
ーサ３５，３７で、ソースゾーン２２及びドレインゾー
ン２１が、ここではＡｓまたはＰの堆積によって設けら
れる。
タのゲート電極２２にスペーサが設けられ、この目的の
ため、第１に、光酸化がこの酸化によりゲート電極の上
部側面が、酸化抑制オキシ窒化物層３１の存在のために
この間、全くまたは略々酸化されない。図１３を見る
と、例えば約250nmの酸化層３６が堆積及びスペーサ３
７により設けられる場合に、これらから異方性エッチン
グバックにより形成される。マスクとして作用するスペ
ーサ３５，３７で、ソースゾーン２２及びドレインゾー
ン２１が、ここではＡｓまたはＰの堆積によって設けら
れる。
【００２９】工程は、ｐチャンネルトランジスタの製造
のための実質的に既知の方法で継続されても良い。組成
がガラス層１７で覆われても良い場合（図４）、この場
合接触窓が通常の方法で設けられ、その後、金属層が堆
積され、この堆積から接触パターンが従来の方法で形成
される。ここで述べた工程が、３つの特別なマスクのみ
の付加で通常CMOS工程に比較して最高のメモリ特性が得
られるように変化し、一方、論理回路部分が、全くまた
は略々作用せず、即ち望ましい特性を保つ。
のための実質的に既知の方法で継続されても良い。組成
がガラス層１７で覆われても良い場合（図４）、この場
合接触窓が通常の方法で設けられ、その後、金属層が堆
積され、この堆積から接触パターンが従来の方法で形成
される。ここで述べた工程が、３つの特別なマスクのみ
の付加で通常CMOS工程に比較して最高のメモリ特性が得
られるように変化し、一方、論理回路部分が、全くまた
は略々作用せず、即ち望ましい特性を保つ。
【００３０】先に述べた工程の変形が図１４乃至２０に
示され、これらの図面では、左手列に論理回路トランジ
スタを再び示し、そして右手列にｂ図面を示す。先の例
に対応する部品には可能な場合は同じ参照番号を付与し
た。
示され、これらの図面では、左手列に論理回路トランジ
スタを再び示し、そして右手列にｂ図面を示す。先の例
に対応する部品には可能な場合は同じ参照番号を付与し
た。
【００３１】図１４は、表面に厚いゲート酸化物層２３
が設けられた本体１０を示し、この層は、第１にｎ形式
ドープ多結晶層２６で覆われる。例えばオキシ窒化物層
に対する酸化マスキング層４０は、この多結晶層の上に
設けられる。フォトレジストマスク４１が設けられる場
合、このマスクは、メモリのフローティングゲートを規
定し、そして論理回路を連続的に覆う。次いで（図１
５）、フローティングゲート１３は多結晶層２６からの
エッチングにより形成され、その後、メモリトランジス
タのソースゾーン及びドレインゾーンを形成するｎ形式
ゾーン１５，１６がＡｓイオンの移植により設けられ、
そしてホトレジストマスク４１が、移植の前または後に
除去される。この時、酸化スペーサ４２が熱酸化により
形成される。このステップの間、論理回路における多結
晶層２６及びフローティングゲート１３の上部側面が、
オキシ窒化物層４０により酸化に対してマスクされる。
スペーサ４２の厚さは再び、例えば３０乃至８０nmで、
過去の実施例のスペーサ１９の共通点に選択され、メモ
リにおける望ましいワイヤリング特性が得られる。回路
の論理回路部分における表面が、層２３，２６，４０に
より表面処理されることにより、この酸化は全くまたは
少なくとも略々論理回路に影響しない。この工程の状態
は、図１６に示される。
が設けられた本体１０を示し、この層は、第１にｎ形式
ドープ多結晶層２６で覆われる。例えばオキシ窒化物層
に対する酸化マスキング層４０は、この多結晶層の上に
設けられる。フォトレジストマスク４１が設けられる場
合、このマスクは、メモリのフローティングゲートを規
定し、そして論理回路を連続的に覆う。次いで（図１
５）、フローティングゲート１３は多結晶層２６からの
エッチングにより形成され、その後、メモリトランジス
タのソースゾーン及びドレインゾーンを形成するｎ形式
ゾーン１５，１６がＡｓイオンの移植により設けられ、
そしてホトレジストマスク４１が、移植の前または後に
除去される。この時、酸化スペーサ４２が熱酸化により
形成される。このステップの間、論理回路における多結
晶層２６及びフローティングゲート１３の上部側面が、
オキシ窒化物層４０により酸化に対してマスクされる。
スペーサ４２の厚さは再び、例えば３０乃至８０nmで、
過去の実施例のスペーサ１９の共通点に選択され、メモ
リにおける望ましいワイヤリング特性が得られる。回路
の論理回路部分における表面が、層２３，２６，４０に
より表面処理されることにより、この酸化は全くまたは
少なくとも略々論理回路に影響しない。この工程の状態
は、図１６に示される。
【００３２】この後、例えばオキシ窒化層４３の新しい
保護層が、望ましいが必須ではないオキシ窒化層４０上
に既に設けた連続する組成上に設けられる。メモリ部分
は、図１７に示されるように、少なくとも論理回路を露
出させておくホトレジスタ４０のマスクで覆われる。論
理回路領域上のオキシ窒化層４３の除去の後、第２多結
晶層３０が設けられ、そしてｎ形式でドーピングされ
る。第２多結晶層がメモリ部分においてオキシ窒化層４
３によりフローティングゲート１３から絶縁され、これ
に反して、形成されるべき論理回路においては、多結晶
層２６，３０が再び連続する多結晶層を構築する（図１
８）。
保護層が、望ましいが必須ではないオキシ窒化層４０上
に既に設けた連続する組成上に設けられる。メモリ部分
は、図１７に示されるように、少なくとも論理回路を露
出させておくホトレジスタ４０のマスクで覆われる。論
理回路領域上のオキシ窒化層４３の除去の後、第２多結
晶層３０が設けられ、そしてｎ形式でドーピングされ
る。第２多結晶層がメモリ部分においてオキシ窒化層４
３によりフローティングゲート１３から絶縁され、これ
に反して、形成されるべき論理回路においては、多結晶
層２６，３０が再び連続する多結晶層を構築する（図１
８）。
【００３３】図１９に示したその後の状態において、メ
モリの論理回路と制御ゲート及び／またはワード線にト
ランジスタのゲート電極が、ホトレジスタマスク４５に
より同時に明確にされ、その後、図２０を見ると、メモ
リセルの制御ゲート１２及びゲート電極が、望ましくは
異方的なエッチングにより形成される。この工程は、図
１１以下を見ると、先の実施例に関する説明で述べたよ
うな同一方法で継続されても良い。
モリの論理回路と制御ゲート及び／またはワード線にト
ランジスタのゲート電極が、ホトレジスタマスク４５に
より同時に明確にされ、その後、図２０を見ると、メモ
リセルの制御ゲート１２及びゲート電極が、望ましくは
異方的なエッチングにより形成される。この工程は、図
１１以下を見ると、先の実施例に関する説明で述べたよ
うな同一方法で継続されても良い。
【００３４】ここで重なり制御ゲートと共に説明した変
形例において、論理回路とスペーサの酸化の間で述べた
変形において、制御ゲートとの重なりと共に、論理回路
の実質的な絶縁無しでメモリの最適化の実現を果たすメ
モリで論理回路の酸化とスペーサの酸化の間のデカップ
リングが、基本CMOS工程と較べて、２つの特別なマスク
のみによって実現される。
形例において、論理回路とスペーサの酸化の間で述べた
変形において、制御ゲートとの重なりと共に、論理回路
の実質的な絶縁無しでメモリの最適化の実現を果たすメ
モリで論理回路の酸化とスペーサの酸化の間のデカップ
リングが、基本CMOS工程と較べて、２つの特別なマスク
のみによって実現される。
【００３５】不揮発メモリセルと較べて、他の回路素子
は、コンデンサとして同様に組み入れられても良い。こ
の特別な実施例は、集積回路に関連し、この回路におい
て、切り換えコンデンサと呼ばれるシステムが、例えば
周波数選択フィルタを実現する目的で、論理回路選択に
結びついて設けられる。上述のようなプログラム可能な
不揮発性メモリの組入れは、プログラミングの付加的な
可能性をユーザに提供する。図２１は、このような集積
回路の実施例の破断部分を示す。図２１ａは、上述の方
法の一つによって製造された回路の論理回路の一部を形
成する電界効果トランジスタを示す。図２１ｂは、図２
０ｂのセルに対応するEEPROMセルを示し、このセルにお
いて、制御ゲートがフィルタを覆うようにフローティン
グゲート１３上に設けられる。図２１ｃは、図２１ｂの
EEPROMセルと同様に製造されたコンデンサの破断部分で
ある。コンデンサは、厚いフィールド酸化物１１上に設
けられ、そして、フローティング電極１３から同時に形
成されるより低いコンデンサプレート５０を有する。誘
電体層４３は、プレート５０上にEEPROMセルの介在多結
晶誘電体４３と同時に形成される。トランジスタの領域
でこの層が除去された後、第２多結晶層が堆積され、こ
こから制御ゲート１２及び他のコンデンサプレート５１
がトランジスタゲート２２で同時に規定される。接触窓
１８は、ガラス装置における既知の方法で設けられ、こ
れを介して、窓の接点がプレート５０，５１のような素
子で形成されても良い。
は、コンデンサとして同様に組み入れられても良い。こ
の特別な実施例は、集積回路に関連し、この回路におい
て、切り換えコンデンサと呼ばれるシステムが、例えば
周波数選択フィルタを実現する目的で、論理回路選択に
結びついて設けられる。上述のようなプログラム可能な
不揮発性メモリの組入れは、プログラミングの付加的な
可能性をユーザに提供する。図２１は、このような集積
回路の実施例の破断部分を示す。図２１ａは、上述の方
法の一つによって製造された回路の論理回路の一部を形
成する電界効果トランジスタを示す。図２１ｂは、図２
０ｂのセルに対応するEEPROMセルを示し、このセルにお
いて、制御ゲートがフィルタを覆うようにフローティン
グゲート１３上に設けられる。図２１ｃは、図２１ｂの
EEPROMセルと同様に製造されたコンデンサの破断部分で
ある。コンデンサは、厚いフィールド酸化物１１上に設
けられ、そして、フローティング電極１３から同時に形
成されるより低いコンデンサプレート５０を有する。誘
電体層４３は、プレート５０上にEEPROMセルの介在多結
晶誘電体４３と同時に形成される。トランジスタの領域
でこの層が除去された後、第２多結晶層が堆積され、こ
こから制御ゲート１２及び他のコンデンサプレート５１
がトランジスタゲート２２で同時に規定される。接触窓
１８は、ガラス装置における既知の方法で設けられ、こ
れを介して、窓の接点がプレート５０，５１のような素
子で形成されても良い。
【００３６】本発明が、ここで与えられた実施例に限定
されないことは明白にされるであろうが、しかし多くの
応用が、本発明の範囲の当業者にとって可能できること
に注意されたい。即ち、例えば第２多結晶層が、メモリ
中の制御ゲート及びワード線と論理回路中のゲート電極
が、金属を持つシリコンの金属または合金のような異な
る井戸導電材料に代わって造られる。本発明は、EPEO
M、EEPROM、そしてフラッシュEPROMのような、実質的に
既知のプログラム可能な不揮発性メモリの別種の形式で
さらに都合良く使用されるであろう。
されないことは明白にされるであろうが、しかし多くの
応用が、本発明の範囲の当業者にとって可能できること
に注意されたい。即ち、例えば第２多結晶層が、メモリ
中の制御ゲート及びワード線と論理回路中のゲート電極
が、金属を持つシリコンの金属または合金のような異な
る井戸導電材料に代わって造られる。本発明は、EPEO
M、EEPROM、そしてフラッシュEPROMのような、実質的に
既知のプログラム可能な不揮発性メモリの別種の形式で
さらに都合良く使用されるであろう。
【図１】ａ側は不揮発性メモリにおける閾電圧と２つの
異なる酸化のためのプログラミング時間との関連を示
し、ｂ側はａ側に示したような特性の不揮発性メモリの
断面を示す図である。
異なる酸化のためのプログラミング時間との関連を示
し、ｂ側はａ側に示したような特性の不揮発性メモリの
断面を示す図である。
【図２】本発明の不揮発性メモリに関連した集積回路の
一部の平面図である。
一部の平面図である。
【図３】図３の回路の破断線III−III部分の破断図であ
る。
る。
【図４】図３の回路の製造のための本発明による方法に
おける工程ステップを示す図である。
おける工程ステップを示す図である。
【図５】図３の回路の製造のための本発明による方法に
おける工程ステップを示す図である。
おける工程ステップを示す図である。
【図６】図３の回路の製造のための本発明による方法に
おける工程ステップを示す図である。
おける工程ステップを示す図である。
【図７】図３の回路の製造のための本発明による方法に
おける工程ステップを示す図である。
おける工程ステップを示す図である。
【図８】図３の回路の製造のための本発明による方法に
おける工程ステップを示す図である。
おける工程ステップを示す図である。
【図９】図３の回路の製造のための本発明による方法に
おける工程ステップを示す図である。
おける工程ステップを示す図である。
【図１０】図３の回路の製造のための本発明による方法
における工程ステップを示す図である。
における工程ステップを示す図である。
【図１１】図３の回路の製造のための本発明による方法
における工程ステップを示す図である。
における工程ステップを示す図である。
【図１２】図３の回路の製造のための本発明による方法
における工程ステップを示す図である。
における工程ステップを示す図である。
【図１３】図３の回路の製造のための本発明による方法
における工程ステップを示す図である。
における工程ステップを示す図である。
【図１４】本発明による方法の他の実施例の工程ステッ
プを示す図である。
プを示す図である。
【図１５】本発明による方法の他の実施例の工程ステッ
プを示す図である。
プを示す図である。
【図１６】本発明による方法の他の実施例の工程ステッ
プを示す図である。
プを示す図である。
【図１７】本発明による方法の他の実施例の工程ステッ
プを示す図である。
プを示す図である。
【図１８】本発明による方法の他の実施例の工程ステッ
プを示す図である。
プを示す図である。
【図１９】本発明による方法の他の実施例の工程ステッ
プを示す図である。
プを示す図である。
【図２０】本発明による方法の他の実施例の工程ステッ
プを示す図である。
プを示す図である。
【図２１】本発明による方法のさらなる実施例を示す図
である。
である。
１ ｐ形式半導体本体 ２ ｎ形式ソースゾーン ３ ｎ形式ドレインゾーン ４ ゲート酸化物 ５ フローティングゲート ７ 制御ゲート ８ 絶縁層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】不揮発メモリセルと較べて、他の回路素子
は、コンデンサとして同様に組み入れられても良い。こ
の特別な実施例は、集積回路に関連し、この回路におい
て、切り換えコンデンサと呼ばれるシステムが、例えば
周波数選択フィルタを実現する目的で、論理回路選択に
結びついて設けられる。上述のようなプログラム可能な
不揮発性メモリの組入れは、プログラミングの付加的な
可能性をユーザに提供する。図２１は、このような集積
回路の実施例の破断部分を示す。図２１ａは、上述の方
法の一つによって製造された回路の論理回路の一部を形
成する電界効果トランジスタを示す。図２１ｂは、図２
０ｂのセルに対応するＥＰＲＯＭセルを示し、このセル
において、制御ゲートがフィルタを覆うようにフローテ
ィングゲート１３上に設けられる。図２１ｃは、図２１
ｂのＥＰＲＯＭセルと同様に製造されたコンデンサの破
断部分である。コンデンサは、厚いフィールド酸化物１
１上に設けられ、そして、フローティング電極１３から
同時に形成されるより低いコンデンサプレート５０を有
する。誘電体層４３は、プレート５０上にＥＰＲＯＭセ
ルの介在多結晶誘電体４３と同時に形成される。トラン
ジスタの領域でこの層が除去された後、第２多結晶層が
堆積され、ここから制御ゲート１２及び他のコンデンサ
プレート５１がトランジスタゲート２２で同時に規定さ
れる。接触窓１８は、ガラス装置における既知の方法で
設けられ、これを介して、窓の接点がプレート５０，５
１のような素子で形成されても良い。
は、コンデンサとして同様に組み入れられても良い。こ
の特別な実施例は、集積回路に関連し、この回路におい
て、切り換えコンデンサと呼ばれるシステムが、例えば
周波数選択フィルタを実現する目的で、論理回路選択に
結びついて設けられる。上述のようなプログラム可能な
不揮発性メモリの組入れは、プログラミングの付加的な
可能性をユーザに提供する。図２１は、このような集積
回路の実施例の破断部分を示す。図２１ａは、上述の方
法の一つによって製造された回路の論理回路の一部を形
成する電界効果トランジスタを示す。図２１ｂは、図２
０ｂのセルに対応するＥＰＲＯＭセルを示し、このセル
において、制御ゲートがフィルタを覆うようにフローテ
ィングゲート１３上に設けられる。図２１ｃは、図２１
ｂのＥＰＲＯＭセルと同様に製造されたコンデンサの破
断部分である。コンデンサは、厚いフィールド酸化物１
１上に設けられ、そして、フローティング電極１３から
同時に形成されるより低いコンデンサプレート５０を有
する。誘電体層４３は、プレート５０上にＥＰＲＯＭセ
ルの介在多結晶誘電体４３と同時に形成される。トラン
ジスタの領域でこの層が除去された後、第２多結晶層が
堆積され、ここから制御ゲート１２及び他のコンデンサ
プレート５１がトランジスタゲート２２で同時に規定さ
れる。接触窓１８は、ガラス装置における既知の方法で
設けられ、これを介して、窓の接点がプレート５０，５
１のような素子で形成されても良い。
Claims (13)
- 【請求項１】 半導体本体の表面に、絶縁ゲート電極を
持つ電界効果トランジスタと、制御電極と当該半導体本
体中に配置されかつ、ソース及びドレインゾーンの間の
当該半導体本体中に延在するチャンネル領域との間に配
置したフローティングゲートを持つ不揮発性メモリ素子
とを備え、この半導体本体を有する集積回路の製造方法
により、前記表面に位置合わせする第１導電性形式の第
１及び第２活性領域が、トランジスタ及びメモリ素子の
各々に対して前記半導体本体中に規定され、 前記表面が少なくとも前記第１及び第２活性領域の範囲
でゲート誘電体を形成する絶縁層で覆われ、当該絶縁層
上にシリコン層が設けられ、当該シリコン層から前記ト
ランジスタのゲート電極及び少なくとも前記メモリ素子
の前記フローティングゲートが形成される方法におい
て、 工程ステップの第１段階において、先ず、前記メモリ素
子の前記フローティングゲートがマスクエッチングによ
り前記シリコン層から形成され、この間、前記シリコン
層で覆った前記トランジスタの前記活性領域を残し、 その後、前記メモリ素子の前記第２導電性形式の前記ソ
ース及びドレインゾーンが設けられ、そして前記フロー
ティングゲートに酸化ステップにより少なくとも当該ゲ
ートの端部において酸化層（スペーサ）が設けられ、 ステップの従属する段階において、前記トランジスタの
前記絶縁ゲート電極がマスクエッチングにより前記他の
活性領域の上部の前記シリコン層から形成され、前記ト
ランジスタの前記第２導電性形式のソース及びドレイン
ゾーンがドーピングにより前記半導体本体中に設けられ
ることを特徴とする集積回路の製造方法。 - 【請求項２】 請求項１に記載の方法において、 前記トランジスタが、前記ソースゾーンと前記ドレイン
ゾーンの間に配置され、 前記ソースゾーンと前記ドレインゾーンとの間隔の計測
長が、略々１μｍであることを特徴とする集積回路の製
造方法。 - 【請求項３】 請求項１または２に記載の方法におい
て、 前記トランジスタの少なくとも前記ドレインゾーンが前
記チャンネルに位置合わせする前記第２導電性形式のわ
ずかなドープドレイン拡張を備えることを特徴とする集
積回路の製造方法。 - 【請求項４】 請求項１乃至３の何れか一項に記載の方
法において、 前記スペーサが水蒸気を有する酸化環境の熱酸化を介し
て前記フローティングゲートの端部に形成されることを
特徴とする集積回路の製造方法。 - 【請求項５】 請求項４に記載の方法において、 前記酸化が800℃よりも高い、望ましくは850℃よりも高
い温度で実施されることを特徴とする集積回路の製造方
法。 - 【請求項６】 請求項５に記載の方法において、 前記酸化が少なくとも略々900℃の温度で実施されるこ
とを特徴とする集積回路の製造方法。 - 【請求項７】 請求項１乃至６の何れか一項に記載の方
法において、 前記半導体本体の表面と平行に走る前記シリコン層の表
面が前記酸化に対してマスクする層によりマスクされか
つ、フローティングゲート電極の端部の酸化の間に窒化
物を有することを特徴とする集積回路の製造方法。 - 【請求項８】 請求項１乃至７の何れか一項に記載の方
法において、 前記メモリ素子のソース及びドレインゾーンが前記フロ
ーティングゲートに前記スペーサが設けられる前に設け
られることを特徴とする集積回路の製造方法。 - 【請求項９】 請求項１乃至８の何れか一項に記載の方
法において、 前記シリコン層は２つの補助層を交互に設けることによ
り形成され、 前記絶縁層に第２の前記補助層が設けられる前に形成さ
れるべき前記メモリ素子の範囲で第１の前記補助層が設
けられ、当該絶縁層は形成されるべき前記トランジスタ
の範囲において前記第１の補助層をさらされた状態に
し、 この後、前記第２補助層が、単一シリコン層が形成され
るべき前記トランジスタの前記範囲で残され、そして２
つの相互に絶縁された補助層の複合層が当該メモリ素子
の範囲で得られるように設けられ、前記制御ゲート電極
が前記上部補助層から略々形成され、そして前記フロー
ティングゲートが前記下部補助層から略々形成されるこ
とを特徴とする集積回路の製造方法。 - 【請求項１０】 請求項１乃至８の何れか一項に記載の
方法において、 前記シリコン層（第１補助層）が少なくとも前記トラン
ジスタの範囲で前記第１補助層をさらした状態に保つ絶
縁層を持つ前記メモリ素子の範囲で覆われ、前記トラン
ジスタの範囲で、前記フローティングゲートの前記端部
における前記スペーサの作用の後、第２導電性層が前記
メモリ素子の範囲で前記フローティングゲートから分離
した層を形成して堆積され、当該後者の層から前記制御
ゲートが形成され、一方、当該後者の層が前記第１補助
層と共に単一導電性層を形成し、当該単一導電層から前
記トランジスタの範囲で前記ゲート電極が形成されるこ
とを特徴とする集積回路の製造方法。 - 【請求項１１】 請求項９または１０に記載の方法にお
いて、 前記フローティングゲートと前記制御ゲートの間の前記
絶縁層が窒化物を有する層を形成することを特徴とする
集積回路の製造方法。 - 【請求項１２】 請求項１乃至１１の何れか一項に記載
の方法において、 コンデンサが、先ず上部に配置した第１プレート及び第
２プレートを持つ回路に設けられ、これらプレートは前
記フローティングゲート及び前記メモリ素子の前記制御
ゲートのそれぞれと同時に設けられることを特徴とする
集積回路の製造方法。 - 【請求項１３】 請求項１乃至１２の何れか一項に記載
された方法で製造された集積回路。
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| NL92203082.0 | 1992-10-07 | ||
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