KR100553686B1 - 축소가능한 2개의 트랜지스터 기억 셀을 구비하는 반도체소자 및 그 형성 방법 - Google Patents
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Abstract
축소가능한 2개의 트랜지스터(STTM) 셀을 구비하는 반도체 소자 및 그 형성방법을 제공한다. 이 반도체 소자는 반도체 기판; 상기 반도체 기판에 형성되되 상기 반도체 기판을 가로지르며 서로 평행한 복수개의 제 1 소자분리막들; 상기 제 1 소자분리막들 사이의 반도체 기판에 개재되되 상기 제 1 소자분리막들을 따라 일열로 늘어서며 서로 소정거리 이격된 복수개의 제 2 소자분리막들; 상기 제 2 소자분리막들 사이의 반도체 기판 상에 위치하며 상기 제 2 소자분리막과 일부 중첩되되, 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합장벽패턴 및 소오스패턴으로 이루어지는 복수개의 셀 게이트 패턴들; 측벽 게이트 유전막을 사이에 두고 상기 셀 게이트 패턴들의 측벽을 둘러싸며 상기 제 1 소자분리막을 가로지르는 서로 평행한 복수개의 제어라인들; 및 상기 셀 게이트 패턴들의 상부와 접하며 상기 제 1 소자분리막과 평행하게 달리는 서로 평행한 복수개의 데이타 라인들을 구비한다.
STTM 셀
Description
도 1은 본 발명에 따른 축소가능한 2개의 트랜지스터 기억 셀을 구비하는 반도체 소자의 평면도(Lay-out)이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 축소가능한 2개의 트랜지스터 기억셀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 3a 내지 3k는 도 2의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4는 본 발명의 바람직한 다른 실시예에 따른 축소가능한 2개의 트랜지스터 기억셀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 5는 도 4의 반도체 소자를 형성하는 방법을 나타내는 공정단면도이다.
도 6은 본 발명의 바람직한 또 다른 실시예에 따른 축소가능한 2개의 트랜지스터 기억셀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 7은 도 6의 반도체 소자를 형성하는 방법을 나타내는 공정단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 좀 더 상세하게는 축소가능한 2개의 트랜지스터 기억 셀을 구비하는 반도체 소자 및 그 형성 방법에 관한 것이다.
디램 소자는 다른 기억 소자들에 비하여 고집적화가 가능하나 소자가 고집적화됨에 따라 누설전류와 같은 여러 문제들 때문에 저장된 데이타를 유지하기가 어렵다. 따라서 디램 소자는 커패시터에 저장된 데이타를 유지하기 위하여 주기적인 리프레쉬 동작을 요구한다. 따라서 대기 상태에서도 전력 소모가 있다. 이와는 다르게 플래쉬 메모리 소자들 또는 이이피롬소자들은 기억셀에 저장된 데이타를 유지하기 위하여 기억 셀을 리프레쉬시킬 필요가 없다. 그러나 플래쉬 메모리 소자는 프로그램시키는데 상대적으로 긴 시간이 요구되며 소거와 프로그램을 반복할 수록 산화막으로 이루어진 터널링 장벽층의 기능이 상실된다.
따라서, 디램 소자의 장점과 플래쉬 메모리 소자의 장점들을 갖는 새로운 기억셀들이 연구되고 있으며, 이중 하나가 나까자토(Nakazato)등에 의해 제안된 축소가능한 2개의 트랜지스터 기억 셀(Scalable two transistor memory cell; 이하 STTM)이다. 상기 STTM 셀은 고속동작, 낮은 전력 소모 및 고집적도의 특징을 갖는다. 상기 STTM에 대해 여러 연구가 진행되고 있으나 실제로 구현하는데에는 아직도 여러 어려움을 내포하고 있다.
따라서, 본 발명의 기술적 과제는 구현이 용이한 STTM 셀을 구비하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 STTM 셀을 구비하는 반도체 소자 및 그 형성 방법은 다음과 같다.
먼저, 상기 반도체 소자는 반도체 기판; 상기 반도체 기판에 형성되되 상기 반도체 기판을 가로지르며 서로 평행한 복수개의 제 1 소자분리막들; 상기 제 1 소자분리막들 사이의 반도체 기판에 개재되되 상기 제 1 소자분리막들을 따라 일열로 늘어서며 서로 소정거리 이격된 복수개의 제 2 소자분리막들; 상기 제 2 소자분리막들 사이의 반도체 기판 상에 위치하며 상기 제 2 소자분리막과 일부 중첩되되, 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합(Multiple tunnel junction)장벽패턴 및 소오스패턴으로 이루어지는 복수개의 셀 게이트 패턴들; 측벽 게이트 유전막을 사이에 두고 상기 셀 게이트 패턴들의 측벽을 둘러싸며 상기 제 1 소자분리막을 가로지르는 서로 평행한 복수개의 제어라인들; 및 상기 셀 게이트 패턴들의 상부와 접하며 상기 제 1 소자분리막과 평행하게 달리는 서로 평행한 복수개의 데이타 라인들을 구비한다.
상기 반도체 소자는 상기 측벽 게이트 유전막과 상기 제어라인 사이에 개재된 스페이서를 더 구비할 수 있으며, 이때 상기 스페이서는 폴리실리콘으로 이루어진다. 상기 반도체 소자는 상기 스페이서 하부의 상기 반도체 기판에 형성된 저농도 불순물 영역을 더 구비할 수 있다. 상기 반도체 소자는 상기 제어라인 하부의 상기 반도체 기판에 형성된 고농도 불순물 영역을 더 구비할 수 있다.
상기 반도체 소자에 있어서, 상기 제어라인의 상단부는 상기 소오스패턴의 상단부보다 낮을 수 있다. 또는 상기 제어라인의 상단부는 상기 소오스층의 상단부보다 높을 수 있으며 이때에는 상기 제어라인과 상기 데이타 라인 사이에 절연스페이서가 개재된다. 여기서, 상기 절연스페이서는 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘산화질화막(SiON), 및 알루미늄산화막(Al2O3)을 구비하는 그룹에서 선택되는 하나의 물질로 이루어진다.
상기 반도체 소자는 상기 반도체 기판은 주변회로 영역을 더 구비하며, 상기 주변회로 영역에서 활성영역을 정의하는 제 3 소자분리막; 상기 활성영역을 가로질러 상기 제 3 소자분리막과 중첩되는 주변 게이트 패턴; 및 상기 제 3 소자분리막 상에서 상기 주변 게이트 패턴과 전기적으로 접속하는 주변 게이트 콘택 플러그를 더 구비할 수 있다. 이때, 상기 주변 게이트 패턴은 상기 게이트 패턴과 동일하게, 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합장벽패턴 및 소오스패턴으로 이루어질 수 있으며 상기 주변 게이트 콘택 플러그는 상기 소오스패턴 및 상기 다터널접합장벽패턴을 관통하여 상기 스토리지 노드패턴과 접할 수 있다. 상기 반도체 소자는 상기 주변 게이트 패턴의 측벽을 덮는 측벽 게이트 유전막 및 스페이서를 더 구비할 수 있다.
상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판에 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 유전막, 스토리지노드층, 다터널접합(Multiple tunnel junction)장벽층, 소오스층 및 마스크 층을 차례로 형성한다. 상기 마스크층을 패터닝하여 마스크패턴을 형성한다. 상기 마스크패턴을 식각 마스크로 이용하여 상기 소오스층, 상기 다터널접합장벽층, 상기 스토리지노드층 및 상기 게이트 유전막을 차례로 패터닝하여 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합장벽패턴, 및 소오스패턴으로 이루어지는 셀 게이트 패턴들을 형성한다. 상기 셀 게이트 패턴들의 측벽들과 상기 활성영역을 덮는 측벽 게이트 유전막을 형성한다. 상기 셀 게이트 패턴들의 측벽을 둘러싸며 일 방향으로 달리는 서로 평행한 복수개의 제어 라인들을 형성한다. 상기 마스크 패턴을 제거한다. 그리고, 상기 셀 게이트 패턴들의 상기 소오스패턴들과 접하며 상기 제어라인과 직교하는 방향으로 달리는 서로 평행한 복수개의 데이타 라인들을 형성한다.
좀 더 상세하게, 상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판을 준비한다. 상기 반도체 기판에 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 유전막을 형성한다. 스토리지노드층, 다터널접합(Multiple tunnel junction)장벽층, 소오스층 및 마스크층을 차례로 적층한다. 상기 마스크층을 패터닝하여 마스크패턴을 형성한다. 상기 마스크패턴을 식각 마스크로 이용하여 상기 소오스층, 상기 다터널접합장벽층, 상기 스토리지노드층 및 상기 게이트 유전막을 차례로 패터닝하여 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합장벽패턴, 및 소오스패턴으로 이루어지는 셀 게이트 패턴들과 주변 게이트 패턴을 각각 상기 셀 어레이 영역과 상기 주변회로 영역에 형성한다. 상기 셀 게이트 패턴들과 상기 주변 게이트 패턴의 측벽들과 상기 활성영역을 덮는 측벽 게이트 유전막을 형성한다. 상기 셀 게이트 패턴들의 측벽을 둘러싸며 일 방향으로 달리는 서로 평행한 복수개의 제어 라인들을 형성한다. 상기 마스크 패턴을 제거한다. 상기 주변회로 영역에서 상기 소자분리막 상에 위치하는 상기 주변 게이트 패턴의 상기 소오스패턴 및 상기 다터널접합장벽패턴을 패터닝하여 주변 게이트 콘택홀을 형성한다. 상기 셀 어레이 영역에서 상기 셀 게이트 패턴들의 상기 소오스패턴들과 접하며 상기 제어라인과 직교하는 방향으로 달리는 서로 평행한 복수개의 데이타 라인들을 형성한다. 그리고, 상기 주변 게이트 콘택홀을 채우는 주변 게이트 콘택 플러그를 형성한다.
상기 방법에 있어서, 상기 제어라인을 형성하기 전에, 상기 셀 게이트 패턴들과 상기 주변 게이트 패턴을 이온주입마스크로 사용하여 상기 반도체 기판에 저농도 불순물 영역을 형성하고, 상기 셀 게이트 패턴들 및 상기 주변 게이트 패턴의 측벽을 덮는 스페이서를 형성하고, 그리고 상기 스페이서와 상기 셀게이트 패턴들과 상기 주변 게이트 패턴을 이온주입마스크로 사용하여 상기 반도체 기판에 고농도 불순물 영역을 형성할 수 있다. 여기서 상기 스페이서는 폴리실리콘으로 형성될 수 있다. 상기 데이타 라인들과 상기 주변 게이트 콘택 플러그는 동시에 형성될 수 있다.
본 발명의 일 양태에 따르면, 상기 제어라인의 상단부는 상기 소오스패턴의 상단부보다 낮게 형성될 수 있으며, 이때 상기 제어라인들은 상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하고, 포토 레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 셀 어레이 영역에서 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하고, 제 1 층간절연막을 적층하고, 상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거하여 상기 마스크 패턴을 노출시키고, 그리고 상기 마스크패턴과 상기 소오스패턴의 상단부를 덮는 상기 예비 제어라인을 일부 제거함으로써 상기 셀 어레이 영역에 형성될 수 있다. 이때, 상기 마스크패턴과 상기 소오스패턴의 상단부를 덮는 상기 예비 제어라인을 일부 제거할때, 상기 마스크패턴과 상기 소오스패턴의 상단부를 덮는 상기 스페이서도 일부 제거될 수 있다. 상기 제 1 층간절연막에 대해 이방성 식각 공정을 진행하여 상기 제 1 층간절연막의 높이를 상기 마스크패턴의 저면보다 낮게 형성하고, 제 2 층간절연막을 적층하고 평탄화하여 상기 마스크 패턴을 노출시킬 수 있다.
본 발명의 다른 양태에 있어서, 상기 제어라인의 상단부는 상기 소오스패턴의 상단부보다 낮게 형성될 수 있으며, 여기서 상기 제어라인들은 상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하고, 포토레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 셀 어레이 영역에서 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하고, 제 1 층간절연막을 적층하고, 상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거하여 상기 마스크 패턴을 노출시키고, 그리고 상기 마스크패턴과 상기 소오스패턴의 상단부를 덮는 상기 예비 제어라인을 일부 산화함으로써 상기 셀 어레이 영역에 형성될 수 있다.
본 발명의 또 다른 양태에 있어서, 상기 제어라인의 상단부는 상기 소오스패턴의 상단부보다 높게 형성될 수 있으며, 여기서 상기 제어라인들은 상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하고, 포토레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 셀 어레이 영역에서 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하고, 제 1 층간절연막을 적층하고, 상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거하여 상기 마스크 패턴을 노출시키고, 그리고 상기 마스크패턴의 상단부를 덮는 상기 예비 제어라인을 일부 산화함으로써 상기 셀 어레이 영역에 형성될 수 있다. 이때 상기 마스크 패턴을 제거한 후에, 상기 제 1 층간절연막의 측벽과 상기 제어라인의 돌출된 상단부의 측벽을 덮는 절연스페이서를 형성할 수 있다. 여기서 상기 절연스페이서는 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘산화질화막(SiON), 및 알루미늄산화막(Al2O3)을 구비하는 그룹에서 선택되는 하나의 물질로 형성될 수 있다. 상기 예비 제어라인이 산화될때 상기 스페이서도 동시에 산화된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. 도 2, 3a~3k, 및 4~7에서 A는 도 1의 반도체 소자를 I-I'라인을 따라 자른 단면도, B는 도 1의 반도체 소자를 II-II'라인을 따라 자른 단면도, 그리고 C는 도 1의 반도체 소자를 III-III'라인을 따라 자른 단면도를 나타낸다.
도 1은 본 발명에 따른 축소가능한 2개의 트랜지스터 기억 셀을 구비하는 반도체 소자의 평면도(Lay-out)이다.
<실시예 1>
도 2는 본 발명의 바람직한 일 실시예에 따른 축소가능한 2개의 트랜지스터 기억셀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 반도체 기판(100)에 제 1, 제 2 및 제 3 소자분리막들(102a, 102b, 102c)이 형성되어 활성영역(AR)을 한정한다. 복수개의 상기 제 1 소자분리막들(102a)은 셀 어레이 영역을 가로지르며 서로 평행하다. 복수개의 상기 제 2 소자분리막들(102b)은 상기 제 1 소자분리막들(102a) 사이에 위치하며 상기 제 1 소자분리막들(102a)을 따라 일렬로 배치되며 상기 제 1 소자분리막들(102a)과 소정거리 이격된다. 상기 제 3 소자분리막(102c)은 주변회로 영역에 위치하며 주변 게이트 패턴(113c)을 위한 활성영역(AR)을 한정한다.
셀 게이트 패턴(113a)과 주변 게이트 패턴(113c)은 각각 상기 셀 어레이 영역과 상기 주변회로 영역의 상기 활성영역(AR) 상에서, 상기 제 2 소자분리막(102b) 및 상기 제 3 소자분리막(102c)과 중첩되도록 위치한다. 상기 셀 게이트 패턴(113a)과 상기 주변 게이트 패턴(113c)은 상기 반도체 기판(100)으로부터 차례로 적층된 게이트 유전막 패턴(104), 스토리지노드패턴(106), 다터널접합(Multiple tunnel junction)장벽패턴(108) 및 소오스패턴(122)으로 이루어진다. 상기 다터널접합장벽패턴(108)은 폴리실리콘막과 실리콘질화막이 교대로 적층되어 이루어진다.
상기 셀 게이트 패턴(113a)과 상기 주변 게이트 패턴(113c)의 측벽과 상기 활성영역(AR)상에 측벽 게이트 유전막(114)이 위치하여 제어라인(118c)으로 부터 절연시킨다. 상기 측벽 게이트 유전막(114)의 측벽은 스페이서(116)에 의해 덮인다. 상기 셀 어레이 영역에서 상기 스페이서(116)와 상기 활성영역은 상기 제 1 소자분리막(102a)을 가로지르는 제어라인(118c)에 의해 덮인다. 상기 주변회로 영역에서 상기 스페이서(116)는 주변스페이서(118d)에 의해 덮인다. 상기 주변스페이서(118d)는 상기 제어라인(118c)과 동일한 물질로 이루어진다. 상기 셀 게이트 패턴(113a)과 상기 주변 게이트 패턴(113c)은 하부층간절연막으로 덮인다. 상기 하부층간절연막은 차례로 적층된 제 1 층간절연막(120)과 제 2 층간절연막(122)으로 이루어진다. 상기 제 1 층간절연막(120)의 높이는 상기 제어라인(118c)의 상단부의 높이와 유사하다.상기 주변회로 영역에서 상기 제 3 소자분리막(102c) 상의 상기 소오스패턴(110) 및 상기 다터널접합장벽패턴(108)을 관통하는 주변 게이트 콘택홀(126)이 있다.
상기 셀 게이트 패턴(113a)의 상기 소오스패턴(110)과 접하며 상기 제 1 소자분리막(102a)과 평행하게 달리는 데이타 라인(131a)이 상기 셀 어레이 영역에 위 치한다. 상기 데이타 라인(131a)은 도전막(128)과 금속실리사이드막(130)의 이중막으로 이루어질 수 있다. 상기 데이타 라인(131a)과 동일한 물질로 이루어지며 상기 주변 게이트 콘택홀(126)을 채우는 동시에 상기 주변 게이트 패턴(113c)을 덮는 주변 게이트 콘택플러그(131c)가 상기 주변회로 영역에 위치한다.
상기 반도체 소자에 따르면, 상기 제어라인(118c)이 상기 셀 게이트 패턴(113a)의 측면을 모두 둘러싸고 있으므로 채널이 넓어져 프로그램 또는 소거시에 소자의 속도가 종래보다 빠르다. 또한 상기 제어라인(118c)이 상기 데이타라인(131a)을 감싸지 않으므로 그 사이에 발생하는 커플링 효과를 줄일 수 있다. 또한 주변회로 영역에서 주변 게이트 콘택홀이 소자분리막 상에 형성되는 구조를 갖으므로 반도체 기판의 손상을 줄일 수 있어 보다 신뢰성 있는 STTM 셀을 구비하는 반도체 소자를 구현할 수 있다.
도 3a 내지 3k는 도 2의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 3a를 참조하면, 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판(100)에 소자분리막들을 형성하여 활성영역을 한정한다. 이때 상기 소자분리막들은 일반적인 얕은 트렌치 격리(STI) 형성 방법을 이용하여 형성될 수 있다. 상기 소자분리막들은 2500Å의 두께로 형성될 수 있다. 상기 소자분리막은 도 1에서처럼 제 1, 제 2, 및 제 3 소자분리막들(102a, 102b, 102c)로 이루어진다. 상기 소자분리막들(102a, 102b, 102c)에 의해 한정된 활성영역(AR) 상에 게이트 유전막(103)을 형성한다. 상기 게이트 유전막(103)은 열산화막으로 형성될 수 있다. 상기 반도체 기판(100)의 전면 상에 스토리지노드층(105), 다터널접합장벽층(107) 및 소오스층(109)을 차례로 적층한다. 상기 소토리지노드층(105)과 상기 소오스층(109)은 바람직하게는 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 다터널접합장벽층(107)은 낮은 밴드갭을 갖는 반도체층 및 큰 밴드갭을 갖는 절연막을 교대로 반복적으로 적층시키어 형성한다. 예를 들면 상기 낮은 밴드갭을 갖는 반도체층은 진성 반도체층, 불순물이 도핑되지 않은 반도체층 또는 불순물이 도핑된 반도체층으로 형성될 수 있다. 여기서 상기 반도체층은 실리콘막, 게르마늄막, 실리콘 게르마늄막 또는 실리콘 게르마늄 카바이드막이다. 상기 큰 밴드갭을 갖는 절연막은 실리콘 질화막, 실리콘 옥시나이트라이드막, 금속 산화막 또는 금속 질화막으로 형성될 수 있다. 상기 소오스층(109) 상에 마스크층(111)을 형성한다. 상기 마스크층(111)은 바람직하게는 실리콘 질화막으로 형성될 수 있다. 상기 마스크층(111) 상에 반사방지막(미도시)을 더 형성할 수 있다.
도 3b를 참조하면, 상기 마스크층(111)을 포토레지스트 패턴(미도시)을 이용하여 식각하여 마스크 패턴(112)을 형성한다. 상기 마스크 패턴(112)을 식각마스크로 이용하여 상기 소오스층(109), 상기 다터널접합장벽층(107), 상기 스토리지노드층(105) 및 상기 열산화막(103)을 차례대로 패터닝하여 상기 셀 어레이 영역에 셀 게이트 패턴(113a)을 형성하는 동시에 상기 주변회로 영역에 주변 게이트 패턴(113c)을 형성한다. 상기 셀 게이트 패턴(113a)과 상기 주변 게이트 패턴(113c)은 상기 반도체 기판(100)으로부터 차례로 적층된 게이트 유전막 패턴(104), 스토리지노드패턴(104), 다터널접합장벽패턴(108) 및 소오스패턴(110) 으로 이루어진다.
도 3c를 참조하면, 상기 반도체 기판(100)의 활성영역 및 상기 셀 게이트 패턴(113a) 및 상기 주변 게이트 패턴(113c)의 측벽을 덮는 측벽 게이트 유전막(114)을 형성한다. 상기 측벽 게이트 유전막(114)은 상기 반도체 기판(100)에 대해 산소분위기에서 열처리 공정을 실시함으로써 형성되는 열산화막으로 이루어질 수 있다. 상기 측벽 게이트 유전막(114)은 상기 마스크 패턴(112)의 측벽을 덮도록 형성될 수 있다. 또는 상기 측벽 게이트 유전막(114)은 실리콘 산화막, 실리콘질화막, 실리콘옥시나이트라이드막, 금속 산화막 및 금속 질화막으로 이루어지는 그룹에서 선택되는 적어도 하나의 단일막 또는 다층막으로 CVD 방법에 의해 형성될 수 있다.
도 3d를 참조하면, 상기 셀 게이트 패턴(113a) 및 상기 주변 게이트 패턴(113c)을 이온주입마스크로 사용하여 상기 반도체 기판(100) 내에 저농도 불순물 영역(115)을 형성한다. 상기 반도체 기판(100) 상에 폴리실리콘막을 콘포말하게 적층하고 이방성 식각을 진행하여 상기 셀 게이트 패턴(113a) 및 상기 주변 게이트 패턴(113c)과 마스크 패턴(112)의 측벽을 덮는 스페이서(116)를 형성한다. 상기 셀 게이트 패턴(113a) 및 상기 주변 게이트 패턴(113c) 및 상기 스페이서(116)을 이온주입마스크로 사용하여 상기 반도체 기판(100) 내에 고농도 불순물 영역(117)을 형성한다. 여기서 이온주입 공정에서 주입되는 불순물은 반도체 소자의 요구되는 사항에 따라 달라지며 인(Phosphorus), 비소(Arsenic) 및 붕소(Boron)을 포함하는 그룹에서 선택되는 하나의 물질일 수 있다.
도 3e를 참조하면, 상기 반도체 기판(100) 상에 불순물이 도핑되거나 도핑되 지 않은 폴리실리콘막을 콘포말하게 적층한다. 상기 폴리실리콘막을 패터닝하여 상기 셀 어레이 영역에서 상기 측벽 게이트 유전막(114)의 측벽을 덮으며 상기 제 1 소자분리막(102a)을 가로지르는 복수개의 서로 평행한 예비 제어 라인(118a)들을 형성하는 동시에 상기 주변회로 영역에 상기 스페이서(116)의 측벽을 덮는 예비 주변 스페이서(118b)를 형성한다.
도 3f를 참조하면, 상기 예비 제어 라인(118a)과 상기 예비 주변 스페이서(118b)가 형성된 상기 반도체 기판(100)의 전면 상에 제 1 층간절연막(120)을 적층한다. 상기 제 1 층간절연막(120)에 대해 CMP공정을 실시하여 상기 예비 제어라인(118a)의 상부를 일부 제거하여 상기 마스크 패턴(112)을 노출시킨다. 이때 상기 예비 제어라인(118a), 상기 스페이서(116) 및 상기 예비 주변 스페이서(118b)의 상단부도 노출된다.
도 3g를 참조하면, 상기 예비 제어라인(118a), 상기 예비 주변 스페이서(118b) 및 상기 스페이서(116)를 일부 습식 식각하여 도 3g와 같이 상기 마스크 패턴(112)의 측벽 및 상기 소오스 패턴(110)의 측벽을 덮는 상기 측벽 게이트 유전막(114)을 일부 노출시키는 동시에 상기 셀 게이트 패턴(113a)의 측벽을 일부 덮는 제어라인(118c)을 형성한다. 이때 상기 습식 식각은 불산을 포함하는 식각액을 이용하여 진행될 수 있으며 상기 예비 제어라인(118a), 상기 예비 주변 스페이서(118b) 및 상기 스페이서(116)가 모두 폴리실리콘으로 이루어지기에 동시에 습식식각될 수 있다. 상기 고농도 불순물 영역(117)은 소오스/드레인 영역들로 비트라인과 센싱 라인으로 이용된다.
도 3h를 참조하면, 상기 제 1 층간절연막(120)에 대해 에치백(Etch back) 공정을 실시하여 상기 제 1 층간절연막(120)의 높이를 상기 제어라인(118c)의 높이와 비슷하게 형성한다. 상기 에치백 공정은 불소를 포함하는 가스를 이용하여 진행될 수 있다. 도 3a에서 형성될 수 있는 반사방지막은 상기 에치백 공정에서 제거될 수 있다.
도 3i를 참조하면, 상기 반도체 기판(100)의 전면 상에 제 2 층간절연막(122)을 적층하고 CMP 공정을 실시하여 상기 마스크 패턴(112)을 노출시킨다. 상기 제 1 및 제 2 층간절연막들(120, 122)은 하부층간절연막을 구성한다. 상기 제 2 층간절연막(122)은 상기 제 1 층간절연막(120)과 동일한 물질로 형성될 수 있다.
도 3j를 참조하면, 상기 마스크 패턴(112)을 제거하고 상기 소오스패턴(110)을 노출시킨다. 상기 반도체 기판(100) 상에 상기 주변회로 영역에서 상기 제 3 소자분리막(102c) 상에 위치하는 상기 소오스 패턴(100)의 일부를 노출시키는 포토레지스트 패턴(124)을 형성한다. 상기 포토레지스트 패턴(124)을 식각마스크로 이용하여 상기 주변회로 영역에서 적어도 상기 소오스 패턴(100) 및 상기 다터널접합장벽패턴(108)을 패터닝하여 주변 게이트 콘택홀(126)을 형성한다. 상기 패터닝 과정에 있어서, 상기 스토리지노드패턴(106)이 과도식각되어 상기 제 3 소자분리막(102c)이 노출될 수 있다.
도 3k를 참조하면, 상기 포토레지스트 패턴(124)를 제거한다. 상기 주변 게이트 콘택홀(126)이 형성된 상기 반도체 기판(100)의 전면 상에 도전막(128) 및 금 속 실리사이드막(130)을 차례대로 적층하여 상기 주변 게이트 콘택홀(126)을 채운다. 상기 금속실리사이드막(130) 및 상기 도전막(128)을 차례대로 패터닝하여 도 3과 같이 상기 셀 어레이 영역에서 데이타 라인(131a)을 형성하는 동시에 상기 주변회로 영역에서 주변 게이트 콘택플러그(131c)를 형성한다.
후속으로 상기 데이타 라인(131a) 및 상기 주변 게이트 콘택플러그(131c)를 덮는 상부 층간절연막을 적층한다. 상기 주변 회로 영역에서 상기 상부 층간절연막을 관통하여 상기 주변 게이트 콘택플러그(131c)와 전기적으로 접속하는 주변 비아플러그를 형성하고, 상기 셀 어레이 영역에서 상기 상부 층간절연막 및 상기 하부층간절연막을 관통하여 상기 제어라인과 전기적으로 접속하는 셀 비아플러그를 형성한다.
상기 방법에 따르면, 소자분리막들(102a, 102b, 102c)을 일반적인 얕은 트렌치 격리(STI) 형성 방법을 이용하므로 새로운 공정이 요구되지 않는다. 셀 게이트 패턴(113a)이 데이타 라인(131a)을 형성하기 전에 형성되므로, 셀 게이트 패턴(113a)이 정확하게 형성될 수 있다. 소자분리막들(102a, 102b) 상에 셀 게이트 패턴(113a)이 중첩되도록 형성되므로 반도체 기판(100)의 식각 손상을 완화할 수 있다. 주변 게이트 콘택홀(126)이 제 3 소자분리막(102c) 상에 형성되므로 반도체 기판(100)에 식각손상을 가하지 않는다. 이로써, 신뢰성을 갖는 STTM 셀을 구비하는 반도체 소자를 구현할 수 있다.
<실시예 2>
도 4는 본 발명의 바람직한 다른 실시예에 따른 축소가능한 2개의 트랜지스터 기억셀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 4의 반도체 소자는 도 2와 비교할때, 하부층간절연막은 실시예 1과 다르게 제 1 층간절연막(120)의 단일막으로 구성되는 것을 특징으로 한다. 또한 상기 셀 게이트 패턴(113a)의 상측부에서 상기 하부층간절연막은 부분적으로 돌출되어 형성된다. 그외의 구성은 도 2와 동일하다.
도 5는 도 2의 반도체 소자를 형성하는 방법을 나타내는 공정단면도이다.
도 5를 참조하면, 도 3f의 상태에서 상기 예비 제어라인(118a)과 상기 스페이서(116) 및 상기 예비 주변 스페이서(118b)의 상부를 산화한다. 이때 산화되는 정도를 조절하여 산화되지 않고 남은 부분인 제어라인(118c)과 스페이서(116) 및 주변 스페이서(118d)가 상기 소오스 패턴(110)의 상단부의 높이보다 낮게 형성되도록 한다. 상기 예비 제어라인(118a)과 상기 스페이서(116) 및 상기 예비 주변 스페이서(118b)의 상부의 산화로 인하여 상기 제 1 층간절연막(120)의 상부가 부분적으로 돌출되어 형성될 수 있다. 후속으로 상기 마스크 패턴(112)을 제거하고 실시예 1의 도 3j 및 도 3k의 과정을 거쳐 도 4의 반도체 소자를 완성한다. 본 실시예에서 공정 조건들, 막의 종류및 두께등은 실시예 1과 동일하다.
본 실시예에 따르면 실시예 1에 비하여 좀더 간단한 과정을 통해 본 발명의 STTM 셀을 구비하는 반도체 소자를 구현할 수 있다.
<실시예 3>
도 6은 본 발명의 바람직한 또 다른 실시예에 따른 축소가능한 2개의 트랜지 스터 기억셀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 6을 참조하면, 도 4와 같이 하부층간절연막이 제 1 층간절연막(120)의 단일막으로 구성되나, 상기 스페이서(116)과 상기 제어라인(118c), 및 상기 주변 스페이서(118d)의 상단부가 상기 셀 게이트 패턴(113a)과 상기 주변 게이트 패턴(113c)의 높이보다 높게 형성되며 상기 제 1 층간절연막(120)의 측벽 및 상기 스페이서(116)의 상단부의 측벽을 덮는 절연 스페이서(121)가 존재하여 상기 데이타 라인(131a)과 상기 제어라인(118a)를 완벽하게 절연시킨다. 그외의 구성은 도 4와 동일하다.
도 7은 도 6의 반도체 소자를 형성하는 방법을 나타내는 공정단면도이다.
도 7을 참조하면, 도 3f의 상태에서 상기 예비 제어라인(118a)과 상기 스페이서(116) 및 상기 예비 주변 스페이서(118b)의 상부를 산화한다. 이때 산화되는 정도를 조절하여 산화되지 않고 남은 부분인 제어라인(118c)과 스페이서(116) 및 주변 스페이서(118d)가 상기 소오스 패턴(110)의 상단부의 높이보다 높게 형성되도록 한다. 상기 마스크 패턴(112)을 제거하고 상기 반도체 기판(100) 상에 절연막을 콘포말하게 적층하고 이방성으로 식각하여 상기 하부층간절연막(120) 및 상기 스페이서(116)의 상단부의 측벽에 절연 스페이서(121)를 형성한다. 상기 절연 스페이서(121)는 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘산화질화막(SiON), 및 알루미늄산화막(Al2O3)을 구비하는 그룹에서 선택되는 하나의 물질로 형성한다. 본 실시예에서 공정 조건들, 막의 종류및 두께등은 실시 예 1과 동일하다.
따라서, 본 발명에 의한 STTM 셀을 구비하는 반도체 소자 및 그 형성 방법에 따르면, 제어라인이 셀 게이트 패턴의 모든 측면을 둘러싸므로 채널 영역이 늘어나서 반도체 소자의 속도가 빨라진다. 소자분리막을 일반적인 얕은 트렌치 접합 형성 방법을 이용하므로 새로운 공정이 요구되지 않아 구현이 용이하다. 셀 게이트 패턴이 데이타 라인을 형성하기 전에 형성되므로 셀 게이트 패턴이 정확하게 형성될 수 있다. 소자분리막 상에 셀 게이트 패턴을 형성하므로 반도체 기판의 식각 손상을 완화할 수 있다. 또한 스페이서가 폴리실리콘으로 이루어져 다터널접합장벽패턴을 보호한다. 주변 게이트 콘택홀이 소자분리막 상에 형성되므로 반도체 기판에 손상을 가하지 않는다. 이로써, 신뢰성을 갖는 STTM 셀을 구비하는 반도체 소자를 구현할 수 있다.
Claims (35)
- 반도체 기판;상기 반도체 기판에 형성되되 상기 반도체 기판을 가로지르며 서로 평행한 복수개의 제 1 소자분리막들;상기 제 1 소자분리막들 사이의 반도체 기판에 개재되되 상기 제 1 소자분리막들을 따라 일열로 늘어서며 서로 소정거리 이격된 복수개의 제 2 소자분리막들;상기 제 2 소자분리막들 사이의 반도체 기판 상에 위치하며 상기 제 2 소자분리막과 일부 중첩되되, 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합(Multiple tunnel junction)장벽패턴 및 소오스패턴으로 이루어지는 복수개의 셀 게이트 패턴들;측벽 게이트 유전막을 사이에 두고 상기 셀 게이트 패턴들의 측벽을 둘러싸며 상기 제 1 소자분리막을 가로지르는 서로 평행한 복수개의 제어라인들; 및상기 셀 게이트 패턴들의 상부와 접하며 상기 제 1 소자분리막과 평행하게 달리는 서로 평행한 복수개의 데이타 라인들을 구비하는 반도체 소자.
- 제 1 항에 있어서,상기 측벽 게이트 유전막과 상기 제어라인 사이에 개재된 스페이서를 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 스페이서는 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 스페이서 하부의 상기 반도체 기판에 형성된 저농도 불순물 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 제어라인 하부의 상기 반도체 기판에 형성된 고농도 불순물 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제어라인의 상단부는 상기 소오스패턴의 상단부보다 낮은 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제어라인의 상단부는 상기 소오스패턴의 상단부보다 높되, 상기 제어라인과 상기 데이타 라인 사이에 절연스페이서가 개재되는 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 절연스페이서는 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘산화질화막(SiON), 및 알루미늄산화막(Al2O3)을 구비하는 그룹에서 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 반도체 기판은 주변회로 영역을 더 구비하며,상기 주변회로 영역에서 활성영역을 정의하는 제 3 소자분리막;상기 활성영역을 가로질러 상기 제 3 소자분리막과 중첩되는 주변 게이트 패턴; 및상기 제 3 소자분리막 상에서 상기 주변 게이트 패턴과 전기적으로 접속하는 주변 게이트 콘택 플러그를 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 주변 게이트 패턴은 상기 게이트 패턴과 동일하게, 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합장벽패턴 및 소오스패턴으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 주변 게이트 콘택 플러그는 상기 소오스패턴 및 상기 다터널접합장벽패턴을 관통하여 상기 스토리지 노드패턴과 접하는 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 주변 게이트 패턴의 측벽을 덮는 측벽 게이트 유전막 및 스페이서를 더 구비하는 것을 특징으로 하는 반도체 소자.
- 셀 어레이 영역과 주변회로 영역을 구비하는 반도체 기판을 준비하는 단계;상기 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성영역 상에 게이트 유전막을 형성하는 단계;스토리지노드층, 다터널접합(Multiple tunnel junction)장벽층, 소오스층 및 마스크층을 차례로 적층하는 단계;상기 마스크층을 패터닝하여 마스크패턴을 형성하는 단계;상기 마스크패턴을 식각 마스크로 이용하여 상기 소오스층, 상기 다터널접합장벽층, 상기 스토리지노드층 및 상기 게이트 유전막을 차례로 패터닝하여 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합장벽패턴, 및 소오스패턴으로 이루어지는 셀 게이트 패턴들과 주변 게이트 패턴을 각각 상기 셀 어레이 영역과 상기 주변회로 영역에 형성하는 단계;상기 셀 게이트 패턴들과 상기 주변 게이트 패턴의 측벽들과 상기 활성영역을 덮는 측벽 게이트 유전막을 형성하는 단계;상기 셀 게이트 패턴들의 측벽을 둘러싸며 일 방향으로 달리는 서로 평행한 복수개의 제어 라인들을 형성하는 단계;상기 마스크 패턴을 제거하는 단계;상기 주변회로 영역에서 상기 소자분리막 상에 위치하는 상기 주변 게이트 패턴의 상기 소오스패턴 및 상기 다터널접합장벽패턴을 패터닝하여 주변 게이트 콘택홀을 형성하는 단계;상기 셀 어레이 영역에서 상기 셀 게이트 패턴들의 상기 소오스패턴들과 접하며 상기 제어라인과 직교하는 방향으로 달리는 서로 평행한 복수개의 데이타 라인들을 형성하는 단계; 및상기 주변 게이트 콘택홀을 채우는 주변 게이트 콘택 플러그를 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
- 제 13 항에 있어서,상기 제어라인을 형성하기 전에,상기 셀 게이트 패턴들과 상기 주변 게이트 패턴을 이온주입마스크로 사용하여 상기 반도체 기판에 저농도 불순물 영역을 형성하는 단계;상기 셀 게이트 패턴들 및 상기 주변 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 단계; 및상기 스페이서와 상기 셀게이트 패턴들과 상기 주변 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 14 항에 있어서,상기 스페이서는 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 14 항에 있어서,상기 제어라인들을 형성하는 단계는,상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하는 단계;포토레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 셀 어레이 영역에서 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하는 단계;제 1 층간절연막을 적층하는 단계;상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거하여 상기 마스크 패턴을 노출시키는 단계; 및상기 예비 제어라인을 일부 제거하여 상기 소오스 패턴의 상부보다 낮은 제어라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 16 항에 있어서,상기 소오스 패턴의 상부보다 낮은 제어라인을 형성한 후에,상기 제 1 층간절연막에 대해 이방성 식각 공정을 진행하여 상기 제 1 층간절연막의 높이를 상기 마스크패턴의 저면보다 낮게 형성하는 단계; 및제 2 층간절연막을 적층하고 평탄화하여 상기 마스크 패턴을 노출시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 16 항에 있어서,상기 마스크패턴과 상기 소오스패턴의 상단부를 덮는 상기 예비 제어라인을 일부 제거할때, 상기 마스크패턴과 상기 소오스패턴의 상단부를 덮는 상기 스페이서도 일부 제거되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 14 항에 있어서,상기 제어라인들을 형성하는 단계는,상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하는 단계;포토레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 셀 어레이 영역에서 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하는 단계;제 1 층간절연막을 적층하는 단계;상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거하여 상기 마스크 패턴을 노출시키는 단계; 및상기 예비 제어라인을 일부 산화하여 상기 소오스 패턴의 상부보다 낮은 제어라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 14 항에 있어서,상기 제어라인들을 형성하는 단계는,상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하는 단계;포토레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 셀 어레이 영역에서 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하는 단계;제 1 층간절연막을 적층하는 단계;상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거하여 상기 마스크 패턴을 노출시키는 단계; 및상기 예비 제어라인을 일부 산화하여 상기 소오스 패턴의 상단부보다 높은 제어라인을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 20 항에 있어서,상기 마스크 패턴을 제거한 후에,상기 제 1 층간절연막의 측벽과 상기 제어라인의 돌출된 상단부의 측벽을 덮는 절연스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 21 항에 있어서,상기 절연스페이서는 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘산화질화막(SiON), 및 알루미늄산화막(Al2O3)을 구비하는 그룹에서 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 19 항 또는 제 20 항에 있어서,상기 예비 제어라인이 산화될때 상기 스페이서도 동시에 산화되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 13 항에 있어서,상기 데이타 라인들을 형성하는 단계와 상기 주변 게이트 콘택 플러그를 형성하는 단계는 동시에 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 반도체 기판 상에 게이트 유전막, 스토리지노드층, 다터널접합(Multiple tunnel junction)장벽층, 소오스층 및 마스크층을 차례로 형성하는 단계;상기 마스크층을 패터닝하여 마스크패턴을 형성하는 단계;상기 마스크패턴을 식각 마스크로 이용하여 상기 소오스층, 상기 다터널접합장벽층, 상기 스토리지노드층 및 상기 게이트 유전막을 차례로 패터닝하여 상기 반도체 기판으로부터 차례로 적층된 게이트 유전막 패턴, 스토리지노드패턴, 다터널접합장벽패턴, 및 소오스패턴으로 이루어지는 셀 게이트 패턴들을 형성하는 단계;상기 셀 게이트 패턴들의 측벽들과 상기 활성영역을 덮는 측벽 게이트 유전막을 형성하는 단계;상기 셀 게이트 패턴들의 측벽을 둘러싸며 일 방향으로 달리는 서로 평행한 복수개의 제어 라인들을 형성하는 단계;상기 마스크 패턴을 제거하는 단계; 및상기 셀 게이트 패턴들의 상기 소오스패턴들과 접하며 상기 제어라인과 직교하는 방향으로 달리는 서로 평행한 복수개의 데이타 라인들을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
- 제 25 항에 있어서,상기 제어라인을 형성하기 전에,상기 셀 게이트 패턴들을 이온주입마스크로 사용하여 상기 반도체 기판에 저농도 불순물 영역을 형성하는 단계;상기 셀 게이트 패턴들의 측벽을 덮는 스페이서를 형성하는 단계; 및상기 스페이서와 상기 셀게이트 패턴들을 이온주입마스크로 사용하여 상기 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 26 항에 있어서,상기 스페이서는 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 26 항에 있어서,상기 제어라인들을 형성하는 단계는,상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하는 단계;포토레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하는 단계;제 1 층간절연막을 적층하는 단계;상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거하여 상기 마스크 패턴을 노출시키는 단계; 및상기 예비 제어라인을 일부 제거하여 상기 소오스 패턴의 상단부보다 낮은 제어라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 28 항에 있어서,상기 소오스 패턴의 상단부보다 낮은 제어라인을 형성한 후에,상기 제 1 층간절연막에 대해 이방성 식각 공정을 진행하여 상기 제 1 층간절연막의 높이를 상기 마스크패턴의 저면보다 낮게 형성하는 단계; 및제 2 층간절연막을 적층하고 평탄화하여 상기 마스크 패턴을 노출시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 28 항에 있어서,상기 마스크패턴과 상기 소오스패턴의 상단부를 덮는 상기 예비 제어라인을 일부 제거할때, 상기 마스크패턴과 상기 소오스패턴의 상단부를 덮는 상기 스페이서도 일부 제거되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 26 항에 있어서,상기 제어라인들을 형성하는 단계는,상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하는 단계;포토레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하는 단계;제 1 층간절연막을 적층하는 단계;상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거 하여 상기 마스크 패턴을 노출시키는 단계; 및상기 예비 제어라인을 일부 산화하여 상기 소오스 패턴의 상부보다 낮은 제어라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 26 항에 있어서,상기 제어라인들을 형성하는 단계는,상기 측벽 게이트 유전막이 형성된 상기 반도체 기판의 전면 상에 도전막을 콘포말하게 적층하는 단계;포토레지스트 패턴을 이용하여 상기 도전막을 패터닝하여 상기 마스크패턴과 상기 셀 게이트 패턴을 콘포말하게 덮는 예비 제어라인을 형성하는 단계;제 1 층간절연막을 적층하는 단계;상기 제 1 층간절연막을 평탄화하여 상기 예비 제어라인의 상부를 일부 제거하여 상기 마스크 패턴을 노출시키는 단계; 및상기 마스크패턴의 상단부를 덮는 상기 예비 제어라인을 일부 산화하여 상기 소오스 패턴의 상단부보다 높은 제어라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 32 항에 있어서,상기 마스크 패턴을 제거한 후에,상기 제 1 층간절연막의 측벽과 상기 제어라인의 돌출된 상단부의 측벽을 덮 는 절연스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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- 제 31 항 또는 제 32 항에 있어서,상기 예비 제어라인이 산화될때 상기 스페이서도 동시에 산화되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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