KR20030013586A - 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법 - Google Patents
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Abstract
다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그 제조방법을 제공한다. 이 반도체 기억소자는 평판 트랜지스터 및 수직 트랜지스터로 구성된 단위 셀을 구비한다. 평판 트랜지스터는 반도체기판의 소정영역에 형성된 제1 및 제2 도전성 영역들 및 제1 및 제2 도전성 영역들 사이의 채널 영역 상에 적층된 스토리지 노드로 구성된다. 스토리지 노드의 양 측벽들은 언더컷 영역을 갖는다. 수직 트랜지스터는 스토리지 노드, 스토리지 노드 상에 적층된 다층 터널접합층 패턴, 다층 터널접합층 패턴 상에 적층된 데이타 라인, 및 스토리지 노드의 양 측벽들과 다층 터널접합층 패턴의 양 측벽들을 덮는 워드라인으로 구성된다. 언더컷 영역을 갖는 스토리지 노드는 서로 다른 식각률을 갖는 두개의 제1 및 제2 도전막들을 번갈아가면서 반복적으로 적층시키고, 이들 도전막들을 패터닝하여 스토리지 노드 패턴을 형성하고, 제1 도전막 또는 제2 도전막을 선택적으로 등방성 식각함으로써 형성된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그 제조방법에 관한 것이다.
디램(DRAM)은 에스램(SRAM)과 같은 기억소자에 비하여 높은 집적도를 보이는 장점을 갖는다. 그러나, 디램은 기억 셀에 저장된 데이타가 소멸되는 것을 방지하기 위하여 주기적으로 리프레쉬 되어지는 것이 요구된다. 따라서, 대기 모드(stand-by mode)에서 조차도 전력소모가 증가한다. 이와는 반대로, 플래쉬 메모리소자와 같은 비휘발성 메모리소자는 기억 셀들을 리프레쉬 시킬 필요가 없는 장점을 갖는다. 그러나, 비휘발성 기억 셀들을 프로그램시키거나 소거시키기 위해서는 높은 전압을 필요로 한다. 이에 따라, 디램 및 플래쉬 메모리를 결합시킨 새로운 기억소자가 미국특허 제5,952,692호에 "개선된 전하저장 배리어 구조체를 갖는 기억소자"라는 제목으로 나가자토(Nakazato) 등에 의해 개시된 바 있다.
도 1은 다층 터널접합층 패턴을 갖는 종래의 반도체 기억소자의 단위 셀을 보여주는 단면도이다.
도 1을 참조하면, 반도체 기억소자의 단위 셀은 평판 트랜지스터(planar transistor) 및 수직 트랜지스터(vertical transistor)를 포함한다. 상기 평판 트랜지스터는 반도체기판(1)의 소정영역에 형성되고 서로 이격된 드레인 영역(17d) 및 소오스 영역(17s)과, 상기 드레인 영역(17d) 및 소오스 영역(17s) 사이의 채널영역 상에 배치된 부유게이트(5)를 포함한다. 여기서, 상기 드레인 영역(17d)은 비트라인에 해당하고, 상기 부유게이트(5)는 스토리지 노드에 해당한다. 상기 스토리지 노드(5) 및 상기 채널 영역 사이에는 게이트 절연막(3)이 개재된다.
상기 스토리지 노드(5) 상에 다층 터널접합층 패턴(multiple tunnel junction layer pattern; 12) 및 데이타 라인(13)이 차례로 적층된다. 상기 다층 터널접합층 패턴(12)은 서로 번갈아가면서 반복적으로 적층된 반도체층(7) 및 터널 절연층(9)을 포함한다. 상기 다층 터널접합층 패턴(12)의 최상부층(utmost top layer; 11)은 상기 반도체층(7) 또는 상기 터널 절연층(9)일 수 있다. 상기 데이타 라인(13)은 연장되어 서로 이웃한 복수개의 기억 셀들과 전기적으로 접속된다. 상기 스토리지 노드(5), 다층 터널접합층 패턴(12) 및 데이타 라인(13)은 다층 패턴(multiple layered pattern; 15)을 구성한다.
상기 다층 패턴(15)의 측벽 및 상부면은 게이트 층간 절연막(19)에 의해 덮여진다. 상기 게이트 층간절연막(19) 상에 상기 데이타 라인(13)을 가로지르는 워드라인(21)이 배치된다. 상기 워드라인(21)은 상기 다층 패턴(15)과 중첩되도록 배치된다. 상기 데이타 라인(13), 상기 다층 터널접합층 패턴(12), 상기 스토리지 노드(5) 및 상기 워드라인(21)은 상기 수직 트랜지스터를 구성한다.
상술한 바와 같은 종래의 기술에 따르면, 상기 스토리지 노드 및 워드라인 사이의 중첩면적은 상기 스토리지 노드의 두께와 직접적으로 관련이 있다. 이러한 중첩면적은 상기 단위 셀의 커플링 비율(coupling ratio)에 영향을 준다. 다시 말해서, 상기 중첩면적이 증가하면, 상기 커플링 비율 역시 증가한다. 따라서, 읽기모드(read mode)에서 상기 워드라인에 인가되는 읽기 전압(read voltage)을 감소시키기 위해서는, 상기 스토리지 노드 및 워드라인 사이의 상기 중첩면적을 증가시키는 것이 요구된다. 그러나, 상기 중첩면적을 증가시키기 위하여 상기 스토리지 노드의 두께를 증가시키면, 단위 셀의 높이가 증가하여 후속공정에서의 패터닝 공정을 어렵게 만든다.
본 발명이 이루고자 하는 기술적 과제는 단위 셀의 높이가 증가하는 것을 억제시킴과 아울러 높은 커플링 비율을 갖는 반도체 기억소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 낮은 읽기전압에서 우수한 읽기 동작을 보여주는 반도체 기억소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 제한된 단위 셀의 높이 내에서 커플링 비율을 증가시킬 수 있는 반도체 기억소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 읽기 전압을 감소시킬 수 있는 반도체 기억소자의 제조방법을 제공하는 데 있다.
도 1은 종래의 반도체 기억소자를 보여주는 단면도이다.
도 2는 전형적인 반도체 기억소자를 보여주는 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 본 발명의 일 실시예에 따른 반도체 기억소자의 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 본 발명의 일 실시예에 따른 반도체 기억소자의 단면도이다.
도 4a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 본 발명의 다른 실시예에 따른 반도체 기억소자의 단면도이다.
도 4b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 본 발명의 다른 실시예에 따른 반도체 기억소자의 단면도이다.
도 5a 내지 도 10a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 본 발명의 일 실시예에 따른 반도체 기억소자의 제조방법을 설명하기 위한 단면도들이다.
도 5b 내지 도 10b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 본 발명의 일 실시예에 따른 반도체 기억소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제들은 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그 제조방법에 의해 제공될 수 있다. 이 반도체 기억소자의 단위 셀은 평판 트랜지스터 및 수직 트랜지스터를 포함한다. 상기 평판 트랜지스터는 반도체기판의 소정영역에 형성되고 서로 이격된 제1 및 제2 도전성 영역들과, 상기 제1 및 제2 도전성영역들 사이의 채널 영역 상에 배치된 스토리지 노드를 포함한다. 상기 스토리지 노드 및 상기 반도체기판 사이에는 게이트 절연막 패턴이 개재된다. 또한 상기 수직 트랜지스터는 상기 스토리지 노드와, 상기 스토리지 노드 상에 적층된 다층 터널접합층 패턴과, 상기 다층 터널접합층 패턴의 상부를 가로지르는 데이타 라인과, 상기 스토리지 노드의 측벽 및 상기 다층 터널접합층 패턴의 측벽을 덮고 상기 데이타 라인의 상부를 가로지르는 워드라인을 포함한다. 상기 워드라인 및 상기 스토리지 노드의 측벽 사이와 상기 워드라인 및 상기 다층 터널접합층 패턴의 측벽 사이에 게이트 층간 절연막이 개재된다. 여기서, 상기 스토리지 노드는 언더컷 영역을 갖는 측벽을 구비한다. 따라서, 상기 스토리지 노드 및 상기 워드라인 사이의 중첩면적을 극대화시킬 수 있다.
상기 스토리지 노드는 상기 평판 트랜지스터의 게이트 전극 역할을 함과 동시에 상기 수직 트랜지스터의 소오스 영역 역할을 한다. 따라서, 제한된 스토리지 노드의 높이 내에서 상기 스토리지 노드 및 상기 워드라인 사이의 커패시턴스를 극대화시킬 수 있다. 다시 말해서, 상기 단위 셀의 커플링 비율을 증대시킬 수 있다.
상기 반도체 기억소자의 제조방법은 반도체기판의 소정영역 상에 차례로 적층된 게이트 절연막 패턴, 스토리지 노드 패턴, 터널링 절연막 패턴, 상부 도전막 패턴 및 데이타 라인을 형성하는 것을 포함한다. 상기 데이타 라인은 일 방향을 따라 연장된다. 여기서, 상기 스토리지 노드 패턴은 서로 다른 식각률을 갖는 적어도 2개의 도전막들을 번갈아가면서 반복적으로 적층시키어 형성한다. 상기 스토리지 노드 패턴을 식각하여 언더컷 영역을 갖는 측벽을 구비하는 스토리지 노드를 형성한다. 이에 따라, 상기 스토리지 노드의 측벽의 면적이 극대화된다. 상기 스토리지 노드를 갖는 반도체기판의 전면 상에 게이트 층간절연막을 콘포말하게 형성한다. 상기 게이트 층간절연막 상에 상기 데이타 라인을 가로지르는 워드라인을 형성한다. 상기 워드라인은 상기 스토리지 노드의 양 측벽들 및 상기 다층 터널접합층 패턴의 양 측벽들을 덮는다. 결과적으로, 상기 언더 컷 영역에 기인하여 상기 워드라인 및 상기 스토리지 노드 사이의 중첩 면적을 극대화시킬 수 있다.
상기 스토리지 노드를 형성한 후에, 상기 스토리지 노드의 양 옆에 위치한 상기 반도체기판에 불순물 영역을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 전형적인 반도체 기억소자의 셀 어레이 영역의 일 부분을 보여주는 개략적인 평면도이다. 또한, 도 3a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 본 발명의 일 실시예에 따른 반도체 기억소자의 단면도이고, 도 3b는 도 2의 Ⅱ-Ⅱ에 따라 취해진본 발명의 일 실시예에 따른 단면도이다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체기판(51)의 소정영역에 서로 평행한 제1 도전성 영역(79d) 및 제2 도전성 영역(79s)이 배치된다. 상기 제1 및 제2 도전성 영역들(79d, 79s)은 일 방향, 즉 열 방향과 평행하게 배치된다. 상기 제1 도전성 영역(79d)은 비트라인의 역할을 하며, 감지증폭기(sense amplifier; 도시하지 않음)와 접속된다. 상기 제1 및 제2 도전성 영역들(79d, 79s) 사이의 상기 반도체기판(51) 상에 상기 열 방향을 따라 복수개의 다층 패턴들(multiple layered patterns; 87)이 배치된다. 상기 다층 패턴들(87) 사이의 영역들은 소자분리막 패턴(73)에 의해 채워진다. 상기 소자분리막 패턴(73)은 상기 반도체기판(51)의 내부로 연장되어 서로 이웃하는 상기 다층 패턴들(87)을 완전히 격리시킨다. 상기 다층 패턴들(87)의 각각은 차례로 적층된 스토리지 노드(60a) 및 다층 터널접합층 패턴(66a)을 포함한다.
상기 스토리지 노드(60a)는 상기 열 방향을 가로지르는 행 방향과 평행한 단면으로부터 보여질 때 언더컷 영역을 갖는 양 측벽들을 포함한다. 구체적으로, 상기 스토리지 노드(60a)는 차례로 적층된 제1 도전막 패턴(55a), 제2 도전막 패턴(57a) 및 제3 도전막 패턴(59a)을 포함한다. 여기서, 상기 제2 도전막 패턴(57a)의 폭은 상기 제1 및 제3 도전막 패턴들(55a, 59a)의 폭들보다 작다. 따라서, 상기 스토리지 노드(60a)의 측벽은 상기 스토리지 노드(60a)의 제한된 높이 내에서 극대화된 면적을 갖는다. 이와는 달리, 상기 스토리지 노드(60a)는 상기 제1 도전막 패턴(55a) 및 제2 도전막 패턴(57a)만으로 구성될 수도 있다. 이때, 상기 제2 도전막 패턴(57a)의 폭은 상기 제1 도전막 패턴(55a) 및 상기 다층 터널접합층 패턴(66a)의 폭들보다 작다.
상기 다층 터널접합층 패턴(66a)은 번갈아가면서 반복적으로 적층된 반도체막 패턴(61a) 및 터널 절연막 패턴(tunnel insulating layer; 63a)을 포함한다. 상기 다층 터널접합층 패턴(66a)의 최상부막(utmost top layer; 65a)은 상기 터널 절연막 패턴(63a) 또는 상기 반도체막 패턴(61a)일 수 있다.
상기 다층 터널접합층 패턴들(66a) 및 이들 사이의 상기 소자분리막 패턴(73) 상에 데이타 라인(76)이 배치된다. 따라서, 상기 데이타 라인(76)은 상기 제1 및 제2 도전성 영역들(79d, 79s) 사이에 배치된다. 상기 데이타 라인(76) 상에 캐핑절연막 패턴(77)이 배치될 수도 있다. 상기 데이타 라인(76)의 상부를 가로질러 복수개의 평행한 워드라인들(85)이 배치된다. 상기 워드라인(85)들의 각각은 상기 스토리지 노드(60a)의 양 측벽들 및 상기 다층 터널접합층 패턴(66a)의 양 측벽들을 덮는다. 상기 워드라인들(85) 및 상기 스토리지 노드들(60a)의 측벽들 사이와 상기 워드라인들(85) 및 상기 다층 터널접합층 패턴들(66a)의 측벽들 사이에 콘포말한 게이트 층간절연막(81)이 개재된다.
도 4a는 도 2의 Ⅰ-Ⅰ에 따라 취해진 본 발명의 다른 실시예에 따른 반도체 기억소자의 단면도이고, 도 4b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 본 발명의 다른 실시예에 따른 반도체 기억소자의 단면도이다. 본 발명의 다른 실시예는 도 3a 및 도 3b를 참조하여 설명한 본 발명의 일 실시예와 비교할 때 스토리지 노드(60a)의 형태에 있어서 차이점을 갖는다. 따라서, 본 실시예에서는 스토리지 노드(60a)만을설명하기로 한다.
도 4a 및 도 4b를 참조하면, 상기 스토리지 노드(60a)는 도 4a 및 도 4b에서 보여진 제2 도전막 패턴(57a) 및 제3 도전막 패턴(59a)만으로 구성된다. 이때, 제2 도전막 패턴(57a)의 양 가장자리들은 각각 상기 제1 도전성 영역(79d) 및 상기 제2 도전성 영역(79s)과 중첩된다.
상술한 반도체 기억소자의 셀을 구동시키는 방법을 간단히 설명하기로 한다.
먼저, 쓰기 모드(write mode)에서, 상기 데이타 라인(76)에 데이타 전압을 인가하고 상기 워드라인(85)에 쓰기 전압(write voltage)을 인가한다. 이에 따라, 상기 반도체막들(61a)들의 측벽들에 반전된 채널(inversion channel)이 형성되고 상기 터널 절연막들(63a)을 통하여 터널링 전류가 흐른다. 그 결과, 상기 데이타 라인(76)에 인가된 전압에 따라 상기 스토리지 노드(60a) 내에 전자들 또는 정공들이 저장된다. 이들 저장된 전하들은 상기 평판 트랜지스터의 문턱전압을 변화시킨다.
다음에, 상기 스토리지 노드에 저장된 정보를 읽어내기 위하여, 상기 워드라인에 읽기 전압(read voltage)을 인가하고 상기 제2 도전성 영역(79s)에 적절한 전압, 예컨대 접지 전압을 인가한다. 이에 따라, 상기 평판 트랜지스터의 문턱전압이 상기 읽기전압보다 높은 경우에는 상기 평판 트랜지스터가 턴오프되어 상기 제1 도전성 영역(79d)을 통하여 전류가 흐르지 않는다. 이와 반대로, 상기 평판 트랜지스터의 문턱전압이 상기 읽기 전압보다 낮은 경우에는 상기 평판 트랜지스터가 턴온되어 상기 제1 도전성 영역(79d)을 통하여 전류가 흐른다. 이때, 상기 스토리지 노드(60a) 및 상기 워드라인(85) 사이의 중첩 면적이 증가되면 상기 스토리지 노드(60a)에 유기되는 전압은 상기 워드라인(85)에 인가되는 읽기전압에 가까워진다. 그 결과, 상기 읽기전압을 감소시킬 수 있다.
결론적으로, 상술한 본 발명의 실시예들에 따르면, 스토리지 노드 및 워드라인 사이의 커패시턴스를 극대화시킬 수 있으므로 읽기 전압을 감소시킬 수 있다.
도 5a 내지 도 10a와 도 5b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 기억소자의 제조방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 10a은 도 2의 Ⅰ-Ⅰ에 따라 취해진 단면도들이고, 도 5b 내지 도 10b는 도 2의 Ⅱ-Ⅱ에 따라 취해진 단면도들이다.
도 5a 및 도 5b를 참조하면, 반도체기판(51) 상에 게이트 절연막(53), 스토리지 노드막, 다층 터널접합층(66), 상부 도전막(67) 및 화학기계적 연마 저지막(69)을 차례로 형성한다. 상기 스토리지 노드막은 서로 다른 식각률을 갖는 적어도 2개의 도전막들을 번갈아가면서 반복적으로 적층시키어 형성한다. 본 실시예에서는 상기 스토리지 노드막은 제1 내지 제3 도전막들(55, 57, 59)을 차례로 적층시키어 형성한다. 여기서, 상기 제2 도전막(57)은 상기 제1 및 제3 도전막들(55, 59)에 비하여 빠른 식각률을 갖는 도전막으로 형성한다. 좀 더 구체적으로, 상기 제1 및 제3 도전막들(55, 59)은 실리콘막으로 형성하는 것이 바람직하고, 상기 상기 제2 도전막(57)은 실리콘 게르마늄(SiGe)막으로 형성하는 것이 바람직하다. 그러나, 상기 스토리지 노드막은 상기 제1 및 제2 도전막들(55, 57)을 차례로 적층시키어 형성하거나, 상기 제2 및 제3 도전막들(57, 59)을 차례로 적층시키어 형성할수도 있다.
상기 다층 터널접합층(66)은 반도체막(61) 및 터널 절연막(63)을 번갈아가면서 반복적으로 적층시키어 형성한다. 상기 반도체막(61)은 실리콘막으로 형성할 수 있고, 상기 터널 절연막(63)은 실리콘 질화막, 실리콘 옥시나이트라이드막 또는 실리콘 산화막으로 형성할 수 있다. 상기 다층 터널접합층(66)의 최상부층(utmost top layer; 65)은 상기 반도체막(61) 및 상기 터널 절연막(63)중 어느 하나의 물질막일 수 있다. 또한, 상기 상부 도전막(67)은 도우핑된 실리콘막으로 형성하는 것이 바람직하고, 상기 화학기계적 연마 저지막(69)은 실리콘 질화막으로 형성하는 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 상기 화학기계적 연마 저지막(69), 상부 도전막(67), 다층 터널접합층(66), 스토리지 노드막 및 게이트 절연막(53)을 연속적으로 패터닝하여 상기 반도체기판의 소정영역들을 노출시키는 개구부들을 형성한다. 상기 개구부들은 열 방향 및 행 방향을 따라 2차원적으로 배열되도록 형성된다. 상기 노출된 반도체기판을 식각하여 복수개의 트렌치 영역들(71)을 형성한다. 이에 따라, 상기 트렌치 영역들(71) 역시 2차원적으로 배열되어 메쉬 형태의(mesh-shaped) 활성영역을 한정한다.
도 7a 및 도 7b를 참조하면, 상기 트렌치 영역들(71)을 갖는 반도체기판의 전면 상에 상기 트렌치 영역들(71)을 채우는 소자분리막을 형성한다. 상기 화학기계적 연마 저지막(69)이 노출될 때까지 상기 소자분리막을 전면식각하여 상기 트렌치 영역들(71)을 채우는 복수개의 섬 형태의(island-shaped) 소자분리막패턴들(73)을 형성한다. 결과적으로, 상기 소자분리막 패턴들(73) 역시 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 상기 소자분리막을 전면식각하는 공정은 화학기계적 연마 공정을 사용하여 실시하는 것이 바람직하다. 이어서, 상기 노출된 화학기계적 연마 저지막(69)을 제거하여 상기 상부 도전막(67)을 노출시킨다.
상기 상부 도전막(67)이 노출된 결과물의 전면 상에 배선막 및 캐핑 절연막을 차례로 형성한다. 상기 배선막은 금속막, 폴리사이드막 또는 도우핑된 실리콘막으로 형성하는 것이 바람직하고, 상기 캐핑절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 캐핑절연막, 상기 배선막 및 상기 상부 도전막(67)을 연속적으로 패터닝하여 상기 열 방향과 평행한 복수개의 캐핑절연막 패턴들(77) 및 그들 아래에 위치하는 복수개의 데이타 라인들(76)을 형성한다.
상기 데이타 라인들(76)의 각각은 상기 열 방향과 평행한 직선 상에 위치하는 상기 소자분리막 패턴들(73)을 덮는다. 또한, 상기 데이타 라인들(76)의 각각은 상기 캐핑절연막 패턴(77)의 하부에 위치하는 배선(75) 및 상기 배선(75)과 상기 다층 터널접합층(66) 사이에 개재된 상부 도전막 패턴(67a)으로 구성된다. 상기 배선막을 도우핑된 실리콘막 또는 폴리사이드막으로 형성하는 경우에는 상기 상부 도전막(67)을 형성하는 공정을 생략할 수도 있다.
도 8a 및 도 8b를 참조하면, 상기 데이타 라인들(76) 사이에 노출된 상기 다층 터널접합층(66)을 식각하여 데이타 라인들(76) 하부에 위치하는 상기 소자분리막 패턴들(73) 사이의 영역들 내에 복수개의 다층 터널접합층 패턴들(66a)을 형성한다. 결과적으로, 상기 다층 터널접합층 패턴들(66a)의 각각은 번갈아가면서 반복적으로 적층된 반도체막 패턴(61a) 및 터널절연막 패턴(63a)으로 구성된다. 계속해서, 상기 데이타 라인들(76) 사이의 상기 스토리지 노드막(60) 및 상기 게이트 절연막(53a)을 연속적으로 식각하여 상기 다층 터널접합층 패턴들(66a) 아래에 스토리지 노드 패턴들을 형성함과 동시에 상기 스토리지 노드 패턴들 아래에 게이트 절연막 패턴들(53a)을 형성한다. 이에 따라, 상기 스토리지 노드 패턴들의 각각은 차례로 적층된 제1 도전막 패턴(55a), 제2 도전막 패턴 및 제3 도전막 패턴(59a)으로 구성된다.
상기 제2 도전막 패턴들을 선택적으로 등방성 식각하여 언더컷 영역을 갖는 측벽들을 구비한 스토리지 노드들(60a)을 형성한다. 결과적으로, 상기 스토리지 노드들(60a)의 각각은 상기 제1 도전막 패턴(55a), 상기 제3 도전막 패턴(59a) 및 이들 사이에 개재되고 등방성 식각된 제2 도전막 패턴(55a)으로 구성된다. 이에 따라, 상기 각 스토리지 노드(60a)들의 양 측벽들의 면적들을 증가시킬 수 있다.
상기 제2 도전막 패턴을 등방성 식각하기 위한 공정은 건식 식각공정 또는 습식 식각공정을 사용하여 실시할 수 있다. 예를 들어, 상기 제1 및 제3 도전막들(55, 59)이 실리콘막으로 형성되고 상기 제2 도전막(57)이 실리콘 게르마늄막으로 형성되는 경우에, 상기 습식 식각공정은 탈이온수(de-ionized water), 과산화수소(hydrogen peroxide; H2O2) 및 수산화 암모늄(ammonium hydroxide; NH4OH)의 혼합용액(mixture) 또는 탈이온수, 과산화수소 및 불산(hydrofluoric acid)의 혼합용액을 사용하여 실시하는 것이 바람직하다. 또한, 상기 건식 식각공정은 산소 가스를 주 공정가스(main process gas)로 사용하여 실시할 수도 있다.
결과적으로, 상기 데이타 라인(76)을 가로지르는 방향과 평행한 절단면으로부터 보여질 때 상기 제2 도전막 패턴(57a)의 폭은 상기 제1 및 제3 도전막 패턴들(55a, 59a)의 폭들보다 작다.
계속해서, 상기 데이타 라인들(76) 사이의 상기 반도체기판(51)에 불순물들을 주입하여 복수개의 평행한 도전성 영역들, 즉 제1 및 제2 도전성 영역들(79d, 79s)을 형성한다. 상기 제1 도전막(55)을 형성하는 공정을 생략하는 경우에는, 상기 스토리지 노드(60a)의 양 가장자리들과 상기 제1 및 제2 도전성 영역들(79d, 79s)을 중첩시키기 위하여 상기 제1 및 제2 도전성 영역들(79d, 79s)은 경사 이온주입 공정(tilted ion implantation process)을 사용하여 형성하는 것이 바람직하다.
도 9a 및 도 9b를 참조하면, 상기 제1 및 제2 도전성 영역들(79d, 79s)이 형성된 결과물의 전면 상에 게이트 층간절연막(81)을 콘포말하게 형성한다. 상기 게이트 층간절연막(81)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막으로 형성할 수 있다. 상기 게이트 층간절연막(81) 상에 식각저지막(도시하지 않음), 예컨대 실리콘 질화막을 추가로 형성할 수도 있다. 이어서, 상기 게이트 층간절연막(81) 및 식각저지막을 갖는 반도체기판의 전면 상에 층간절연막(83)을 형성한다.
도 10a 및 도 10b를 참조하면, 상기 식각저지막이 노출될 때까지 상기 층간절연막(83)을 패터닝하여 상기 데이타 라인들(76)의 상부를 가로지르는 복수개의그루브들을 형성한다. 다음에, 상기 노출된 식각저지막을 식각하여 상기 게이트 층간절연막(81)을 노출시킨다. 상기 복수개의 그루부들 내에 통상의 다마신 공정을 사용하여 복수개의 워드라인들(85)을 형성한다. 상기 워드라인들(85)의 각각은 상기 스토리지 노드들(60a)의 양 측벽들 및 상기 다층 터널접합층 패턴들(66a)의 양 측벽들을 덮는다. 결과적으로, 상기 각 워드라인들(85)과 상기 각 스토리지 노드들(60a)이 중첩되는 면적을 극대화시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 스토리지 노드의 양 측벽에 언더컷 영역을 형성하여 워드라인 및 스토리지 노드 사이의 중첩면적을 극대화시킬 수 있다. 이에 따라, 읽기전압을 감소시킬 수 있으므로 고성능 반도체 기억소자를 구현하는 것이 가능하다.
Claims (21)
- 반도체기판의 소정영역에 형성되고 서로 평행한 제1 및 제2 도전성 영역들;상기 제1 및 제2 도전성 영역들 사이의 채널 영역 상에 차례로 적층된 스토리지 노드 및 다층 터널접합층 패턴(multiple tunnel junction layer pattern);상기 다층 터널접합층 패턴 상에 배치되고 상기 제1 및 제2 불순물 영역들과 평행한 데이타 라인; 및상기 데이타 라인의 상부를 가로지르고 상기 스토리지 노드의 양 측벽들 및 상기 다층 터널접합층 패턴의 양 측벽들을 덮는 워드라인을 포함하되, 상기 스토리지 노드의 양 측벽들은 언더컷 영역을 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 스토리지 노드 및 상기 채널 영역 사이에 개재된 게이트 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 스토리지 노드는 차례로 적층된 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막 패턴을 포함하되, 상기 워드라인과 평행한 절단면으로부터 보여질 때 상기 제2 도전막 패턴의 폭은 상기 제1 및 제3 도전막 패턴의 폭들보다 작은 것을특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 스토리지 노드는 차례로 적층된 제1 및 제2 도전막 패턴을 포함하되, 상기 워드라인과 평행한 절단면으로부터 보여질 때 상기 제2 도전막 패턴의 폭은 상기 제1 도전막 패턴 및 상기 다층 터널접합층 패턴의 폭들보다 작은 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 스토리지 노드는 차례로 적층된 제1 및 제2 도전막 패턴을 포함하되, 상기 워드라인과 평행한 절단면으부터 보여질 때 상기 제1 도전막 패턴의 폭은 상기 제2 도전막 패턴 및 상기 다층 터널접합층 패턴의 폭들보다 작은 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 워드라인 및 상기 스토리지 노드의 양 측벽들 사이와 상기 워드라인 및 상기 다층 터널접합층 패턴의 양 측벽들 사이에 개재된 게이트 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 1 항에 있어서,상기 데이타 라인 및 상기 워드라인 사이에 개재된 캐핑절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 반도체기판에 배치된 복수개의 평행한 도전성 영역들;상기 도전성 영역들 사이의 상기 반도체기판 상에 배치되고, 그들의 각각은 상기 도전성 영역들을 가로지르는 방향과 평행한 절단면으로부터 보여질 때 언더컷 영역을 갖는 측벽을 구비한 복수개의 스토리지 노드들;상기 도전성 영역들과 평행한 선 상에 배치된 상기 스토리지 노드들 사이의 상기 반도체기판에 형성된 트렌치 영역들;상기 스토리지 노드들 상에 적층된 복수개의 다층 터널접합층 패턴들;상기 트렌치 영역들을 채우는 소자분리막들;상기 다층 터널접합층 패턴들 및 그들 사이의 상기 소자분리막들을 덮고 상기 도전성 영역들 사이에 배치된 복수개의 데이타 라인들; 및상기 데이타 라인들의 상부를 가로지르는 복수개의 평행한 워드라인들을 포함하되, 상기 워드라인들은 상기 스토리지 노드들의 측벽들 및 상기 다층 터널접합층 패턴들의 측벽들을 덮는 것을 특징으로 하는 반도체 기억소자.
- 제 8 항에 있어서,상기 스토리지 노드들 및 상기 반도체기판 사이에 개재된 게이트 절연막 패턴들을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 8 항에 있어서,상기 각 데이타 라인 및 상기 각 워드라인 사이에 개재된 캐핑절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 8 항에 있어서,상기 각 워드라인 및 상기 각 스토리지 노드의 측벽 사이와 상기 각 워드라인 및 상기 각 다층 터널접합층 패턴의 측벽 사이에 개재된 게이트 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
- 제 8 항에 있어서,상기 스토리지 노드들의 각각은 차례로 적층된 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막 패턴을 포함하되, 상기 워드라인들과 평행한 절단면으로부터 보여질 때 상기 제2 도전막 패턴의 폭은 상기 제1 및 제3 도전막 패턴의 폭들보다 작은 것을 특징으로 하는 반도체 기억소자.
- 제 8 항에 있어서,상기 스토리지 노드들의 각각은 차례로 적층된 제1 및 제2 도전막 패턴을 포함하되, 상기 워드라인들과 평행한 절단면으로부터 보여질 때 상기 제2 도전막 패턴의 폭은 상기 제1 도전막 패턴 및 상기 다층 터널접합층 패턴의 폭들보다 작은것을 특징으로 하는 반도체 기억소자.
- 제 8 항에 있어서,상기 스토리지 노드들의 각각은 차례로 적층된 제1 및 제2 도전막 패턴을 포함하되, 상기 워드라인들과 평행한 절단면으부터 보여질 때 상기 제1 도전막 패턴의 폭은 상기 제2 도전막 패턴 및 상기 다층 터널접합층 패턴의 폭들보다 작은 것을 특징으로 하는 반도체 기억소자.
- 반도체기판의 소정영역들에 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 트렌치 영역들을 형성하여 메쉬 형태의 활성영역을 한정함과 동시에 상기 메쉬 형태의 활성영역 상에 차례로 적층된 게이트 절연막, 스토리지 노드막, 터널 장벽층, 상부 도전막을 차례로 형성하되, 상기 스토리지 노드막은 서로 다른 식각률을 갖는 적어도 2개의 도전막들을 차례로 적층시키어 형성하는 단계;상기 트렌치 영역들을 채우는 복수개의 섬 형태의(island-shaped) 소자분리막 패턴들을 형성하는 단계;상기 상부 도전막 및 상기 소자분리막 패턴들을 덮는 배선막을 형성하는 단계;상기 배선막, 상기 상부 도전막, 상기 다층 터널접합층, 상기 스토리지 노드막 및 상기 게이트 절연막을 연속적으로 패터닝하여 상기 열 방향과 평행한 복수개의 데이타 라인들을 형성함과 동시에 상기 각 데이타 라인들 하부에 위치한 상기소자분리막들 사이의 영역들 내에 차례로 적층된 게이트 절연막 패턴, 스토리지 노드 패턴, 다층 터널접합층 패턴 및 상부 도전막 패턴을 형성하는 단계;상기 스토리지 노드 패턴들을 식각하여 그 것의 양 측벽들에 언더컷 영역들을 갖는 스토리지 노드들을 형성하는 단계;상기 스토리지 노드들을 갖는 결과물의 전면 상에 콘포말한 게이트 층간절연막을 형성하는 단계; 및상기 게이트 층간절연막 상에 상기 데이타 라인들의 상부를 가로지르는 복수개의 평행한 워드라인들을 형성하는 단계를 포함하되, 상기 워드라인들의 각각은 상기 스토리지 노드의 양 측벽들 및 상기 다층 터널접합층 패턴의 양 측벽들을 덮는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 15 항에 있어서,상기 스토리지 노드막은 제1 도전막 및 상기 제1 도전막에 비하여 빠른 식각률을 갖는 제2 도전막을 번갈아가면서 반복적으로 적층시키어 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 16 항에 있어서,상기 제1 도전막은 실리콘막으로 형성하고, 상기 제2 도전막은 실리콘 게르마늄막(SiGe)으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 15 항에 있어서,상기 스토리지 노드 패턴들을 식각하는 단계는 건식 식각공정 또는 습식 식각공정을 사용하여 실시하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 18 항에 있어서,상기 건식 식각공정은 산소 가스를 주 공정 가스로 사용하여 실시하는 것을 특징으로 하는 사용하는 반도체 기억소자의 제조방법.
- 제 18 항에 있어서,상기 습식 식각공정은 탈이온수(de-ionized water), 과산화수소(hydrogen peroxide; H2O2) 및 수산화 암모늄(ammonium hydroxide; NH4OH)의 혼합용액(mixture) 또는 탈이온수, 과산화수소 및 불산(hydrofluoric acid)의 혼합용액을 사용하여 실시하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
- 제 15 항에 있어서,상기 스토리지 노드들을 형성한 후에, 상기 데이타 라인들 사이의 상기 활성영역들에 불순물을 주입하여 상기 데이타 라인들과 평행한 복수개의 도전성 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
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