KR20040082782A - 비휘발성 기억 소자 - Google Patents
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Abstract
비휘발성 기억 소자를 제공한다. 이 소자는 반도체기판의 소정영역 상에 형성된 실리콘층을 구비한다. 실리콘층 상부를 제어 게이트 전극이 가로지른다. 제어 게이트 전극 및 실리콘층 사이에 차례로 적층된 터널절연막, 전하저장층 및 블로킹 절연막이 개재된다. 제어 게이트 양측의 실리콘층에 형성된 한 쌍의 불순물확산층들이 배치된다. 전하저장층은 복수개의 나노크리스탈들로 구성된다. 나노크리스탈들로 구성된 전하저장층으로 인하여, 동작전압을 감소시킬 수 있으며, 실리콘층내에 형성된 소오스/드레인 영역으로 인하여, 소오스/드레인 영역간의 펀치스루 특성을 향상시킬 수 있다. 그 결과, 고집적화에 적합한 비휘발성 기억 소자를 구현할 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 비휘발성 기억 소자에 관한 것이다.
비휘발성 기억 소자는 전원공급이 중단될지라도, 각 기억 셀들에 저장된 데이타를 유지하는 기억 소자이다. 비휘발성 기억 소자 중 플래쉬 기억 소자의 단위 셀은 격리된 플로팅 게이트를 갖는다. 상기 플로팅 게이트 내로 전하들이 인입되거나, 상기 플로팅 게이트로 부터 전하들이 방출되는 것에 따라, 데이타 유무를 판별한다. 즉, 상기 플로팅 게이트 내의 전하량에 따라, 상기 단위 셀의 문턱전압이 변화되고, 이를 센싱하여 논리 "1" 및 논리"0"을 판별한다.
일반적으로, 상기 전하들은 상기 플로팅 게이트와 반도체기판 사이에 개재된 터널산화막을 터널링하여 상기 플로팅 게이트로 인입되며, 상기 인입된 전하들은 상기 플로팅 게이트 내에 자유전하의 형태로 존재한다. 따라서, 상기 터널산화막의 일부분이 손상될 경우, 상기 플로팅 게이트 내의 전하들은 모두 손실 될 수 있다. 이러한 문제점으로 인하여, 상기 터널산화막은 두꺼워지는 경향이 있다. 그 결과, 상기 플래쉬 기억 셀은 높은 동작전압(프로그램 전압 또는 소거전압)이 요구된다.
이러한 높은 동작전압은 상기 플래쉬 기억 셀의 고집적화를 제한한다. 다시 말해서, 상기 높은 동작전압을 발생시키기 위한 회로의 필요성 또는 상기 높은 동작전압으로 인한 상기 셀의 소오스/드레인 간의 펀치 특성의 열화등으로 인하여 상기 단위 셀의 면적을 감소시키는데 큰 어려움이 있다. 현재, 이러한 문제점들을 해결하기 위한 여러가지 방안들이 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 적합한 비휘발성 기억 소자를 제공하는데 있다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 2 및 도 5는 도 1a의 비휘발성 기억 소자의 형성방법을 설명하기 위한 사시도들이다.
도 6a는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 평면도이다.
도 6b는 도 6a의 Ⅱ-Ⅱ' 을 따라 취해진 단면도이다.
상술한 기술적 과제를 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 반도체기판의 소정영역 상에 형성된 실리콘층을 포함한다. 상기 실리콘층 상부를 제어 게이트 전극이 가로지른다. 상기 제어 게이트 전극 및 상기 실리콘층 사이에 차례로 적층된 터널절연막, 전하저장층 및 블로킹 절연막이 개재된다. 상기 제어 게이트 양측의 상기 실리콘층에 형성된 한 쌍의 불순물확산층들이 배치된다. 상기 전하저장층은 복수개의 나노크리스탈들로 구성된다.
구체적으로, 상기 실리콘층은 폴리실리콘막인 것이 바람직하다. 상기 나노크리스탈들은 실리콘 및 실리콘게르마늄 중 선택된 적어도 하나로 이루어지는 것이 바람직하다. 상기 나노크리스탈들은 서로 이격될 수 있다.
상술한 구조의 비휘발성 기억 소자는 3차원적 구조의 셀어레이들을 갖는 비휘발성 기억 소자를 구성할 수 있다.
이 소자는 반도체기판 상부에 차례로 적층된 복수개의 셀 어레이들을 포함한다. 상기 셀 어레이들은 각각 복수개의 비휘발성 기억 셀들로 구성된다. 각각이 인접한 한쌍의 상기 셀 어레이들 사이에 개재된 복수개의 셀 어레이 층간절연막이 배치된다. 상기 비휘발성 기억 셀은 적어도, 상기 반도체기판 상부에 배치된 실리콘층에 형성된 소오스/드레인 영역 및 복수개의 나노크리스탈들로 구성된 전하저장층을 구비한다.
바람직하게는, 상기 각 셀 어레이들은 반도체기판 상부에 나란히 배열된 복수개의 실리콘 라인들 및 상기 실리콘 라인들 상부를 나란히 가로지르는 복수개의 제어 게이트 라인들을 포함한다. 상기 각 제어 게이트 라인들 및 상기 각 실리콘 라인들 사이에 차례로 적층된 터널절연막, 상기 전하저장층 및 블로킹 절연막이 개재된다. 상기 제어 게이트 라인들 양측의 상기 실리콘 라인들에 형성된 불순물확산층들이 배치된다. 이때, 상기 불순물확산층들은 상기 소오스/드레인 영역이다. 상기 실리콘층은 폴리실리콘막인 것이 바람직하며, 상기 나노크리스탈들은 실리콘 및 실리콘게르마늄 중 선택된 적어도 하나로 이루어지는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(101) 전면 상에 층간절연막(103)이 배치된다. 상기 층간절연막(103)은 절연막인 실리콘산화막으로 이루어질 수 있다. 상기 층간절연막(103)의 소정영역 상에 실리콘층 패턴(105a)이 배치된다. 상기 실리콘층 패턴(105a)은 활성영역에 해당한다. 상기 실리콘층 패턴(105a)은 라인 형태일 수 있다. 이와는 달리, 상기 실리콘층 패턴(105a)은 소정의 다른 형태를 가질수도 있다. 상기 실리콘층 패턴(105a)은 폴리실리콘막인 것이 바람직하다. 상기 실리콘층 패턴(105a)은 도핑(doped) 또는 언도핑(undoped)될 수 있다.
상기 실리콘층 패턴(105a) 상부를 제어 게이트 전극(113a)이 가로지른다. 상기 제어 게이트 전극(113a)은 도전막인 도핑된 폴리실리콘막 또는 폴리사이드막으로 이루어질 수 있다. 상기 폴리사이드막은 적층된 도핑된 폴리실리콘막 및 금속실리사이드막으로 구성된다.
상기 실리콘층 패턴(105a) 및 상기 제어 게이트 전극(113a) 사이에 터널절연막 패턴(107b), 전하저장층 패턴 및 블로킹 절연막 패턴(111a)이 개재된다. 상기 터널절연막 패턴(107b)은 실리콘산화막으로 이루어질 수 있다. 상기 전하저장층 패턴은 전기적으로 격리되어 있다. 상기 전하저장층 패턴은 복수개의 나노 크리스탈들(109)로 구성된다. 상기 나노 크리스탈들(109)은 각각 전하들을 저장하는 장소이다. 상기 나노 크리스탈들(109)은 서로 이격되는 것이 바람직하다. 이때, 상기 나노 크리스탈들(109) 사이에 상기 블로킹 절연막 패턴(111a)의 일부분이 개재될 수 있다. 상기 나노 크리스탈(109)은 실리콘 및 게르마늄실리콘 중 선택된 하나로 이루어지는 것이 바람직하다. 상기 나노 크리스탈(109)의 내부는 단결정 상태일 수 있다. 상기 블로킹 절연막 패턴(111a)은 상기 전하저장층 패턴 및 상기 제어 게이트 전극(113a) 간의 전자 또는 홀들의 이동을 차단하는 역활을 한다. 상기 블로킹 절연막 패턴(111a)은 연장되어 상기 제어 게이트 전극(113a) 및 상기 층간절연막(103) 사이에도 개재될 수 있다. 상기 블로킹 절연막 패턴(111a)은 실리콘산화막으로 이루어질 수 있다. 이에 더하여, 상기 블로킹 절연막 패턴(111a)은 상기 실리콘산화막에 비하여 높은 유전상수를 갖는 고유전막으로 이루어질 수도 있다.
상기 제어 게이트 전극(113a) 양측의 상기 실리콘층 패턴(105a)에 한 쌍의 불순물확산층들(118)이 배치된다. 상기 불순물확산층들(118) 사이의 상기 실리콘층 패턴(105a)은 채널영역에 해당한다. 상기 전하저장층 패턴 및 상기 제어 게이트 전극(113a)의 측벽에 절연 스페이서(120)가 배치될 수 있다. 상기 불순물확산층(118)은 저농도 불순물확산층(117a) 및 고농도 불순물확산층(117b)로 구성된 엘디디 구조일 수 있다. 상기 불순물확산층들(118)은 소오스/드레인 영역에 해당한다.
상술한 구조의 비휘발성 기억 소자는 상기 전하저장층 패턴이 복수개의 상기 나노 크리스탈들(109)로 구성된다. 이에 따라, 상기 나노 크리스탈들(109)은 각각 쿨롱 차폐(coulomb blockade) 현상에 의하여 하나의 전자가 저장될 수 있다. 그 결과, 종래의 플로팅 게이트를 사용하는 비휘발성 기억 소자에 비하여 낮은 동작전압(프로그램 전압 또는 소거전압)이 요구된다. 또한, 상기 비휘발서 기억 소자는 상기 반도체기판(101) 상에 형성된 실리콘층 패턴(105a)에 상기 채널 영역 및 상기 소오스/드레인 영역이 형성된다. 이에 따라, 종래의 반도체기판의 활성영역에 형성된 소오스/드레인 영역에 비하여 소오스/드레인 영역간의 펀치스루 특성이 향상된다. 결과적으로, 상기 비휘발성 기억 소자는 낮은 동작전압 및 상기 소오스/드레인 영역간의 펀치스루 특성의 향상으로 고집적화에 적합하다.
도 2 내지 도 5는 도 1a의 비휘발성 기억 소자의 형성방법을 설명하기 위한 사시도들이다.
도 2 및 도 3을 참조하면, 반도체기판(101) 상에 층간절연막(103),실리콘층(105), 터널절연막(107) 및 전하저장층을 차례로 형성한다. 상기 층간절연막(103)은 실리콘산화막으로 형성할 수 있다. 상기 실리콘층(105)은 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 실리콘(105)은 도핑 또는 언도핑될 수 있다. 상기 터널절연막(107)은 실리콘산화막으로 형성할 수 있다. 특히, 열산화막으로 형성할 수 있다.
상기 전하저장층은 복수개의 나노 크리스탈들(109)로 구성된 막으로 형성한다. 상기 나노 크리스탈들(109)은 자발 성장 기법을 이용한 화학기상증착법으로 형성할 수 있다. 상기 나노 크리스탈들(109)은 실리콘 및 실리콘게르마늄 중 선택된 하나로 형성하는 것이 바람직하다. 상기 나노 크리스탈들(109)은 서로 이격되는 것이 바람직하다.
상기 전하저장층, 상기 터널절연막(107) 및 상기 실리콘층(105)을 연속적으로 패터닝하여 차례로 적층된 실리콘층 패턴(105a), 예비 터널절연막(107a) 패턴 및 예비 전하저장층 패턴을 형성한다. 상기 실리콘층 패턴(105a)은 라인 형태로 형성될 수 있다. 이와는 달리, 상기 실리콘층 패턴(105)은 소정의 다른 형태로 형성될 수 있다. 이때, 상기 예비 터널절연막(107a) 및 상기 예비 전하저장층 패턴은 상기 실리콘층(105)과 동일한 형태로 형성된다.
도 3, 도 4 및 도 5를 참조하면, 상기 실리콘층 패턴(105), 예비 터널절연막(107a) 및 상기 예비 전하저장층 패턴을 갖는 반도체기판(101) 전면에 블로킹 절연막(111) 및 제어 게이트 전극막(113)을 차례로 형성한다. 상기 블로킹 절연막(111)은 상기 나노크리스탈들(109) 사이에도 형성될 수 있다. 상기 블로킹절연막(111)은 실리콘산화막으로 형성할 수 있다. 이와는 달리, 상기 실리콘산화막에 비하여 높은 유전상수를 갖는 고유전막으로 형성할 수 있다. 상기 제어 게이트 전극막(113)은 도전막인 도핑된 폴리실리콘막 또는 폴리사이드막으로 형성할 수 있다. 상기 제어 게이트 전극막(113)을 형성하기 전에, 상기 블로킹 절연막(111)의 상부면을 평탄화하는 공정을 수행할 수 있다.
상기 제어 게이트 전극막(113), 상기 블로킹 절연막(111), 상기 예비 전하저장층 패턴 및 상기 예비 터널절연막 패턴(107a)을 연속적으로 패터닝하여 상기 실리콘층 패턴(105a) 상부를 가로지르는 제어 게이트 전극(113a)을 형성한다. 이때, 상기 제어 게이트 전극(113a) 및 상기 실리콘층 패턴(105a) 사이에 터널절연막 패턴(107b), 전하저장층 패턴 및 블로킹 절연막 패턴(111a)이 개재된다. 상기 전하저장층 패턴은 복수개의 상기 나노크리스탈들(109)로 구성되고, 상기 블로킹 절연막 패턴(113a)은 상기 제어 게이트 전극(113a) 및 상기 층간절연막(103) 사이에도 개재된다.
상기 제어 게이트 전극(113a)을 마스크로 사용하여 저도즈(low dose)의 불순물 이온들을 주입하여 상기 제어 게이트 전극(113a) 양측의 상기 실리콘층 패턴(105a)에 한 쌍의 저농도 불순물확산층들(117a)을 형성한다.
상기 저농도 불순물확산층들(117a)을 갖는 반도체기판(101) 전면에 스페이서막(미도시함)을 형성하고, 전면 이방성 식각하여 상기 제어 게이트 전극(113a) 및 상기 전하저장층 패턴의 양측벽에 절연 스페이서(120)를 형성한다. 상기 절연 스페이서(120)는 절연막인 실리콘산화막 또는 실리콘질화막으로 형성할 수 있다.
상기 절연 스페이서(120) 및 상기 제어 게이트 전극(113a)을 마스크로 사용하여 상기 저도즈에 비하여 높은 고도즈(high dose)의 불순물 이온들을 주입하여 상기 제어 게이트 전극(113a) 양측의 상기 실리콘층 패턴(105a)에 한 쌍의 고농도 불순물확산층들(107b)을 형성한다. 상기 저농도 및 고농도 불순물확산층들(117a,117b)은 엘디디 구조의 불순물확산층(118)을 구성한다. 상기 불순물확산층(118)은 상기 고농도 불순물확산층(117b)이 생략되어 상기 저농도 불순물확산층(117a)으로만 구성될 수도 있다.
상술한 구조의 비휘발성 기억 소자는 3차원적 구조의 셀 어레이들을 갖는 비휘발성 기억 소자를 구성할 수 있다.
도 6a는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 설명하기 위한 평면도이며, 도 6b는 도 6a의 Ⅱ-Ⅱ' 을 따라 취해진 단면도이다.
도 6a 및 도 6b를 참조하면, 반도체기판(201) 상부에 복수개의 셀 어레이들(220a,220b)이 적층된다. 다시 말해서, 제1 셀 어레이(220a) 상부에 제2 셀 어레이(220b)가 적층되는 형태로 복수개의 상기 셀 어레이들(220a,220b)이 적층되어 있다. 각각이 인접한 한 쌍의 셀 어레이들(220a,220b) 사이에 개재되는 복수개의 셀 어레이 층간절연막(215b)이 개재된다.
상기 셀 어레이들(220a,220b) 중 최하부의 셀 어레이, 즉, 상기 제1 셀 어레이(220a) 및 상기 반도체기판(201) 사이에는 로직 소자 영역(210)이 개재될 수 있다. 상기 로직 소자 영역(210)은 일반적인 반도체 소자의 주변회로 영역을 포함할 수 있다. 상기 로직 소자 영역(210)에 형성되는 로직 소자들은 상기반도체기판(201)의 표면에 채널영역을 가짐으로써, 고속 또는 고효율의 특성을 갖는다. 상기 로직 소자 영역(210) 및 상기 제1 셀 어레이(220a) 사이에는 하부 절연막(215b)이 개재된다.
상기 셀 어레이들(220a,220b)은 각각 복수개의 비휘발성 기억 셀들로 구성된다. 상기 셀 어레이들(220a,220b)은 각각 상기 비휘발성 기억 셀들로 구성된 낸드형 셀 어레이(NAND-type cell array)인 것이 바람직하다.
상기 제2 셀 어레이(220b)는 상기 셀 어레이 층간절연막(215b) 상에 나란히 배열된 복수개의 실리콘 라인들(305)을 포함한다. 상기 실리콘 라인들(305)은 활성영역에 해당한다. 복수개의 제어 게이트 라인들(313)이 상기 실리콘 라인들(305) 상부를 나란히 가로지른다. 상기 실리콘 라인(305) 및 상기 제어 게이트 라인(313) 사이에 적층된 터널절연막(307), 전하저장층 및 블로킹 절연막(311)이 개재된다.
상기 실리콘 라인(305)은 폴리실리콘막으로 이루어지는 것이 바람직하다. 상기 실리콘 라인(305)은 도핑 또는 언도핑될 수 있다. 상기 제어 게이트 라인(313)은 도전막, 예를 들면, 도핑된 폴리실리콘막 또는 폴리사이드막으로 이루어질 수 있다. 상기 터널절연막(307)은 실리콘산화막으로 이루어질 수 있다. 특히, 열산화막으로 이루어질 수 있다. 상기 전하저장층은 전기적으로 고립된다. 상기 전하저장층은 복수개의 나노크리스탈들(309)로 구성된다. 상기 나노크리스탈들(309)은 실리콘 및 실리콘게르마늄 중 선택된 하나로 이루어지는 것이 바람직하다. 상기 나노크리스탈들(309)은 서로 이격되는 것이 바람직하다. 이때, 상기 나노크리스탈들(309) 사이에 상기 블로킹 절연막(311)의 일부분이 개재될 수 있다. 상기 블로킹절연막(311)은 연장되어 상기 제어 게이트 전극(313) 및 상기 셀 어레이 층간절연막(215b) 사이에 개재될 수 있다. 상기 블로킹 절연막(311)은 실리콘산화막으로 이루어질 수 있으며, 이에 더하여, 상기 실리콘산화막에 비하여 높은 유전상수를 갖는 고유전막으로 이루어질 수도 있다.
상기 제어 게이트 라인(313)의 측벽에 절연 스페이서(320)가 배치될 수 있다. 상기 절연 스페이서(320)는 절연막인 실리콘산화막 또는 실리콘질화막으로 이루어질 수 있다. 상기 제어 게이트 라인(313) 양측의 상기 실리콘 라인(305)내에 불순물확산층들(318)이 배치된다. 상기 불순물확산층들(318)은 소오스/드레인 영역에 해당한다. 상기 소오스/드레인 영역 사이의 상기 실리콘 라인(305)은 채널영역에 해당한다. 상기 불순물확산층들(318)은 각각 저농도 불순물확산층(317a) 및 고농도 불순물확산층(317b)으로 구성된 엘디디 구조일 수 있다.
상기 불순물확산층들(318), 상기 제어 게이트 전극(313) 및 상기 절연 스페이서(320)를 덮는 층간절연막(323)이 배치되고, 상기 층간절연막(323) 상에 비트라인(325)이 배치된다. 상기 비트라인(325)은 셀 스트링거의 상기 실리콘 라인(305)내에 형성된 공통 소오스 라인(미도시함) 또는 공통 드레인 영역(미도시함)과 전기적으로 접속할 수 있다. 상기 비트라인(325) 상에 다른 셀 어레이 층간절연막(215b)이 배치된다. 상기 셀 어레이 층간절연막들(215b)의 상부면들은 평탄화될 수 있다.
상기 제2 셀 어레이(220b)를 제외한 다른 셀 어레이들(220a) 또한 상술한 구조를 가질 수 있다. 상기 셀 어레이들(220a,220b)은 상술한 낸드형 셀 어레이 구조와 달리 노아형 셀 어레이(NOR-type cell array) 구조를 가질 수도 있다.
상술한 구조의 비휘발성 기억 소자의 단위 셀은 상기 나노크리스탈들(309)로 구성된 전하저장층을 갖는다. 이에 따라, 프로그램 동작 또는 소거 동작시 인가되는 동작전압들을 종래의 플로팅 게이트를 갖는 비휘발성 기억소자에 비하여 감소시킬 수 있다. 또한, 상기 단위 셀들은 상기 실리콘 라인(305) 내에 형성된 소오스/드레인 영역으로 인하여, 상기 소오스/드레인 영역간의 펀치스루 특성을 향상시킬 수 있다. 이에 더하여, 상기 비휘발성 기억 소자들은 3차원적으로 적층된 구조의 셀 어레이들을 가짐으로써, 평면적을 대폭 감소시킬 수 있다.
결과적으로, 상기 비휘발성 기억 소자는 상술한 특성들의 향상으로 인하여 고집적화에 적합하다.
상술한 바와 같이, 본 발명에 따른 비휘발성 기억 소자는 복수개의 나노크리스탈들로 구성된 전하저장층으로 인하여, 동작전압을 감소시킬 수 있다. 또한, 반도체기판 상에 형성된 박막의 실리콘층 내에 형성된 소오스/드레인 영역으로 인하여, 소오스/드레인 영역간의 펀치 특성을 향상시킬 수 있다. 이에 더하여, 3차원적 구조의 셀 어레이들을 구성할 수 있어 평면적을 대폭 감소시킬 수 있다. 결과적으로, 본 발명에 따른 비휘발성 기억 소자는 고집적화에 적합하다.
Claims (9)
- 반도체기판의 소정영역 상에 형성된 실리콘층;상기 실리콘층 상부를 가로지르는 제어 게이트 전극;상기 제어 게이트 전극 및 상기 실리콘층 사이에 개재되되, 차례로 적층된 터널절연막, 전하저장층 및 블로킹 절연막; 및상기 제어 게이트 양측의 상기 실리콘층에 형성된 한 쌍의 불순물확산층들을 포함하되, 상기 전하저장층은 복수개의 나노크리스탈들로 구성된 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 실리콘층은 폴리실리콘막인 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 나노크리스탈들은 실리콘 및 실리콘게르마늄 중 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 제어 게이트 전극 및 상기 전하저장층의 측벽에 형성된 절연 스페이서를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 나노크리스탈들은 서로 이격된 것을 특징으로 하는 비휘발성 기억 소자.
- 반도체기판 상부에 차례로 적층되되, 각각이 복수개의 비휘발성 기억 셀들로 구성된 복수개의 셀 어레이들; 및각각이 인접한 한쌍의 상기 셀 어레이들 사이에 개재된 복수개의 셀 어레이 층간절연막을 포함하되, 상기 비휘발성 기억 셀은 적어도, 상기 반도체기판 상부에 배치된 실리콘층에 형성된 소오스/드레인 영역 및 복수개의 나노크리스탈들로 구성된 전하저장층을 구비하는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 6 항에 있어서,상기 각 셀 어레이들은,반도체기판 상부에 나란히 배열된 복수개의 실리콘 라인들;상기 실리콘 라인들 상부를 나란히 가로지르는 복수개의 제어 게이트 라인들;상기 각 제어 게이트 라인들 및 상기 각 실리콘 라인들 사이에 개재되되, 차례로 적층된 터널절연막, 상기 전하저장층 및 블로킹 절연막; 및상기 제어 게이트 라인들 양측의 상기 실리콘 라인들에 형성된 불순물확산층들을 포함하되, 상기 불순물확산층들은 상기 소오스/드레인 영역인 것을 특징으로 하는 비휘발성 기억 소자.
- 제 6 항에 있어서,상기 실리콘층은 폴리실리콘막인 것을 특징으로 하는 비휘발성 기억 소자.
- 제 6 항에 있어서,상기 나노크리스탈들은 실리콘 및 실리콘게르마늄 중 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 비휘발성 기억 소자.
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|---|---|
| KR20040082782A true KR20040082782A (ko) | 2004-09-30 |
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ID=37366523
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585849B1 (ko) * | 2004-03-29 | 2006-06-01 | 학교법인 한양학원 | 고분자 박막 내에 형성된 나노결정체를 이용한 플로팅게이트를 갖는 플래쉬 기억소자 및 그 제조방법 |
| KR101194839B1 (ko) * | 2006-02-28 | 2012-10-25 | 삼성전자주식회사 | 나노결정을 포함하는 메모리 소자 및 그 제조 방법 |
-
2003
- 2003-03-20 KR KR1020030017457A patent/KR20040082782A/ko not_active Application Discontinuation
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