KR100681686B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR100681686B1
KR100681686B1 KR1020010005174A KR20010005174A KR100681686B1 KR 100681686 B1 KR100681686 B1 KR 100681686B1 KR 1020010005174 A KR1020010005174 A KR 1020010005174A KR 20010005174 A KR20010005174 A KR 20010005174A KR 100681686 B1 KR100681686 B1 KR 100681686B1
Authority
KR
South Korea
Prior art keywords
chip
mounting plate
lead
chip mounting
attached
Prior art date
Application number
KR1020010005174A
Other languages
English (en)
Other versions
KR20020064593A (ko
Inventor
장상재
신원선
강대병
이춘흥
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020010005174A priority Critical patent/KR100681686B1/ko
Publication of KR20020064593A publication Critical patent/KR20020064593A/ko
Application granted granted Critical
Publication of KR100681686B1 publication Critical patent/KR100681686B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Abstract

본 발명은 반도체 패키지에 관한 것으로서, 리드프레임의 칩탑재판을 상방향으로 절곡시켜 반도체 칩을 상하로 부착시키거나, 또는 칩탑재판상에 도포되는 접착수단의 두께를 조절하여 반도체 칩을 상하로 부착시킨 구조의 반도체 패키지를 제공하고자 한 것이다.
따라서, 통상 칩 적층형 패키지가 인쇄회로기판을 이용한 BGA(Ball Grid Array) 타입에만 적용되는 추세에 있지만, 아직 수요가 많은 리드프레임을 이용한 패키지에도 동일 크기의 칩 적층 구조를 적용함으로써, 고객의 수요 창출과 만족도를 향상시킬 수 있게 된다.
반도체 패키지, 적층, 리드프레임, 상부칩, 하부칩, 칩탑재판, 리드

Description

반도체 패키지{Semiconductor package}
도 1a,1b는 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 단면도,
도 2a,2b는 본 발명에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 칩탑재판 12 : 리드
14 : 상부칩 16 : 하부칩
18 : 에폭시수지 20 : 양면테이프
22 : 상부와이어 24 : 하부와이어
26 : 리지드 테이프(Rigid tape) 28 : 수지
30 : 더미 리드 100,200,300,400 : 반도체 패키지
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 리드프레임을 이용하여 동일한 크기의 반도체 칩을 적층한 구조의 반도체 패키지에 관한 것이다.
통상적으로 반도체 패키지는 리드프레임, 인쇄회로기판, 회로필름등의 각종 부재를 이용하여 다양한 구조로 제조되고 있는 바, 최근에는 고집적화를 실현하는 동시에 마더보드에 대한 실장면적을 최소화시킬 수 있도록 칩 적층형 패키지가 제조되고 있다.
특히, 동일한 칩이 적층된 반도체 패키지는 대부분 인쇄회로기판이나 회로필름을 이용하여 제조되고 있으나, 아직 수요가 많은 리드프레임을 이용하여 동일칩 을 적층한 구조의 패키지 개발이 요구되고 있다.
따라서, 본 발명은 상기와 같은 점을 감안하여, 리드프레임을 이용하여 동일한 칩을 적층한 구조의 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는:
테두리부를 제외하고 중앙영역이 상방향으로 절곡된 리드프레임의 칩탑재판과; 상방향으로 절곡되어 오목하게 된 상기 칩탑재판의 저면에 도포된 접착수단과; 이 접착수단에 의하여 칩 탑재판의 저면에 걸쳐 부착된 하부칩과; 상기 리드프레임의 리드와 상기 하부칩의 본딩패드간에 연결된 하부 와이어와; 상기 상방향으로 절곡된 칩탑재판의 상면에 도포된 접착수단과; 상기 칩탑재판 상면에 도포된 접착수 단에 부착되되, 상기 하부와이어에 닿지 않게 부착된 상부칩과; 상기 리드프레임의 리드와 상부칩의 본딩패드간에 연결된 상부 와이어와; 상기 상부칩과, 상부와이어와, 하부칩과, 하부와이어와, 칩탑재판과, 리드의 안쪽부분등을 몰딩하고 있는 수지로 구성된 것을 특징으로 한다.
특히, 상기 칩탑재판의 상면과 저면에 도포된 접착수단은 비전도성의 에폭시수지인 것을 특징으로 한다.
바람직한 구현예로서, 상기 절곡되지 않은 칩탑재판의 테두리부 저면과 하부칩 사이에 양면테이프를 부착시켜 에폭시수지의 외부흐름을 차단할 수 있도록 한 것을 특징으로 한다.
더욱 바람직한 구현예로서, 상기 리드중 더미 리드를 보다 길게 성형하는 동시에 이중 절곡시키고, 상기 칩탑재판의 테두리부를 이중 절곡시켜서, 상기 상부칩의 테두리 저면에 접착수단으로 부착되며 지지되도록 한 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 반도체 패키지는:
반도체 칩이 부착되는 칩탑재판과; 하나는 길고 하나는 짧게 교번으로 성형되어 상기 칩탑재판의 사방에 인접되게 위치된 리드와; 상기 칩탑재판의 저면에 접착수단에 의하여 부착된 하부칩과; 상기 하부칩의 본딩패드와 상기 길게 성형된 리드간에 연결된 하부와이어와; 상기 칩탑재판의 상면과, 상기 길게 성형된 리드와, 하부와이어등을 도포하고 있는 접착수단과; 이 접착수단상에 부착된 상부칩과; 상기 짧게 성형된 리드와 상기 상부칩의 본딩패드간에 연결된 상부와이어와; 상기 상부칩과 상부와이어, 하부칩, 하부와이어, 칩탑재판, 리드의 안쪽부분을 몰딩하고 있는 수지로 구성된 것을 특징으로 한다.
특히, 상기 칩탑재판의 상면과 상부칩간에 도포된 접착수단은 하부와이어의 높이보다 높은 두께로 도포된 비전도성의 에폭시 수지인 것을 특징으로 한다.
또는, 상기 칩탑재판의 상면과 상부칩간에 부착된 접착수단은 하부와이어의 최대높이보다 높은 두께를 갖는 리지드 테이프인 것을 특징으로 한다.
여기서 본 발명의 실시예를 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1a,1b는 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 단면도로서, 상기 반도체 패키지는 리드프레임을 이용하여 제조된 패키지이다.
상기 리드프레임은 통상 반도체 패키지 영역이 일방향으로 등간격을 이루며 형성된 스트립 형태의 프레임으로서, 외곽 골격을 이루는 사이드레일과; 반도체 칩이 실장되는 칩탑재판과; 상기 사이드레일과 칩탑재판의 각 모서리부를 연결하고 있는 타이바와; 상기 사이드레일로부터 상기 칩탑재판의 사방에 인접되게 연장된 다수의 리드로 구성되어 있다.
특히, 상기 칩탑재판(10)의 테두리부를 제외하고 중앙영역이 상방향으로 절곡되어 있다.
여기서, 중앙영역이 절곡되어 홈과 같이 오목하게 형성된 칩탑재판(10)의 저면에 에폭시 수지(18)와 같은 비전도성의 접착수단이 채워지며 도포되고, 이 도포된 에폭시 수지(18)에 하부칩(16)을 부착하게 된다.
이때, 상기 하부칩(16)의 크기는 칩탑재판(10)의 크기보다 큰 것을 실장하 여, 테두리에 배열되어진 본딩패드가 상면으로 노출되도록 한다.
한편, 상기 하부칩(16)의 상면과 상기 칩탑재판(10)의 테두리부 저면 사이를 양면테이프(20)와 같은 접착수단으로 부착하여, 점성과 유동성을 갖는 상기 에폭시수지(18)가 외부로 흐르는 것을 차단할 수 있도록 하는 것이 바람직하다.
다음으로, 상기 하부칩(16)의 본딩패드와, 상기 리드(12)의 본드핑거간에 하부와이어(24)가 본딩되는 바, 상기 본딩된 하부와이어(24)의 최대높이는 상방향으로 절곡된 칩탑재판(10)의 최대높이보다 낮은 위치가 되도록 한다.
이어서, 상방향으로 절곡되어 있는 상기 칩탑재판(10)의 상면에 비전도성의폭시수지(18)를 얇게 도포한 후, 상부칩(14)을 부착하게 되는데, 물론 상술한 바와 같이 칩탑재판(10)의 최대높이보다 하부와이어(24)의 최대높이가 낮기 때문에 상기 상부칩(14)의 저면이 본딩된 하부와이어(24)에 닿지 않게 된다.
다음으로, 상기 상부칩(14)의 본딩패드와 상기 리드(12)의 본드핑거간에 상부와이어(22)가 본딩되어진다.
이때, 상기 상부칩(14)의 테두리 상면에 형성된 본딩패드에 대하여 캐필러리와 같은 와이어 본딩수단이 1차 본딩(=볼본딩)을 하는 순간에 그 누르는 힘에 의하여 상부칩(14)이 한쪽으로 틸팅(Tilting)될 우려가 있다.
따라서, 상기 상부칩(14)의 틸팅을 방지하고자, 다수의 리드(12)중 역할이 없이 여분으로 성형된 더미 리드(30)를 보다 길게 성형하는 동시에 이중 절곡시키고, 또 상기 칩탑재판(10)의 테두리부위를 이중 절곡시켜 첨부한 도 1b에 도시한 바와 같이 상기 상부칩(14)의 테두리 저면에 받쳐지게 하며 양면테이프(20)와 같은 접착수단으로 부착하게 된다.
이에 따라, 상기 상부칩(14)의 본딩패드에 캐필러리의 와이어 본딩력이 작용하여도, 상부칩(14)의 테두리 저면이 이중 절곡된 더미 리드(30)와 칩탑재판(10)의 테두리 저면에 의하여 받쳐진 상태가 되므로 상부칩(14)의 틸팅을 방지할 수 있게 된다.
마지막으로, 상기 상부칩(14)과 하부칩(16), 상기 상부와이어(22)와 하부와이어(24), 칩탑재판(10), 리드(12)의 안쪽부분등을 외부로부터 보호하기 위하여 수지(28)로 몰딩하는 공정을 거쳐, 첨부한 도 1a내지 도 1b에 도시한 바와 같이 본 발명에 따른 동일한 크기의 칩 적층형 반도체 패키지(100,200)로 제조되어진다.
여기서 본 발명의 다른 실시예를 첨부한 도 2a,2b를 참조로 설명하면 다음과 같다.
첨부한 도 2a,2b에 도시한 반도체 패키지도 리드프레임을 이용한 패키지로서, 리드(12)의 구조가 하나는 길게, 하나는 짧게 교번되며 성형된 리드프레임을 이용하여 제조된 것이다.
상기 리드프레임의 칩탑재판(10)의 저면에 양면테이프(20)와 같은 접착수단을 도포한 후, 칩탑재판(10)의 크기보다 다소 큰 하부칩(16)을 부착하게 된다.
이때, 상기 하부칩(16)의 상면 테두리에 형성된 본딩패드는 상방향으로 노출된 상태가 되고, 상기 길게 성형된 리드(12)의 본드핑거와 하부와이어(24)로 본딩되어진다.
이어서, 상기 칩탑재판(10)의 상면과, 길게 성형된 리드(12)와, 하부칩(16) 의 본딩패드와 길게 성형된 리드(12)의 본드핑거간에 연결된 하부와이어(24)등을 비전도성의 에폭시수지(18)로 도포하게 된다.
이때, 상기 비전도성의 에폭시수지(18)의 도포 두께는 상기 하부와이어(24)의 최대높이보다 높게 도포해주는 것이 바람직하다.
다음으로, 상기 비전도성의 에폭시 수지(18)상에 상부칩(14)을 부착하는 바, 상술한 바와 같이 비전도성의 에폭시수지(18)의 최대높이가 하부와이어(24)의 최대높이보다 높기 때문에, 상부칩(14)의 저면이 하부와이어(24)에 닿지 않게 된다.
이어서, 상기 상부칩(14)의 본딩패드와, 짧게 성형된 리드(12)의 본드핑거간을 상부와이어(22)로 본딩하는 바, 상부칩(14)의 테두리 저면이 상기 비전도성의 에폭시수지(18)에 의하여 받쳐진 상태가 되므로, 캐필러리와 같은 와이어 본딩수단의 본딩력에도 상부칩(14)은 틸팅되지 않게 된다.
마지막으로, 상기 상부칩(14)과 하부칩(16), 상기 상부와이어(22)와 하부와이어(24), 비전도성의 에폭시수지(18), 상기 리드(12)의 안쪽부분등을 수지(28)로 몰딩함으로써, 첨부함 도 2a에 도시한 본 발명의 칩 적층형 반도체 패키지(300)로 제조되어진다.
첨부한 2b에 도시한 반도체 패키지(400)는 도 2a의 구조와 동일하고, 단지 칩탑재판(10)에 도포되는 접착수단이 리지드 테이프(26:Rigid tape)라는 점에서 차이가 있다.
즉, 리지드 테이프(26)는 상기 하부칩(16)의 안쪽 본딩패드와, 길게 성형된 리드(12)의 본드핑거간에 연결된 하부와이어(24)의 최대높이보다 큰 두께를 갖는 것을 부착하게 된다.
따라서, 상기 상부칩(14)을 리지드 테이프(26)상에 부착시키더라도, 상기 상부칩(14)의 저면이 하부와이어(14)에 닿지 않은 상태가 되고, 이어서 상부칩(14)의 본딩패드와 짧게 성형된 리드(12)의 본드핑거간을 상부와이어(22)로 연결하고, 상기 상부칩(14)과, 하부칩(16)과, 상부와이어(22) 및 하부와이어(24)와, 리지드 테이프등을 수지(28)로 몰딩함으로써, 도 2b에 도시한 바와 같은 구조로 제조되어진다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지에 의하면, 리드프레임의 칩탑재판을 상방향으로 절곡시켜 반도체 칩을 상하로 부착시키거나, 또는 칩탑재판상에 도포되는 접착수단의 두께를 조절하여 반도체 칩을 상하로 부착시킴으로써, 리드프레임을 이용하여 동일칩 적층형 반도체 패키지를 용이하게 제조할 수 있게 된다.
따라서, 통상 칩 적층형 패키지가 인쇄회로기판을 이용한 BGA(Ball Grid Array) 타입에만 적용되는 추세에 있지만, 아직 수요가 많은 리드프레임을 이용한 패키지에도 적용함으로써, 고객의 만족도를 높일 수 있는 유효한 점이 있다.

Claims (5)

  1. 테두리부를 제외하고 중앙영역이 상방향으로 절곡된 리드프레임의 칩탑재판과;
    상방향으로 절곡되어 오목하게 된 상기 칩탑재판의 저면에 도포된 접착수단과;
    상기 접착수단에 의하여 칩 탑재판의 저면에 걸쳐 부착된 하부칩과;
    상기 리드프레임의 리드와 상기 하부칩의 본딩패드간에 연결된 하부 와이어와;
    상기 상방향으로 절곡된 칩탑재판의 상면에 도포된 접착수단과;
    상기 칩탑재판 상면에 도포된 접착수단에 부착되되, 상기 하부와이어에 닿지 않게 부착된 상부칩과;
    상기 리드프레임의 리드와 상부칩의 본딩패드간에 연결된 상부 와이어와;
    상기 상부칩과, 상부와이어와, 하부칩과, 하부와이어와, 칩탑재판과, 리드의 안쪽부분등을 몰딩하고 있는 수지로 구성된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 칩탑재판의 상면과 저면에 도포된 접착수단은 비전도성의 에폭시수지인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 리드중 더미 리드를 보다 길게 성형하는 동시에 이중 절곡시켜 상기 상부칩의 테두리 저면에 접착수단으로 부착하여, 상부칩의 저면을 지지할 수 있도록 한 것을 특징으로 하는 반도체 패키지.
  4. 반도체 칩이 부착되는 칩탑재판과;
    하나는 길고 하나는 짧게 교번으로 성형되어 상기 칩탑재판의 사방에 인접되게 위치된 리드와;
    상기 칩탑재판의 저면에 접착수단에 의하여 부착된 하부칩과;
    상기 하부칩의 본딩패드와 상기 길게 성형된 리드간에 연결된 하부와이어와;
    상기 길게 성형된 리드와, 하부와이어등을 포함하며 상기 칩탑재판의 상면에 걸쳐 도포되되, 상기 하부와이어의 최대높이보다 높게 도포된 접착수단과;
    상기 접착수단상에 부착된 상부칩과;
    상기 짧게 성형된 리드와 상기 상부칩의 본딩패드간에 연결된 상부와이어와;
    상기 상부칩과 상부와이어, 하부칩, 하부와이어, 칩탑재판, 리드의 안쪽부분을 몰딩하고 있는 수지로 구성된 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 칩탑재판의 상면과 상부칩간에 도포된 접착수단은 하부와이어의 높이보다 높은 두께로 도포된 비전도성의 에폭시 수지 또는 리지드 테이프인 것을 특징으로 하는 반도체 패키지.
KR1020010005174A 2001-02-02 2001-02-02 반도체 패키지 KR100681686B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010005174A KR100681686B1 (ko) 2001-02-02 2001-02-02 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010005174A KR100681686B1 (ko) 2001-02-02 2001-02-02 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20020064593A KR20020064593A (ko) 2002-08-09
KR100681686B1 true KR100681686B1 (ko) 2007-02-09

Family

ID=27693179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010005174A KR100681686B1 (ko) 2001-02-02 2001-02-02 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100681686B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780688B1 (ko) * 2005-06-24 2007-11-30 주식회사 하이닉스반도체 Ｔｓｏｐ 타입 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200170636Y1 (ko) * 1999-09-07 2000-02-15 아남반도체주식회사 반도체 패키지
KR20010070636A (ko) * 2001-05-28 2001-07-27 주영종 교환 가능한 진공청소기의 흡입구 커버구조
KR20030013586A (ko) * 2001-08-08 2003-02-15 삼성전자주식회사 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법
KR200313586Y1 (ko) * 1999-05-14 2003-05-16 앰코 테크놀로지 코리아 주식회사 반도체패키지 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200313586Y1 (ko) * 1999-05-14 2003-05-16 앰코 테크놀로지 코리아 주식회사 반도체패키지 구조
KR200170636Y1 (ko) * 1999-09-07 2000-02-15 아남반도체주식회사 반도체 패키지
KR20010070636A (ko) * 2001-05-28 2001-07-27 주영종 교환 가능한 진공청소기의 흡입구 커버구조
KR20030013586A (ko) * 2001-08-08 2003-02-15 삼성전자주식회사 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
2001706360000
2003135860000

Also Published As

Publication number Publication date
KR20020064593A (ko) 2002-08-09

Similar Documents

Publication Publication Date Title
KR100996318B1 (ko) 볼 그리드 어레이 패키지 상에 적층된 다이와 뒤집힌 랜드그리드 어레이 패키지를 포함하는 반도체 멀티패키지 모듈
KR100226737B1 (ko) 반도체소자 적층형 반도체 패키지
US7723839B2 (en) Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
US9129826B2 (en) Epoxy bump for overhang die
KR100845725B1 (ko) 반도체 장치 및 그 제조 방법
KR100574223B1 (ko) 멀티칩 패키지 및 그 제조방법
JPH09326452A (ja) 半導体パッケージ
US7396763B2 (en) Semiconductor package using flexible film and method of manufacturing the same
KR101835483B1 (ko) 멀티-칩 패키지 및 그의 제조 방법
JP2881733B2 (ja) ボトムリード型半導体パッケージ
JP2002217514A (ja) マルチチップ半導体装置
US20060221586A1 (en) Packaging substrate having adhesive-overflowing prevention structure
US7468553B2 (en) Stackable micropackages and stacked modules
KR100681686B1 (ko) 반도체 패키지
KR100706505B1 (ko) 반도체 패키지
KR100650728B1 (ko) 스택 패키지 및 그 제조방법
KR100947146B1 (ko) 반도체 패키지
JP5157098B2 (ja) 半導体装置及びその製法
KR100631997B1 (ko) 스택 칩 패키지
KR101078717B1 (ko) 칩 스택 패키지
KR100631946B1 (ko) 스택 패키지
JP2797732B2 (ja) Ｉｃパッケージ
KR100708050B1 (ko) 반도체패키지
KR20060006397A (ko) 반도체 패키지
KR100873420B1 (ko) 서로 다른 와이어 본딩이 가능한 인쇄 회로 기판 및 이를채용한 반도체 전력용 모듈

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130204

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150203

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160202

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180201

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190201

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200203

Year of fee payment: 14