CN106816441B - 半导体结构的形成方法 - Google Patents

Abstract

本发明提供一种半导体结构的形成方法，包括：在栅极层上形成第一硬掩膜层之后，去除第二区域的第一硬掩膜层，保留第一区域的第一硬掩膜层，并在第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层。因此，当第二硬掩膜层不经过刻蚀减薄而直接作为第三栅极下方的绝缘介质层保留下来时，其厚度不至于过大而影响存储器的性能。此外，在对第一硬掩膜层、第二硬掩膜层和栅极层进行刻蚀之前，在第二硬掩膜层上涂布抗反射涂层。抗反射涂层可以在刻蚀过程中保护第二区域的第二硬掩膜层，保证第二硬掩膜层的均匀性。从而增加第三栅极下方的绝缘介质层的均匀性，进而改善存储器件的性能。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

多次可编程(More Time Programming，MTP)存储器件的制备工艺能与逻辑电路耦合，且成本较低，因而得到广泛应用。MTP器件包括：存储管和控制管，有的多次可编程存储器还具有选择管。

图1～图5示出现有技术一种半导体结构的形成方法中各步骤的结构示意图。

请参考图1，提供衬底100，所述衬底100包括用于形成逻辑器件的第一区域I和用于形成存储器件的第二区域II。继续参考图1，在衬底100上形成第一栅极层101并在第一栅极层101上形成硬掩膜层102。

参考图2，图形化第一区域I和第二区域II的硬掩膜层102，在第一区域I形成第一栅极硬掩膜并在第二区域II形成第二栅极硬掩膜和第三栅极硬掩膜。

继续参考图2，以所述第一栅极硬掩膜、第二栅极硬掩膜和第三栅极硬掩膜为掩膜刻蚀所述第一栅极层101(如图1所示)，在第一区域I衬底100上形成第一栅极110，并在第二区域II衬底100上形成第二栅极120和第三栅极130。

请参考图3，在第一栅极110、第二栅极120和第三栅极130上形成第二栅极层104。

请参考图4，图形化所述第二栅极层104，位于第二栅极120上方的第二栅极层104形成第四栅极140。去除第一栅极110、第三栅极130上的硬掩膜层102。

请参考图5，对衬底100进行掺杂，以形成位于第一区域I的用作逻辑器件的第一晶体管，以及位于第二区域II的用做存储器件的第二、第三晶体管。

继续参考图5，在第一晶体管的漏极区和第四栅极140上形成插塞105。

然而，现有技术形成的MTP器件具有耦合效率低、擦除速度慢的缺点。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，能够提高存储器的擦除速度。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底，所述衬底包括用于形成逻辑器件的第一区域和用于形成存储器件的第二区域；在所述衬底上形成栅极层；在所述栅极层上形成第一硬掩膜层；

去除第二区域的所述第一硬掩膜层，保留所述第一区域的第一硬掩膜层；

在剩余第一硬掩膜层和所述第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层；在所述第二硬掩膜层上涂布抗反射涂层；

图形化所述第一区域的第一硬掩膜层、第二硬掩膜层和抗反射涂层，在所述第一区域形成第一栅极硬掩膜；

图形化所述第二区域的第二硬掩膜层和抗反射涂层，在所述第二区域形成第二栅极硬掩膜；

以所述第一栅极硬掩膜、第二栅极硬掩膜为掩膜刻蚀所述栅极层，在所述第一区域衬底上形成第一栅极，并在所述第二区域衬底上形成第二栅极；去除所述第二硬掩膜层上的抗反射涂层；在所述第二栅极表面的第二硬掩膜层上形成第三栅极；去除所述第一栅极上剩余的第一硬掩膜层和第二硬掩膜层；

对所述第一栅极两侧的衬底进行掺杂形成第一源区和第一漏区，以形成用作逻辑器件的第一晶体管；对所述第二栅极和所述第三栅极两侧的衬底进行掺杂形成第二源区和第二漏区，以形成用作存储器件的第二晶体管，所述第二栅极为所述第二晶体管的浮栅，所述第三栅极为所述第二晶体管的控制栅。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的半导体结构的形成方法中，在剩余第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层，与现有技术先形成较厚第二硬掩膜层之后再减薄的方法相比，本发明中第二硬掩膜层直接作为第三栅极下方的绝缘介质层，厚度较小因而不容易影响存储器的性能。此外，在对第一硬掩膜层、第二硬掩膜层和栅极层进行刻蚀之前，在第二硬掩膜层上涂布抗反射涂层。所述抗反射涂层形成平坦刻蚀表面的同时，还可以在刻蚀过程中保护第二区域的第二硬掩膜层不被刻蚀，进一步保证第二硬掩膜层的均匀性。从而增加所述第三栅极下方的绝缘介质层的均匀性，进而提高运行速度和耦合效率。

附图说明

图1至图5是现有技术一种半导体结构的形成方法各步骤的结构示意图；

图6至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图；

图18至图22是本发明半导体结构的形成方法另一实施例各步骤的结构示意图。

具体实施方式

现有技术的半导体结构的形成方法存在诸多问题，例如：所形成的存储器件擦除速度慢。

现结合现有技术半导体结构的形成方法，分析导致存储器件删除速度慢的原因：

参考图1和图2，现有技术中，在衬底100上形成硬掩膜层102的步骤中，为了使硬掩膜层102能够在刻蚀栅极层101的过程中，充分保护第一区域I栅极层101，硬掩膜层102的厚度较大。

如图4所示，在刻蚀形成第四栅极140的过程中，第二栅极120上方的硬掩膜层102被保留下来用作第四栅极140下方的绝缘介质层。

为保证所述第四栅极140下方的绝缘介质层具有一定的厚度，在对栅极层101进行刻蚀形成第一栅极110、第二栅极120和第三栅极130的过程中，部分厚度的硬掩膜层102会被去除，从而使第二栅极120上方硬掩膜层102的厚度符合作为第四栅极140下方的绝缘介质层的要求。也就是说，现有技术形成的半导体结构中，存储器件第四栅极140下方的绝缘介质层是被刻蚀减薄后剩余的硬掩膜层102。所述刻蚀减薄的过程容易导致硬掩膜层102表面不均匀，从而使控制管内电荷分布不均匀，进而影响存储器件的性能，降低存储器件的删除速度。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，在剩余第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层，与现有技术先形成较厚第二硬掩膜层之后再减薄的方法相比，本发明中第二硬掩膜层直接作为第三栅极下方的绝缘介质层，厚度较小因而不容易影响存储器的性能。此外，在对第一硬掩膜层、第二硬掩膜层和栅极层进行刻蚀之前，在第二硬掩膜层上涂布抗反射涂层。所述抗反射涂层形成平坦刻蚀表面的同时，还可以在刻蚀过程中保护第二区域的第二硬掩膜层不被刻蚀，进一步保证第二硬掩膜层的均匀性。从而增加所述第三栅极下方的绝缘介质层的均匀性，进而提高运行速度和耦合效率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图6，提供衬底200，所述衬底200包括用于形成逻辑器件的第一区域A和用于形成存储器件的第二区域B。

本实施例中，所述衬底200为硅衬底，用于形成半导体器件。但是本发明对所述衬底200不做限定，所述衬底200还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。

本实施例中，所述衬底200由浅槽隔离结构201分为第一区域A和第二区域B。其中所述第一区域A可以分为多个区域用于分别形成多个逻辑器件，本实施例中，所述第一区域A由浅槽隔离结构201分为两个区域，用于形成两个逻辑器件。

需要说明的是，本实施例中，提供衬底200的步骤之后，在所述衬底200上形成氧化层202，所述氧化层202在后续的离子注入工艺中起到保护衬底200的作用。

本实施中，在形成氧化层202后，对第一区域A和第二区域B的衬底200进行离子注入形成n阱或p阱。

请参考图7，在衬底200上形成栅极层203，所述栅极层203用于形成存储器件和逻辑器件的栅极。

本实施例中，所述栅极层203的材料为多晶硅，多晶硅具有与二氧化硅优良的界面特性及比金属电极高的可靠性。但是，本发明对所述栅极层203的材料不做限定，所述栅极层203的材料还可以为锗或硅锗。

请参考图8，在栅极层203上形成第一硬掩膜层204，所述第一硬掩膜层204用于在后续的离子注入工艺中保护衬底200，还可以在后续工艺中用作掩膜对栅极层203进行图形化。

本实施例中，所述第一硬掩膜层204的材料为氮化硅，氮化硅能够很好地抑制杂质的扩散。但是本发明对所述第一硬掩膜层204的材料不做限定，所述第一硬掩膜层204的材料还可以为氧化硅或氧化硅和氮化硅形成的叠层结构。

需要说明的是，如果所述第一硬掩膜层204的厚度过小，很难在后续工艺对第二区域B衬底200进行离子注入的过程中起到保护第一区域A衬底200的作用；如果所述第一硬掩膜层204的厚度过大，会给后续的刻蚀工艺带来困难。因此，所述第一硬掩膜层204的厚度为900～1100埃。具体的，本实施例中，所述第一硬掩膜层204的厚度为1000埃。

本实施例中，所述第一硬掩膜层204的形成方法为低压化学气相沉积工艺，低压化学气相沉积工艺所形成的第一硬掩膜层204具有很好的阶梯覆盖能力和高度均匀性。但是，本发明对所述第一硬掩膜层204的形成方法不做限定，所述第一硬掩膜层204的形成方法还可以为原子层沉积工艺。

结合参考图9和图10，去除第二区域B的第一硬掩膜层204，保留第一区域A的第一硬掩膜层204。

本实施例中，去除第二区域B的第一硬掩膜层204的步骤包括通过干法刻蚀去除第二区域B的第一硬掩膜层204。

具体的，本实施例中，所使用的刻蚀气体包括氧气和CF₄气体，且氧气在所述刻蚀气体中所占的体积百分比为20％。所述刻蚀气体的刻蚀速率快，且相对于多晶硅材料的栅极层203而言，所述刻蚀气体对氮化硅材料的第一硬掩膜层204的去除速率较大。但是本发明对所述第一硬掩膜层204的刻蚀方法不做限定，所述刻蚀方法还可以是湿法刻蚀或是干法与湿法刻蚀共同作用的刻蚀法。

本实施例中，所述去除第二区域B的第一硬掩膜层204，保留第一区域A的第一硬掩膜层204的步骤还包括：在第一区域A的第一掩膜层204上形成第一光刻胶205，所述第一光刻胶205露出第二区域B的衬底；对第二区域B的衬底200进行离子注入，对第二区域B的衬底200进行掺杂。所述离子注入工艺用于调节所形成的晶体管的阈值电压，增加驱动电流。离子注入之后，以所述第一光刻胶205为掩膜，对第一硬掩膜层204进行刻蚀去除第二区域B的第一硬掩膜层204，保留第一区域A的第一硬掩膜层204；去除第一光刻胶205。

需要说明的是，本实施例中，在形成第一光刻胶205后对第二区域B的衬底200进行离子注入，则第一硬掩膜层204不仅能在后续工艺刻蚀栅极层203的步骤中作为掩膜对所述栅极层203进行图形化，而且能在对第二区域B进行离子注入的步骤中起到保护第一区域A衬底200的作用。因此，节省了对第二区域B衬底200进行掺杂时所需要的掩膜层。从而，节省了材料，降低了成本。

请参考图11，在剩余第一区域A的第一硬掩膜层204和第二区域B的栅极层203上形成第二硬掩膜层206，所述第二硬掩膜层206的厚度小于所述第一硬掩膜层204。所述第二硬掩膜层206在后续图形化所述栅极层203的步骤中被用做掩膜对所述栅极层203进行图形化。并且部分尺寸的所述第二硬掩膜层206被作为存储器件栅极下方的绝缘介质层保留下来。

本实施例中，所述第二硬掩膜层206的材料与第一硬掩膜层204的材料相同，在后续刻蚀所述第一硬掩膜层204与第二硬掩膜层206的过程中可以使用相同的刻蚀气体，从而简化工艺流程。但是，本发明对所述第二硬掩膜层206的材料不做限定，所述第二硬掩膜层206的材料还可以为与第一硬掩膜层204不同的材料，具体的，第二硬掩膜层206的材料还可以为氧化硅。

需要说明的是，如果所述第二硬掩膜层206的厚度过小容易造成所形成的存储器件控制管的击穿，如果所述第二硬掩膜层206的厚度过大容易降低相同电压下存储器件控制管内的电荷量，降低存储器件的运行速度。因此，本实施例中，所述第二硬掩膜层206的厚度为450～650埃。具体的，所述第二硬掩膜层206的厚度为500埃。

请参考图12，在第二硬掩膜层206上涂布抗反射涂层207。所述抗反射涂层207用于平坦化刻蚀表面，并且用于在后续刻蚀栅极层203的步骤中保护第二硬掩膜层206。

涂布法能够使抗反射涂层207覆盖第一区域A和第二区域B，并在第一区域A和第二区域B形成平坦的刻蚀表面。

本实施例中，所述抗反射涂层207的材料为有机绝缘材料，有机绝缘材料一般为水溶性材料，通过显影步骤的冲水很容易去除，因此去除时对第二硬掩膜层206的损伤小。

本实施例中，所述抗反射涂层207的涂布方法为旋转涂布法。

需要说明的是，本发明的形成方法还包括，在第二硬掩膜层206上涂布抗反射涂层207的步骤之后，在所述抗反射涂层207上形成低温氧化层208，所述低温氧化层208能够增加抗反射涂层207与光刻胶之间的粘附性，同时能够在后续刻蚀栅极层203的步骤中起到保护第二硬掩膜层206的作用。

具体的，本实施例中，所述低温氧化层208的材料为氧化硅，所述低温氧化层208的形成方法为低温化学低压气相沉积工艺，所述低温化学低压气相沉积工艺能够形成致密的氧化硅层，对第二硬掩膜层206的保护作用较好。

请参考图13，图形化第一区域A的第一硬掩膜层204、第二硬掩膜层206和抗反射涂层207，以及第二区域B的第二硬掩膜层206和抗反射涂层207，在第一区域A形成第一栅极硬掩膜210(图13示出的第一栅极硬掩膜210的数量为两个)，并在第二区域B形成第二栅极硬掩膜220。

具体地，形成第一栅极硬掩膜210和第二栅极硬掩膜220的步骤包括：图形化所述低温氧化层208，保留用做第一栅极硬掩膜210、第二栅极硬掩膜220和第三栅极硬掩膜230的低温氧化层208。

本实施例中，所述第一栅极硬掩膜210包括：第一硬掩膜层204、第二硬掩膜层206、抗反射涂层207和低温氧化层208；所述第二栅极硬掩膜220包括:第二硬掩膜层206、抗反射涂层207和低温氧化层208。

需要说明的是，在所述图形化的过程中，由于抗反射涂层207对下方第二硬掩膜层206的保护作用，后续形成的第二栅极上方的第二硬掩膜层206受刻蚀的影响小。因此，图形化之后，后续形成的第二栅极上方的第二硬掩膜层206的厚度基本不变。本实施例中，第二硬掩膜层206的厚度仍为450～650埃，具体的，所述第二硬掩膜层206的厚度为500埃。

本实施例中，所述存储器件包括存储管、位于存储管上方的控制管和与存储管共漏极的选择管。因此，本实施例中，图形化第一区域A的第一硬掩膜层204、第二硬掩膜层206和抗反射涂层207，以及第二区域B的第二硬掩膜层206和抗反射涂层207，在第一区域A形成第一栅极硬掩膜210(本实施例中示出的第一栅极硬掩膜210的数量为两个)，并在第二区域B形成第二栅极硬掩膜220的步骤，还包括：图形化第二区域B的第二硬掩膜层206、抗反射涂层207，在第二区域B形成第三栅极硬掩膜230。所述第三栅极硬掩膜230用于作为掩膜对栅极层203进行刻蚀，形成所述存储器件选择管的栅极。所述第三栅极硬掩膜230包括：第二硬掩膜层206、抗反射涂层207和低温氧化层208。

本实施例中，所述图形化的步骤包括：在所述低温氧化层208上形成光刻胶，所述光刻胶覆盖第一栅极硬掩膜210、第二栅极硬掩膜220和第三栅极硬掩膜230形成处；通过干法刻蚀、湿法刻蚀或干法与湿法刻蚀的共同作用的刻蚀方法对第一区域A的第一硬掩膜层204、第二硬掩膜层206、抗反射涂层207和低温氧化层208，以及第二区域B的第二硬掩膜层206、抗反射涂层207和低温氧化层208进行刻蚀。

结合参考图13和14，以所述第一栅极硬掩膜210、第二栅极硬掩膜220为掩膜刻蚀所述栅极层203，在第一区域A衬底200和第二区域B衬底200上分别形成第一栅极211和第二栅极221。所述第一栅极211构成逻辑器件的栅极，所述第二栅极221构成存储器件存储管的浮栅极。

本实施例中，刻蚀所述栅极层203的方法为干法刻蚀，刻蚀气体为Br₂或HBr。所述刻蚀气体能够对栅极层203产生各向异性刻蚀并对氧化层202和第二硬掩膜层206有很高的选择比，能够减小刻蚀过程中对第二硬掩膜层206的损伤，保证第二硬掩膜层206的均匀性。但是，本发明对刻蚀所述栅极层203的方法不做限定，刻蚀所述栅极层203的方法还可以为湿法刻蚀或干法可以与湿法刻蚀共同作用的刻蚀法。

需要说明的是，本实施例中，在第一区域A衬底200和第二区域B衬底200上分别形成第一栅极211和第二栅极221的步骤中，还包括：以第三栅极硬掩膜230为掩膜刻蚀所述栅极层203，在第二区域B衬底200上形成选择栅极231，所述选择栅极231用于构成存储器件选择管的选择栅。

结合参考图13和图14，去除第二硬掩膜层206上的抗反射涂层207。

本实施例中，所述抗反射涂层207为水溶性的有机绝缘材料。有机绝缘材料的去除方法简单，可以通过显影步骤中的冲水去除。因此，对所述第二硬掩膜层206的损伤小，从而提高第二硬掩膜层206的均匀性。

需要说明的是，本实施例中，在去除所述抗反射涂层207之前，还包括：去除所述抗反射涂层207上的低温氧化层208和低温氧化层208上的光刻胶209。

还需要说明的是，本实施例中，在去除抗反射涂层207之后，在第一栅极211、第二栅极221和选择栅极231上形成侧墙209。所述侧墙209能够在后续形成源区或漏区过程中，保护所述第一栅极211、第二栅极221和选择栅极231，防止更大剂量的源漏离子过于接近沟道以致发生源漏穿通。

结合参考图15和图16，在第二栅极221表面的第二硬掩膜层206上形成第三栅极240。

本实施例中，所述形成第三栅极240的步骤包括：去除第二硬掩膜层206上的抗反射涂层207(如图13所示)之后，形成覆盖上述半导体结构的第二栅极层240a(如图15所示)；图形化所述第二栅极层240a，去除第一栅极211上方、选择栅极231上方和第二栅极221侧壁上的第二栅极层240a，保留第二栅极221上方的第二栅极层240a，所述保留在第二栅极221上方的第二栅极层240a构成第三栅极240(如图16所示)，所述第三栅极240为存储器控制管的控制栅。

请结合参考图15和图16，去除第一栅极211上剩余的第一硬掩膜层204和第二硬掩膜层206。

本实施例中，所述第二栅极221上的位于第二栅极221和第三栅极240之间的第二硬掩膜层206构成存储器件控制栅下方的绝缘介质层241。

需要说明的是，本实施例中，所述绝缘介质层241是由未经刻蚀的第二硬掩膜层206形成的。所述绝缘介质层241与现有技术中作为存储器件控制管绝缘介质层的经刻蚀减薄留下的硬掩膜层相比，厚度相近，且厚度均在保证存储器最佳性能的厚度范围内，但是本发明中的绝缘介质层241具有更好的均匀性，因此，能够改善存储器件的性能。

本实施例中，去除第一栅极211上的第一硬掩膜层204和第二硬掩膜层206的步骤还包括：去除选择栅极231上的第二硬掩膜层206。

因此，具体的，本实施例中，去除第一栅极211上剩余的第一硬掩膜层204和第二硬掩膜层206的方法为：形成覆盖第二栅极221的第二光刻胶，所述第二光刻胶露出第一栅极211和选择栅极231；通过干法刻蚀对第一栅极211上剩余的第一硬掩膜层204、第二硬掩膜层206，以及选择栅极231上的第二硬掩膜层206进行刻蚀，去除第二硬掩膜层206；通过湿法刻蚀去除第一栅极211上的第一硬掩膜层204；去除第二光刻胶。这样的刻蚀方法可以通过干法刻蚀保证一定的线宽控制，又可以通过湿法刻蚀提高对选择栅极231的选择比，减少选择栅极231上第二硬掩膜层206被刻蚀去除后，继续刻蚀第一栅极211上的第一硬掩膜层204时，对选择栅极231的影响。

具体的，本实施例中，所述干法刻蚀的刻蚀气体包括氧气和CF₄，其中氧气在所述刻蚀气体中所占的体积百分比为20％。这样的刻蚀气体的刻蚀速率快，且相对于多晶硅材料的栅极层而言，所述刻蚀气体对氮化硅材料的第二硬掩膜层206的去除速率较大。

请参考图17，对第一栅极211两侧的衬底200进行掺杂形成第一源区212和第一漏区213，以形成用作逻辑器件的第一晶体管；对第二栅极221和第三栅极231两侧的衬底200进行掺杂形成第二源区223和第二漏区222，以形成用作存储器件的第二晶体管，所述第二栅极为所述第二晶体管的浮栅，所述第三栅极为所述第二晶体管的控制栅。所述第一晶体管构成逻辑器件的晶体管，所述第二晶体管构成存储器件的存储管。

本实施例中，对第二栅极221和第三栅极241两侧的衬底200进行掺杂形成第二源区223和第二漏区222，以形成用作存储器件的第二晶体管的步骤还包括：对第二栅极221和选择栅极231之间的衬底200进行掺杂形成公共漏区，所述公共漏极即为所述第二漏区222；对第二栅极221远离公共漏区一侧的衬底200进行掺杂形成第二源区223；对选择栅极231远离公共漏区一侧的衬底200进行掺杂形成第三源区233。所述公共漏区、第三源区和选择栅极构成所述第三晶体管。

需要说明的是，继续参考图17，本实施例的形成方法还包括：形成源漏区之后，形成覆盖第一晶体管、第二晶体管的层间介质层250；分别在第一源区212和第三栅极240上的层间介质层250中形成通孔，两个通孔分别露出第一源区212和第三栅极240。并在所述通孔中填充导电材料，形成插塞251，以实现逻辑器件和存储器件与外部电路的电连接。此步骤与现有技术相同，在此不多做赘述。

图18至图22是本发明半导体结构的形成方法另一实施例各步骤的结构示意图。

本实施例与前一实施例的相同之处在此不做赘述，不同之处在于：形成第三栅极的步骤不同。具体地，本实施例中形成第三栅极的步骤包括：

请参考图18，在第二硬掩膜层303上涂布抗反射涂层之前，在第二硬掩膜层303上形成第二栅极层304。在涂布抗反射涂层之前，形成第二栅极层304能够使第二栅极层304在后续图形化栅极层301的过程中保护第二硬掩膜层303，从而进一步提高存储器件控制管的绝缘介质层的均匀性。

结合参考图19至图21，图形化第一区域M的第一硬掩膜层302、第二硬掩膜层303和抗反射涂层305，以及第二区域N的第二硬掩膜层303和抗反射涂层305，在第一区域M形成第一栅极硬掩膜310a，并在第二区域N形成第二栅极硬掩膜320a的步骤还包括，图形化第二硬掩膜层303之前，图形化所述第二栅极层304。

具体的，如图19和图20所示，所述图形化所述第二栅极层304的步骤包括：在低温氧化层306上形成光刻胶307，所述光刻胶307覆盖第一栅极硬掩膜310a、第二栅极硬掩膜320a和第三栅极硬掩膜330a形成处；通过干法刻蚀，湿法刻蚀或干法、湿法刻蚀的共同作用的刻蚀法对第一区域M和第二区域N的抗反射涂层305、低温氧化层306和第二栅极层304进行刻蚀。在第一区域M形成第一硬掩膜，并在第二区域N形成第二硬掩膜和第三硬掩膜。

请参考图21，以第一硬掩膜为掩膜对第一区域M的第一硬掩膜层302和第二硬掩膜层303进行图形化，在第一区域M形成第一栅极硬掩膜310a，以第二硬掩膜和第三硬掩膜为掩膜对第二区域N的第二硬掩膜层303进行图形化，在第二区域N形成第二栅极硬掩膜320a及第三栅极硬掩膜330a。

其中，所述第一栅极硬掩膜310a包括：第一硬掩膜层302、第二硬掩膜层303、第二栅极层304、抗反射涂层305和低温氧化层306；所述第二栅极硬掩膜320a和第三栅极硬掩膜330a包括：第二硬掩膜层303、第二栅极层304、抗反射涂层305和低温氧化层306。

请参考图22，在去除第一栅极310上剩余的第一硬掩膜层302和第二硬掩膜层303的步骤中，还包括去除第一栅极310上的第二栅极层304(如图20所示)，保留第二栅极320上方的第二栅极层304，保留在第二栅极320上方的第二栅极层304形成第三栅极330，所述第三栅极构成存储器件控制管的控制栅。

以上实施例是针对具有选择管的存储器件进行说明的，但是本发明对此不作限定，本发明的半导体结构的存储器件还可以仅包括存储管和位于存储管上的控制管。在其他未形成有存储管的实施例中，所述未形成有选择管的实施例与前一实施例的相同之处在此不做赘述，不同之处包括：

所述在第一区域形成第一栅极硬掩膜并在第二区域形成第二栅极硬掩膜的步骤包括：图形化第一区域的第一、第二硬掩膜层和抗反射涂层，以及第二区域的第二硬掩膜层和抗反射涂层，形成第一栅极硬掩膜和第二栅极硬掩膜，不形成第三栅极硬掩膜。

刻蚀栅极层形成第一栅极和第二栅极的步骤中仅包括：通过所述第一栅极硬掩膜刻蚀所述栅极层在第一区域衬底上形成第一栅极，通过所述第二栅极硬掩膜刻蚀所述栅极层在第二区域衬底上形成第二栅极。不包括：通过所述第三栅极硬掩膜刻蚀所述栅极层在第二栅极附近的第二区域衬底上形成选择栅极。

所述去除第一栅极上剩余第一硬掩膜层和第二硬掩膜层的步骤中不包括：去除选择栅极上的第二硬掩膜层。

具体的，所述去除第一栅极上剩余的第一硬掩膜层和第二硬掩膜层的方法包括：形成覆盖第二栅极的第二光刻胶，所述第二光刻胶露出第一栅极和选择栅极；通过干法刻蚀、湿法刻蚀或干法、湿法刻蚀的共同作用的刻蚀法去除第一栅极上的第一硬掩膜层和第二硬掩膜层，保留第二栅极上的第二硬掩膜层；去除第二光刻胶。

形成用作存储器件的第二晶体管的步骤包括：对第二栅极和第三栅极两侧的衬底进行掺杂形成第二源区和第二漏区，所述第二源区、第二漏区、第三栅极和第三栅极构成第二晶体管。其中，所述第二栅极为第二晶体管的浮栅，第三栅极为第二晶体管的控制栅。

形成存储器件与外界电路的电连接的步骤仅包括：在第一晶体管的第一源区和第三栅极上的层间介质层内形成通孔，所述通孔露出所述第一源区和第三栅极，在所述通孔中形成导电材料，以形成插塞。

综上，本发明的形成方法中，在栅极层上形成第一硬掩膜层之后，去除第二区域的第一硬掩膜层，保留第一区域的第一硬掩膜层，并在剩余第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层。因此，当第二硬掩膜层不经过刻蚀减薄而直接作为第三栅极下方的绝缘介质层保留下来时，其厚度不至于过大而影响存储器的性能。而且第一区域的第一硬掩膜层和第二硬掩膜层还可以在后续的刻蚀工艺中充分保护第一栅极，保证逻辑器件的性能不受影响。此外，在对第一硬掩膜层、第二硬掩膜层和栅极层进行刻蚀之前，在第二硬掩膜层上涂布抗反射涂层。所述抗反射涂层可以使光刻胶下方形成平坦刻蚀表面的同时，还可以在刻蚀过程中保护第二区域的第二硬掩膜层不被刻蚀，保证第二硬掩膜层的均匀性。从而增加所述第三栅极下方的绝缘介质层的均匀性。进而改善存储器件的性能，如提高运行速度和耦合效率。

此外，在形成第一光刻胶后对第二区域的衬底进行离子注入，则第一硬掩膜层不仅在后续工艺刻蚀栅极层的步骤中起到了保护第一栅极的作用，而且在所述对第二区域进行离子注入的步骤中起到保护第一区域衬底的作用。因此，节省了对第二区域衬底进行离子注入时所需要的掩膜层。从而避免了材料浪费，降低了成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括用于形成逻辑器件的第一区域和用于形成存储器件的第二区域；

在所述衬底上形成栅极层；

在所述栅极层上形成第一硬掩膜层；

去除第二区域的所述第一硬掩膜层，保留所述第一区域的第一硬掩膜层；

在剩余第一硬掩膜层和所述第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层；

在所述第二硬掩膜层上涂布抗反射涂层；

图形化所述第一区域的第一硬掩膜层、第二硬掩膜层和抗反射涂层，在所述第一区域形成第一栅极硬掩膜；

图形化所述第二区域的第二硬掩膜层和抗反射涂层，在所述第二区域形成第二栅极硬掩膜；

以所述第一栅极硬掩膜、第二栅极硬掩膜为掩膜刻蚀所述栅极层，在所述第一区域衬底上形成第一栅极，并在所述第二区域衬底上形成第二栅极；

去除所述第二硬掩膜层上的抗反射涂层；

在所述第二栅极表面的第二硬掩膜层上形成第三栅极；

去除所述第一栅极上剩余的第一硬掩膜层和第二硬掩膜层；

对所述第一栅极两侧的衬底进行掺杂形成第一源区和第一漏区，以形成用作逻辑器件的第一晶体管；对所述第二栅极和所述第三栅极两侧的衬底进行掺杂形成第二源区和第二漏区，以形成用作存储器件的第二晶体管，所述第二栅极为所述第二晶体管的浮栅，所述第三栅极为所述第二晶体管的控制栅。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层与第二硬掩膜层的材料相同。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层和第二硬掩膜层的材料为氮化硅或氧化硅。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，在栅极层上形成第一硬掩膜层的步骤中，通过化学气相沉积工艺在栅极层上形成第一硬掩膜层；

形成第二硬掩膜层的步骤中，通过化学气相沉积工艺在剩余第一区域第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，在剩余第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层的步骤中，所述第二硬掩膜层的厚度为450～650埃。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成第三栅极的步骤包括：

在去除第二硬掩膜层上的抗反射涂层的步骤之后，形成覆盖第一栅极和第二栅极的第二栅极层；

去除第一栅极上方和第二栅极侧壁上的第二栅极层，保留第二栅极上方的第二栅极层，保留在第二栅极上方的第二栅极层构成所述第三栅极。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述抗反射涂层的材料为有机绝缘材料。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，在第二硬掩膜层上涂布抗反射涂层之后，在所述抗反射涂层上形成低温氧化层；

图形化第一区域的第一硬掩膜层、第二硬掩膜层和抗反射涂层，以及第二区域的第二硬掩膜层和抗反射涂层的步骤还包括：图形化所述低温氧化层；

去除第二硬掩膜层上的抗反射涂层的步骤之前，去除所述低温氧化层。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，在栅极层上形成第一硬掩膜层的步骤中，所述第一硬掩膜层的厚度为900～1100埃。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，去除第二区域的第一硬掩膜层，保留第一区域的第一硬掩膜层的步骤包括：

在第一区域的第一掩膜层上形成第一光刻胶，所述第一光刻胶露出所述第二区域；

对第二区域的衬底进行离子注入，对第二区域的衬底进行掺杂；

离子注入之后，以所述第一光刻胶为掩膜，对第一硬掩膜层进行刻蚀去除第二区域的第一硬掩膜层，保留第一区域的第一硬掩膜层；

去除第一光刻胶。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，在去除所述第二区域的第一硬掩膜层的步骤中，通过干法刻蚀去除所述第二区域的第一硬掩膜层。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述存储器件还包括与第二晶体管共漏极的第三晶体管；

图形化第一区域的第一、第二硬掩膜层和抗反射涂层，以及第二区域的第二硬掩膜层和抗反射涂层，在第一区域形成第一栅极硬掩膜并在第二区域形成第二栅极硬掩膜的步骤还包括：图形化第二区域的第二硬掩膜层和抗反射涂层，在第二区域形成第三栅极硬掩膜；

通过所述第一栅极硬掩膜刻蚀所述栅极层在第一区域衬底上形成第一栅极，通过所述第二栅极硬掩膜刻蚀所述栅极层在第二区域衬底上形成第二栅极的步骤还包括：通过所述第三栅极硬掩膜刻蚀所述栅极层在第二栅极附近的第二区域衬底上形成选择栅极；

去除第一栅极上剩余第一硬掩膜层和第二硬掩膜层的步骤还包括：去除选择栅极上的第二硬掩膜层；

对第二栅极和第三栅极两侧的衬底进行掺杂形成第二源区和第二漏区，以形成用作存储器件的第二晶体管的步骤包括：

对所述第二栅极和选择栅极之间的衬底进行掺杂形成第二晶体管和第三晶体管的公共漏区，所述公共漏区即为所述第二漏区；

对第二栅极远离所述公共漏区一侧的衬底进行掺杂形成第二源区；

对选择栅极远离所述公共漏区一侧的衬底进行掺杂形成第三源区；

所述第三源区、公共漏区和选择栅极构成所述第三晶体管。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，去除第一栅极上剩余的第一、第二硬掩膜层，以及去除选择栅极上的第二硬掩膜层的步骤包括：

形成覆盖第二栅极的第二光刻胶，所述第二光刻胶露出第一栅极和选择栅极；

通过干法刻蚀去除第一栅极和选择栅极上的第二硬掩膜层；

通过湿法刻蚀去除第一栅极上剩余的第一硬掩膜层；

去除第二光刻胶。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述第一、第二栅极硬掩膜为掩膜刻蚀所述栅极层的步骤中，通过干法刻蚀对所述栅极层进行刻蚀，所使用的刻蚀气体为Br₂或HBr。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成用作逻辑器件的第一晶体管和用作存储器件的第二晶体管的步骤之后，所述形成方法还包括：

形成覆盖第一晶体管、第二晶体管的层间介质层；

在层间介质层中形成分别露出第一源区和第三栅极的通孔；

在所述通孔中填充导电材料，以形成插塞。

16.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括用于形成逻辑器件的第一区域和用于形成存储器件的第二区域；

在所述衬底上形成栅极层；

在所述栅极层上形成第一硬掩膜层；

去除第二区域的所述第一硬掩膜层，保留所述第一区域的第一硬掩膜层；

在剩余第一硬掩膜层和所述第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层；

在第二硬掩膜层上形成第二栅极层；

在所述第二栅极层上涂布抗反射涂层；

图形化所述第一区域的第一硬掩膜层、第二硬掩膜层、第二栅极层和抗反射涂层，在所述第一区域形成第一栅极硬掩膜；

图形化所述第二区域的第二硬掩膜层、第二栅极层和抗反射涂层，在所述第二区域形成第二栅极硬掩膜；

以所述第一栅极硬掩膜、第二栅极硬掩膜为掩膜刻蚀所述栅极层，在所述第一区域衬底上形成第一栅极，并在所述第二区域衬底上形成第二栅极；

去除所述第二硬掩膜层上的抗反射涂层；

去除第一栅极上的第二栅极层并保留第二栅极上方的第二栅极层，保留在第二栅极上方的第二栅极层形成第三栅极；

去除所述第一栅极上剩余的第一硬掩膜层和第二硬掩膜层；

对所述第一栅极两侧的衬底进行掺杂形成第一源区和第一漏区，以形成用作逻辑器件的第一晶体管；对所述第二栅极和所述第三栅极两侧的衬底进行掺杂形成第二源区和第二漏区，以形成用作存储器件的第二晶体管，所述第二栅极为所述第二晶体管的浮栅，所述第三栅极为所述第二晶体管的控制栅。