CN105336622B - 半浮栅器件及其形成方法 - Google Patents

Abstract

一种半浮栅器件及其形成方法，形成方法包括：提供衬底，衬底内具有第一阱区；在衬底内形成沟槽，沟槽的底部低于第一阱区的底部；在沟槽的侧壁和底部表面形成第一介质层；在沟槽内的第一介质层表面和衬底表面形成浮栅层，浮栅层的表面高于衬底表面，浮栅层内和第一阱区内的掺杂类型相反；刻蚀部分浮栅层，形成浮栅，浮栅包括位于沟槽内的第一结构、以及位于第一结构部分表面的第二结构，第二结构与位于沟槽一侧的部分第一阱区相接触，且第二结构暴露出位于沟槽另一侧侧壁表面的第一介质层顶部；在浮栅表面形成第二介质层，第二介质层与浮栅暴露出的第一介质层相连接；在第二介质层表面形成控制栅。所形成的半浮栅器件性能改善。

Description

半浮栅器件及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半浮栅器件及其形成方法。

背景技术

在目前的半导体产业中，存储器件是数字电路中的一个重要组成部分，而闪存(flash memory)存储器作为一种非易失性存储器(Nonvolatile Memory，NVM)得到了快速发展。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种急需要存储的数据不会因电源中断而消失，有需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。

现有的一种闪存存储器件的存储单元包括：位于衬底表面的隧穿氧化层、位于隧穿氧化层表面的浮栅、位于浮栅表面的绝缘层、以及位于绝缘层表面的控制栅；所述存储单元的侧壁表面具有侧墙；所述存储单元和侧墙两侧的衬底内具有源区和漏区。

其中，所述浮栅中能够存储电子，通过调节浮栅中存储的电子数量，可以调节存储单元的阈值电压的大小，而阈值电压能够对应于逻辑的“0”与“1”。往浮栅中注入电子的方式有两种：隧穿(Fowler-Nordheim)和热载流子注入。这两种方式都需要利用较高的工作电压，且载流子的注入效率较低，因此存在功耗较高和速度较慢的问题。

为了进一步提高非易失性存储器的性能，提出了半浮栅(Semi-Floating Gate)器件的概念，即在漏区与隧穿氧化层之间打开一处窗口，浮栅与漏区直接接触，使得浮栅与漏区构成隧穿场效应晶体管(Tunneling Field Effect Transistor，简称TFET)，通过所述带间隧穿场效应晶体管实现对浮栅的充放电。半浮栅器件利用率带间隧穿效应，能够降低存储单元的工作电压、并且提高工作效率。

然而，现有技术所形成的半浮栅器件性能不稳定，可靠性较差。

发明内容

本发明解决的问题是提供一种半浮栅器件及其形成方法，所形成的半浮栅器件性能改善。

为解决上述问题，本发明提供一种半浮栅器件的形成方法，包括：提供衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一掺杂离子；在所述衬底内形成沟槽，所述沟槽的底部低于所述第一阱区的底部；在所述沟槽的侧壁和底部表面形成第一介质层；在所述沟槽内的第一介质层表面和衬底表面形成浮栅层，所述浮栅层的表面高于所述衬底表面，所述浮栅层内掺杂有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反；刻蚀部分浮栅层，形成浮栅，所述浮栅包括位于所述沟槽内的第一介质层表面的第一结构、以及位于第一结构部分表面的第二结构，所述第二结构与位于沟槽一侧的部分第一阱区相接触，且所述第二结构暴露出位于沟槽另一侧侧壁表面的第一介质层顶部；在所述浮栅表面形成第二介质层，所述第二介质层与所述浮栅暴露出的第一介质层相连接；在所述第二介质层表面形成控制栅。

可选的，还包括：形成浮栅层之前，在所述第一介质层的表面形成牺牲层，所述牺牲层的表面低于所述衬底表面；以所述牺牲层为掩膜，刻蚀所述第一介质层，暴露出靠近衬底表面的部分沟槽的侧壁表面；在刻蚀所述第一介质层之后，去除所述牺牲层；在去除所述牺牲层之后，形成所述浮栅层。

可选的，在刻蚀部分浮栅层之后，所述第二结构仅位于所述第一结构表面，所述第二结构通过所述沟槽暴露出的侧壁表面与第一阱区相接触。

可选的，在刻蚀部分浮栅层之后，所述第二结构还位于沟槽一侧的部分衬底表面，所述第二结构通过所述沟槽暴露出的侧壁表面、以及所覆盖的衬底表面与第一阱区相接触。

可选的，所述第一介质层的顶部高于或齐平于所述衬底表面。

可选的，在刻蚀部分浮栅层之后，所述第二结构还位于沟槽一侧的部分衬底表面，所述第二结构通过所覆盖的衬底表面与第一阱区相接触。

可选的，所述沟槽的形成工艺包括：在衬底表面形成掩膜层，所述掩膜层暴露出部分衬底表面；以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽。

可选的，所述第一介质层的形成工艺为氧化工艺。

可选的，所述掩膜层包括：位于衬底表面的氧化硅层、以及位于所述氧化硅层表面的氮化硅层。

可选的，还包括：形成浮栅层之前，在所述第一介质层的表面形成牺牲层；以所述牺牲层为掩膜，刻蚀所述掩膜层，直至暴露出靠近衬底表面为止；在刻蚀所述掩膜层之后，去除所述牺牲层；在去除所述牺牲层之后，形成所述浮栅层。

可选的，所述牺牲层的表面低于所述衬底的表面，还包括：以所述牺牲层为掩膜，刻蚀所述第一介质层，暴露出靠近衬底表面的部分沟槽的侧壁表面。

可选的，所述牺牲层的表面高于或齐平于所述衬底表面。

可选的，所述控制栅和第二介质层的形成工艺包括：在衬底表面、第一介质层暴露出的顶部表面、以及浮栅表面形成第二介质膜；在所述第二介质膜表面形成控制栅层；刻蚀所述控制栅层和第二介质膜，直至暴露出衬底表面为止，形成第二介质层和控制栅层。

可选的，在形成所述控制栅之后，在所述控制栅、第二介质层、浮栅和第一介质层两侧的第一阱区内形成源区和漏区，所述源区和漏区内掺杂有第一掺杂离子，且所述源区和漏区内的掺杂浓度高于第一阱区内的掺杂浓度。

可选的，在形成所述源区和漏区之前，在所述控制栅的侧壁表面形成侧墙。

可选的，还包括：在所述衬底内的第一阱区底部形成第二阱区，所述第二阱区内掺杂有第二掺杂离子。

可选的，所述第二阱区的掺杂浓度低于所述第一阱区的掺杂浓度。

可选的，所述浮栅层内的掺杂浓度大于所述第一阱区内的掺杂浓度。

可选的，所述衬底的材料为硅；所述第一介质层的材料为氧化硅；所述浮栅层的材料为多晶硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述控制栅的材料为多晶硅。

相应的，本发明还提供一种采用上述任一项方法所形成的半浮栅器件，包括：衬底，所述衬底内具有第一阱区，所述第一阱区内具有第一掺杂离子；位于所述衬底内的沟槽，所述沟槽的底部低于所述第一阱区的底部；位于所述沟槽的侧壁和底部表面的第一介质层；浮栅，所述浮栅内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反，所述浮栅包括位于所述沟槽内的第一介质层表面的第一结构、以及位于第一结构部分表面的第二结构，所述第二结构与位于沟槽一侧的部分第一阱区相接触，且所述第二结构暴露出位于沟槽另一侧侧壁表面的第一介质层顶部；位于所述浮栅表面的第二介质层，所述第二介质层与所述浮栅暴露出的第一介质层相连接；位于所述第二介质层表面的控制栅。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在沟槽的侧壁和底部表面形成第一介质层之后，在沟槽内的第一介质层表面、以及衬底表面形成浮栅层，且所述浮栅层的表面高于所述衬底表面，之后，通过刻蚀所述浮栅层，直至暴露出位于沟槽一侧侧壁表面的部分第一介质层顶部表面为止，能够形成浮栅。所述形成的浮栅能够与第一阱区相接触，由于浮栅层内掺杂有第二掺杂离子，第一阱区内掺杂有第一掺杂离子，所述第一掺杂离子和第二掺杂离子的导电类型相反，因此相接触的浮栅和第一阱区能够形成隧穿场效应晶体管。由于所述浮栅由一层完整的浮栅层刻蚀形成，因此所形成的浮栅内不存在容易导致性能不良的界面或杂质，尤其是浮栅的第一结构和第二结构之间的接触界面性能稳定。因此，所形成的浮栅性能改善，使得所形成的半浮栅器件的性能更为稳定、可靠性提高。

进一步，形成浮栅层之前，在所述第一介质层的表面形成牺牲层，所述牺牲层的表面低于所述衬底表面，以所述牺牲层为掩膜刻蚀所述第一介质层后，能够使所述第一介质层的顶部低于衬底表面，使得所述第一介质层能够暴露出部分靠近衬底表面的沟槽侧壁表面。后续去除牺牲层之后，能够直接在所述沟槽内和衬底的表面形成浮栅层，通过刻蚀所述浮栅层，即能够形成浮栅。所形成的浮栅能够通过沟槽所暴露出的侧壁表面与衬底内的第一阱区相接触，形成隧穿场效应晶体管。而且，所述浮栅仅通过一次形成浮栅层的工艺、以及一次刻蚀浮栅层的工艺即可形成，则所形成的浮栅层内不存在氧化物界面或杂质，能够使所形成的浮栅性能稳定，所形成的半浮栅器件性能改善。

进一步，在刻蚀部分浮栅层之后，所述第二结构不仅与沟槽暴露出的侧壁表面相接触，还位于沟槽一侧的部分衬底表面，则所述第二结构能够同时通过所述沟槽暴露出的侧壁表面、以及所覆盖的衬底表面与第一阱区相接触，使所述浮栅与第一阱区之间的接触面积增大，有利于提高电子注入浮栅、以及从浮栅内释放的速率，有效地提高了所形成的半浮栅器件的性能。

进一步，所述第一介质层的顶部高于或齐平于所述衬底表面，而且，在刻蚀部分浮栅层之后，所述第二结构还位于沟槽一侧的部分衬底表面，所述第二结构通过所覆盖的衬底表面与第一阱区相接触。所述浮栅能够通过所接触的衬底表面与第一阱区接触，则在形成所述第一介质层之后，能够在所述沟槽内形成所述浮栅，使得形成所述半浮栅器件的工艺简化。而且，所述浮栅仅通过一次形成浮栅层的工艺、以及一次刻蚀浮栅层的工艺即能形成，使所述浮栅层内不具有氧化物界面或杂质，所形成的浮栅电性能良好。

本发明的结构中，所述沟槽的侧壁和底部表面形成第一介质层，所述浮栅位于所述沟槽内的第一介质层表面、且暴露出位于沟槽一侧侧壁表面的部分第一介质层顶部表面。所述浮栅能够与第一阱区相接触，由于浮栅内掺杂有第二掺杂离子，第一阱区内具有第一掺杂离子，所述第一掺杂离子和第二掺杂离子的导电类型相反，因此相接触的浮栅和第一阱区能够构成隧穿场效应晶体管。所述浮栅内部不存在容易导致电性能不良的界面或杂质，因此所形成的浮栅性能良好，使得所述半浮栅器件的性能更为稳定、可靠性提高。

附图说明

图1是本发明一实施例的半浮栅晶器件的剖面结构示意图；

图2至图5是形成本发明一实施例的半浮栅器件的过程的剖面结构示意图；

图6至图15是本发明另一实施例的半浮栅器件的形成过程的剖面结示意图。

具体实施方式

如背景技术所述，现有技术所形成的半浮栅器件性能不稳定，可靠性较差。

请参考图1，图1是本发明一实施例的半浮栅晶器件的剖面结构示意图，包括：衬底100，所述衬底100内具有掺杂阱区101，所述掺杂阱区101内具有第一掺杂离子；位于所述衬底100内的沟槽(未示出)，所述沟槽的底部低于所述掺杂阱区101的底部；位于所述沟槽的侧壁和底部表面的栅介质层102，所述栅介质层102的顶部低于所述沟槽顶部；位于所述沟槽内的栅介质层102表面的第一浮栅层103，所述第一浮栅层103的表面与栅介质层102的顶部齐平；位于部分第一浮栅层103表面的第二浮栅层104，所述第二浮栅层104暴露出部分第一浮栅层103表面、以及位于沟槽一侧的栅介质层102顶部表面，所述第二浮栅层104和第一浮栅层103构成半浮栅，所述半浮栅内掺杂有与第一掺杂离子类型相反的第二掺杂离子；位于所暴露出的栅介质层102表面、所暴露出的第一浮栅层103表面、以及第二浮栅层104表面的绝缘层105；位于绝缘层105表面的控制栅层106；位于控制栅层106、半浮栅和栅介质层102两侧的掺杂阱区101内的源区107和漏区108，所述源区107和漏区108内具有第一掺杂离子。

以N型半浮栅器件为例，当对控制栅106施加负偏压，对漏区108施加正偏压时，由半浮栅与掺杂阱区101形成的隧穿场效应晶体管反偏，发生带间隧穿，电子由漏区108注入到半浮栅中，使半浮栅中的电子数量增加，即呈写入逻辑“0”状态；当对控制栅106施加正偏压，并对漏区108施加负偏压时，由半浮栅与掺杂阱区101形成的隧穿场效应晶体管正偏打开，使得半浮栅中的存储电子向源区释放，导致半浮栅中的电子数量降低，即呈写入逻辑“1”状态。由于上述半浮栅器件的的注入和释放机制，使得半浮栅器件的工作电压大大降低，器件速度大大提高。

为了形成如图1所述的半浮栅器件，请参考图2至图5，图2至图5是形成如图1所示的半浮栅器件的过程的剖面结构示意图。

请参考图2，提供衬底100，所述衬底100内具有掺杂阱区101；在所述衬底100表面形成掩膜层120，所述掩膜层120暴露出部分掺杂阱区101的表面；以所述掩膜层120为掩膜，刻蚀所述衬底100，在衬底100内形成沟槽130。

请参考图3，采用热氧化工艺在所述沟槽130的侧壁和底部表面形成栅介质层102。

请参考图4，在所述沟槽130内的栅介质层102表面第一浮栅层103，所述第一浮栅层103的表面低于所述衬底100的表面。

请参考图5，以所述第一浮栅层103作为掩膜，刻蚀靠近沟槽130顶部的部分栅介质层102，以暴露出靠近沟槽130顶部的部分侧壁表面。

其中，由于所需形成的栅介质层102顶部需要低于所述沟槽130顶部，以便后续形成的半浮栅(如图1所示)能够与掺杂阱区101相接触，因此，需要首先形成第一浮栅层103作为刻蚀栅介质层102的掩膜，再于后续工艺形成位于第一浮栅层103部分表面的第二浮栅层104(如图1所示)，以形成半浮栅。

然而，由于所述第一浮栅层103和第二浮栅层104通过两步不同的工艺形成，而两步不同的工艺之间，容易造成所述第一浮栅层103表面吸附杂质、或形成自然氧化层，则后续在第一浮栅层103表面形成第二浮栅层104之后，容易致使所形成的第一浮栅层103和第二浮栅层104的接触不良。因此，所形成的半浮栅的电性能不稳定，所形成的半浮栅器件的稳定性不佳。

为了解决上述问题，本发明提出一种半浮栅器件及其形成方法。其中，在沟槽的侧壁和底部表面形成第一介质层之后，在沟槽内的第一介质层表面、以及衬底表面形成浮栅层，且所述浮栅层的表面高于所述衬底表面，之后，通过刻蚀所述浮栅层，直至暴露出位于沟槽一侧侧壁表面的部分第一介质层顶部表面为止，能够形成浮栅。所述形成的浮栅能够与第一阱区相接触，由于浮栅层内掺杂有第二掺杂离子，第一阱区内具有第一掺杂离子，所述第一掺杂离子和第二掺杂离子的导电类型相反，因此相接触的浮栅和第一阱区能够形成PN结，即隧穿场效应晶体管。由于所述浮栅通过一层完整的浮栅层刻蚀形成，因此所形成的浮栅内部不会存在电性能不良的界面或杂质，因此所形成的浮栅性能改善，使得所形成的半浮栅器件的性能更为稳定、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图15是本发明实施例的半浮栅器件的形成过程的剖面结示意图。

请参考图6，提供衬底200，所述衬底200内具有第一阱区201，所述第一阱区201内掺杂有第一掺杂离子。

所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。本实施例中，所述衬底200为硅衬底，则后续能够通过氧化工艺在后续形成的沟槽侧壁和底部表面形成栅介质层，且所形成的栅介质层材料为氧化硅。

所述第一阱区201形成于衬底200内的表面区域，所述第一阱区201通过离子注入工艺形成，且所述第一阱区201的掺杂类型与后续形成的源区和漏区的掺杂类型相同；在所述第一阱区201内，第一掺杂离子的浓度为1E17atom/cm³～1E18atom/cm³。后续形成的浮栅底部低于所述第一阱区201的底部，使得所述第一阱区201位于后续形成的浮栅的两侧，所述第一阱区201能够与后续所接触的浮栅构成PN结，以形成隧穿场效应晶体管。在本实施例中，所述第一阱区201内的第一掺杂离子为N型离子，所述N型离子包括磷离子或砷离子。在另一实施例中，所述第一阱区201内的第一掺杂离子为P型离子，所述P型离子包括铟离子或硼离子。

在本实施例中，所述衬底200内的第一阱区201底部还具有第二阱区202，所述第二阱区202内掺杂有第二掺杂离子，且所述第二掺杂离子的导电类型与第一掺杂离子相反，所述第二掺杂离子的浓度大于第一阱区201内的第二掺杂离子的浓度，在所述第二阱区202内，所述第二掺杂离子的浓度小于或等于1E16atoms/cm³。后续形成的浮栅底部位于所述第二阱区202内，而所述第二阱区202与所述浮栅相邻的部分区域用于形成半浮栅器件的沟道区。在本实施例中，所述第二阱区202内的第二掺杂离子为P型离子，所述P型离子包括铟离子或硼离子。在另一实施例中，所述第二阱区202内的第二掺杂离子为N型离子包括磷离子或砷离子。在一实施例中，所述第二阱区202采用离子注入工艺形成。在另一实施例中，所述衬底200为P型衬底或N型衬底，即位于第一阱区201底部的衬底200均作为第二阱区。

请参考图7，在所述衬底200内形成沟槽203，所述沟槽203的底部低于所述第一阱区201的底部。

所述沟槽203的形成工艺包括：在衬底200表面形成掩膜层204，所述掩膜层204暴露出部分衬底200表面；以所述掩膜层204为掩膜，刻蚀所述衬底200，在所述衬底200内形成沟槽203。

所述掩膜层204的形成工艺包括：在衬底200表面形成掩膜薄膜；在所述掩膜薄膜表面形成图形化的光刻胶层，所述光刻胶层暴露出需要形成沟槽203的对应区域；以所述光刻胶层为掩膜，刻蚀所述掩膜薄膜直至暴露出衬底200表面为止，形成掩膜层204；在刻蚀所述掩膜薄膜之后，去除所述光刻胶层。

本实施例中，所述掩膜层204包括：位于衬底200表面的氧化硅层241、以及位于所述氧化硅层241表面的氮化硅层242。所述氮化硅层242的材料致密、具有较高的物理强度，能够在刻蚀形成沟槽203的过程中，维持图形的稳定；所述氧化硅层241用于增强氮化硅层242与衬底200之间的结合强度，避免在刻蚀过程中，所述氮化硅层242与衬底200之间发生分层或曲翘。

所述氧化硅层241和氮化硅层242的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，在所述沉积工艺之后，以光刻胶层为掩膜刻蚀形成氧化硅层241和氮化硅层242。

刻蚀所述衬底200形成沟槽203的工艺包括各向异性的干法刻蚀工艺，所述干法刻蚀工艺能够使所形成的沟槽侧壁203相对于衬底200表面垂直。在本实施例中，所述沟槽203的底部为圆形，后续在所述沟槽203内形成浮栅之后，所述浮栅和衬底之间不易发生尖端放电现象，能够使所形成的浮栅性能稳定。所述沟槽203的圆形底部的形成工艺包括：在采用各向异性的干法刻蚀工艺形成沟槽203之后，以各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺对所述沟槽203底部进行处理，以形成圆形底部。

请参考图8，在所述沟槽203的侧壁和底部表面形成第一介质层205。

所述第一介质层205作为后续形成的浮栅与衬底200之间的栅介质层，电子能够穿过所述栅介质层，在衬底200内的沟道区和浮栅之间迁移，以实现数据的存储和擦除。

所述第一介质层205的厚度为10纳米～100纳米。在本实施例中，由于所述衬底200表面由掩膜层203覆盖，因此所述第一介质层205能够以氧化工艺形成，且本实施例的衬底200为硅衬底，因此，所形成的第一介质层205材料为氧化硅。采用氧化工艺能够直接在沟槽203的侧壁和底部表面形成第一介质层204，而不会在掩膜层204表面形成氧化硅材料，因此无需额外进行刻蚀或抛光工艺即可形成所述第一介质层204，使工艺简化。

在本实施例中，所述氧化工艺为热氧化工艺或化学氧化工艺。所述热氧化硅工艺采用含氧气体在高温环境下对沟槽203的侧壁和底部表面进行氧化，所述含氧气体包括氧气或臭氧，温度大于200摄氏度；所述化学氧化工艺采用通入臭氧的去离子水对沟槽203的侧壁和底部表面进行氧化。

本实施例中，采用氧化工艺形成的第一介质层205顶部与所述衬底200齐平。在另一实施例中，由于所述衬底200表面还具有氧化硅层241，因此所述氧化工艺还能够在暴露出的氧化硅层241侧壁表面形成部分第一介质层，所形成的第一介质层与所述氧化硅层241相连接。

在本实施例中，后续需要降低所述第一介质层205顶部的高度，使所述第一介质层205暴露出部分靠近衬底200表面的沟槽203侧壁表面，因此，后续需要在所述第一介质层205表面形成牺牲层，所述牺牲层的表面低于衬底200表面，以所述牺牲层为掩膜，刻蚀所述第一介质层205，以暴露出靠近衬底200表面的部分沟槽203侧壁表面。

在另一实施例中，所述第一介质层205的顶部高于或齐平于所述衬底200表面，且后续不使所述第一介质层205的顶部表面降低，后续能够直接在所述第一介质层205表面形成浮栅层，并且在后续刻蚀部分浮栅层之后，使所述形成的浮栅的第二结构位于沟槽一侧的部分衬底200表面，则所述第二结构通过所覆盖的衬底200表面与第一阱区201相接触。

请参考图9，在所述第一介质层205的表面形成牺牲层206。

本实施例中，所述牺牲层206作为后续刻蚀去除氧化硅层241的掩膜。由于后续去除了衬底200表面的掩膜层204，因此，后续能够直接在所述沟槽203内形成浮栅，并使部分浮栅形成于衬底200表面，使浮栅与第一阱区201相接触，而无需再经由两次步骤分别形成浮栅的第一结构和第二结构，从而避免了在浮栅内部形成以氧化物或杂质形成的接触界面，保证了所形成的浮栅电性能稳定。

所述牺牲层206的形成工艺包括：在掩膜层204表面、以及所述沟槽203内形成牺牲膜，所述牺牲膜的表面高于所述衬底200表面；平坦化所述牺牲膜，直至暴露出掩膜层204表面为止。所述平坦化工艺为化学机械抛光工艺或回刻蚀(Etch Back)工艺；所述牺牲膜的形成工艺为化学气相沉积工艺、旋涂工艺或喷涂工艺。

所述牺牲层206的材料与掩膜层204、第一介质层205或衬底200的材料不同，而且，所述牺牲层206的材料需要选取易于形成且易于去除的材料，而且需要保证在去除牺牲层206之后，残留于沟槽203内的副产物较少。在本实施例中，所述牺牲层206的材料为底层抗反射层(Back Anti-Reflection Coating，简称BARC)材料，所述底层抗反射层材料包括无机抗反射材料和有机抗反射材料，其中，所述无机抗反射材料包括氮化硅。

本实施例中，还需要使所述牺牲层206的表面低于所述衬底200表面，则所述牺牲层206还能够作为刻蚀第一介质层205的掩膜，从而暴露出靠近衬底200表面的部分沟槽203侧壁表面。后续形成于沟槽203内的浮栅还能够通过所述沟槽203暴露出的侧壁与衬底200内的第一阱区201相接触，从而增大了浮栅与第一阱区201的接触面积，能够使电子在第一阱区201和浮栅之间的迁移效率提高，则所形成的半浮栅器件的工作效率提高。

使所述牺牲层206的表面降低的工艺包括：在前序平坦化牺牲膜的工艺之后，回刻蚀所述牺牲层206，使牺牲层206的表面降低，并暴露出靠近衬底200表面的部分第一介质层205表面。由于经过前序平坦化工艺之后，所形成的牺牲层206的表面平坦，因此经过所述回刻蚀之后，所述牺牲层206的表面依旧能够保持平坦；所述回刻蚀工艺为各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺。在本实施例中，降低所述牺牲层206的表面之后，所述牺牲层206的表面到衬底200表面的距离小于或等于所述沟槽203深度的1/2。

在另一实施例中，所述牺牲层206的表面高于或齐平于所述衬底200表面，则所述牺牲层206在后续工艺仅作为刻蚀氧化硅241的掩膜，后续形成于沟槽203内的浮栅仅通过位于衬底200表面的部分与第一阱区201相接触，由于省去了回刻蚀牺牲层206的工艺，使得工艺制程得以简化，且不会影响所形成的半浮栅器件的性能。

请参考图10，以所述牺牲层206为掩膜，刻蚀所述第一介质层205，暴露出靠近衬底200表面的部分沟槽203的侧壁表面。

在本实施例中，所述牺牲层206除了用于刻蚀第一介质层205之外，还作为刻蚀掩膜层204(如图9所示)内的氧化硅层241(如图9所示)的掩膜，因此，在刻蚀第一介质层205之前，需要首先去除所述氮化硅层242(如图9所示)，从而在刻蚀所述第一介质层205时，还能够刻蚀所述氧化硅层241。

为了能够同时刻蚀第一介质层205和氧化硅层241，本实施例中，在刻蚀第一介质层205之前，去除所述氮化硅层242。所述去除氮化硅层242的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺；所述干法刻蚀工艺的气体包括CF₄或CH₂F₂，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。

在去除所述氮化硅层242之后，以所述牺牲层206为掩膜，刻蚀所述第一介质层205和氧化硅层241，暴露出衬底200表面、以及沟槽203靠近衬底200表面的部分侧壁。所述刻蚀工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀液为磷酸溶液，所述干法刻蚀工艺的气体包括CHF₃、CH₂F₂。

在另一实施例中，所述牺牲层的表面高于或齐平于所述衬底200表面，所述牺牲层用于作为刻蚀所述掩膜层204内的氧化硅层241的掩膜，在后续去除所述掩膜层204之后，所述第一介质层205的表面与衬底200表面齐平，后续在所述第一介质层205表面形成浮栅层，并刻蚀所述浮栅层之后，使所形成的浮栅的第二结构能够位于沟槽203一侧的部分衬底200表面，使浮栅与第一阱区201相接触。

请参考图11，在刻蚀所述第一介质层205之后，去除所述牺牲层206(如图10所示)。

所述去除牺牲层206的工艺为刻蚀工艺、灰化工艺或湿法清洗工艺，所述刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺；所述干法刻蚀工艺能够为各向异性的干法刻蚀工艺或各向异性的干法刻蚀工艺。在本实施例中，所述牺牲层206的材料为底层抗反射层材料；当所述底层抗反射层材料为有机抗反射材料时，能够以灰化工艺或湿法清洗工艺去除所述牺牲层206；当所述底层抗反射层材料为无机抗反射材料时，能够以刻蚀工艺去除所述牺牲层206。

在去除所述牺牲层206之后，暴露出沟槽203内的第一介质层205表面，后续能够在所述沟槽203内填充浮栅层，以形成后续的浮栅，由于所述浮栅形成于所述沟槽203内，能够在保证所形成的半浮栅器件的沟道区具有足够长度的基础上，使得器件尺寸缩小，有利于提高器件集成度。

请参考图12，在去除所述牺牲层206之后，在所述沟槽203(如图11所示)内的第一介质层205表面和衬底200表面形成浮栅层207，所述浮栅层207的表面高于所述衬底200表面，所述浮栅层207内掺杂有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反。

所述浮栅层207用于形成浮栅，所述浮栅层207的材料为多晶硅，形成工艺为沉积工艺，所述沉积工艺的参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，沉积气体包括硅源气体(SiH₄或SiH₂Cl₂)、HCl和H₂所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。本实施例中，在所述沉积工艺之后，对所述浮栅层207表面进行化学机械抛光，使所述浮栅层207表面平坦，以便后续对所述浮栅层207进行刻蚀，以形成浮栅。

在本实施例中，在所述浮栅层207内掺杂第二掺杂离子的工艺为原位掺杂(in-situ doping)工艺，即在形成浮栅层207的沉积工艺中，通入含有第二掺杂离子的反应气体，以掺杂所述第二掺杂离子。

由于所述浮栅层207内的掺杂类型与第一阱区201相反，且后续形成的浮栅与第一阱区201相接触，则能够使所述浮栅与第一阱区201构成PN结。在本实施例中，所述第一阱区201内掺杂的是N型离子，则所述浮栅层207内的第二掺杂离子为P型离子。而且，所述浮栅层207内的掺杂浓度大于所述第一阱区201内的掺杂浓度，使得浮栅与第一阱区201能够进一步构成隧穿场效应晶体管。本实施例中，所述浮栅层207内的第一掺杂离子浓度大于或等于1E19atoms/cm³。

请参考图13，刻蚀部分浮栅层207(如图12所示)，形成浮栅207a，所述浮栅207a包括位于所述沟槽203(如图11所示)内的第一介质层205表面的第一结构271、以及位于第一结构271部分表面的第二结构272，所述第二结构272与沟槽203一侧的部分第一阱区201相接触，且所述第二结构272暴露出位于沟槽203另一侧侧壁表面的第一介质层205顶部。

由于通过一次沉积工艺形成所述浮栅层207，并且通过一次刻蚀工艺形成所述浮栅207a，相较于分别形成所述第一结构271和第二结构272，本实施例所形成的浮栅207a内，第一结构271和第二结构272之间的接触界面处接触良好，不会在所述第一结构271和第二结构272之间引入自然氧化物层或杂质，则所形成的浮栅207a的性能改善，而且形成所述浮栅207a的的工艺得到简化。

刻蚀所述浮栅层207的工艺包括：在浮栅层207表面形成图形化的光刻胶层，所述光刻胶层定义了需要浮栅207的第二结构272的形状和位置；以所述光刻胶层为掩膜，刻蚀所述浮栅层207，直至暴露出位于沟槽203一侧侧壁表面的第一介质层205顶部。在本实施例中，所述第一介质层205的顶部低于所述衬底200表面，因此在刻蚀所述浮栅层207，直至暴露出衬底200表面之后，还需要继续刻蚀浮栅层207、以及暴露出的衬底200表面，直至暴露出第一介质层205的顶部。因此，在刻蚀形成浮栅207a之后，位于浮栅207a周围的衬底200表面被降低。

通过刻蚀浮栅层207并暴露出沟槽203一侧侧壁表面的第一介质层205顶部，则所形成的浮栅207a通过所述暴露出的第一介质层205、与位于沟槽203一侧的第一阱区201相互隔离，因此，所述浮栅207a仅与沟槽203另一侧的侧壁表面相接触。则后续形成于浮栅207a表面的第二介质层能够与所暴露出的第一介质层205连通，继而将后续形成的控制栅与所述浮栅207a进行隔离。

所形成的浮栅207a内的第一结构271位于所述沟槽203内的第一介质层205表面，而所述衬底200内的第二阱区202与所述第一结构271相邻的部分区域能够形成沟道区，电子能够通过所述第一介质层205在浮栅207a和沟道区之间进行迁移，以进行器件的存储或擦除操作。而所述第一结构271位于沟槽203内，能够使所述沟道区的长度增加，从而抑制了短沟道效应，减少了漏电流的产生，保证了器件性能的稳定。

本实施例中，所述第一介质层205的顶部低于衬底200表面，因此，所述浮栅207a的第二结构272还位于沟槽203所暴露出的侧壁表面，并且，所述第二结构272所暴露出的沟槽203侧壁表面与第一阱区201相接触，从而使所形成的浮栅207a与第一阱区201之间形成隧穿场效应晶体管，后续通过在浮栅207a和第一阱区201之间施加偏压，即能够控制所述隧穿场效应管正偏或反偏，以此控制电子在第一阱区201和浮栅207a之间的移动，已对浮栅207a进行存储或擦除操作。

在本实施例中，在刻蚀部分浮栅层207之后，所述第二结构272还位于沟槽203一侧的部分衬底200表面，因此，所述第二结构272除了通过所述沟槽203暴露出的侧壁表面与第一阱区201相接触之外，还能够通过所覆盖的衬底200表面与所述第一阱区201相接触，因此所述第二结构272与第一阱区201之间的接触面积增大，则电子在第一阱区201和浮栅207a之间的迁移效率提高，有利于提高所形成的半浮栅器件的工作效率。

在另一实施例中，所述第一介质层205的顶部低于衬底200表面，因此，所述浮栅207a的第二结构272仅位于所述第一结构271的表面。

在另一实施例中，在刻蚀部分浮栅层207之后，所形成的第二结构仅位于所述第一结构271表面，所述第二结构通过所述沟槽203暴露出的侧壁表面与第一阱区201相接触。

请参考图14，在所述浮栅207a表面形成第二介质层208，所述第二介质层208与所述浮栅207a暴露出的第一介质层205相连接；在所述第二介质层208表面形成控制栅209。

所述控制栅209和第二介质层208的形成工艺包括：在衬底200表面、第一介质层205暴露出的顶部表面、以及浮栅207a表面形成第二介质膜；在所述第二介质膜表面形成控制栅层；刻蚀所述控制栅层和第二介质膜，直至暴露出衬底200表面为止，形成第二介质层208和控制栅209。

所述第二介质层208用于隔离所述控制栅209和浮栅207a，所述第二介质层208位于浮栅207a暴露出的第一介质层205顶部表面、浮栅207a的第一结构271暴露出的表面、以及浮栅207a的第二结构272的表面。所述第二介质层208能够与暴露出的第一介质层205相连接，从而使控制栅209与浮栅207a之间电隔离。所述第二介质层208的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述第二介质层208的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述第二介质层208为氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，简称ONO)三层堆叠结构，所述氧化硅-氮化硅-氧化硅三层堆叠结构，具有较好的隔离效果，能够避免载流子在控制栅209和浮栅207a之前发生隧穿。

所述控制栅209的材料为多晶硅，所述控制栅层的形成工艺为化学气相沉积工艺或物理气相沉积工艺。所述刻蚀所述控制栅层和第二介质膜的工艺为各向异性的干法刻蚀工艺，能够使所形成的控制栅209和第二介质层208的侧壁相对于衬底200表面垂直。

请参考图15，在形成所述控制栅209之后，在所述控制栅209、第二介质层208、浮栅207a和第一介质层205两侧的第一阱区201内形成源区210和漏区211，所述源区210和漏区211内掺杂有第一掺杂离子，且所述源区210和漏区211内的掺杂浓度高于第一阱区201内的掺杂浓度。

本实施例中，在形成所述源区210和漏区211之前，在所述控制栅209的侧壁表面形成侧墙212。所述侧墙212的形成工艺包括：在衬底200和控制栅209表面沉积侧墙膜；回刻蚀所述侧墙膜直至暴露出衬底200表面为止，形成侧墙212。其中，侧墙膜的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。

在形成所述侧墙212之后，在所述控制栅209和侧墙212两侧形成所述源区210和漏区211，形成所述源区210和漏区211的工艺为离子注入工艺。与浮栅207a相接触的一侧第一阱区201内形成的是漏区211，与浮栅207a通过第一介质层205相互隔离的一侧第一阱区201内形成的是源区210。所述源区210和漏区211内的掺杂浓度高于第一阱区201内的掺杂浓度；本实施例中，所述源区210和漏区211内的第一掺杂离子的浓度大于或等于1E19atoms/cm³。

本实施例中，在沟槽的侧壁和底部表面形成第一介质层之后，在沟槽内的第一介质层表面、以及衬底表面形成浮栅层，且所述浮栅层的表面高于所述衬底表面，之后，通过刻蚀所述浮栅层，直至暴露出位于沟槽一侧侧壁表面的部分第一介质层顶部表面为止，能够形成浮栅。所述形成的浮栅能够与第一阱区相接触，由于浮栅层内掺杂有第二掺杂离子，第一阱区内掺杂有第一掺杂离子，所述第一掺杂离子和第二掺杂离子的导电类型相反，因此相接触的浮栅和第一阱区能够构成PN结，进而形成隧穿场效应晶体管。由于所述浮栅由一层完整的浮栅层刻蚀形成，因此所形成的浮栅内不存在容易导致性能不良的界面或杂质，尤其是浮栅的第一结构和第二结构之间的接触界面性能稳定。因此，所形成的浮栅性能改善，使得所形成的半浮栅器件的性能更为稳定、可靠性提高。

相应的，本发明实施例还提供一种采用上述方法形成的半浮栅器件，请继续参考图15，包括：衬底200，所述衬底200内具有第一阱区201，所述第一阱区201内具有第一掺杂离子；位于所述衬底200内的沟槽(未示出)，所述沟槽的底部低于所述第一阱区201的底部；位于所述沟槽的侧壁和底部表面的第一介质层205；浮栅207a，所述浮栅内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反，所述浮栅207a包括位于所述沟槽内的第一介质层205表面的第一结构271、以及位于第一结构271部分表面的第二结构272，所述第二结构272与位于沟槽一侧的部分第一阱201相接触，且所述第二结构272暴露出位于沟槽另一侧侧壁表面的第一介质层205顶部；位于所述浮栅207a表面的第二介质层208，所述第二介质层208与所述浮栅207a暴露出的第一介质层205相连接；位于所述第二介质层208表面的控制栅209。

本实施例中，所述沟槽的侧壁和底部表面形成第一介质层，所述浮栅位于所述沟槽内的第一介质层表面、且暴露出位于沟槽一侧侧壁表面的部分第一介质层顶部表面。所述浮栅能够与第一阱区相接触，由于浮栅内掺杂有第二掺杂离子，第一阱区内具有第一掺杂离子，所述第一掺杂离子和第二掺杂离子的导电类型相反，因此相接触的浮栅和第一阱区能够构成隧穿场效应晶体管。所述浮栅内部不存在容易导致电性能不良的界面或杂质，因此所形成的浮栅性能良好，使得所述半浮栅器件的性能更为稳定、可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半浮栅器件的形成方法，其特征在于，包括：

提供衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一掺杂离子；

在所述衬底内形成沟槽，所述沟槽的底部低于所述第一阱区的底部；

在所述沟槽的侧壁和底部表面形成第一介质层；

在所述第一介质层的表面形成牺牲层，所述牺牲层的表面低于所述衬底表面；

以所述牺牲层为掩膜，刻蚀所述第一介质层，暴露出靠近衬底表面的部分沟槽的侧壁表面；

在刻蚀所述第一介质层之后，去除所述牺牲层；

在去除所述牺牲层之后，在所述沟槽内的第一介质层表面和衬底表面形成浮栅层，所述浮栅层的表面高于所述衬底表面，所述浮栅层内掺杂有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反；

刻蚀部分浮栅层，形成浮栅，所述浮栅包括位于所述沟槽内的第一介质层表面的第一结构、以及位于第一结构部分表面的第二结构，所述第二结构与位于沟槽一侧的部分第一阱区相接触，且所述第二结构暴露出位于沟槽另一侧侧壁表面的第一介质层顶部；

在所述浮栅表面形成第二介质层，所述第二介质层与所述浮栅暴露出的第一介质层相连接；

在所述第二介质层表面形成控制栅。

2.如权利要求1所述的半浮栅器件的形成方法，其特征在于，在刻蚀部分浮栅层之后，所述第二结构仅位于所述第一结构表面，所述第二结构通过所述沟槽暴露出的侧壁表面与第一阱区相接触。

3.如权利要求1所述的半浮栅器件的形成方法，其特征在于，在刻蚀部分浮栅层之后，所述第二结构还位于沟槽一侧的部分衬底表面，所述第二结构通过所述沟槽暴露出的侧壁表面、以及所覆盖的衬底表面与第一阱区相接触。

4.如权利要求1所述的半浮栅器件的形成方法，其特征在于，所述第一介质层的顶部高于或齐平于所述衬底表面。

5.如权利要求4所述的半浮栅器件的形成方法，其特征在于，在刻蚀部分浮栅层之后，所述第二结构还位于沟槽一侧的部分衬底表面，所述第二结构通过所覆盖的衬底表面与第一阱区相接触。

6.如权利要求1所述的半浮栅器件的形成方法，其特征在于，所述沟槽的形成工艺包括：在衬底表面形成掩膜层，所述掩膜层暴露出部分衬底表面；以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽。

7.如权利要求6所述的半浮栅器件的形成方法，其特征在于，所述第一介质层的形成工艺为氧化工艺。

8.如权利要求6所述的半浮栅器件的形成方法，其特征在于，所述掩膜层包括：位于衬底表面的氧化硅层、以及位于所述氧化硅层表面的氮化硅层。

9.如权利要求8所述的半浮栅器件的形成方法，其特征在于，还包括：形成浮栅层之前，在所述第一介质层的表面形成牺牲层；以所述牺牲层为掩膜，刻蚀所述掩膜层，直至暴露出靠近衬底表面为止；在刻蚀所述掩膜层之后，去除所述牺牲层；在去除所述牺牲层之后，形成所述浮栅层。

10.如权利要求9所述的半浮栅器件的形成方法，其特征在于，所述牺牲层的表面低于所述衬底的表面，还包括：以所述牺牲层为掩膜，刻蚀所述第一介质层，暴露出靠近衬底表面的部分沟槽的侧壁表面。

11.如权利要求9所述的半浮栅器件的形成方法，其特征在于，所述牺牲层的表面高于或齐平于所述衬底表面。

12.如权利要求1所述的半浮栅器件的形成方法，其特征在于，所述控制栅和第二介质层的形成工艺包括：在衬底表面、第一介质层暴露出的顶部表面、以及浮栅表面形成第二介质膜；在所述第二介质膜表面形成控制栅层；刻蚀所述控制栅层和第二介质膜，直至暴露出衬底表面为止，形成第二介质层和控制栅层。

13.如权利要求1所述的半浮栅器件的形成方法，其特征在于，在形成所述控制栅之后，在所述控制栅、第二介质层、浮栅和第一介质层两侧的第一阱区内形成源区和漏区，所述源区和漏区内掺杂有第一掺杂离子，且所述源区和漏区内的掺杂浓度高于第一阱区内的掺杂浓度。

14.如权利要求13所述的半浮栅器件的形成方法，其特征在于，在形成所述源区和漏区之前，在所述控制栅的侧壁表面形成侧墙。

15.如权利要求1所述的半浮栅器件的形成方法，其特征在于，还包括：在所述衬底内的第一阱区底部形成第二阱区，所述第二阱区内掺杂有第二掺杂离子。

16.如权利要求15所述的半浮栅器件的形成方法，其特征在于，所述第二阱区的掺杂浓度低于所述第一阱区的掺杂浓度。

17.如权利要求1所述的半浮栅器件的形成方法，其特征在于，所述浮栅层内的掺杂浓度大于所述第一阱区内的掺杂浓度。

18.如权利要求1所述的半浮栅器件的形成方法，其特征在于，所述衬底的材料为硅；所述第一介质层的材料为氧化硅；所述浮栅层的材料为多晶硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述控制栅的材料为多晶硅。

19.一种采用如权利要求1至18任一项方法所形成的半浮栅器件，其特征在于，包括：

衬底，所述衬底内具有第一阱区，所述第一阱区内具有第一掺杂离子；

位于所述衬底内的沟槽，所述沟槽的底部低于所述第一阱区的底部；

位于所述沟槽的侧壁和底部表面的第一介质层；

浮栅，所述浮栅内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反，所述浮栅包括位于所述沟槽内的第一介质层表面的第一结构、以及位于第一结构部分表面的第二结构，所述第二结构与位于沟槽一侧的部分第一阱区相接触，所述第一介质层的顶部表面低于第二结构所接触的第一阱区的顶部表面，且所述第二结构暴露出位于沟槽另一侧侧壁表面的第一介质层顶部；

位于所述浮栅表面的第二介质层，所述第二介质层与所述浮栅暴露出的第一介质层相连接；

位于所述第二介质层表面的控制栅。