CN109742074A

CN109742074A - 一种高驱动电流半浮栅晶体管及其制备方法

Info

Publication number: CN109742074A
Application number: CN201811539681.3A
Authority: CN
Inventors: 张卫; 陈琳; 孙清清
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2018-12-17
Filing date: 2018-12-17
Publication date: 2019-05-10

Abstract

本发明属于集成电路器件制造技术领域，具体为一种高驱动电流半浮栅晶体管及其制备方法。本发明半浮栅晶体管包括：Si衬底，形成于Si衬底中的U型槽；与Si衬底表面相接触的第一栅极叠层；第二栅极叠层；栅极侧墙，位于第一栅极叠层和第二栅极叠层两侧的栅极侧墙；以及源区和漏区。本发明以SiC作为半浮栅晶体管的源漏极材料，引入了沟道张应力，改变载流子的有效质量，提高了载流子的迁移率，从而增大半浮栅晶体管驱动电流。

Description

一种高驱动电流半浮栅晶体管及其制备方法

技术领域

本发明属于集成电路器件制造技术领域，具体涉及一种高驱动电流半浮栅晶体管及其制备方法。

背景技术

目前，集成电路芯片中使用的DRAM器件主要为1T1C结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现DRAM器件0和1之间的转换。

随着器件尺寸越来越小，集成电路芯片中使用的DRAM器件正面临越来越多的问题，比如DRAM器件要求64ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30%以上。

半浮栅晶体管是DRAM器件的替代概念，不同于通常的1T1C结构，半浮栅器件由一个浮栅晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。

从半浮栅晶体管的工作原理我们可以看出，半浮栅晶体管的擦写速度由嵌入式隧穿晶体管的驱动电流决定。因此，如何进一步提高隧穿晶体管的驱动电流成为进一步提高半浮栅晶体管速度或者降低隧穿晶体管漏极电压，降低功耗的关键。

发明内容

本发明的目的在于提供一种驱动电流大、功耗低的半浮栅晶体管及其制备方法。

本发明提供的高驱动电流半浮栅晶体管，包括：

Si衬底，具有第一掺杂类型；

U型槽，形成于所述Si衬底中；

第一栅极叠层，包括第一栅介质层和浮栅，其中，所述第一栅介质层覆盖所述U型槽的表面并部分覆盖所述Si衬底表面，在所述Si衬底表面形成开口，所述浮栅覆盖所述第一栅介质层，在所述开口处与所述Si衬底表面相接触；

第二栅极叠层，包括第二栅介质层和多晶硅层，其中，所述多晶硅层具有第一掺杂类型，所述第二栅介质层覆盖所述浮栅表面和部分所述Si衬底表面，所述多晶硅层覆盖所述第二栅介质层；

栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；以及

源区和漏区，为第二掺杂类型的SiC，形成于所述Si衬底中，位于所述第一、第二栅极叠层两侧。

优选为，所述第一、第二栅介质层为SiO₂。

优选为，所述浮栅为第一掺杂类型的多晶硅。

优选为，所述第一种掺杂类型为p 型，所述第二种掺杂类型为n 型；或者，所述第一种掺杂类型为n 型，所述第二种掺杂类型为p 型。

优选为，所述Si衬底为体硅或绝缘体上硅。

本发明提供的高驱动电流半浮栅晶体管制备方法，包括以下步骤：

提供具有第一掺杂类型的Si衬底；

第一栅极叠层形成步骤，在所述Si衬底上形成第一绝缘介质层，刻蚀所述第一绝缘介质层和所述Si衬底形成U型槽，淀积第一绝缘介质层、第一多晶硅层，对所述第一绝缘介质层和第一多晶硅层进行刻蚀，形成开口，淀积第一多晶硅层，使所述第一多晶硅层在所述开口处与所述Si衬底接触，进行离子注入，形成具有第一掺杂类型的第一多晶硅层作为浮栅；

第二栅极叠层形成步骤，淀积第二绝缘介质层、第二多晶硅层，对所述第二绝缘介质层、第二多晶硅层进行刻蚀，使所述第二绝缘介质层覆盖所述第一掺杂类型的第一多晶硅层表面并延伸至所述Si衬底表面，所述第二多晶硅层覆盖所述第二绝缘介质层，对所述第二多晶硅层进行离子注入，形成具有第一掺杂类型的第二多晶硅层；

栅极侧墙形成步骤，在所述第一、第二栅极叠层两侧形成栅极侧墙；以及

源漏区形成步骤，在所述Si衬底中、所述第一、第二栅极叠层的两侧形成具有第二掺杂类型的SiC源漏区。

优选为，所述第一、第二绝缘介质层为SiO₂。

优选为，通过干氧氧化法形成所述第一绝缘介质层。

优选为，所述Si衬底为体硅或绝缘体上硅。

本发明以SiC作为半浮栅晶体管的源漏极材料，引入了沟道张应力，改变载流子的有效质量，提高了载流子的迁移率，从而增大半浮栅晶体管驱动电流。

附图说明

图1是本发明的高驱动电流半浮栅晶体管的结构示意图。

图2是本发明的高驱动电流半浮栅晶体管制备方法的流程图。

图3~图11是本发明高驱动电流半浮栅晶体管制备方法各步骤的器件结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语 “上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。

图1是本发明的高驱动电流半浮栅晶体管的结构示意图。如图1所示，该高驱动电流半浮栅晶体管包括：

Si衬底200，其具有第一掺杂类型；在Si衬底200中形成有U型槽。在具体的一例中，第一掺杂类型为p型，第二掺杂类型为n型。但是本发明不限定于此，例如也可以第一掺杂类型为n型，第二掺杂类型为p型。

第一栅极叠层，包括第一栅介质层201和浮栅202，其中，第一栅介质层201覆盖U型槽的表面并部分覆盖Si衬底200表面，在Si衬底200表面形成开口，浮栅202覆盖第一栅介质层201，在开口处与Si衬底200表面相接触。第二栅极叠层，包括第二栅介质层203和多晶硅层204，其中，多晶硅层204具有第一掺杂类型，第二栅介质层203覆盖浮栅202表面和部分Si衬底200表面，多晶硅层204覆盖第二栅介质层203。

栅极侧墙205，位于第一栅极叠层和第二栅极叠层两侧。以及源区206和漏区207，为第二掺杂类型的SiC，形成于Si衬底200中，位于第一、第二栅极叠层两侧。

其中，Si衬底为体硅或绝缘体上硅。第一栅介质层和第二栅介质层优选为SiO₂。浮栅优选为第一掺杂类型的多晶硅。

以下结合图2~图11 针对本发明的高驱动电流半浮栅晶体管的制备方法进行说明。图2是高驱动电流半浮栅晶体管的制备方法的流程图。图3~图11示出了高驱动电流半浮栅晶体管的制备方法各步骤的器件结构示意图。如图2所示，制备具体步骤为：

步骤S1，提供具有第一掺杂类型的Si衬底100。Si衬底可以是体硅也可以是绝缘体上硅。本实施方式中第一掺杂类型为p型，第二掺杂类型为n型。但是本发明不限定于此，例如也可以第一掺杂类型为n型，第二掺杂类型为p型。

步骤S2，第一栅极叠层形成：在Si衬底100上形成第一绝缘介质层101，所得结构如图3所示。在本实施方式中，通过干氧氧化的方法形成SiO₂作为第一绝缘介质层，但是本发明不限定于此，例如也可是其他合适的绝缘材料，形成的方法例如也可以是如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等。

在上述结构上旋涂光刻胶102，光刻定义U型槽的位置，采用光刻胶102为掩膜，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除部分第一绝缘介质层101和Si衬底100形成U型槽，所得结构如图4所示。然后，通过在溶剂中溶解或灰化去除光刻胶。

淀积第一绝缘介质层101、第一多晶硅层103以及掩膜层104。淀积的方式可以是电子束蒸发、化学气相沉积、原子层沉积、溅射等，掩膜层例如可以是SiN。在上述结构上旋涂光刻胶，光刻定义隧穿晶体管的位置，对第一绝缘介质层101和第一多晶硅层103进行刻蚀，形成开口，所得结构如图5所示。而后，去除掩膜层和光刻胶。

淀积第一多晶硅层103，使第一多晶硅层103在开口处与Si衬底100接触，所得结构如图6所示。然后，离子注入B，形成具有p型重掺杂的第一多晶硅层105。在p型重掺杂的第一多晶硅层105上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定浮栅的形状的图案。采用光刻胶为掩膜，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除p型重掺杂的第一多晶硅层105和第一绝缘介质层101暴露部分，保留位于U型槽上方及开口区上方的p型重掺杂的第一多晶硅层105作为浮栅，使浮栅形成在U型槽内并延伸到Si衬底100表面至少覆盖开口区。然后，通过在溶剂中溶解或灰化去除光刻胶，所得结构如图7所示。

步骤S3，第二栅极叠层形成：淀积第二绝缘介质层106、第二多晶硅层，旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定第二栅极叠层形状的图案。采用光刻胶为掩膜，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除第二多晶硅层和第二绝缘介质层106暴露部分，使第二绝缘介质层106覆盖p型重掺杂的第一多晶硅层105并延伸至Si衬底100表面，第二多晶硅层覆盖第二绝缘介质层106。然后，对第二多晶硅层进行离子注入，形成p型重掺杂的第二多晶硅层107。最后，通过在溶剂中溶解或灰化去除光刻胶，所得结构如图8所示。

步骤S4，栅极侧墙形成：通过淀积工艺形成栅极侧墙，如电子束蒸发、化学气相沉积、原子层沉积、溅射等形成SiO₂，刻蚀SiO₂在第一栅极叠层和第二栅极叠层两侧形成栅极侧墙108，同时Si衬底100表面仍保留有SiO₂。所得结构如图9所示。当然本发明的栅极侧墙材料例如也可以是SiN等绝缘材料，此外也可以通过干氧氧化的方法形成SiO₂。

步骤S5，源漏区形成：在所述Si衬底100上，栅极侧墙108两侧旋涂光刻胶，进行光刻工艺定义源区和漏区，刻蚀去除Si衬底100表面的SiO₂，所得结构如图10所示。然后，离子注入As和C，形成n型重掺杂的SiC源区109和漏区110。去除光刻胶，高温退火激活注入离子，所得结构如图11所示。当然，本发明不限定于此，例如也可以通过选择性性外延的方式形成源漏区。

以上针对本发明的高驱动电流半浮栅晶体管制备方法具体实施方式进行了详细说明，但是本发明不限定于此。各步骤的具体实施方式根据情况可以不同，部分步骤的顺序可以调换，部分步骤可以省略等。一些材料、工艺的选择也可以根据实际情况进行。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims

1.一种高驱动电流半浮栅晶体管，其特征在于，包括：

Si衬底，具有第一掺杂类型；

U型槽，形成于所述Si衬底中；

2.根据权利要求1所述的高驱动电流半浮栅晶体管，其特征在于，所述第一、第二栅介质层为SiO₂。

3.根据权利要求1所述的高驱动电流半浮栅晶体管，其特征在于，所述浮栅为第一掺杂类型的多晶硅。

4. 根据权利要求1所述的高驱动电流半浮栅晶体管，其特征在于，所述第一种掺杂类型为p 型，所述第二种掺杂类型为n 型；或者，所述第一种掺杂类型为n 型，所述第二种掺杂类型为p 型。

5.根据权利要求1所述的高驱动电流半浮栅晶体管，其特征在于，所述Si衬底为体硅或绝缘体上硅。

6.一种高驱动电流半浮栅晶体管制备方法，其特征在于，包括以下步骤：

提供具有第一掺杂类型的Si衬底；

7.根据权利要求6所述的高驱动电流半浮栅晶体管制备方法，其特征在于，所述第一、第二绝缘介质层为SiO₂。

8. 根据权利要求6所述的高驱动电流半浮栅晶体管制备方法，其特征在于，所述第一种掺杂类型为p 型，所述第二种掺杂类型为n 型；或者，所述第一种掺杂类型为n 型，所述第二种掺杂类型为p 型。

9.根据权利要求7所述的高驱动电流半浮栅晶体管制备方法，其特征在于，通过干氧氧化法形成所述第一绝缘介质层。

10.根据权利要求6所述的高驱动电流半浮栅晶体管制备方法，其特征在于，所述Si衬底为体硅或绝缘体上硅。