CN113363316B - 一种二维负量子电容晶体管器件及其制备方法 - Google Patents
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Abstract
本发明公开一种二维负量子电容晶体管器件及其制备方法。该二维负量子电容晶体管器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；第三代拓扑绝缘体层，形成在所述埋栅上，长度与所述埋栅相当；高K介质层，覆盖所述第三代拓扑绝缘体层；二维沟道层，形成在所述高K介质层上，且与所述第三代拓扑绝缘体层有共同区域；源电极和漏电极，分别形成在所述衬底上、所述二维沟道层两侧，并部分覆盖所述二维沟道层，且与所述埋栅无重叠，其中，所述拓扑绝缘体层提供负量子电容，从而使栅极总电容增大，降低亚阈值摆幅。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种二维负量子电容晶体管器件及其制备方法。
背景技术
随着半导体器件特征尺寸的进一步等比例缩小，互补金属氧化物半导体(CMOS)电路中不断增加的功耗成为一个迫切需要解决的问题。
随着器件尺寸的减小，需要减小工作电压以降低功耗。然而工作电压的减小受到了玻尔兹曼极限的限制，为了解决这一问题，提出了一些新型的在室温下亚阈值摆幅(SS)低于60mV/dec的器件，如负电容场效应晶体管(NCFET)，通过内部电压放大机制实现低功耗运行。
传统的负电容效应发生在铁电材料的极化翻转过程中，然而铁电翻转速率较慢(翻转时间通常为100～200ps)，器件的开关速度不是很理想且受制于回滞行为。
发明内容
为了解决上述问题，本发明公开一种基于拓扑绝缘体(TI)的二维负量子电容(NQC)晶体管器件。拓扑绝缘体的表面受时间反演对称性的保护，材料内部是绝缘的，而表面存在一层二维电子气，因此表面是导电的。当拓扑绝缘材料表面的电子浓度足够低时，与栅极几何电容串联的量子电容(QC)会减小甚至为负值，从而使栅极总电容增大以实现栅极电压的放大效果，降低亚阈值摆幅，提高栅极电压的控制能力，降低器件功耗，提高器件的开关速率。
该二维负量子电容晶体管器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；第三代拓扑绝缘体层，形成在所述埋栅上，长度与所述埋栅相当；高K介质层，覆盖所述第三代拓扑绝缘体层；二维沟道层，形成在所述高K介质层上且与所述第三代拓扑绝缘体层有共同区域；源电极和漏电极，分别形成在所述衬底上、所述二维沟道层两侧，并部分覆盖所述二维沟道层，且与所述埋栅无重叠，其中，所述拓扑绝缘体层提供负量子电容，从而使栅极总电容增大，降低亚阈值摆幅。
本发明的二维负量子电容晶体管器件中，优选为，所述第三代拓扑绝缘体层为Bi2Se3或Bi2Te3。
本发明的二维负量子电容晶体管器件中，优选为，所述高K介质层为BN、Al2O3、HfO2或ZrO2。
本发明的二维负量子电容晶体管器件中，优选为，所述二维沟道层MoS2或WS2。
本发明的二维负量子电容晶体管器件中，优选为，所述衬底为Si/SiO2。
本发明还公开一种二维负量子电容晶体管器件制备方法，包括以下步骤：在所述衬底中形成埋栅，使其上表面与所述衬底上表面持平；在所述埋栅上形成第三代拓扑绝缘体层，其长度与所述埋栅相当；在所述第三代拓扑绝缘体层形成高K介质层，所述高K介质层覆盖所述第三代拓扑绝缘体层；在所述高K介质层上形成二维沟道层，且使其与所述第三代拓扑绝缘体层有共同区域；在所述衬底上、所述二维沟道层两侧形成源电极和漏电极，所述源电极和所述漏电极分别部分覆盖所述二维沟道层，且与所述埋栅无重叠，其中，所述拓扑绝缘体层提供负量子电容，从而使栅极总电容增大，降低亚阈值摆幅。
本发明的二维负量子电容晶体管器件制备方法中，优选为，所述第三代拓扑绝缘体层为Bi2Se3或Bi2Te3。
本发明的二维负量子电容晶体管器件制备方法中，优选为，所述高K介质层为BN、Al2O3、HfO2或ZrO2。
本发明的二维负量子电容晶体管器件制备方法中，优选为，所述二维沟道层MoS2或WS2。
附图说明
图1是二维负量子电容晶体管器件制备方法流程图。
图2～图4是二维负量子电容晶体管器件制备方法各步骤的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
如图1所示，在步骤S1中，在清洗过的Si100/SiO2101衬底(SiO2层101厚度为285nm)上进行紫外光刻，光刻出一系列160μm×160μm的栅电极(pad)图案；然后，用反应离子蚀刻技术(RIE)刻蚀SiO2101，刻蚀气体为CHF3，体积流速为30sccm，压力为1.3Pa，RF功率为90W，蚀刻速率为20nm/min；蚀刻过程持续4min15s，然后得到深度为85nm的沟槽。利用陪片进行了椭偏测量，误差在2nm以内。接下来，沉积Ti/Pt形成埋栅102，其上表面与衬底上表面持平，所得结构如图2所示。其中，Ti层的厚度为15nm，Pt层的厚度为70nm。
在步骤S2中，将第三代拓扑绝缘体层Bi2Se3103、高K介质层BN104和二维沟道层MoS2105机械剥离转移至Si100/SiO2101衬底上埋栅102范围内，形成第三代拓扑绝缘体层/高K介质层/二维沟道层叠层结构，所得结构如图3所示。其中，第三代拓扑绝缘体层Bi2Se3103形成在埋栅102上且长度与埋栅102相当；高K介质层BN104完全覆盖第三代拓扑绝缘体层Bi2Se3103以防止第三代拓扑绝缘体层Bi2Se3103表面与二维沟道层MoS2105直接接触增大栅极漏电；二维沟道层MoS2105与第三代拓扑绝缘体层Bi2Se3 103有共同区域，也即二维沟道层MoS2105与第三代拓扑绝缘体层Bi2Se3 103在水平面方向的投影有重叠。拓扑绝缘体的表面受时间反演对称性的保护，材料内部是绝缘的，而表面存在一层二维电子气，因此表面是导电的。当拓扑绝缘材料表面的电子浓度足够低时，与栅极几何电容串联的量子电容会减小甚至为负值，从而使栅极总电容增大以实现栅极电压的放大效果。Bi2Se3是一种具有斜方六面体晶结构的拓扑绝缘体，材料表面受时间反演对称性得保护，具有上述的拓扑绝缘体的特性，可以作为栅介质材料来提供负量子电容从而在器件中通过栅极电容放大来获得较小的亚阈值摆幅。
在步骤S3中，利用电子束光刻工艺光刻源区和漏区，然后采用物理气相沉积方法(PVD)沉积15nm厚的Ti/70nm厚的Au作为源电极106和漏电极107，所得结构如图4所示。源电极106和漏电极107，分别形成在衬底上、Bi2Se3103/BN104/MoS2105叠层结构两侧，并部分覆盖二维沟道层MoS2105，且与埋栅102无重叠
如图4所示，本发明的二维负量子电容晶体管器件，包括：Si100/SiO2101衬底；埋栅102，形成在衬底中，其上表面与衬底上表面持平；第三代拓扑绝缘体层Bi2Se3 103，形成在埋栅102上，长度与埋栅102相当；高K介质层BN104，覆盖第三代拓扑绝缘体层Bi2Se3 103；二维沟道层MoS2105，形成在高K介质层BN104上，且与第三代拓扑绝缘体层Bi2Se3 103有共同区域，也即二维沟道层MoS2105与第三代拓扑绝缘体层Bi2Se3 103在水平面方向的投影有重叠；源电极106和漏电极107，分别形成在衬底上、Bi2Se3103/BN104/MoS2105叠层结构两侧，并部分覆盖二维沟道层MoS2105，且与埋栅102无重叠，其中，拓扑绝缘体层Bi2Se3 103提供负量子电容，从而使栅极总电容增大，降低亚阈值摆幅。
需要说明的是，在本实施例中，第三代拓扑绝缘体层为Bi2Se3，高K介质层选用BN，二维沟道层为MoS2，但本发明不限定于此，还可以是Bi2Te3等层状结构的第三代拓扑绝缘体。高K介质层为还可以是Al2O3、HfO2、ZrO2等。二维沟道层还可以是WS2等二维材料。
本发明通过将拓扑绝缘材料封装在栅叠层中，有效降低了亚阈值摆幅，提高了栅极电压的控制能力，降低了器件功耗，提高了器件的开关速率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种二维负量子电容晶体管器件，其特征在于，
包括：
衬底；
埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；
第三代拓扑绝缘体层，形成在所述埋栅上，长度与所述埋栅相当；
高K介质层，覆盖所述第三代拓扑绝缘体层；
二维沟道层，形成在所述高K介质层上，且与所述第三代拓扑绝缘体层有共同区域；
源电极和漏电极，分别形成在所述衬底上、所述二维沟道层两侧，并部分覆盖所述二维沟道层，且与所述埋栅无重叠，
其中，所述拓扑绝缘体层提供负量子电容，从而使栅极总电容增大，降低亚阈值摆幅。
2.根据权利要求1所述的二维负量子电容晶体管器件，其特征在于，
所述第三代拓扑绝缘体层为Bi2Se3或Bi2Te3。
3.根据权利要求1所述的二维负量子电容晶体管器件，其特征在于，
所述高K介质层为BN、Al2O3、HfO2或ZrO2。
4.根据权利要求1所述的二维负量子电容晶体管器件，其特征在于，
所述二维沟道层MoS2或WS2。
5.根据权利要求1所述的二维负量子电容晶体管器件，其特征在于，
所述衬底为Si/SiO2。
6.一种二维负量子电容晶体管器件制备方法，其特征在于，
包括以下步骤：
在衬底中形成埋栅，使其上表面与所述衬底上表面持平；
在所述埋栅上形成第三代拓扑绝缘体层，其长度与所述埋栅相当；
在所述第三代拓扑绝缘体层形成高K介质层，所述高K介质层覆盖所述第三代拓扑绝缘体层；
在所述高K介质层上形成二维沟道层，且与所述第三代拓扑绝缘体层有共同区域；
在所述衬底上、所述二维沟道层两侧形成源电极和漏电极，所述源电极和所述漏电极分别部分覆盖所述二维沟道层，且与所述埋栅无重叠，
其中，所述拓扑绝缘体层提供负量子电容，从而使栅极总电容增大，降低亚阈值摆幅。
7.根据权利要求6所述的二维负量子电容晶体管器件制备方法，其特征在于，
所述第三代拓扑绝缘体层为Bi2Se3或Bi2Te3。
8.根据权利要求6所述的二维负量子电容晶体管器件制备方法，其特征在于，
所述高K介质层为BN、Al2O3、HfO2或ZrO2。
9.根据权利要求6所述的二维负量子电容晶体管器件制备方法，其特征在于，
所述二维沟道层MoS2或WS2。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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