TW201545347A - 垂直式電晶體結構與形成垂直式電晶體結構接觸節點的方法 - Google Patents
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Abstract
茲揭示一種垂直式電晶體結構，其中之基底具有凸出結構、緩衝層覆蓋凸出結構之頂面、導電層位於緩衝層之上、與夾置於緩衝層與導電層間之界層，而成為垂直式電晶體結構中之接觸節點。
Description
本發明大致上關於一種垂直式電晶體結構，與形成垂直式電晶體結構接觸節點的方法。特別是，本發明係針對在垂直式電晶體結構中形成一種複合形式的接觸節點，得以降低垂直式電晶體結構對外的接觸電阻(outward contact resistance)。
動態隨機存取記憶體(DRAM)是一種由電容結構與閘極結構電連接而組合而成的半導體元件。動態隨機存取記憶體中負責儲存訊號的核心元件為儲存電容(storage capacitance)。依照儲存電容不同位置的安排，動態隨機存取記憶體可以分為溝渠式(trench)電容與堆疊式(stack)電容結構。當考慮到電容製造的難易度、材料的物理極限、漏電流、與曝光與蝕刻製程的精密度時，堆疊式(stack)電容結構比起溝渠式(trench)電容更佔優勢。
溝渠式(trench)電容通常位於閘極之下，而堆疊式電容結構則位於閘極之上，所以堆疊式電容結構的製造步驟就會落在閘極結構的製造步驟之後。因此，閘極結構在製造時，會特別留下正面向上的節點(node)，好與堆疊式電容結構電連接。於是，當堆疊式電容結構完成時，便可以與閘極結構預先留下的節點，形成電連接電容結構與閘極結構的接觸節點(contact node)。但是，由於目前的製程都是單純使用矽作為電連接的節點材料，所以接觸節點不具有理想的低接觸電阻(outward contact resistance)，這便成為提升動態隨機存取記憶體效能的障礙之一。
本發明有鑑於此，於是提出了一種垂直式電晶體結構與形成此垂直式電晶體結構接觸節點的方法。為了解決單純使用矽材料作為電連接用的接觸節點會有接觸電阻不理想的問題，本發明特別在垂直式電晶體結構中形成一種複合式的接觸節點，這樣就可以降低垂直式電晶體結構中，閘極結構對外的接觸電阻。
本發明首先提出一種垂直式電晶體結構(vertical transistor structure)，其至少包含基底、緩衝層(offset layer)、導電層與界層。基底具有凸出結構，而緩衝層則覆蓋凸出結構之頂面。界層位於緩衝層之上，又包含由緩衝層所形成之複合導電層(composite conductive layer)。特別地，界層作為垂直式電晶體結構中之接觸節點(contact node)。
在本發明一實施例中，基底為經摻雜之矽基底。
在本發明另一實施例中，凸出結構為一立方體。
在本發明另一實施例中，凸出結構為島狀柱體(island-like pillar)。
在本發明另一實施例中，緩衝層為沉積矽層(deposited Si)。
在本發明另一實施例中，更包含位於緩衝層上之導電層，其包含鎢與鈦其中一者。
在本發明另一實施例中，複合導電層為緩衝層與導電層所形成之一種金屬矽化物。
在本發明另一實施例中，複合導電層為矽化鎢。
在本發明另一實施例中，界層更包含一導電材料層，而複合導電層為緩衝層與導電材料層所形成之一種金屬矽化物。
在本發明另一實施例中，導電材料層包含鎢與鈦其中一者。
本發明又提出一種形成垂直式電晶體結構接觸節點(vertical transistor contact node)的方法。首先，提供疊合材料層(stack material layer)，其包含硬遮罩層與緩衝層。其次，圖案化硬遮罩層成為蝕刻遮罩層。然後，
使用蝕刻遮罩層蝕刻疊合材料層，使得疊合材料層成為凸出結構。繼續，對疊合材料層進行退火製程，而形成包含複合導電層之界層。
在本發明一實施例中，疊合材料層依序包含硬遮罩層、導電層、與緩衝層，其中緩衝層與導電層形成複合導電層。
在本發明另一實施例中，疊合材料層更包含基底與導電材料層，其中緩衝層覆蓋基底，而且緩衝層與導電材料層形成複合導電層。
在本發明另一實施例中，緩衝層為沉積矽層。
在本發明另一實施例中，導電層包含鎢與鈦其中一者。
在本發明另一實施例中，複合導電層為一種金屬矽化物。
在本發明另一實施例中，界層更包含一導電材料層。
在本發明另一實施例中，導電材料層包含鎢與鈦其中一者
在本發明另一實施例中，形成垂直式電晶體結構接觸節點的方法更包含：進行氧化步驟，而氧化凸出結構之表面形成閘極氧化層。
在本發明另一實施例中，形成垂直式電晶體結構接觸節點的方法，更包含：在凸出結構之表面形成間隙壁。
在本發明另一實施例中，形成垂直式電晶體結構接觸節點的方法，更包含：形成介電層來覆蓋凸出結構，以及又部分移除介電層，同時盡量移除導電層，但不暴露出下方之界層。
由於本發明進行退火製程，使得疊合材料層進而形成包含複合導電層之界層，而得以提供物化性質穩定並且電阻夠低之接觸節點，於是可以克服提升動態隨機存取記憶體效能的障礙。
1‧‧‧垂直式電晶體結構
10‧‧‧疊合材料層
11‧‧‧基底
12‧‧‧緩衝層
13‧‧‧導電層
14‧‧‧硬遮罩層
14’‧‧‧蝕刻遮罩層
15‧‧‧導電材料層
16‧‧‧複合導電層
20‧‧‧凸出結構
21‧‧‧界層
22‧‧‧閘極氧化層
23’‧‧‧間隙壁材料層
23‧‧‧間隙壁
24‧‧‧介電層
30‧‧‧接觸節點
第1圖至第10圖、第5A圖至第10A圖與第9B圖繪示本發明形成垂直式電晶體結構的較佳過程。
第11圖至第11A圖繪示形成本發明垂直式電晶體結構接觸節點的較佳過程。
第12圖至第12A圖繪示本發明包含接觸節點的垂直式電晶體結構的較佳實例。
本發明提供一種具有複合式接觸節點(composite contact node)的垂直式電晶體結構，與形成此可用於垂直式電晶體結構的接觸節點的方法。為了解決只使用矽材料作為電連接用的接觸節點會有接觸電阻不理想的問題，本發明特別在垂直式電晶體結構中形成一種複合式的接觸節點，這樣就可以降低垂直式電晶體結構中，閘極結構對外的接觸電阻。另外，複合式的接觸節點中所使用的導電材料，亦有利於與其他元件的下電極形成連接墊(landing pad)。
本發明在一方面提供形成垂直式電晶體結構接觸節點的方法。首先，請參考第3圖，提供疊合材料層10。疊合材料層10包含基底11、緩衝層(offset layer)12、導電層13與硬遮罩層14。視情況需要，請參考第4圖，疊合材料層10中除了基底11、緩衝層12、導電層13與硬遮罩層14之外，還可以包含有導電材料層15，而緩衝層12仍然會直接覆蓋基底11。請同時參考第3圖或第4圖，無論疊合材料層10有或沒有導電材料層15，硬遮罩層14一定是最上面的一層。
形成疊合材料層的方式，請參考第1圖或是第2圖，可以是在基底11上，例如使用濺鍍或是沉積的製程，依序形成基底11、緩衝層12、導電層13、視情況需要之導電材料層15與硬遮罩層14。
基底11通常是一種半導體材料，例如矽。而且視情況需要，基底11通常具有適當之摻質，例如P型摻質或是N型摻質。緩衝層12也可以是一種半導體材料，例如沉積矽層(deposited Si)，其位於基底11之上，作為
緩衝基底11鄰接導電層13或是視情況需要之導電材料層15之用。導電層13通常為一種金屬材料，較佳者可以與矽形成物化性質穩定而低電阻之金屬矽化物之金屬材料，例如可以是鎢或鈦其中之一者。視情況需要之導電材料層15則可以是另一種金屬材料，較佳者也可以與矽形成物化性質穩定而低電阻之金屬矽化物之金屬材料，例如可以是鎢與鈦其中之一者，但是導電層13與導電材料層15並不相同。硬遮罩層14可以是一種容易被圖案化之材料，例如氮化矽。
其次，請參考第5圖，將硬遮罩層14圖案化而成為蝕刻遮罩層14’。蝕刻遮罩層14’即作為後續界定垂直式電晶體結構(圖未示)中之垂直式閘極柱(圖未示)之用。圖案化硬遮罩層14的方式，可以使用光阻材料(圖未示)配合習知之微影、蝕刻等程序圖案化硬遮罩層14，而形成所需的蝕刻遮罩層14’。請參考第5A圖，其繪示出對應於且包含導電材料層15的第5圖之上視圖，其中之蝕刻遮罩層14’各呈矩形而互不相連。
然後，請參考第6圖，再使用蝕刻遮罩層14’配合適當之蝕刻劑來蝕刻疊合材料層10。可以一次或分次蝕刻疊合材料層10中不同的材料層，例如，視情況需要之導電材料層15、導電層13、緩衝層12與基底11。可以使用混合的蝕刻配方來分別蝕刻疊合材料層10，使得疊合材料層10成為凸出結構20。較佳者，還可以過蝕刻基底11，使得凸出結構20的下半部是暴露出來的基底11。可以經由調整過蝕刻基底11的深度，來調整最後垂直式電晶體結構的高度。請參考第6A圖，其繪示對應於且包含導電材料層15的第6圖之上視圖，其中被蝕刻遮罩層14’所覆蓋之凸出結構20呈立方體，例如孤立的島狀柱體(island-like pillar)而互不相連。
繼續，請參考第7圖與第7A圖，對疊合材料層10所形成的凸出結構20進行退火製程。經過此退火製程會促使進行化學變化，會使得凸出結構20中，在緩衝層12與導電層13的界面(interface)上、或是緩衝層12與導電材料層15的界面(interface)上，形成一個新的材料層。夾置於緩衝層
12與導電層13之間的這個新的材料層通稱為界層21(interlayer)。此退火製程可以是在600攝氏度-1200攝氏度下以高溫爐(furnace)或是以快速熱製程(rapid thermal processing,RTP)所進行的退火製程。
例如，請參考第7圖，當導電材料層15視情況不需要時，是緩衝層12與導電層13進行反應而形成複合導電層16(composite conductive layer)。又，請參考第7A圖，當導電材料層15視情況需要時，是緩衝層12與導電材料層15進行反應而形成複合導電層16，端視導電層13或是導電材料層15其中之何者直接接觸緩衝層12而定，所以界層21可以只是複合導電層16，或是進一步包含視情況需要之導電材料層15。所形成的複合導電層16可以是一種金屬矽化物，例如物化性質穩定而低電阻之金屬矽化物。如果導電層13和導電材料層15含有鎢或是鈦，則複合導電層16可以是一種鎢或是鈦的金屬矽化物，例如矽化鎢或是矽化鈦。
在本發明另一實施例中，形成垂直式電晶體結構接觸節點的方法，更包含形成垂直式電晶體結構所需的閘極氧化層。例如，請參考第8圖與第8A圖，對於暴露出之凸出結構20進行氧化步驟。當凸出結構20表面含有矽時，例如有基底11與緩衝層12，則凸出結構20之表面氧化之後就會形成閘極氧化層22。此氧化步驟可以是臨場蒸氣產生技術(ISSG)。閘極氧化層22的厚度可以是1奈米-20奈米的有效氧化層厚度。
在本發明又一實施例中，形成垂直式電晶體結構接觸節點的方法，更包含形成圍繞垂直式電晶體結構之間隙壁。例如，請參考第9圖與第9A圖，在閘極氧化層22形成以後，進一步在凸出結構20之表面形成間隙壁23來保護閘極氧化層22。形成間隙壁23的方式可以是，請參考第9B圖，先在凸出結構20之表面共形地形成一層或是多層之間隙壁材料層23’。間隙壁材料層23’可以是一種介電材料，例如氮化矽、氧化矽或其混合物。之後，在如第9圖與第9A圖所繪示，經由一適當之選擇性蝕刻步驟，移除部分之間隙壁材料層23’，例如水平部分，使得間隙壁材料層23’轉換為間隙壁23，即
可用來保護凸出結構20表面之閘極氧化層22。
在本發明另一實施例中，請參考第10圖與第10A圖所繪示，形成垂直式電晶體結構接觸節點的方法，更包含：形成介電層24來覆蓋凸出結構20。例如，在如第9圖與第9A圖所繪示完成了間隙壁23之後，再形成另一層的介電層24，來覆蓋已建構有閘極氧化層22與間隙壁23的凸出結構20。由於介電層24的絕緣隔離，每個已建構有閘極氧化層22與間隙壁23的凸出結構20就可以成為獨立與彼此絕緣的垂直式電晶體結構1，而具有所需的閘極氧化層22與間隙壁23。
在本發明另一實施例中，請參考第11圖與第11A圖所繪示，在形成垂直式電晶體結構1之後，更包含形成用於垂直式電晶體結構1之接觸節點(contact node)的方法。例如，在以介電層24來覆蓋已建構有閘極氧化層22與間隙壁23的凸出結構20之後，部分地移除介電層24，同時盡量移除與複合導電層16直接接觸之導電層13或是導電材料層15。可以使用化學機械研磨(CMP)，以複合導電層16上方的材料層為研磨停止層，使得化學機械研磨停止在複合導電層16上方的材料層的底部，例如導電層13或是導電材料層15的底部。如此一來，這樣就可以既盡量移除導電層13或是導電材料層15而盡量縮減垂直式電晶體結構1之高度，但又不會暴露出下方之複合導電層16。
至此，本發明垂直式電晶體結構1不但完成，更配有電阻極低的接觸節點30(以極薄之上方層所保護之複合導電層16)來作為垂直式電晶體結構1與堆疊電容(圖未示)間的電連接之用。由於此接觸節點30具有理想的低接觸電阻而且物化性質又是穩定的，便可以有效地提升動態隨機存取記憶體的效能。
經過以上之步驟後，本發明在另一方面即可得到所提供之、配有極低電阻接觸節點的垂直式電晶體結構。第12圖與第12A圖分別繪示本發明配有極低電阻接觸節點30的垂直式電晶體結構之不同實施例。如第12圖
所繪示，本發明配有極低電阻接觸節點30的垂直式電晶體結構1，包含基底11、緩衝層12、導電層13、複合導電層16、界層21、閘極氧化層22與間隙壁23。基底11具有凸出結構20，而緩衝層12則覆蓋凸出結構20之頂面。凸出結構20呈立方體，例如孤立的島狀柱體而互不相連。導電層13位於緩衝層12之上，而界層21則夾置於緩衝層12與導電層13之間，其為由緩衝層12與導電層13所形成之複合導電層16。特別地，界層21作為垂直式電晶體結構1中之接觸節點30。介電層24則位於垂直式電晶體結構1之間，作為相鄰的垂直式電晶體結構1絕緣之用。
如第12圖與第12A圖所繪示，本發明配有極低電阻接觸節點30的垂直式電晶體結構1，也可以包含基底11、緩衝層12、導電層13、導電材料層15、複合導電層16、界層21、閘極氧化層22與間隙壁23。基底11具有凸出結構20，而緩衝層12則覆蓋凸出結構20之頂面。凸出結構20呈立方體，例如孤立的島狀柱體而互不相連。導電材料層15位於緩衝層12之上而導電層13又位於導電材料層15之上，使得包含導電材料層15與複合導電層16的界層21則夾置於緩衝層12與導電層13之間，複合導電層16即為緩衝層12與導電材料層15所共同形成者。特別地，界層21與導電層13作為垂直式電晶體結構1中之接觸節點30。介電層24則位於垂直式電晶體結構1之間，作為相鄰的垂直式電晶體結構1絕緣之用。
基底11通常是一種半導體材料，例如矽。而且視情況需要，基底11通常具有適當之摻質，例如P型摻質或是N型摻質。緩衝層12也可以是一種半導體材料，例如沉積矽層(deposited Si)，其位於基底11與導電層13之間，而緩衝基底11鄰接導電層13之用。導電層13通常為一種金屬材料，較佳者可以與矽形成物化性質穩定而低電阻之矽化物之金屬材料，例如可以是鎢或鈦其中之一者。視情況需要之導電材料層15則可以是另一種金屬材料，較佳者也可以與矽形成物化性質穩定而低電阻之矽化物之金屬材料，例如可以是鎢與鈦其中之一者，但是導電層13與導電材料層15並不相同。
夾置於緩衝層12與導電層13之間的材料層通稱為界層21(interlayer)。複合導電層16可以是一種金屬矽化物，例如穩定而低電阻之金屬矽化物。如果導電層13和導電材料層15含有鎢或是鈦，則複合導電層16可以是一種鎢或是鈦的金屬矽化物，例如矽化鎢或是矽化鈦。另外，垂直式電晶體結構1也包含有位於凸出結構20表面的閘極氧化層22，以及圍繞凸出結構20、用來保護閘極氧化層22的間隙壁23。閘極氧化層22的厚度可以是1奈米-20奈米的有效氧化層厚度。如圖所示，間隙壁23與閘極氧化層22都埋在介電層24之中。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧垂直式電晶體結構
11‧‧‧基底
12‧‧‧緩衝層
13‧‧‧導電層
16‧‧‧複合導電層
20‧‧‧凸出結構
21‧‧‧界層
22‧‧‧閘極氧化層
23‧‧‧間隙壁
24‧‧‧介電層
30‧‧‧接觸節點
Claims (21)
- 一種垂直式電晶體結構，包含：一基底，其具有一凸出結構；一緩衝層(offset layer)，覆蓋該凸出結構之一頂面；以及一界層，位於該緩衝層之上，並包含由該緩衝層所形成之一複合導電層(composite conductive layer)，其中該界層為該垂直式電晶體結構中之一接觸節點(contact node)。
- 如請求項1之垂直式電晶體結構，其中該基底為一經摻雜之矽基底。
- 如請求項1之垂直式電晶體結構，其中該凸出結構為一立方體。
- 如請求項1之垂直式電晶體結構，其中該凸出結構為一島狀柱體(island-like pillar)。
- 如請求項1之垂直式電晶體結構，其中該緩衝層為一沉積矽層(deposited Si)。
- 如請求項1之垂直式電晶體結構，更包含位於該緩衝層上之一導電層，其包含鎢與鈦其中一者。
- 如請求項6之垂直式電晶體結構，其中該複合導電層為該緩衝層與該導電層所形成之一種金屬矽化物。
- 如請求項7之垂直式電晶體結構，其中該複合導電層為矽化鎢。
- 如請求項1之垂直式電晶體結構，其中該界層更包含一導電材料層。
- 如請求項9之垂直式電晶體結構，其中該導電材料層包含鎢與鈦其中一者，該複合導電層為該緩衝層與該導電材料層所形成之一種金屬矽化物。
- 一種形成垂直式電晶體結構接觸節點(vertical transistor contact node)的方法，包含：提供一疊合材料層(stack material layer)，其包含一硬遮罩層、一緩衝層(offset layer)、與一導電層；圖案化該硬遮罩層成為一蝕刻遮罩層；使用該蝕刻遮罩層蝕刻該疊合材料層，使得該疊合材料層成為一凸出結構；對該疊合材料層進行一退火製程，而形成包含一複合導電層(composite conductive layer)之一界層。
- 如請求項11之形成垂直式電晶體結構接觸節點的方法，其中該疊合材料層依序包含該硬遮罩層、該導電層、與該緩衝層，其中該緩衝層與該導電層形成該複合導電層。
- 如請求項12之形成垂直式電晶體結構接觸節點的方法，其中該疊合材料層更包含一基底與一導電材料層，其中該緩衝層覆蓋該基底，且該緩衝層與該導電材料層形成該複合導電層。
- 如請求項11之形成垂直式電晶體結構接觸節點的方法，其中該緩衝層為一沉積矽層(deposited Si)。
- 如請求項11之形成垂直式電晶體結構接觸節點的方法，其中該導電層包 含鎢與鈦其中一者。
- 如請求項11之形成垂直式電晶體結構接觸節點的方法，其中該複合導電層為一種金屬矽化物。
- 如請求項11之形成垂直式電晶體結構接觸節點的方法，其中該界層更包含一導電材料層。
- 如請求項11之形成垂直式電晶體結構接觸節點的方法，其中該導電材料層包含鎢與鈦其中一者。
- 如請求項11之形成垂直式電晶體結構接觸節點的方法，更包含：進行一氧化步驟，而氧化該凸出結構之表面形成一閘極氧化層。
- 如請求項19之形成垂直式電晶體結構接觸節點的方法，更包含：在該凸出結構之表面形成一間隙壁。
- 如請求項20之形成垂直式電晶體結構接觸節點的方法，更包含：形成一介電層覆蓋該凸出結構；以及部分移除該介電層，同時盡量移除該導電層，又不暴露出下方之該界層。
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