KR100673130B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 비트 라인의 캐패시턴스(Capacitance)를 감소시키기 위하여 비트 라인의 측벽에 형성되는 스페이서의 소정 부분을 상대적으로 유전율이 낮은 산화막으로 형성하도록 반도체 소자를 설계함으로써, 소자의 리프레쉬 특성을 개선하고 소자의 수득률을 향상시킬 수 있는 기술이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 단면도.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 레이아웃.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 단면도.
도 4a 내지 4f 및 도 5는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트 라인의 캐패시턴스(Capacitance)를 감소시키기 위하여 비트 라인의 측벽에 형성되는 스페이서의 소정 부분을 상대적으로 유전율이 낮은 산화막으로 형성하도록 반도체 소자를 설계함으로써, 소자의 리프레쉬 특성을 개선하고 소자의 수득률을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 리프레쉬 특성이나 수득률을 향상시키기 위해서는 센스 앰프(Sense amplifier)의 충분한 마진을 확보하는 것이 중요하며, 이러한 센스 앰프의 마진은 알파 요소(α-factor)와 관련되어 있다. 특히, 현재 512M N DDR2급의 DRAM 개발에서 알파 요소가 2 칼럼 패일(2 Column fail)을 유발하여 소자 개발의 장애가 되고 있다. 알파 요소는 다음의 수식으로 표현된다.
셀에 기록되어 있는 자료를 읽어 들이는 능력은 
과 
에 의해 결정된다. 이때, 
는 센스 앰프 트랜지스터의 능력에 의해 결정되지만, 
는 
, 
및 
에 의해 결정된다. 여기서, 
의 값은 거의 고정값이기 때문에 센스 앰프 마진을 개선하기 위해서는 
를 최대화하면서 
을 최소화하는 것이 필요하다.
도 1은 종래 기술에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 소자 분리막(20)과 랜딩 플러그(35)를 포함하는 하부 구조물(15)을 구비한 반도체 기판(10) 상부에 층간 절연막(40)이 형성되고, 그 상부에 장벽 금속층 패턴(45, 50), 비트 라인 금속층 패턴(60) 및 비트 라인 하드 마스크층 패턴(70)의 적층구조로 이루어진 비트 라인(70)이 형성되어 있다. 또한, 비트 라인(70)의 상부와 측벽에 질화막으로 이루어진 비트 라인 스페이서(80)가 형성되어 있다.
그러나 상술한 종래 기술에 따른 반도체 소자는 비트 라인 스페이서가 질화 막으로 형성되어 있어 기생 캐패시턴스(Parasite capacitance)가 증가한다. 이러한 증가된 기생 캐패시턴스는 비트 라인의 전체 캐패시턴스를 증가시켜 센스 앰프의 마진을 감소시킨다. 따라서, 소자의 리프레쉬(Refresh) 특성을 개선하고 소자의 수득률을 향상시키는데 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 비트 라인의 캐패시턴스(Capacitance)를 감소시키기 위하여 비트 라인의 측벽에 형성되는 스페이서의 소정 부분을 상대적으로 유전율이 낮은 산화막으로 형성하도록 반도체 소자를 설계함으로써, 소자의 리프레쉬 특성을 개선하고 소자의 수득률을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
하부 구조물이 구비된 반도체 기판과, 반도체 기판 상부에 형성되며, 하부 구조물과 소정 영역에서 콘택을 형성하는 비트 라인과, 비트 라인의 상부와 측벽에 형성되며, 소정 부분이 산화막으로 형성되는 비트 라인 스페이서를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
(a) 하부 구조물이 구비된 반도체 기판 상부에 비트 라인 콘택홀을 정의하는 제 1 층간 절연막을 형성하는 단계와, (b) 비트 라인 콘택홀에 텅스텐(W)층을 형성 하는 단계와, (c) 전체 표면 상부에 비트 라인 영역을 정의하는 제 2 층간 절연막 패턴을 형성하는 단계와, (d) 제 2 층간 절연막 패턴 사이에 비트 라인 금속층 패턴과 비트 라인 하드 마스크층 패턴의 적층구조로 이루어진 비트 라인을 형성하는 단계와, (e) 전체 표면 상부에 절연막을 형성하는 단계와, (f) 절연막과 제 2 층간 절연막 패턴을 식각하여 비트 라인의 상부와 측벽에 비트 라인 스페이서를 형성하되, 비트 라인 스페이서의 소정 부분을 산화막으로 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은,
(a) 하부 구조물이 구비된 반도체 기판 상부에 비트 라인 콘택홀을 정의하는 제 1 층간 절연막을 형성하는 단계와, (b) 전체 표면 상부에 비트 라인 콘택홀을 매립하는 평탄화된 비트 라인 금속층을 형성하는 단계와, (c) 비트 라인 금속층 상부에 비트 라인 하드 마스크층을 형성하는 단계와, (d) 비트 라인 마스크를 식각 마스크로 비트 라인 하드 마스크층과 비트 라인 금속층을 패터닝하여 비트 라인 금속층 패턴과 비트 라인 하드 마스크층 패턴의 적층구조로 이루어진 비트 라인을 형성하는 단계와, (e) 비트 라인을 매립하는 평탄화된 제 2 층간 절연막을 형성하는 단계와, (f) 제 2 층간 절연막을 소정 두께 식각하여 비트 라인 하드 마스크층 패턴의 측벽을 노출하는 단계와, (g) 전체 표면 상부에 절연막을 형성하는 단계와, (h) 절연막과 남은 제 2 층간 절연막을 식각하여 비트 라인의 상부와 측벽에 비트 라인 스페이서를 형성하되, 비트 라인 스페이서의 소정 부분을 산화막으로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따라 소자 분리막(120)에 의해 정의되는 활성 영역(101), 게이트 영역(103) 및 비트 라인 영역(105)을 도시한 반도체 소자의 레이아웃이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도들이며, 도 3(i)은 도 2의 I-I'을 따른 단면도이고, 도 3(ii)은 도 2의 II-II'을 따른 단면도이다.
도 3을 참조하면, 소자 분리막(120), 게이트(130) 및 랜딩 플러그(135)를 포함하는 하부 구조물(115)을 구비한 반도체 기판(110) 상부에 하부 구조물(115)과 소정 영역에서 콘택되는 비트 라인(170)이 형성된다. 이때, 비트 라인(170)은 비트 라인 금속층 패턴(160)과 비트 라인 하드 마스크층 패턴(165)의 적층구조로 형성된다. 또한, 비트 라인(170)의 상부와 측벽에는 산화막을 포함하는 비트 라인 스페이서(180)가 형성된다. 여기서, 비트 라인 스페이서(180)는 하부가 산화막이고 상부가 질화막인 적층구조로 형성되는 것이 바람직하다. 또한, 비트 라인(170)과 랜딩 플러그(135)를 연결하기 위한 비트 라인 콘택홀(미도시)은 티타늄(Ti)층(145)과 티타늄 질화(TiN)막(150)의 적층구조로 된 장벽 금속층과 비트 라인 금속층(160)으로 매립되는 것이 바람직하다.
도 4a 내지 4f 및 도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이며, 도 4a(i) 내지 4f(i)는 도 2의 I-I'을 따른 단면도들이고, 도 4a(ii) 내지 4f(ii)는 도 2의 II-II'을 따른 단면도이며, 도 5는 도 2의 III-III'을 따른 단면도이다.
도 4a를 참조하면, 소자 분리막(120), 게이트(130) 및 랜딩 플러그(135)를 포함하는 하부 구조물(115)을 구비한 반도체 기판(110) 상부에 제 1 층간 절연막(140)을 형성한다. 다음으로, 비트 라인 콘택 마스크(미도시)를 식각 마스크로 제 1 층간 절연막(140)을 식각하여 비트 라인 콘택홀(143)을 형성한다.
도 4b를 참조하면, 전체 표면 상부에 티타늄(Ti)층(145)과 티타늄 질화(TiN)막(150)의 적층구조로 된 장벽 금속층을 형성한다. 다음으로, 비트 라인 콘택홀(143)을 매립하는 평탄화된 텅스텐(W)층(155)을 형성한다.
도 4c를 참조하면, 제 1 층간 절연막(140)을 노출할 때까지 텅스텐(W)층(155)과 장벽 금속층을 평탄화 식각하여 비트 라인 콘택홀(143)에 장벽 금속층과 텅스텐(W)층(155)의 적층구조로 비트 라인 콘택 플러그를 형성한다. 다음으로, 전체 표면 상부에 제 2 층간 절연막(미도시)을 형성한 후, 비트 라인 마스크(미도시)을 식각 마스크로 제 2 층간 절연막을 식각하여 도 2의 비트 라인 영역(105)을 정의하는 제 2 층간 절연막 패턴(163)을 형성한다. 여기서, 제 2 층간 절연막은 산화막으로 형성하는 것이 바람직하다. 또한, 비트 라인 콘택 플러그 형성을 위한 텅스텐(W)층(155)과 장벽 금속층에 대한 식각 공정은 CMP 방법으로 수행되는 것이 바람직하다.
도 4d를 참조하면, 제 2 층간 절연막 패턴(163)을 매립하도록 전체 표면 상부에 비트 라인 금속층(미도시)을 형성한다. 다음으로, 제 2 절연막 패턴(163)을 노출할 때까지 비트 라인 금속층을 평탄화 식각하여 도 2의 비트 라인 영역(105)에 비트 라인 금속층 패턴(160)을 형성한다. 여기서, 비트 라인 금속층은 텅스텐(W)층으로 형성하는 것이 바람직하며, 비트 라인 금속층에 대한 식각 공정은 에치백(Etch-back) 방법 또는 CMP 방법으로 수행되는 것이 바람직하다.
도 4e를 참조하면, 전체 표면 상부에 비트 라인 하드 마스크층(미도시)을 형성한 후, 비트 라인 마스크(미도시)를 식각 마스크로 비트 라인 하드 마스크층을 패터닝하여 도 2의 비트 라인 영역(105)에 비트 라인 금속층 패턴(160)과 비트 라인 하드 마스크층 패턴(165)의 적층구조로 이루어진 비트 라인(170)을 형성한다.
도 4f를 참조하면, 전체 표면 상부에 절연막(미도시)을 형성한 후, 절연막과 제 2 층간 절연막 패턴(163)에 대한 식각 공정을 수행하여 비트 라인(170)의 측벽과 상부의 소정 부분이 산화막으로 구비되는 비트 라인 스페이서(180)를 형성한다. 여기서, 절연막은 질화막으로 형성되는 것이 바람직하다. 또한, 비트 라인 스페이서(180)는 하부가 산화막(173)이고 상부가 질화막(175)인 적층구조로 형성되는 것이 바람직하다. 한편, 비트 라인 스페이서(180) 형성을 위한 절연막과 제 2 층간 절연막 패턴(163)에 대한 식각 공정은 자기정렬적 식각(Self-aligned etch) 방법으로 수행되는 것이 바람직하다.
도 5를 참조하면, 소정 부분을 산화막으로 형성된 비트 라인 스페이서(180)가 구비된 비트 라인(170)은 비트 라인 콘택 플러그(미도시)를 통하여 하부의 랜딩 플러그(135)와 연결된다. 여기서, 비트 라인 콘택 플러그는 비트 라인 콘택홀(미도시)에 티타늄(Ti)층과 티타늄 질화(TiN)막의 적층구조와 텅스텐(W)층을 매립하여 형성하는 것이 바람직하다.
이후의 공정은 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
한편, 본 발명의 다른 실시 예에 따라, 비트 라인의 측벽에 일부가 유전율이 낮은 산화막으로 이루어진 비트 라인 스페이서를 형성하여 비트 라인 캐패시턴스(Capacitance)를 낮출 수 있다. 즉, 소자 분리막, 게이트 및 랜딩 플러그를 포함하는 하부 구조물(미도시)이 구비된 반도체 기판(미도시) 상부에 비트 라인 콘택홀(미도시)을 정의하는 제 1 층간 절연막(미도시)을 형성한 후, 전체 표면 상부에 비트 라인 콘택홀을 매립하는 비트 라인 금속층(미도시)을 형성한다. 여기서, 비트 라인 금속층은 텅스텐(W)층으로 형성하는 것이 바람직하고, 비트 라인 금속층과 제 1 층간 절연막의 계면에 티타늄(Ti)층과 티타늄 질화(TiN)막의 적층구조를 더 형성하는 것이 바람직하다.
다음으로, 비트 라인 금속층 상부에 비트 라인 하드 마스크층(미도시)을 형성한 후, 비트 라인 마스크(미도시)를 식각 마스크로 비트 라인 하드 마스크층과 비트 라인 금속층을 패터닝하여 비트 라인 금속층 패턴(미도시)과 비트 라인 하드 마스크층 패턴(미도시)의 적층구조로 이루어진 비트 라인(미도시)을 형성한다. 이후, 비트 라인을 매립하는 평탄화된 제 2 층간 절연막(미도시)을 형성한 후, 제 2 층간 절연막을 소정 두께 식각하여 비트 라인 하드 마스크층 패턴의 측벽을 노출한다. 여기서, 제 2 층간 절연막은 산화막으로 형성하는 것이 바람직하다. 또한, 비트 라인 하드 마스크층 패턴을 노출하는 제 2 층간 절연막에 대한 식각 공정은 22 내지 26초의 건식 식각 방법으로 수행되는 것이 바람직하며, 타켓 식각 두께는 1000 내지 1400Å인 것이 바람직하다.
그 다음, 전체 표면 상부에 절연막(미도시)을 형성한 후, 절연막과 남은 제 2 층간 절연막을 식각하여 비트 라인의 측벽에 비트 라인 스페이서(미도시)를 형성한다. 여기서, 비트 라인 스페이서는 하부가 유전율이 낮은 산화막이고, 상부가 질화막인 적층구조로 형성하는 것이 바람직하다. 또한, 비트 라인 스페이서 형성을 위한 식각 공정은 18 내지 22초의 습식 식각 방법으로 수행되는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 비트 라인의 캐패시턴스(Capacitance)를 낮추기 위하여 비트 라인의 측벽에 형성되는 비트 라인 스페이서의 소정 부분을 상대적으로 유전율이 낮은 산화막으로 형성하도록 반도체 소자를 설계함으로써, 비트 라인 캐패시턴스를 개선함으로써 센스 엠프의 능력을 향상시켜 소자의 리프레쉬 특성을 개선할 수 있는 장점이 있다. 또한, 비트 라인 캐패시턴스를 개선함으로써 센스 앰프에 대한 알파 요소의 마진을 충분히 확보하여 고품질의 소자를 제조할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (16)
- 하부 구조물이 구비된 반도체 기판;상기 반도체 기판 상부에 형성되며, 상기 하부 구조물과 소정 영역에서 콘택을 형성하는 비트 라인; 및상기 비트 라인의 상부와 측벽에 형성되며, 소정 부분이 산화막으로 형성되는 비트 라인 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 비트 라인 스페이서는 하부가 산화막이고 상부가 질화막인 적층구조로 형성되는 것을 특징으로 하는 반도체 소자.
- (a) 하부 구조물이 구비된 반도체 기판 상부에 비트 라인 콘택홀을 정의하는 제 1 층간 절연막을 형성하는 단계;(b) 상기 비트 라인 콘택홀에 텅스텐(W)층을 형성하는 단계;(c) 전체 표면 상부에 비트 라인 영역을 정의하는 제 2 층간 절연막 패턴을 형성하는 단계;(d) 상기 제 2 층간 절연막 패턴 사이에 비트 라인 금속층 패턴과 비트 라인 하드 마스크층 패턴의 적층구조로 이루어진 비트 라인을 형성하는 단계;(e) 전체 표면 상부에 절연막을 형성하는 단계; 및(f) 상기 절연막과 상기 제 2 층간 절연막 패턴을 식각하여 상기 비트 라인의 상부와 측벽에 비트 라인 스페이서를 형성하되, 상기 비트 라인 스페이서의 소정 부분을 산화막으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3항에 있어서,상기 텅스텐(W)층과 상기 비트 라인 콘택홀 사이에 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 장벽 금속층은 티타늄(Ti)층/티타늄 질화(TiN)막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3항에 있어서,상기 (d) 단계는(d-1) 상기 제 2 층간 절연막 패턴 사이를 매립하는 비트 라인 금속층을 형성하는 단계;(d-2) 상기 제 2 층간 절연막 패턴을 노출할 때까지 상기 비트 라인 금속층을 평탄화 식각하여 비트 라인 금속층 패턴을 형성하는 단계;(d-3) 전체 표면 상부에 비트 라인 하드 마스크층을 형성하는 단계; 및(d-4) 상기 비트 라인 마스크로 상기 비트 라인 하드 마스크층을 패터닝하여 비트 라인 하드 마스크층 패턴과 비트 라인 금속층 패턴의 적층구조로 이루어진 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 비트 라인 금속층은 텅스텐(W)층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7항에 있어서,상기 (d-2) 단계에서, 상기 비트 라인 금속층에 대한 식각 공정은 에치백(Etch-back)이나 CMP 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3항에 있어서,상기 제 2 층간 절연막 패턴은 산화막이고, 상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3항에 있어서,상기 (f) 단계에서 상기 절연막과 상기 제 2 층간 절연막 패턴에 대한 식각 공정은 자기정렬 식각(Self-aligned etch) 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- (a) 하부 구조물이 구비된 반도체 기판 상부에 비트 라인 콘택홀을 정의하는 제 1 층간 절연막을 형성하는 단계;(b) 전체 표면 상부에 상기 비트 라인 콘택홀을 매립하는 평탄화된 비트 라인 금속층을 형성하는 단계;(c) 상기 비트 라인 금속층 상부에 비트 라인 하드 마스크층을 형성하는 단계;(d) 비트 라인 마스크를 식각 마스크로 상기 비트 라인 하드 마스크층과 상기 비트 라인 금속층을 패터닝하여 비트 라인 금속층 패턴과 비트 라인 하드 마스크층 패턴의 적층구조로 이루어진 비트 라인을 형성하는 단계;(e) 상기 비트 라인을 매립하는 평탄화된 제 2 층간 절연막을 형성하는 단계;(f) 상기 제 2 층간 절연막을 소정 두께 식각하여 상기 비트 라인 하드 마스크층 패턴의 측벽을 노출하는 단계;(g) 전체 표면 상부에 절연막을 형성하는 단계; 및(h) 상기 절연막과 상기 남은 제 2 층간 절연막을 식각하여 상기 비트 라인의 상부와 측벽에 비트 라인 스페이서를 형성하되, 상기 비트 라인 스페이서의 소 정 부분을 산화막으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11항에 있어서,상기 제 1 층간 절연막과 상기 비트 라인 금속층의 계면에는 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12항에 있어서,상기 장벽 금속층은 티타늄(Ti)층/티타늄 질화(TiN)막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11항에 있어서,상기 제 2 층간 절연막은 산화막이고, 상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11항에 있어서,상기 (f) 단계의 상기 제 2 층간 절연막에 대한 식각 공정은 건식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11항에 있어서,상기 (h) 단계의 상기 절연막과 상기 남은 제 2 층간 절연막에 대한 식각 공정은 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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|---|---|---|---|
| KR1020060010803A KR100673130B1 (ko) | 2006-02-03 | 2006-02-03 | 반도체 소자 및 그의 제조 방법 |
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