CN104752434B - 存储器件及其形成方法 - Google Patents

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Abstract

一种存储器件及其形成方法，其中，存储器件的形成方法包括：提供表面具有存储单元的衬底，存储单元包括：第一介质层、浮栅层、第二介质层、控制栅层和第一掩膜层；在存储单元的侧壁表面形成第二掩膜层，第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；以第一掩膜层和第二掩膜层为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小；在去除部分控制栅层之后，以第一掩膜层和第二掩膜层为掩膜，采用自对准硅化工艺在暴露出的控制栅层侧壁表面、以及暴露出的衬底表面形成电接触层。所形成的存储器件性能改善。

Description

存储器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储器件及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存（flash memory）的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种急需要存储的数据不会因电源中断而消失，有需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。
其次，发展高密度闪存技术，有利于各类随身电子设备的性能提高，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存单元的成本是技术发展的方向之一。对于或非门（NOR）电擦除隧穿氧化层（ETOX，Erase Through Oxide）闪存存储器（Flash Memory）来说，采用自对准电接触（Self-Align Contact）工艺能够使闪存存储单元的尺寸缩小。
图1是采用自对准电接触工艺形成的闪存存储器件的剖面结构示意图，包括：衬底100，所述衬底100表面具有若干相邻的存储单元101，所述存储单元101包括：位于衬底100表面的隧穿氧化层110、位于隧穿氧化层110表面的浮栅层111、位于浮栅层111表面的绝缘层112、位于绝缘层112表面的控制栅层113、以及位于控制栅层113表面的氮化硅层114；位于相邻存储单元101之间的衬底100内的源区或漏区102；位于所述存储单元101两侧衬底100表面的侧墙103；位于侧墙103表面、氮化硅层114表面以及相邻存储单元101之间衬底100表面的电互连结构105。
然而，现有技术形成的闪存存储器件依旧稳定性较低、可靠性不佳。
发明内容
本发明解决的问题是提供一种存储器件及其形成方法，所述存储器件性能改善、稳定性提高。
为解决上述问题，本发明提供一种存储器件的形成方法，包括：提供衬底，所述衬底表面具有存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；在所述存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；以第一掩膜层和第二掩膜层为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小；在去除部分控制栅层之后，以所述第一掩膜层和第二掩膜层为掩膜，采用自对准硅化工艺在暴露出的控制栅层侧壁表面、以及暴露出的衬底表面形成电接触层；在所述衬底、存储单元和第二掩膜层表面形成阻挡层、以及位于所述阻挡层表面的第三介质层，所述第三介质层和阻挡层内具有开口，所述开口至少暴露出衬底表面的电接触层；在所述开口内形成导电结构。
可选的，所述第二掩膜的形成工艺包括：在衬底和存储单元表面形成第二掩膜；回刻蚀所述第二掩膜直至暴露出第一掩膜的顶部表面和衬底表面为止，形成第二掩膜侧墙；在衬底、存储单元和第二掩膜侧墙表面形成牺牲膜；回刻蚀所述牺牲膜以形成牺牲层，所述牺牲层暴露出第一掩膜层侧壁表面的第二掩膜侧墙、以及靠近第一掩膜层的部分控制栅层侧壁表面的第二掩膜侧墙；以所述牺牲层为掩膜，刻蚀所述第二掩膜侧墙以形成第二掩膜层，直至暴露出第一掩膜层侧壁表面和部分控制栅层侧壁表面为止；在形成第二掩膜层之后，去除所述牺牲层。
可选的，所述牺牲层的材料为无定形碳、底层抗反射层材料或光刻胶。
可选的，去除牺牲层的工艺为干法刻蚀工艺，刻蚀气体包括氧气。
可选的，刻蚀所述第二掩膜侧墙的工艺为各向同性的湿法刻蚀工艺，刻蚀液包括氢氟酸。
可选的，刻蚀所述第二掩膜侧墙的工艺为各向同性的干法刻蚀工艺，刻蚀气体包括氟基气体。
可选的，所述去除部分控制栅层的工艺为各向同性的湿法刻蚀工艺，刻蚀液包括四甲基氢氧化铵或硝酸和氢氟酸的混合溶液。
可选的，所述去除部分控制栅层的工艺为各向同性的干法刻蚀工艺，刻蚀气体包括氟基气体。
可选的，由所述第二掩膜层覆盖的部分控制栅层的厚度大于控制栅层总厚度的1/5。
可选的，所述电接触层的形成工艺包括：在衬底、第二掩膜层和存储单元表面形成金属层；采用退火工艺使金属层内的金属原子向暴露出的控制栅层和衬底内扩散，形成电接触层；在形成电接触层之后，去除金属层。
可选的，所述金属层的材料为镍、钴、钛、钽中的一种或多种组合。
可选的，所述电接触层的材料为硅化镍、硅化钴、硅化钛、硅化钽中的一种或多种组合。
可选的，所述阻挡层和第三介质层的形成工艺包括：在衬底、存储单元和第二掩膜层表面沉积阻挡层；在阻挡层表面沉积第三介质层；在第三介质层表面形成图形化层，所述图形化层暴露出衬底表面的电接触层以及部分存储单元的对应位置；以所述图形化层为掩膜刻蚀所述第三介质层，直至暴露出阻挡层为止，以形成开口；去除开口底部的阻挡层，直至暴露出衬底表面的电接触层为止；在去除开口底部的阻挡层之后，去除图形化层。
可选的，在沉积第三介质层之后，形成图形化层之前，采用化学机械抛光工艺平坦化所述第三介质层。
可选的，所述存储单元两侧的衬底内具有掺杂区，衬底内的电接触层位于掺杂区表面，所述掺杂区内具有P型离子或N型离子。
可选的，所述导电结构的形成方法包括：在所述第三介质层表面和开口内形成导电层，所述导电层填充满所述开口；采用化学机械抛光工艺平坦化所述导电层，直至暴露出第三介质层表面为止。
可选的，所述导电层的材料为铜、钨或铝，所述导电层的形成工艺为沉积工艺或电镀工艺。
可选的，所述第一介质层的材料为氧化硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述浮栅层和控制栅层的材料为多晶硅；所述第一掩膜层或第二掩膜层的材料为氧化硅、氮化硅或氮氧化硅，且所述第一掩膜层和第二掩膜层的材料不同；所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅；所述第三介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合，且第三介质层的材料与阻挡层的材料不同。
相应的，本发明还提供一种采用上述任一项方法所形成的存储器件，包括：衬底；位于所述衬底表面的存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；位于所述存储单元的侧壁表面的第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁，所述第一掩膜层和第二掩膜层暴露出的部分控制栅层平行于衬底表面方向的尺寸、小于浮栅层或第一掩膜层平行于衬底表面方向的尺寸；位于第一掩膜层和第二掩膜层暴露出的控制栅层侧壁表面、以及暴露出的衬底表面的电接触层；位于所述衬底、存储单元和第二掩膜层表面形成阻挡层、以及位于所述阻挡层表面的第三介质层，所述第三介质层和阻挡层内具有开口，所述开口至少暴露出存储单元两侧衬底表面的电接触层；位于所述开口内形成导电结构。
可选的，所述电接触层位于自第一掩膜层至第二介质层的控制栅层侧壁表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的存储器件的形成方法中，在所述存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；并在形成电接触层之前，以第一掩膜和第二掩膜为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小。由于缩小了暴露出的控制栅层平行于衬底表面方向的尺寸，即暴露出的控制栅层侧壁相对于浮栅层侧壁和第一掩膜层侧壁凹陷，当采用自对准硅化工艺形成电接触层之后，所述电接触层的表面不会突出于所述浮栅层侧壁或第一掩膜层侧壁表面，使得第一掩膜层能够完全覆盖所述控制栅层侧壁表面的电接触层。因此，当后续形成第三介质层内的开口时，位于控制栅层侧壁表面的电接触层能够由第一掩膜层和阻挡层保护，使所述开口的侧壁不会暴露出所述电接触层，且电接触层表面具有足够厚度的阻挡层用于隔离后续形成的导电结构。从而，在后续形成导电结构之后，所述导电结构与控制栅层侧壁表面的电接触层之间电隔离效果良好，不易产生漏电流，使所形成的存储器件性能稳定、可靠性增强。
本发明的存储器件中，所述第一掩膜和第二掩膜暴露出的部分控制栅层平行于衬底表面方向的尺寸、小于浮栅层或第一掩膜层平行于衬底表面方向的尺寸，即暴露出的控制栅层侧壁相对于浮栅层侧壁和第一掩膜层侧壁凹陷，使得位于控制栅层暴露出的侧壁表面的电接触层表面不会突出于所述浮栅层侧壁或第一掩膜层侧壁表面，因此，所述第一掩膜层能够完全覆盖所述控制栅层侧壁表面的电接触层，且电接触层表面具有足够厚度的阻挡层用于隔离导电结构，所述导电结构与控制栅层侧壁表面的电接触层之间电隔离效果良好，不易产生漏电流，所述存储器件性能稳定、可靠性增强。
附图说明
图1是采用自对准电接触工艺形成的闪存存储器件的剖面结构示意图；
图2至图10是本发明实施例的存储器件的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术形成的闪存存储器件依旧稳定性较低、可靠性不佳。
经过研究发现，随着半导体器件尺寸缩小、密度提高，使控制栅层113的垂直于衬底100表面方向的横截面积缩小，导致所述控制栅层113的电阻率提高。为了降低控制栅层113的电阻，以提高闪存存储器件的性能和稳定性、降低能耗和热损耗，一种方法是在采用自对准硅化工艺在控制栅层113内形成金属硅化物层115，所形成的金属硅化物层115位于所述控制栅层113的部分侧壁表面。
其次，随着半导体器件尺寸缩小、密度提高，相邻存储单元101之间的距离也随之缩小，使得相邻存储单元101之间的空间不足以形成连接源区或漏区102的导电插塞；为了实现与所述源区或漏区102的电连接，如图1所示，需要采用自对准电接触工艺形成电互连结构105。
具体的，请继续参考图1，所述自对准电接触工艺包括：在衬底100表面、侧墙103表面和存储单元101表面形成介质层106，在所述介质层106表面形成光刻胶层（未示出），所述光刻胶层暴露出若干存储单元101的对应位置；以所述光刻胶层刻蚀所述介质层106，直至暴露出氮化硅层114表面和衬底100表面为止，在介质层106内形成开口（未示出）；在所述开口内形成电互连结构105。所形成的电互连结构105与衬底100表面相接触，从而能够对源区或漏区102施加电压。而且，所述电互连结构105通过侧墙103与浮栅层111电隔离、通过氮化硅层114和侧墙103与控制栅层113电隔离。其中，所述氮化硅层114能够在刻蚀介质层106以形成开口的过程中，保护控制栅层113顶部表面，并且使后续形成于开口内的电互连结构105与控制栅层113之间电隔离。其中，采用自对准电接触工艺形成的电互连结构105位于所述开口内，所述电互连结构105仅通过侧墙103与控制栅层113和金属硅化物层115电隔离。
然而，由于所述金属硅化物层115通过自对准硅化工艺形成，在所述自对准硅化工艺中，需要在控制栅层113的侧壁表面形成金属层，通过退火工艺使金属层内的金属原子向控制栅层113内扩散，并使金属原子与控制栅层113的材料反应形成金属硅化物。请参考图1中的区域A，由于所述控制栅层113内增加了金属原子，因此，形成于控制栅层113内的金属硅化物层115表面突出于浮栅层111和氮化硅层114的侧壁表面，即所述氮化硅层114无法完全阻挡保护所述金属硅化物层115。当采用自对准电接触工艺形成电互连结构105时，通过刻蚀介质层106所形成的开口容易减薄所述金属硅化物层115表面介质层，甚至暴露出所述金属硅化物层115，导致后续形成的电互连结构105与金属硅化物层115之间的距离缩小，甚至直接接触，使得电互连结构105与金属硅化物层115之间产生漏电流。因此，所形成的闪存存储器件的性能下降、可靠性降低。
为了解决上述问题，本发明提出一种存储器件的形成方法。其中，在所述存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；并在形成电接触层之前，以第一掩膜和第二掩膜为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小。由于缩小了暴露出的控制栅层平行于衬底表面方向的尺寸，即暴露出的控制栅层侧壁相对于浮栅层侧壁和第一掩膜层侧壁凹陷，当采用自对准硅化工艺形成电接触层之后，所述电接触层的表面不会突出于所述浮栅层侧壁和第一掩膜层侧壁表面，使得第一掩膜层能够完全覆盖所述控制栅层侧壁表面的电接触层。因此，当后续形成第三介质层内的开口时，位于控制栅层侧壁表面的电接触层能够由第一掩膜层和阻挡层保护，使所述开口的侧壁不会暴露出所述电接触层，且电接触层表面具有足够厚度的阻挡层用于隔离后续形成的导电结构。从而，在后续形成导电结构之后，所述导电结构与控制栅层侧壁表面的电接触层之间电隔离效果良好，不易产生漏电流，使所形成的存储器件性能稳定、可靠性增强。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明实施例的存储器件的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200表面具有存储单元201，所述存储单元201包括：位于衬底200表面的第一介质层210、位于第一介质层210表面的浮栅层211、位于浮栅层211表面的第二介质层212、位于第二介质层212表面的控制栅层213、以及位于控制栅层213表面的第一掩膜层214。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。
所述存储单元201所构成的存储器件为或非门（NOR）电擦除隧穿氧化层（ETOX，Erase Through Oxide）闪存存储器。其中，所述第一介质层210的材料为氧化硅，所述第一介质层210为隧穿氧化层，电子通过所述第一介质层210在衬底200内的沟道区和浮栅层211之间迁移，以实现写入、擦除或编程等操作。所述浮栅层211的材料为多晶硅，所述浮栅层211内能够存储电子，以实现对于数据的断电存储。所述第二介质层212用于隔离所述浮栅层211和控制栅层213，所述第二介质层212的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；较佳的，所述第二介质层212由氧化硅层、位于氧化硅层表面的氮化硅层、以及位于氮化硅层表面的氧化硅层构成，即所述第二介质层212为氧化硅-氮化硅-氧化硅（ONO）结构，所述氧化硅-氮化硅-氧化硅结构的隔离能力强，而且与多晶硅材料的结合能力好，能够有效地隔离控制栅层213和浮栅层211，并且使控制栅层213和浮栅层211之间的结合稳定。所述控制栅层213的材料为多晶硅，所述控制栅层213用于对浮栅层211施加偏压，通过不同的偏压以控制底部的浮栅层211具体执行写入、擦除或编程等操作。
所述存储单元201的形成工艺包括：在衬底200表面形成第一介质膜；在第一介质膜表面形成第一多晶硅膜；在第一多晶硅膜表面形成第二介质膜；在第二介质膜表面形成第二多晶硅膜；在所述第二多晶硅膜表面形成第一掩膜层214，所述第一掩膜层214覆盖了需要所形成存储单元201的对应位置；以所述第一掩膜层214为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二多晶硅膜、第二介质膜、第一多晶硅膜和第一介质膜，直至暴露出衬底200表面为止，在衬底200表面形成第一介质层210、浮栅层211、第二介质层212和控制栅层213；其中，第一多晶硅膜刻蚀形成浮栅层211，第二多晶硅膜刻蚀形成控制栅层213。所述第二多晶硅膜、第二介质膜、第一多晶硅膜和第一介质膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；此外，所述第一介质膜还能够通过热氧化工艺或湿法氧化工艺形成。
其中，所述第一掩膜层214还能够在后续于相邻存储单元201的衬底200表面形成导电结构时，保护控制栅层213的顶部表面，使控制栅层213与形成于存储单元201顶部的导电结构之间电隔离。所述第一掩膜层214的材料为氧化硅、氮化硅或氮氧化硅，本实施例中为氮化硅；所述第一掩膜层214的形成工艺包括：在第二多晶硅膜表面形成第一掩膜薄膜；在第一掩膜薄膜表面形成光刻胶层；对所述光刻胶层进行曝光以图形化；以图形化的光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一掩膜薄膜，直至暴露出第二多晶硅膜为止，形成第一掩膜层214。
请参考图3，在存储单元201的侧壁表面形成第二掩膜侧墙202。
所述第二掩膜侧墙202用于形成第二掩膜层，所述第二掩膜层定义了控制栅层213需要采用自对准硅化（Self-Align Silicide）工艺形成电接触层的侧壁区域。
所述第二掩膜侧墙202的形成工艺包括：在衬底200和存储单元201表面形成第二掩膜；回刻蚀所述第二掩膜直至暴露出第一掩膜214的顶部表面和衬底200表面为止，形成第二掩膜侧墙202；其中，所述回刻蚀工艺为各向异性的干法刻蚀工艺，刻蚀方向垂直于衬底200表面方向，在去除衬底200表面和第一掩膜层214底部的第二掩膜的同时，在存储单元201侧壁表面保留部分第二掩膜，以形成第二掩膜侧墙202；所述第二掩膜的形成工艺为化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺。
所述第二掩膜侧墙202的材料为氧化硅、氮化硅或氮氧化硅，而且，所述第一掩膜层214和第二掩膜侧墙202的材料不同，使第一掩膜层214和第二掩膜侧墙202之间具有刻蚀选择性，在回刻蚀第二掩膜时，不会对第一掩膜层214造成过多损伤，保证了第一掩膜层214在后续工艺中的保护作用。
在本实施例中，在后续形成牺牲层之前，以所述第一掩膜层214和第二掩膜侧墙202为掩膜，在所述存储单元201和第二侧墙掩膜202两侧的衬底200内形成掺杂区203，所述掺杂区203内具有P型离子或N型离子，所述掺杂区作为所述存储单元201两侧衬底200内的源区和漏区，后续形成的导电结构位于所述源区和漏区表面，用于开启某一存储单元201底部的沟道区，以选择该存储单元201进行操作。所述掺杂区203的形成工艺包括：以第二掩膜侧墙202和第一掩膜层214为掩膜，采用离子注入工艺在存储单元201两侧的衬底200内掺杂P型离子或N型离子，形成轻掺杂区203。
请参考图4，在衬底200和第二掩膜侧墙202表面形成牺牲层204，所述牺牲层204暴露出第一掩膜层213侧壁表面的第二掩膜侧墙202、以及靠近第一掩膜层214的部分控制栅层213侧壁表面的第二掩膜侧墙202；
所述牺牲层204用于定义了需要形成电接触层的控制栅层213侧壁区域，后续通过去除未被牺牲层204覆盖的部分第二掩膜侧墙202，能够暴露出控制栅层213的侧壁表面，继而形成电接触层。
所述牺牲层204的形成工艺包括：在衬底200、存储单元201和第二掩膜侧墙202表面形成牺牲膜；回刻蚀所述牺牲膜以形成牺牲层204。本实施例中，所述牺牲层204的材料为无定形碳、底层抗反射层材料或光刻胶。在其他实施例中，所述牺牲层204的材料还不够为氧化硅、氮化硅、氮氧化硅、无定形碳或低K介质材料。所述牺牲层204的材料与第二掩膜侧墙202和第一掩膜层214的材料不同，使所述牺牲层204相对于第二掩膜侧墙202和第一掩膜层214具有刻蚀选择性；而且，所述牺牲层204较佳地选择易于去除且不易产生残余材料，避免后续在去除牺牲层204之后，在衬底200和控制栅213表面附着残余材料。
所述牺牲膜的形成工艺为化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺，而且，当牺牲膜的材料为光刻胶或有机底层抗反射层材料时，所述牺牲膜的形成工艺还能够为旋涂或喷涂工艺。回刻蚀所述牺牲膜的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的刻蚀方向垂直于衬底200表面，能够使牺牲膜的表面降低至低于控制栅层213顶部表面，以形成牺牲层204。
在本实施例中，所述牺牲层204的材料为无定形碳，则刻蚀所述牺牲膜的气体包括氧气，偏置功率大于100瓦；具体的，氧气以等离子体的形式轰击牺牲膜，与无定形碳反型形成一氧化碳或二氧化碳被排出。
请参考图5，以所述牺牲层204（如图4所示）为掩膜，刻蚀所述第二掩膜侧墙202（如图4所示）以形成第二掩膜层202a，直至暴露出第一掩膜层214侧壁表面和部分控制栅层213侧壁表面为止，所述第二掩膜层202a覆盖第一介质层210、浮栅层211和第二介质层212的侧壁、以及控制栅层213靠近浮栅层211的部分侧壁；在形成第二掩膜层202a之后，去除所述牺牲层204。
所述第二掩膜层202a与第一掩膜层214共同作为后续自对准硅化工艺的掩膜，由于所述第二掩膜层202a暴露出控制栅层213靠近第一掩膜层214的部分侧壁表面和存储单元201两侧的部分衬底200表面，则后续形成的电接触层位于部分控制栅层213表面和衬底200表面。
刻蚀所述第二掩膜侧墙202的工艺为各向同性的刻蚀工艺，所述各向同性的刻蚀工艺在各方向上的刻蚀速率相同，以此能够以平行于衬底200表面的方向对第二掩膜侧墙202进行刻蚀。在一实施例中，刻蚀所述第二掩膜侧墙202的工艺为各向同性的湿法刻蚀工艺，刻蚀液包括氢氟酸，刻蚀液的温度为100摄氏度～200摄氏度。在另一实施例中，刻蚀所述第二掩膜侧墙202的工艺为各向同性的干法刻蚀工艺，刻蚀气体包括氟基气体，例如CF4、CF3H、CFH3，偏置功率小于100瓦，偏压小于10伏。
在本实施例中，由所述第二掩膜层202a覆盖的部分控制栅层213的厚度大于控制栅层213总厚度的1/5。由于所述第二掩膜层202a完全覆盖第一介质层210、浮栅层211和第二介质层212的侧壁，因此能够在后续的自对准硅化工艺中保护第一介质层210、浮栅层211和第二介质层212，避免在去除金属层之后，在所述第一介质层210、浮栅层211和第二介质层212的侧壁避免附着金属材料的残留，从而避免产生漏电流；其次，所述第二掩膜层202a还覆盖靠近浮栅层211的部分控制栅层213侧壁，使后续形成的金属层到第二介质层212具有一定距离，因此，在后续自对准硅化工艺过程中，避免位于控制栅层213侧壁表面的金属层内的金属原子向控制栅层213内扩散后，继续扩散进入第二介质层212内部，因此避免了浮栅层211和控制栅层213之间产生漏电流。所形成的存储单元201性能稳定、可靠性高。
去除牺牲层204的工艺为干法刻蚀工艺，本实施例中，所述牺牲层204的材料为无定形碳、底层抗反射层材料或光刻胶，因此，干法刻蚀的刻蚀气体包括氧气，能够彻底去除所述牺牲层204，并且不会在控制栅层213和衬底200表面附着残余材料。
请参考图6，以第一掩膜层214和第二掩膜层202a为掩膜，去除部分控制栅层213，使暴露出的部分控制栅层213平行于衬底200表面方向的尺寸缩小。
为了降低控制栅层213的电阻率，以提高存储单元201的性能，后续需要以第一掩膜层214和第二掩膜层202a为掩膜，采用自对准硅化工艺在控制栅层213暴露出的侧壁表面形成电接触层。
然而，由于在所述自对准硅化工艺中，金属层内的金属原子会自控制栅层213暴露出的侧壁表面向控制栅层213内部扩散，所述金属原子与控制栅层213的材料形成金属硅化物材料层，即电接触层，因此，所形成的电接触层是在原控制栅层213材料基础上增加了金属原子，容易致使所形成的电接触层的表面突出于第一掩膜层214的侧壁表面，则所述第一掩膜层214无法完全覆盖所形成的电接触层；当后续以自对准电接触工艺形成导电结构时，容易导致突出的电接触层与所形成的导电结构之间距离过小、甚至直接接触，继而使所形成的存储单元201性能变差。
因此，本实施例中，在后续的自对准硅化工艺之前，以所述第一掩膜层214和第二掩膜层202a为掩膜，刻蚀部分控制栅层213，使控制栅层213的侧壁表面相对于第一掩膜层214的侧壁凹陷，则后续形成电接触层之后，所述电接触层能够完全被第一掩膜层214覆盖以得到保护。
所述控制栅层213的材料为多晶硅，所述去除部分控制栅层213的工艺为各向同性的刻蚀工艺，所述各向同性的刻蚀工艺在各方向上的刻蚀速率相同，因此能够以垂直于衬底200表面的方向对控制栅层213进行刻蚀。在一实施例中，所述去除部分控制栅层213的工艺为各向同性的湿法刻蚀工艺，刻蚀液包括四甲基氢氧化铵、或硝酸和氢氟酸的混合溶液，温度为100摄氏度～200摄氏度。在另一实施例中，所述去除部分控制栅层213的工艺为各向同性的干法刻蚀工艺，刻蚀气体包括氟基气体，例如CF4、CF3H、CFH3，偏置功率小于100瓦，偏压小于10伏。
请参考图7，在去除部分控制栅层213之后，以所述第一掩膜层214和第二掩膜层202a为掩膜，采用自对准硅化工艺在暴露出的控制栅层213侧壁表面、以及暴露出的衬底200表面形成电接触层205。
所述电接触层205的形成工艺包括：在衬底200、第二掩膜层202a和存储单元201表面形成金属层；采用退火工艺使金属层内的金属原子向暴露出的控制栅层213和衬底200内扩散，形成电接触层205；在形成电接触层205之后，去除金属层。
所述金属层的材料为镍、钴、钛、钽中的一种或多种组合，所述金属层的形成工艺为和化学液相沉积工艺、化学气相沉积工艺或物理气相沉积工艺；具体的，当所述金属层为镍时，所述化学液相沉积工艺的参数包括：反应溶液包括NiSO4溶液、以及(NH4)2SO4、NH4F和C6H5Na3O7溶液中的一种或多种，其中，所述NiSO4在反应溶液中的摩尔浓度为0.01mol/L～1mol/L；所述反应溶液的PH值为8～10；沉积时间为30秒～3000秒，沉积温度为0℃～90℃。
由于所述第二掩膜层202a暴露出控制栅层213的侧壁表面，所述金属层形成于所述控制栅层213侧壁表面，所述金属层内的金属原子能够自控制栅层213暴露出的侧壁向控制栅层213内部扩散，并与控制栅层213的材料形成金属硅化物层，所述金属硅化物层即电接触层205，所述电接触层205与控制栅213的总电阻率降低，从而降低了存储单元201的能耗和热损耗，提高了存储单元201的性能。
由于在自对准硅化工艺之前，以第二掩膜层202a和第一掩膜层214为掩膜，刻蚀了部分控制栅213层，使控制栅层213暴露出的侧壁表面相对于第一掩膜层214凹陷，所述控制栅层213暴露出的部分平行于衬底200表面方向的尺寸缩小，则在形成电接触层时，通过所形成的电接触层205的厚度，能够保证所述电接触层205的表面相对于第一掩膜层214齐平或凹陷，本实施例中，电接触层205的表面相对于第一掩膜层214凹陷。在后续形成导电结构的过程中，所述第一掩膜层214能够保护所述电接触层205，防止所述电接触层205与导电结构之间的距离过小或相接触。本实施例中，所述电接触层205形成于部分控制栅层213内，且所述电接触层205包围部分剩余的控制栅层213。
所述退火工艺为快速热退火、尖峰热退火或激光热退火；具体的，当采用快速退火时，所述快速热退火的温度为200～500℃，时间为10秒～120秒，保护气体为氮气或惰性气体；当采用尖峰热退火时，温度为300～600℃，保护气体为氮气或惰性气体；当采用激光热退火时，温度为500～900℃，时间为0.1毫秒～2毫秒，保护气体为氮气或惰性气体。所形成的电接触层205厚度与退火时间有关，退火时间越长，所述电接触层205的厚度越厚。
在所述退火工艺中，金属层内的金属原子能够向相接触的控制栅213内扩散，所述金属原子能够与控制栅213的多晶硅材料反应形成金属硅化物材料；本实施例中，所形成的电接触层205的材料为硅化镍、硅化钴、硅化钛、硅化钽中的一种或多种组合。在本实施例中，靠近侧壁表面的部分控制栅213内掺杂金属原子并形成电接触层205。
其次，由于金属原子能够向控制栅层213内扩散，而且能够向有第二掩膜层202a覆盖的部分控制栅层213内扩散，因此，所形成的电接触层205还能够位于由第二掩膜层202a覆盖的控制栅层213表面。在一实施例中，在退火工艺之后，自第一掩膜层至第二介质层的控制栅层侧壁表面均形成电接触层205。
在本实施例中，所述第二掩膜层202a还暴露出存储单元201两侧的衬底200表面，因此在所述自对准硅化工艺之后，还能够在存储单元201两侧的衬底200表面形成电接触层205；而所述存储单元201两侧的衬底200内具有掺杂区203，因此形成于衬底200内的电接触层205位于所述掺杂区203表面，所述掺杂区203表面的电接触层205用于与后续形成的导电结构相接触，以降低所述导电结构与掺杂区203之间的接触电阻。
在完成自对准硅化工艺之后，需要去除金属层，以继续后续的工艺，而去除剩余金属层和第二掩膜层205a的工艺为干法刻蚀工艺或湿法刻蚀工艺，在本实施例中为湿法刻蚀工艺，所述湿法刻蚀工艺的选择性优良，能够在彻底去除剩余的金属层的同时不损耗器件结构204、存储单元203以及硅化物层208。
请参考图8，在衬底200、存储单元201和第二掩膜层202a表面形成阻挡层206；在阻挡层206表面形成第三介质层207；在第三介质层207表面形成图形化层208，所述图形化层208暴露出衬底200表面的电接触层205以及部分存储单元201的对应位置。
所述第三介质层207内后续形成导电结构，所述阻挡层206用于作为后续刻蚀形成开口时的刻蚀停止层，并且用于在后续形成的导电结构与存储单元201的侧壁之间进行电隔离。
所述第三介质层207的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合。后续为了采用自对准接触工艺形成导电结构，需要在第三介质层207内形成开口，而所阻挡层206作为刻蚀开口时的停止层，因此，所述第三介质层207与阻挡层206的材料不同，使所述第三介质层207与阻挡层206之间具有刻蚀选择性。
所述阻挡层206的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；本实施例中，所述阻挡层206的材料为氮化硅。所阻挡层206的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；本实施例中，所述阻挡层206的形成工艺为等离子体增强化学气相沉积（PECVD）工艺。
所述第三介质层207的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合，且第三介质层207的材料与阻挡层206的材料不同，使第三介质层207与阻挡层206之间具有刻蚀选择性。所述第三介质层207的形成工艺包括：采用沉积工艺在阻挡层206表面形成填充满相邻存储单元201之间沟槽的第三介质膜；采用化学机械抛光工艺对所述第三介质膜进行平坦化，形成第三介质层207。所述沉积第四介质膜的工艺为化学气相沉积工艺或物理气相沉积工艺。
所述图形化层208为经过曝光显影的光刻胶层，用于定义后续形成的开口位置；在本实施例中，形成后续的导电结构的工艺为自对准接触工艺，所述图形化层208除了暴露出相邻存储单元201之间的区域之外，还能够暴露出部分与存储单元201位置对应的区域，因此所述图形化层208暴露出的区域面积较大，对形成光刻胶层的曝光精确度要求降低，有利于形成高集成度和高器件密度的存储器件。
请参考图9，以所述图形化层208（如图8所示）为掩膜刻蚀所述第三介质层207，直至暴露出阻挡层206为止，以形成开口209，所述开口209至少暴露出存储单元201两侧衬底200表面的电接触层205；去除开口209底部的阻挡层206，直至暴露出衬底200表面的电接触层205为止；在去除开口209底部的阻挡层206之后，去除图形化层208。
刻蚀第三介质层207的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺停止于阻挡层206表面。所述各向异性的干法刻蚀工艺的刻蚀方向垂直于衬底200表面，刻蚀气体以垂直于衬底200表面的方向进行轰击，因此，位于存储单元201侧壁表面的部分阻挡层206被保留，所述位于存储单元201侧壁表面的部分阻挡层206能够用于电隔离后续形成的导电结构与存储单元201。
在暴露出阻挡层206之后，对开口209底部的阻挡层206进行刻蚀，能够暴露出存储单元两侧衬底200表面的电接触层205，使后续形成于开口内的导电结构能够与电接触层205相连接。刻蚀所述阻挡层206的工艺为干法刻蚀工艺或湿法刻蚀工艺，本实施例中为各向异性的干法刻蚀工艺，由于刻蚀气体以垂直于衬底200表面的方向进行轰击，能够去除衬底200表面的阻挡层206，同时保留位于存储单元201侧壁表面的部分阻挡层206。
本实施例中，在存储单元201中，控制栅层213的侧壁表面形成电接触层205，且所述电接触层205的表面相对于第一掩膜层214的侧壁表面齐平或凹陷，使所述第一掩膜层214能够在刻蚀阻挡层206的过程中，避免位于电接触层205顶部的阻挡层206被各向异性的干法刻蚀工艺去除，从而保证了在刻蚀阻挡层206之后，位于控制栅层213侧壁表面的电接触层205能够完全包围阻挡层206覆盖，因此后续形成于开口209内的导电结构与所述电接触层205之间的电隔离性能良好，漏电流难以产生，因此所形成的存储单元性能稳定。
请参考图10，在所述开口209（如图9所示）内形成导电结构210。
所述导电结构210的形成方法包括：在所述第三介质层207表面和开口209内形成导电层，所述导电层填充满所述开口209；采用化学机械抛光工艺平坦化所述导电层，直至暴露出第三介质层207表面为止。
所述导电层的材料为金属，例如铜、钨或铝，所述导电层的形成工艺为沉积工艺或电镀工艺，所形成的导电结构210位于阻挡层206表面和衬底200内的电接触层205表面。所述导电结构210通过电接触层205与掺杂区203连接，用于控制存储单元201底部的沟道区开启或关闭，使所述导电结构210能够选择用于进行写入、擦除或变成操作的某一存储单元201，即所述导电结构210为所形成的存储器件的选择栅（select gate）或位线（bit line）。
在一实施例中，所述导电结构206与开口的侧壁和底部表面之间还形成有停止层，所述停止层的材料为氮化钛、氮化钽中的一种或两种组合，所述停止层作为所述化学机械抛光工艺的停止位置。
由于通过各向同性的刻蚀工艺使所述控制栅层213平行于衬底200表面方向的尺寸缩小，所述形成于控制栅层213侧壁表面的电接触层205的侧壁表面相对于浮栅层211和第一掩膜层214的侧壁表面凹陷，所述电接触层205的侧壁到所述导电结构210之间的距离较大；而且，所述电接触层205的侧壁和导电结构210之间具有阻挡层206电隔离，因此所述用于电隔离的阻挡层206的厚度增大，则所述电接触层205的侧壁和导电结构210之间的击穿电压提高，能够避免所述电接触层205的侧壁和导电结构210之间因发生击穿现象而形成漏电流，使所形成的器件结构性能稳定、可靠性提高。
本实施例的形成方法中，在所述存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；并在形成电接触层之前，以第一掩膜和第二掩膜为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小。由于缩小了暴露出的控制栅层平行于衬底表面方向的尺寸，即暴露出的控制栅层侧壁相对于浮栅层侧壁和第一掩膜层侧壁凹陷，当采用自对准硅化工艺形成电接触层之后，所述电接触层的表面不会突出于所述浮栅层侧壁或第一掩膜层侧壁表面，使得第一掩膜层能够完全覆盖所述控制栅层侧壁表面的电接触层。因此，当后续形成第三介质层内的开口时，位于控制栅层侧壁表面的电接触层能够由第一掩膜层和阻挡层保护，使所述开口的侧壁不会暴露出所述电接触层，且电接触层表面具有足够厚度的阻挡层用于隔离后续形成的导电结构。从而，在后续形成导电结构之后，所述导电结构与控制栅层侧壁表面的电接触层之间电隔离效果良好，不易产生漏电流，使所形成的存储器件性能稳定、可靠性增强。
相应的，本发明实施例还提供采用上述方法所形成的一种存储器件的结构，请继续参考图10，包括：衬底200；位于所述衬底200表面的存储单元201，所述存储单元201包括：位于衬底200表面的第一介质层210、位于第一介质层210表面的浮栅层211、位于浮栅层211表面的第二介质层212、位于第二介质层212表面的控制栅层213、以及位于控制栅层213表面的第一掩膜层214；位于所述存储单元201的侧壁表面的第二掩膜层202a，所述第二掩膜层202a覆盖第一介质层210、浮栅层211和第二介质层212的侧壁、以及控制栅层213靠近浮栅层211的部分侧壁，所述第一掩膜层214和第二掩膜层202a暴露出的部分控制栅层213平行于衬底200表面方向的尺寸、小于浮栅层211或第一掩膜层214平行于衬底200表面方向的尺寸；位于第一掩膜层214和第二掩膜层202a暴露出的控制栅层213侧壁表面、以及暴露出的衬底200表面的电接触层205；位于所述衬底200、存储单元201和第二掩膜层202a表面形成阻挡层206、以及位于所述阻挡层206表面的第三介质层207，所述第三介质层207和阻挡层206内具有开口（未示出），所述开口至少暴露出存储单元201两侧衬底200表面的电接触层205；位于所述开口内形成导电结构210。
本实施例中，所述电接触层205的材料为硅化镍、硅化钴、硅化钛、硅化钽中的一种或多种组合，所述阻挡层206的材料为氮化硅。位于控制栅层213侧壁的电接触层205表面相对于第一掩膜层214的侧壁齐平或凹陷。本实施例中，所述电接触层205位于靠近第一掩膜层214的部分控制栅层213的侧壁表面；在另一实施例中，自第一掩膜层至第二介质层的控制栅层侧壁表面均具有电接触层。
本实施例的结构中，所述第一掩膜和第二掩膜暴露出的部分控制栅层平行于衬底表面方向的尺寸、小于浮栅层或第一掩膜层平行于衬底表面方向的尺寸，即暴露出的控制栅层侧壁相对于浮栅层侧壁和第一掩膜层侧壁凹陷，使得位于控制栅层暴露出的侧壁表面的电接触层表面不会突出于所述浮栅层侧壁或第一掩膜层侧壁表面，因此，所述第一掩膜层能够完全覆盖所述控制栅层侧壁表面的电接触层，且电接触层表面具有足够厚度的阻挡层用于隔离导电结构，所述导电结构与控制栅层侧壁表面的电接触层之间电隔离效果良好，不易产生漏电流，所述存储器件性能稳定、可靠性增强。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种存储器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；
在所述存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁；
以第一掩膜层和第二掩膜层为掩膜，去除部分控制栅层，使暴露出的部分控制栅层平行于衬底表面方向的尺寸缩小；
在去除部分控制栅层之后，以所述第一掩膜层和第二掩膜层为掩膜，采用自对准硅化工艺在暴露出的控制栅层侧壁表面、以及暴露出的衬底表面形成电接触层；
在所述衬底、存储单元和第二掩膜层表面形成阻挡层、以及位于所述阻挡层表面的第三介质层，所述第三介质层和阻挡层内具有开口，所述开口至少暴露出衬底表面的电接触层；
在所述开口内形成导电结构。
2.如权利要求1所述的存储器件的形成方法，其特征在于，所述第二掩膜层的形成工艺包括：在衬底和存储单元表面形成第二掩膜；回刻蚀所述第二掩膜直至暴露出第一掩膜的顶部表面和衬底表面为止，形成第二掩膜侧墙；在衬底、存储单元和第二掩膜侧墙表面形成牺牲膜；回刻蚀所述牺牲膜以形成牺牲层，所述牺牲层暴露出第一掩膜层侧壁表面的第二掩膜侧墙、以及靠近第一掩膜层的部分控制栅层侧壁表面的第二掩膜侧墙；以所述牺牲层为掩膜，刻蚀所述第二掩膜侧墙以形成第二掩膜层，直至暴露出第一掩膜层侧壁表面和部分控制栅层侧壁表面为止；在形成第二掩膜层之后，去除所述牺牲层。
3.如权利要求2所述的存储器件的形成方法，其特征在于，所述牺牲层的材料为无定形碳、底层抗反射层材料或光刻胶。
4.如权利要求3所述的存储器件的形成方法，其特征在于，去除牺牲层的工艺为干法刻蚀工艺，刻蚀气体包括氧气。
5.如权利要求2所述的存储器件的形成方法，其特征在于，刻蚀所述第二掩膜侧墙的工艺为各向同性的湿法刻蚀工艺，刻蚀液包括氢氟酸。
6.如权利要求2所述的存储器件的形成方法，其特征在于，刻蚀所述第二掩膜侧墙的工艺为各向同性的干法刻蚀工艺，刻蚀气体包括氟基气体。
7.如权利要求1所述的存储器件的形成方法，其特征在于，所述去除部分控制栅层的工艺为各向同性的湿法刻蚀工艺，刻蚀液包括四甲基氢氧化铵或硝酸和氢氟酸的混合溶液。
8.如权利要求1所述的存储器件的形成方法，其特征在于，所述去除部分控制栅层的工艺为各向同性的干法刻蚀工艺，刻蚀气体包括氟基气体。
9.如权利要求1所述的存储器件的形成方法，其特征在于，由所述第二掩膜层覆盖的部分控制栅层的厚度大于控制栅层总厚度的1/5。
10.如权利要求1所述的存储器件的形成方法，其特征在于，所述电接触层的形成工艺包括：在衬底、第二掩膜层和存储单元表面形成金属层；采用退火工艺使金属层内的金属原子向暴露出的控制栅层和衬底内扩散，形成电接触层；在形成电接触层之后，去除金属层。
11.如权利要求10所述的存储器件的形成方法，其特征在于，所述金属层的材料为镍、钴、钛、钽中的一种或多种组合。
12.如权利要求11所述的存储器件的形成方法，其特征在于，所述电接触层的材料为硅化镍、硅化钴、硅化钛、硅化钽中的一种或多种组合。
13.如权利要求1所述的存储器件的形成方法，其特征在于，所述阻挡层和第三介质层的形成工艺包括：在衬底、存储单元和第二掩膜层表面沉积阻挡层；在阻挡层表面沉积第三介质层；在第三介质层表面形成图形化层，所述图形化层暴露出衬底表面的电接触层以及部分存储单元的对应位置；以所述图形化层为掩膜刻蚀所述第三介质层，直至暴露出阻挡层为止，以形成开口；去除开口底部的阻挡层，直至暴露出衬底表面的电接触层为止；在去除开口底部的阻挡层之后，去除图形化层。
14.如权利要求13所述的存储器件的形成方法，其特征在于，在沉积第三介质层之后，形成图形化层之前，采用化学机械抛光工艺平坦化所述第三介质层。
15.如权利要求1所述的存储器件的形成方法，其特征在于，所述存储单元两侧的衬底内具有掺杂区，衬底内的电接触层位于掺杂区表面，所述掺杂区内具有P型离子或N型离子。
16.如权利要求1所述的存储器件的形成方法，其特征在于，所述导电结构的形成方法包括：在所述第三介质层表面和开口内形成导电层，所述导电层填充满所述开口；采用化学机械抛光工艺平坦化所述导电层，直至暴露出第三介质层表面为止。
17.如权利要求16所述的存储器件的形成方法，其特征在于，所述导电层的材料为铜、钨或铝，所述导电层的形成工艺为沉积工艺或电镀工艺。
18.如权利要求1所述的存储器件的形成方法，其特征在于，所述第一介质层的材料为氧化硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述浮栅层和控制栅层的材料为多晶硅；所述第一掩膜层或第二掩膜层的材料为氧化硅、氮化硅或氮氧化硅，且所述第一掩膜层和第二掩膜层的材料不同；所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅；所述第三介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合，且第三介质层的材料与阻挡层的材料不同。
19.一种采用如权利要求1至18所述的任一项方法所形成的存储器件，其特征在于，包括：
衬底；
位于所述衬底表面的存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；
位于所述存储单元的侧壁表面的第二掩膜层，所述第二掩膜层覆盖第一介质层、浮栅层和第二介质层的侧壁、以及控制栅层靠近浮栅层的部分侧壁，所述第一掩膜层和第二掩膜层暴露出的部分控制栅层平行于衬底表面方向的尺寸小于浮栅层或第一掩膜层平行于衬底表面方向的尺寸；
位于第一掩膜层和第二掩膜层暴露出的控制栅层侧壁表面、以及暴露出的衬底表面的电接触层；
位于所述衬底、存储单元和第二掩膜层表面形成阻挡层、以及位于所述阻挡层表面的第三介质层，所述第三介质层和阻挡层内具有开口，所述开口至少暴露出存储单元两侧衬底表面的电接触层；
位于所述开口内形成导电结构。
20.如权利要求19所述的存储器件，其特征在于，所述电接触层位于自第一掩膜层至第二介质层的控制栅层侧壁表面。
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