TWI678796B - 記憶元件及其製造方法 - Google Patents

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尤建祥
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陳宏生
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Abstract

一種記憶元件，包括：基底、多個堆疊結構、保護層以及多個接觸插塞。堆疊結構配置於基底上。保護層共形地覆蓋堆疊結構的頂面與側壁。接觸插塞分別配置在堆疊結構之間的基底上。接觸插塞中的一者包括窄部與位於窄部上的寬部。在上視圖中寬部與其相鄰的保護層之間相隔一距離。

Description

記憶元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。
隨著半導體技術的提升，半導體記憶元件的尺寸愈來愈小，使得半導體記憶元件的積集度增加，進而將具有更多功能的元件整合在同一晶片上。在此情況下，半導體記憶元件中的線寬亦逐漸縮小，以使電子產品達到輕薄短小的需求。然而，當元件中的線寬愈來愈小的同時，半導體製程技術也將面臨到許多挑戰。
本發明提供一種記憶元件，包括：基底、多個堆疊結構、保護層以及多個接觸插塞。堆疊結構配置於基底上。保護層共形地覆蓋堆疊結構的頂面與側壁上。接觸插塞分別配置在堆疊結構之間的基底上。接觸插塞中的一者包括窄部與位於窄部上的寬部。在上視圖中寬部與其相鄰的保護層之間相隔一距離。
本發明提供一種記憶元件的製造方法，其步驟如下。於基底上形成多個堆疊結構；於所述多個堆疊結構的頂面與側壁上共形地形成保護層；於所述基底上形成導體層，以填入所述多個堆疊結構之間的空間；進行第一圖案化製程，以將所述導體層圖案化為多個導體條；進行第二圖案化製程，以將所述多個導體條中的一者圖案化為多個導體柱；以及進行替代製程，以將所述多個導體條中的其他者與所述多個導體柱替換為多個接觸插塞。
圖1A至圖1K是沿著本發明一實施例的記憶元件之製造流程的剖面示意圖。圖2A、圖2B、圖2D、圖2E分別是圖1A、圖1B、圖1D、圖1E的上視示意圖。圖3E是圖2E的III-III’線的剖面示意圖。
請參照圖1A與圖2A，本實施例提供一種記憶元件10（如圖1K所示）的製造方法，其步驟如下。首先，提供一初始結構10a，其包括基底100、多個堆疊結構102、介電層114、118、保護層116以及導體層120。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。在本實施例中，基底100可以是矽基底。如圖2A所示，隔離結構101配置於基底100中，以將基底100定義出多個主動區（active areas）AA。主動區AA沿著X方向延伸。在本實施例中，隔離結構101可以是淺溝渠隔離（shallow trench isolation，STI）結構。
如圖1A所示，多個堆疊結構102配置於基底100上。如圖2A所示，堆疊結構102可以是條狀結構，其橫越主動區AA。雖然圖2A僅繪示出3個堆疊結構102，但本發明不以此為限。在其他實施例中，堆疊結構102的數量可依需求來調整，其可多於3個，例如4個、5個或是更多個堆疊結構。在一實施例中，堆疊結構102沿著Y方向延伸。Y方向垂直於或正交於X方向。具體來說，堆疊結構102由下往上依序包括：穿隧介電層104、浮置閘極106、阻障層108、控制閘極110以及頂蓋層112。在一實施例中，穿隧介電層104的材料包括介電材料，其可例如是氧化矽、氮化矽、氮氧化矽、高介電常數（k＞4）的介電材料或其組合。浮置閘極106的材料包括導體材料，其可例如是摻雜多晶矽、非摻雜多晶矽或其組合。阻障層108的材料包括非金屬氧化物，其可例如是氧化矽、氮化矽或其組合。在本實施例中，阻障層108可視為閘間介電層，其可以是氧化物/氮化物/氧化物（Oxide-Nitride-Oxide, ONO）所構成的複合層。控制閘極110的材料包括導體材料，其可例如是摻雜多晶矽、非摻雜多晶矽或其組合。頂蓋層112的材料例如是氮化矽及氧化矽。
如圖1A所示，介電層114、118共形地覆蓋堆疊結構102的頂面與側壁。在一實施例中，介電層114、118的材料可以是氧化矽。保護層116共形地配置在介電層114、118之間。在一實施例中，保護層116的材料可以是氮化矽。在替代實施例中，堆疊結構102與介電層114之間可具有間隙壁（未繪示），其配置在堆疊結構102的側壁上。
如圖1A所示，導體層120配置於介電層118上。詳細地說，導體層120填滿堆疊結構102之間的空間且覆蓋堆疊結構102的頂面。在一實施例中，導體層120的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合。
另外，如圖1A所示，在形成介電層114之前，還包括在堆疊結構102之間的基底100中分別形成多個摻雜區140與多個矽化物層142。在一實施例中，摻雜區140具有與基底100相反的導電型。舉例來說，當基底100為P型導電型，摻雜區140則為N型導電型；反之亦然。本實施例中，摻雜區140可例如是記憶元件的源極/汲極（S/D）區。矽化物層142分別形成在摻雜區140上，以降低S/D區的電阻值。在一實施例中，矽化物層142的材料可例如是矽化鈦、矽化鈷、矽化鎳或其組合。
接著，如圖1A所示，在初始結構10a上依序形成罩幕層122以及第一光阻圖案130。具體來說，罩幕層122包括氮化物層124、硬罩幕層126以及抗反射層128，其中硬罩幕層126配置於氮化物層124與底抗反射層128之間。在一實施例中，氮化物層124的材料可例如是氮化矽。硬罩幕層126的材料可例如是矽材料、金屬材料、碳材料等合適材料。抗反射層128的材料可例如是有機聚合物、碳、氮氧化矽等合適材料。如圖1A所示，第一光阻圖案130配置在堆疊結構102之間的罩幕層122上，且基底100中的摻雜區140。如圖2A所示，第一光阻圖案130可以是條狀結構，其橫越主動區AA且沿著Y方向延伸。在一實施例中，第一光阻圖案130的材料可例如是碳、光阻類材料等合適材料。
請參照圖1A、圖1B、圖2A以及圖2B，進行第一圖案化製程，以將導體層120圖案化為多個導體條132。具體來說，以第一光阻圖案130為罩幕，進行第一蝕刻製程，以移除部分罩幕層122。接著，以剩餘的罩幕層122為罩幕，進行第二蝕刻製程，移除部分導體層120且暴露出介電層118的頂面118t。在一實施例中，第一蝕刻製程與第二蝕刻製程可以是以不同蝕刻氣體來進行蝕刻的乾式蝕刻製程，例如反應性離子蝕刻（reactive ion etching，RIE）製程。第一蝕刻製程與第二蝕刻製程的蝕刻氣體可依罩幕層122與導體層120的材料種類來調整，本發明不以此為限。
在進行第二蝕刻製程之後，毯覆式覆蓋在介電層118的導體層120變成了多個導體條132。導體條132配置在堆疊結構102之間的介電層118上，而剩餘的氮化物層124a則配置在導體條132上。詳細地說，如圖1B所示，導體條132包括下部134與上部136。上部136自下部134的頂面134t向上突出。下部134內埋於或填入堆疊結構102之間。下部134包括第一部分134a與位於第一部分134a上的第二部分134b。從剖面圖1B可知，下部134可以是T字型。也就是說，下部134的第二部分134b的頂部寬度大於第一部分134a的頂部寬度。雖然圖1B所繪示的導體條132的下部134的頂面134t與介電層118的頂面118t共平面，但本發明不以此為限。在其他實施例中，為了完全移除介電層118的頂面118t上的導體層120，可過度蝕刻導體層120，以使導體條132的下部134的頂面134t低於介電層118的頂面118t。
請參照圖1C，在基底100上形成填充層138。填充層138填入導體條132的上部136之間的空隙，且覆蓋氮化物層124a的頂面。在此情況下，填充層138的頂面138t可視為一平坦表面。在一實施例中，填充層138包括可流動性材料，其可例如是旋塗碳（Spin-on Carbon，SOC）。
請參照圖1D與圖2D，在填充層138上依序形成抗反射層148與第二光阻圖案150。第二光阻圖案150具有多個開口152，其對應於堆疊結構102的一側的導體條132b。也就是說，開口152位於堆疊結構102的一側的導體條132b的正上方，而不位於堆疊結構102的另一側的導體條132a的正上方。另外，從上視圖2D可知，開口152位於隔離結構101上的導體條132b的正上方，而不位於主動區AA上的導體條132b的正上方。在一實施例中，抗反射層148的材料可例如是有機聚合物、碳、氮氧化矽等合適材料。第二光阻圖案150的材料可例如是碳、光阻類材料等合適材料。
請參照圖1D、圖2D、圖1E、圖2E以及圖3E，進行第二圖案化製程，以將導體條132b圖案化為多個導體柱132c。具體來說，以第二光阻圖案150為罩幕，移除部分填充層138、部分氮化物層124a以及部分導體條132b，以形成多個導體柱132c。如圖2E與圖3E所示，導體柱132c分別配置在主動區AA上。接著，移除剩餘的填充層138，以暴露出介電層118，如圖1E所示。
需注意的是，圖1D為圖2D的II-II’線的剖面示意圖，因此，在進行第二圖案化製程後，圖1D中的導體條132b會被移除（未繪示）。另一方面，圖1E與圖3E分別為圖2E的I-I’線與III-III’線的剖面示意圖。因此，在進行第二圖案化製程後，圖1E中的導體條132b不會被移除，以形成導電柱132c。而圖3E中的導電柱132c則沿著Y方向交替配置。此外，圖1D的氮化物層124a亦被損耗，而使得導電柱132c上的氮化物層124b的厚度減少。
在本實施例中，如圖1E所示，導體條132a可視為虛擬源極接觸插塞（dummy source contact plugs），而導電柱132c可視為虛擬汲極接觸插塞（dummy drain contact plugs）。於此，所謂的「虛擬（dummy）」是指會被後續取代製程所移除的結構。虛擬源/汲極接觸插塞所處的位置會被後續形成的源/汲極接觸插塞所取代。在本實施例中，可藉由兩道圖案化製程或兩個罩幕圖案（即第一光阻圖案130與第二光阻圖案150）來定義出虛擬源極接觸插塞132a與虛擬汲極接觸插塞132c。相較於以單一道圖案化製程同時定義虛擬源/汲極接觸插塞的製造方法，本實施例之兩道圖案化製程可避免因導體層120的厚度不同而導致柱狀的虛擬汲極接觸插塞被吃斷的問題。因此，本實施例可維持汲極接觸插塞的形狀與電阻值，以提升可靠度。
請參照圖1F至圖1K，進行替代製程（replacement process），以將導體條132a與導體柱132c替換為多個接觸插塞164a、164b。具體來說，請參照圖1F，在基底100上依序形成氮化物層154與氧化物層156。氮化物層154共形地覆蓋介電層118、導體條132a、導體柱132c以及氮化物層124b上。氧化物層156填入導體條132a與導體柱132c之間的空隙且覆蓋氮化物層154的最高頂面154t。在一實施例中，氮化物層154可以是氮化矽。氧化物層156可以是氧化矽。
請參照圖1F與圖1G，進行平坦化製程，以暴露出氮化物層154的最高頂面154t。在此情況下，氮化物層154的最高頂面154t與氧化物層156的頂面156t可視為共平面。在一實施例中，所述平坦化製程可例如是化學機械研磨（chemical mechanical polishing，CMP）製程、回蝕刻製程或其組合。
請參照圖1G與圖1H，進行第一全面性蝕刻製程，移除部分氧化物層156、部分氮化物層154以及氮化物層124b，以暴露出導體條132a與導體柱132c。接著，進行第二全面性蝕刻製程，移除導體條132a與導體柱132c，以暴露出介電層118的最低頂面118bt。在此情況下，如圖1H所示，多個開口160分別形成在堆疊結構102之間的摻雜區140上。在一實施例中，由於開口160的形成不需要任何罩幕便可對準摻雜區140，因此，此開口160可視為自對準開口（self-aligned opening）。自對準開口160包括第一開口160a與第二開口160b。在本實施例中，第一開口160a可以是條狀開口，其沿著Y方向延伸。第二開口160b可以是島狀或柱狀開口，其沿著Y方向交替配置。在替代實施例中，第一全面性蝕刻製程與第二全面性蝕刻製程可例如是以不同蝕刻氣體來進行蝕刻的乾式蝕刻製程，例如反應性離子蝕刻（RIE）製程。另外，雖然第二全面性蝕刻製程是用以移除導體條132a與導體柱132c，但仍有部分氮化物層154會被移除，以於開口160的上側壁形成導角156c，如圖1H所示。
值得注意的是，本實施例利用由氮化矽所構成的保護層116來保護堆疊結構102不被第一全面性蝕刻製程與第二全面性蝕刻製程所損壞，以保持堆疊結構102的完整性，進而提升可靠度。另外，在進行第二全面性蝕刻製程之後，仍有導體結構158殘留在介電層118與氮化物層154a之間，如圖1H所示。在本實施例中，導體結構158亦可進一步保護堆疊結構102免受第一全面性蝕刻製程與第二全面性蝕刻製程的損壞。具體來說，導體結構158包括第一導體結構158a與第二導體結構158b。在本實施例中，第一導體結構158a可以是條狀結構，其分別配置在第一開口160a的兩側。而第二導體結構158b可以是環狀結構，分別環繞第二開口160b。
請參照圖1H與圖1I，在基底100上形成氮化物層162。氮化物層162共形地覆蓋氧化物層156a、氮化物層154a以及開口160的表面上。在一實施例中，氮化物層162的材料可以是氮化矽，其形成方法可以是原子層沉積（atomic layer deposition，ALD）法，且其厚度約為10 nm至20 nm。在本實施例中，氮化物層162的厚度必須夠薄且階梯覆蓋率必須夠好才能夠覆蓋開口160的表面，而不會填滿開口160。
請參照圖1I與圖1J，進行第三全面性蝕刻製程，移除開口160下方的氮化物層162、介電層118、保護層116以及介電層114，以將開口160向下延伸，進而暴露出矽化物層142。在第三全面性蝕刻製程中，氧化物層156a頂面上的氮化物層162亦被移除，以使剩餘的氮化物層162a的最高頂面與其相鄰的氮化物層154a的最高頂面、氧化物層156的最高頂面共平面。在一實施例中，第三全面性蝕刻製程可包括乾式蝕刻製程，例如反應性離子蝕刻（RIE）製程。在本實施例中，氮化物層162亦可進一步保護堆疊結構102免受第三全面性蝕刻製程的損壞。
請參照圖1J與圖1K，在開口160中形成導體材料，以形成多個接觸插塞164，進而完成本實施例之記憶元件10。在一實施例中，導體材料包括金屬材料（例如是W、Cu、AlCu等）、阻障金屬（例如是Ti、TiN、Ta、TaN等）或其組合，其形成方法可以是電鍍法、物理氣相沉積法（physical vapor deposition，PVD）、化學氣相沉積法（chemical vapor deposition，CVD）等合適形成方法。在本實施例中，由於接觸插塞164的形成不需要任何罩幕便可對準摻雜區140，因此，此接觸插塞164可視為自對準接觸插塞。
請參照圖1K，本實施例之記憶元件10，包括：基底100、多個堆疊結構102介電層114、118、保護層116以及多個接觸插塞164。堆疊結構102配置於基底100上。具體來說，堆疊結構102由下往上依序包括：穿隧介電層104、浮置閘極106、阻障層108、控制閘極110以及頂蓋層112。介電層114、118共形地覆蓋堆疊結構102的頂面與側壁。保護層116共形地配置在介電層114、118之間，且共形地覆蓋堆疊結構102的頂面與側壁。接觸插塞164分別配置在堆疊結構102之間的基底100上。具體來說，如圖1K所示，接觸插塞164包括源極接觸插塞164a與汲極接觸插塞164b。源極接觸插塞164a藉由矽化物層142與摻雜區140a電性連接，其中摻雜區140a可視為源極。汲極接觸插塞164b藉由矽化物層142與摻雜區140b電性連接，其中摻雜區140b可視為汲極。在一實施例中，在上視圖中源極接觸插塞164a可以是條狀，其沿著Y方向延伸。在另一實施例中，在上視圖中汲極接觸插塞164b可以是島狀，其沿著Y方向交替配置。
如圖1K所示，源極接觸插塞164a包括窄部164a1與位於窄部164a1上的寬部164a2。寬部164a2的最大寬度W2大於窄部164a1的最大寬度W1。另外，連接部164a3位於窄部164a1與寬部164a2之間，以連接窄部164a1與寬部164a2。值得注意的是，在上視圖中寬部164a2與其相鄰的保護層116之間相隔一距離d。此距離d表示在進行上述第一、第二以及第三全面性蝕刻製程時，保護層116保護堆疊結構102免受上述全面性蝕刻製程的損壞，以保持堆疊結構102的完整性。也就是說，保護層116可增加上述全面性蝕刻製程的製程裕度，而不會受到製程變異進而影響堆疊結構102的形狀。
另外，記憶元件10更包括導體結構158分別配置在保護層116與接觸插塞164之間。在本實施例中，導體結構158可進一步保護堆疊結構102免受上述全面性蝕刻製程的損壞。具體來說，導體結構158包括第一導體結構158a與第二導體結構158b。在本實施例中，第一導體結構158a可以是條狀結構，其分別配置在源極接觸插塞164a的兩側。而第二導體結構158b可以是環狀結構，分別環繞汲極接觸插塞164b。
綜上所述，本發明藉由兩道圖案化製程來定義出源極接觸插塞與汲極接觸插塞，以維持汲極接觸插塞的形狀與電阻值，進而提升可靠度。另外，本實施例之記憶元件具有保護層與多個導體結構。保護層共形地覆蓋堆疊結構的頂面與側壁。導體結構配置在保護層與接觸插塞之間。保護層與導體結構可保護堆疊結構免受全面性蝕刻製程的損壞，並保持堆疊結構的完整性，以更進一步地提升可靠度。
10‧‧‧記憶元件
10a‧‧‧初始結構
100‧‧‧基底
101‧‧‧隔離結構
102‧‧‧堆疊結構
104‧‧‧穿隧介電層
106‧‧‧浮置閘極
108‧‧‧阻障層
110‧‧‧控制閘極
112‧‧‧頂蓋層
114、118‧‧‧介電層
118t‧‧‧介電層的頂面
116‧‧‧保護層
120‧‧‧導體層
122‧‧‧罩幕層
124、124a、124b‧‧‧氮化物層
126‧‧‧硬罩幕層
128‧‧‧抗反射層
130‧‧‧第一光阻圖案
132、132a、132b‧‧‧導體條
132c‧‧‧導體柱
134‧‧‧下部
134a‧‧‧第一部分
134b‧‧‧第二部分
134t‧‧‧下部的頂面
136‧‧‧上部
138‧‧‧填充層
140、140a、140b‧‧‧摻雜區
142‧‧‧矽化物層
150‧‧‧第二光阻圖案
152‧‧‧開口
154、154a‧‧‧氮化物層
154t‧‧‧氮化物層的最高頂面
156、156a‧‧‧氧化物層
156c‧‧‧導角
156t‧‧‧氧化物層的頂面
158‧‧‧導體結構
158a‧‧‧第一導體結構
158b‧‧‧第二導體結構
160‧‧‧開口
160a‧‧‧第一開口
160b‧‧‧第二開口
162、162a‧‧‧氮化物層
164‧‧‧接觸插塞
164a‧‧‧源極接觸插塞
164a1‧‧‧窄部
164a2‧‧‧寬部
164a3‧‧‧連接部
164b‧‧‧汲極接觸插塞
AA‧‧‧主動區
d‧‧‧距離
W1‧‧‧窄部的最大寬度
W2‧‧‧寬部的最大寬度
X、Y‧‧‧方向
圖1A至圖1K是沿著本發明一實施例的記憶元件之製造流程的剖面示意圖。 圖2A、圖2B、圖2D、圖2E分別是圖1A、圖1B、圖1D、圖1E的上視示意圖。 圖3E是圖2E的III-III’線的剖面示意圖。

Claims (10)

  1. 一種記憶元件，包括：多個堆疊結構，配置於基底上；保護層，共形地覆蓋所述多個堆疊結構的頂面與側壁；以及多個接觸插塞，分別配置在所述多個堆疊結構之間的所述基底上，其中所述多個接觸插塞中的一者包括窄部與位於所述窄部上的寬部，且從上視角度來看所述寬部與其相鄰的保護層之間相隔一距離。
  2. 如申請專利範圍第1項所述的記憶元件，其中所述多個接觸插塞包括：多個源極接觸插塞，從所述上視角度來看所述多個源極接觸插塞呈條狀，其沿著Y方向延伸；以及多個汲極接觸插塞，從所述上視角度來看所述多個汲極接觸插塞呈島狀，其沿著所述Y方向交替配置。
  3. 如申請專利範圍第1項所述的記憶元件，更包括多個導體結構分別配置在所述保護層與所述多個接觸插塞之間。
  4. 如申請專利範圍第3項所述的記憶元件，其中所述多個導體結構包括多個條狀結構，其分別配置在所述多個接觸插塞的兩側。
  5. 如申請專利範圍第3項所述的記憶元件，其中所述多個導體結構包括多個環狀結構，其分別環繞所述多個接觸插塞。
  6. 一種記憶元件的製造方法，包括：於基底上形成多個堆疊結構；於所述多個堆疊結構的頂面與側壁上共形地形成保護層；於所述基底上形成導體層，以填入所述多個堆疊結構之間的空間；進行第一圖案化製程，以將所述導體層圖案化為多個導體條；進行第二圖案化製程，以將所述多個導體條中的一者圖案化為多個導體柱；以及進行替代製程，以將所述多個導體條中的其他者與所述多個導體柱替換為多個接觸插塞。
  7. 如申請專利範圍第6項所述的記憶元件的製造方法，其中所述替代製程包括：進行全面性蝕刻製程，移除所述多個導體條中的所述其他者與所述多個導體柱，以於所述多個堆疊結構之間分別形成多個開口，其中所述多個開口暴露出所述基底；以及於所述多個開口中填入導體材料，以形成所述多個接觸插塞。
  8. 如申請專利範圍第7項所述的記憶元件的製造方法，其中所述導體材料包括金屬材料、阻障金屬或其組合。
  9. 如申請專利範圍第7項所述的記憶元件的製造方法，其中在進行所述全面性蝕刻製程之後，多個導體結構分別形成在所述保護層與所述多個開口之間。
  10. 如申請專利範圍第9項所述的記憶元件的製造方法，其中所述多個導體結構分別配置在所述多個開口的兩側或是分別環繞所述多個開口。
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